JP3450217B2 - Semiconductor device - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、出荷前の製品に対する円滑なメモリテストを
可能とする半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device which enables a smooth memory test for a product before shipment.
【0002】[0002]
【従来の技術】DRAM(Dynamic RAM)を搭載した半導
体装置では、RAS(Row Address Strobe)及びCAS(C
olumn Address Strobe)の一対の信号が用いられる。こ
れらの信号を用いることにより、行(ロウ)アドレス及
び列(カラム)アドレスの双方に同じアドレス線が兼用
でき、デバイスのピン数を削減してパッケージのコスト
ダウンを図ることができる。2. Description of the Related Art In a semiconductor device equipped with a DRAM (Dynamic RAM), a RAS (Row Address Strobe) and a CAS (C
A pair of signals of “Olumn Address Strobe” is used. By using these signals, the same address line can be used for both row (row) addresses and column (column) addresses, and the number of device pins can be reduced to reduce the cost of the package.
【0003】図3は、DRAMを搭載した半導体装置に
おけるアドレスの取込みタイミングを示すタイムチャー
トである。この半導体装置では、入力されたRASによ
ってチップセレクト信号及びロウアドレス信号が取り込
まれ、入力されたCASによってカラムアドレス信号が
取り込まれる。FIG. 3 is a time chart showing an address fetch timing in a semiconductor device equipped with a DRAM. In this semiconductor device, the chip select signal and the row address signal are captured by the input RAS, and the column address signal is captured by the input CAS.
【0004】出荷に先立って、上記DRAMのメモリテ
ストを行う場合には、試験装置からRAS、CASの各
信号を1つのデバイスピンから送り込む。これにより、
第1段階で、デバイスピンからチップセレクト信号及び
ロウアドレス信号がRASによって取り込まれ、第2段
階で、同じデバイスピンからカラムアドレス信号がCA
Sによって取り込まれる。When the memory test of the DRAM is carried out prior to shipping, each signal of RAS and CAS is sent from one device pin from the test apparatus. This allows
In the first stage, the chip select signal and the row address signal are fetched by the RAS from the device pin, and in the second stage, the column address signal is CA from the same device pin.
Captured by S.
【0005】[0005]
【発明が解決しようとする課題】しかし、上記半導体装
置では、第1段階でデバイスピンから取り込んだチップ
セレクト信号が内部回路を非アクティブ(非活性)状態
に切り替えると、チップセレクト信号を切り替えてアク
ティブ(活性)状態に戻すまでは、同じデバイスピンか
らカラムアドレス信号を入力してもこれを取り込むこと
ができず、メモリテストを円滑に行うことができない場
合があった。However, in the above semiconductor device, when the chip select signal fetched from the device pin in the first step switches the internal circuit to the inactive state, the chip select signal is switched to the active state. Until the column is returned to the (active) state, even if a column address signal is input from the same device pin, it cannot be captured and the memory test may not be smoothly performed.
【0006】本発明は、上記に鑑み、デバイスピンから
取り込んだチップセレクト信号によって内部回路が非ア
クティブ状態に固定された場合でも、メモリテストを円
滑に行うことができる半導体装置を提供することを目的
とする。In view of the above, it is an object of the present invention to provide a semiconductor device capable of smoothly conducting a memory test even when an internal circuit is fixed in an inactive state by a chip select signal taken in from a device pin. And
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、内部回路を有する半導体装
置において、入力信号に応答し、前記内部回路をアクテ
ィブにする選択信号を出力するチップセレクト回路と、
テスト入力信号に応答し、前記選択信号によるアクティ
ブ/非アクティブの如何に拘わらず前記内部回路を強制
的にアクティブに切り替えるテストアクティブ信号を出
力するテスト回路とを備えることを特徴とする。In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device having an internal circuit, and outputs a selection signal for activating the internal circuit in response to an input signal. Chip select circuit,
And a test circuit that responds to a test input signal and outputs a test active signal that forcibly switches the internal circuit to active regardless of whether the selection signal is active or inactive.
【0008】本発明の半導体装置では、テスト回路の動
作によって内部回路を強制的にアクティブ状態に切り替
えることができるので、デバイスピンから取り込んだチ
ップセレクト信号によって内部回路が非アクティブ状態
に固定された場合でも、メモリテストを円滑に行うこと
ができる。In the semiconductor device of the present invention, since the internal circuit can be forcibly switched to the active state by the operation of the test circuit, when the internal circuit is fixed to the inactive state by the chip select signal fetched from the device pin. However, the memory test can be smoothly performed.
【0009】ここで、本発明の好ましい半導体装置で
は、前記テスト回路が所定電位以上の電位のテスト入力
信号に応答することが好ましい。この場合、テスト入力
信号に応答してテストアクティブ信号を出力することが
できる。Here, in the preferred semiconductor device of the present invention, it is preferable that the test circuit responds to a test input signal having a potential equal to or higher than a predetermined potential. In this case, the test active signal can be output in response to the test input signal.
【0010】また、前記チップセレクト回路が、入力信
号を受けるインバータと、入力端子と出力端子との間に
直列接続された第1及び第2のPchMOSトランジスタと、
前記インバータの出力と前記出力端子との間に直列接続
された第3及び第4のPchMOSトランジスタと、前記出力
端子と低電位電源との間に接続された第5のPchMOSトラ
ンジスタとを有することも本発明の好ましい態様であ
る。この場合、デプレッション型にするPchMOSトランジ
スタを適宜選定することによって、チップセレクト回路
の動作形態を変更することができる。The chip select circuit further includes an inverter for receiving an input signal, first and second PchMOS transistors connected in series between an input terminal and an output terminal,
It may also have third and fourth PchMOS transistors connected in series between the output of the inverter and the output terminal, and a fifth PchMOS transistor connected between the output terminal and the low potential power supply. This is a preferred embodiment of the present invention. In this case, the operation mode of the chip select circuit can be changed by appropriately selecting the depletion type PchMOS transistor.
【0011】例えば、前記第3〜第5のPchMOSトランジ
スタをエンハンスメント型、前記第1及び第2のPchMOS
トランジスタをデプレッション型とすることができる。
この場合、入力信号がロウレベルのときに内部回路をア
クティブにできる。For example, the third to fifth PchMOS transistors are enhancement type, and the first and second PchMOS transistors are
The transistor can be a depletion type.
In this case, the internal circuit can be activated when the input signal is low level.
【0012】或いは、上記に代えて、前記第1、第2及
び第5のPchMOSトランジスタをエンハンスメント型、前
記第3及び第4のPchMOSトランジスタをデプレッション
型とすることも好ましい態様である。この場合、入力信
号がハイレベルのときに内部回路をアクティブにでき
る。Alternatively, it is also a preferable embodiment that the first, second and fifth PchMOS transistors are enhancement type and the third and fourth PchMOS transistors are depletion type instead of the above. In this case, the internal circuit can be activated when the input signal is at the high level.
【0013】或いは、上記に代えて、前記第1〜第4の
PchMOSトランジスタをエンハンスメント型、前記第5の
PchMOSトランジスタをデプレッション型とすることも好
ましい態様である。この場合、入力信号のレベルの如何
に拘わらず内部回路をアクティブにすることができる。Alternatively, in place of the above, the first to fourth
PchMOS transistor is an enhancement type, the fifth
It is also a preferable embodiment to use a depletion type PchMOS transistor. In this case, the internal circuit can be activated regardless of the level of the input signal.
【0014】更に、前記テスト回路は、テスト入力端子
と低電位電源との間に直列接続され且つ各ゲートが高電
位電源に接続されたテスト用PchMOSトランジスタ及びNc
hMOSトランジスタと、入力が前記テスト用PchMOSトラン
ジスタ及びNchMOSトランジスタのドレインに接続された
テスト用インバータとから構成されることが好ましい。
この場合、メモリテスト時には、テスト入力端子に、電
源電圧とテスト用PchMOSトランジスタのしきい値とを加
算した電位以上の電位を印加することによりテストアク
ティブ信号が出力できる。Further, in the test circuit, a test PchMOS transistor and Nc are connected in series between a test input terminal and a low potential power source and each gate is connected to a high potential power source.
It is preferably composed of an hMOS transistor and a test inverter whose input is connected to the drains of the test PchMOS transistor and the NchMOS transistor.
In this case, during a memory test, a test active signal can be output by applying a potential equal to or higher than the sum of the power supply voltage and the threshold value of the test PchMOS transistor to the test input terminal.
【0015】[0015]
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図1
は、本発明の一実施形態例の半導体装置の要部構成を示
すブロック図である。半導体装置は、内部回路(図示せ
ず)、入力保護回路24、アドレスバッファ25、チッ
プセレクト回路10、及びテスト回路26を有する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in more detail based on the embodiments of the present invention with reference to the drawings. Figure 1
FIG. 1 is a block diagram showing a main configuration of a semiconductor device according to an exemplary embodiment of the present invention. The semiconductor device has an internal circuit (not shown), an input protection circuit 24, an address buffer 25, a chip select circuit 10, and a test circuit 26.
【0016】入力保護回路24は、アドレス信号及びチ
ップセレクト入力信号を夫々、アドレスバッファ25及
びチップセレクト回路10に受け渡す。アドレスバッフ
ァ25は、受け取ったアドレス信号を内部回路に送る。The input protection circuit 24 transfers the address signal and the chip select input signal to the address buffer 25 and the chip select circuit 10, respectively. The address buffer 25 sends the received address signal to the internal circuit.
【0017】チップセレクト回路10は、チップセレク
ト入力信号に応答して、内部回路のアクティブ/非アク
ティブ状態を切り替える選択信号を出力する。テスト回
路26は、必要時に、選択信号によるアクティブ/非ア
クティブ状態に拘わらず内部回路を強制的にアクティブ
状態に切り替えるテストアクティブ信号を出力する。The chip select circuit 10 outputs a selection signal for switching the active / inactive state of the internal circuit in response to the chip select input signal. When necessary, the test circuit 26 outputs a test active signal for forcibly switching the internal circuit to the active state regardless of the active / inactive state by the selection signal.
【0018】図2は、チップセレクト回路10、テスト
回路26、及びその周辺回路を示す回路図である。チッ
プセレクト回路10は、入力が入力端子28に接続され
たインバータ12と、入力端子28と出力ノード(出力
端子)29との間に直列に接続されたPchMOSトランジス
タ16、17と、インバータ12の出力と出力ノード2
9との間に直列に接続されたPchMOSトランジスタ18、
19と、出力ノード29とVssとの間に接続されたPc
hMOSトランジスタ20とを有する。PchMOSトランジスタ
16、17のゲートが双方のドレイン及びソースに共通
接続され、PchMOSトランジスタ18、19のゲートが双
方のドレイン及びソースに共通接続され、PchMOSトラン
ジスタ20のゲートがドレイン(Vss)に接続され
る。FIG. 2 is a circuit diagram showing the chip select circuit 10, the test circuit 26, and their peripheral circuits. The chip select circuit 10 includes an inverter 12 having an input connected to an input terminal 28, PchMOS transistors 16 and 17 connected in series between the input terminal 28 and an output node (output terminal) 29, and an output of the inverter 12. And output node 2
PchMOS transistor 18 connected in series with 9
19, Pc connected between the output node 29 and Vss
and an hMOS transistor 20. The gates of the PchMOS transistors 16 and 17 are commonly connected to both drains and sources, the gates of the PchMOS transistors 18 and 19 are commonly connected to both drains and sources, and the gate of the PchMOS transistor 20 is connected to the drain (Vss). .
【0019】PchMOSトランジスタ16〜20のいずれか
は、製造工程で、ボロン等のイオンが注入されることに
よって、エンハンスメント型からデプレッション型に選
択的に変更される。このような構成のチップセレクト回
路10は、入力保護回路24を介して入力されるチップ
セレクト入力信号の有効/無効を選定する。Any of the PchMOS transistors 16 to 20 is selectively changed from the enhancement type to the depletion type by implanting ions such as boron in the manufacturing process. The chip select circuit 10 having such a configuration selects valid / invalid of the chip select input signal input via the input protection circuit 24.
【0020】例えば、PchMOSトランジスタ16、17の
みをデプレッション型とした場合には、チップセレクト
入力信号がロウレベル(L)であると、PchMOSトランジ
スタ16、17の双方がオン、PchMOSトランジスタ1
8、19の双方がオフ、PchMOSトランジスタ20がオフ
となっているので、出力ノード29における電位が
“L”になる。これにより、NANDゲート11の一方
の入力が“L”に固定されるので、他方の入力のレベル
に拘わらずNANDゲート11はハイレベル(H)を出
力する。更に、この出力がインバータ15で反転され、
“L”のチップセレクト信号として送られ、内部回路が
アクティブ状態になる。For example, when only the PchMOS transistors 16 and 17 are of the depletion type, if the chip select input signal is low level (L), both the PchMOS transistors 16 and 17 are turned on and the PchMOS transistor 1 is turned on.
Since both 8 and 19 are off and the PchMOS transistor 20 is off, the potential at the output node 29 becomes "L". As a result, one input of the NAND gate 11 is fixed to "L", so that the NAND gate 11 outputs a high level (H) regardless of the level of the other input. Further, this output is inverted by the inverter 15,
It is sent as an "L" chip select signal, and the internal circuit becomes active.
【0021】PchMOSトランジスタ18、19のみをデプ
レッション型とした場合には、チップセレクト入力信号
が“H”であると、PchMOSトランジスタ18、19の双
方がオン、PchMOSトランジスタ16、17の双方がオ
フ、PchMOSトランジスタ20がオフとなっているので、
出力ノード29における電位が“L”になる。このた
め、上記と同様に、他方の入力が“L”、“H”の何れ
であってもNANDゲート11は“H”を出力し、内部
回路がアクティブ状態になる。When only the PchMOS transistors 18 and 19 are of the depletion type, when the chip select input signal is "H", both the PchMOS transistors 18 and 19 are turned on and both the PchMOS transistors 16 and 17 are turned off. Since the PchMOS transistor 20 is off,
The potential at the output node 29 becomes "L". Therefore, similarly to the above, the NAND gate 11 outputs "H" regardless of whether the other input is "L" or "H", and the internal circuit becomes active.
【0022】一方、PchMOSトランジスタ20のみをデプ
レッション型とした場合には、PchMOSトランジスタ16
〜19は全て、チップセレクト入力信号の“L”又は
“H”の如何に拘わらずオフとなり、PchMOSトランジス
タ20のみがオンとなる。このため、出力ノード29に
おける電位が“L”になるので、上記と同様に、内部回
路がアクティブ状態になる。On the other hand, when only the PchMOS transistor 20 is of the depletion type, the PchMOS transistor 16
All through 19 are turned off regardless of whether the chip select input signal is "L" or "H", and only the PchMOS transistor 20 is turned on. Therefore, the potential at the output node 29 becomes "L", so that the internal circuit becomes active similarly to the above.
【0023】以上のように、製造工程で、目的に合わせ
てPchMOSトランジスタのチャンネル領域に選択的にイオ
ンを注入することにより、チップセレクト入力信号が
“H”のとき、“L”のとき、或いは、“H”又は
“L”の如何に拘わらず、内部回路をアクティブ状態に
するチップセレクト回路10が得られる。これらを表1
にまとめた。同表における16〜20はPchMOSトランジ
スタの符号に対応する。*は、イオン注入によってデプ
レッション型に構成された旨を示す。As described above, in the manufacturing process, by selectively implanting ions into the channel region of the PchMOS transistor according to the purpose, when the chip select input signal is "H", "L", or , "H" or "L", the chip select circuit 10 for activating the internal circuit can be obtained. Table 1
Summarized in. 16 to 20 in the table correspond to the reference signs of PchMOS transistors. * Indicates that the ion implantation was used to form the depletion type.
【0024】[0024]
【表1】 [Table 1]
【0025】テスト回路26は、ゲートがVddに接続
され、ソースがテスト入力端子27に接続されたPchMOS
トランジスタ21と、ゲートがVddに接続され、ドレ
インがPchMOSトランジスタ21のドレインに接続された
NchMOSトランジスタ22と、ゲートがVddに接続さ
れ、ドレインがNchMOSトランジスタ22のドレインに接
続され、ソースがVssに接続されたNchMOSトランジス
タ23と、入力がPchMOSトランジスタ21及びNchMOSト
ランジスタ22の各ドレインに共通接続されたインバー
タ13とを有する。The test circuit 26 includes a PchMOS whose gate is connected to Vdd and whose source is connected to the test input terminal 27.
The transistor 21 and the gate are connected to Vdd, and the drain is connected to the drain of the PchMOS transistor 21.
The NchMOS transistor 22, the gate is connected to Vdd, the drain is connected to the drain of the NchMOS transistor 22, the source is connected to Vss, and the input is commonly connected to the drains of the PchMOS transistor 21 and the NchMOS transistor 22. Inverter 13 that has been set.
【0026】NANDゲート11は、チップセレクト回
路10及びテスト回路26の双方の出力の論理積の反転
値を出力し、インバータ15は、NANDゲート11の
出力を反転させてチップセレクト出力信号として内部回
路に送る。The NAND gate 11 outputs the inverted value of the logical product of the outputs of both the chip select circuit 10 and the test circuit 26, and the inverter 15 inverts the output of the NAND gate 11 and outputs it as a chip select output signal to the internal circuit. Send to.
【0027】上記構成の半導体装置は、メモリテスト時
には、テスト入力端子27に、電源電圧(Vdd)とPchMOS
トランジスタ21のしきい値とを加算した電位以上の電
位を印加する。これにより、PchMOSトランジスタ21が
オンとなり、PchMOSトランジスタ21及びNchMOSトラン
ジスタ22、23から成るテスト回路26が“H”を出
力する。このため、上記電位がテスト入力端子27に印
加されている間、テスト回路26からはインバータ13
を介して“L”がテスト信号として出力される。従っ
て、NANDゲート11の他方の入力が“L”に固定さ
れるので、チップセレクト回路10の出力信号のレベル
に拘わらず内部回路はアクティブ状態になる。In the semiconductor device having the above structure, the power supply voltage (Vdd) and the PchMOS are applied to the test input terminal 27 during the memory test.
A potential equal to or higher than the potential obtained by adding the threshold value of the transistor 21 is applied. As a result, the PchMOS transistor 21 is turned on, and the test circuit 26 including the PchMOS transistor 21 and the NchMOS transistors 22 and 23 outputs "H". Therefore, while the above potential is applied to the test input terminal 27, the test circuit 26 drives the inverter 13
"L" is output as a test signal via the. Therefore, since the other input of the NAND gate 11 is fixed to "L", the internal circuit becomes active regardless of the level of the output signal of the chip select circuit 10.
【0028】本実施形態例では、デバイスピンから取り
込んだチップセレクト信号によって内部回路が非アクテ
ィブ状態に固定された場合でも、テスト回路26からの
テスト信号によって内部回路を強制的にアクティブ状態
に切り替えるので、メモリテストを円滑に行うことがで
きる。In the present embodiment, the internal circuit is forcibly switched to the active state by the test signal from the test circuit 26 even if the internal circuit is fixed in the inactive state by the chip select signal fetched from the device pin. The memory test can be smoothly performed.
【0029】なお、チップセレクト回路10におけるPc
hMOSトランジスタ16〜20を夫々NchMOSトランジスタ
から構成し、上記実施形態例と同様の効果が得られるよ
うに構成することも可能である。Pc in the chip select circuit 10
It is also possible to configure each of the hMOS transistors 16 to 20 by an NchMOS transistor so that the same effect as that of the above-described embodiment can be obtained.
【0030】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。Although the present invention has been described based on the preferred embodiments thereof, the semiconductor device of the present invention is not limited to the configurations of the above-described embodiments, and the configuration of the above-described embodiments is not limited thereto. Semiconductor devices that have undergone various modifications and changes are also included in the scope of the present invention.
【0031】[0031]
【発明の効果】以上説明したように、本発明の半導体装
置によると、デバイスピンから取り込んだチップセレク
ト信号によって内部回路が非アクティブ状態に固定され
た場合でも、内部回路を強制的にアクティブ状態に切り
替えてメモリテストを円滑に行うことができる。As described above, according to the semiconductor device of the present invention, even if the internal circuit is fixed in the inactive state by the chip select signal fetched from the device pin, the internal circuit is forced to the active state. The memory test can be smoothly performed by switching.
【図1】本発明の一実施形態例の半導体装置の要部構成
を示すブロック図。FIG. 1 is a block diagram showing a main configuration of a semiconductor device according to an embodiment of the present invention.
【図2】チップセレクト回路、テスト回路、及びその周
辺回路を示す回路図。FIG. 2 is a circuit diagram showing a chip select circuit, a test circuit, and peripheral circuits thereof.
【図3】半導体装置におけるアドレスの取込みタイミン
グを示すタイムチャート。FIG. 3 is a time chart showing an address fetch timing in a semiconductor device.
10:チップセレクト回路 11:NANDゲート 12、15:インバータ 16〜21:PchMOSトランジスタ 22、23:NchMOSトランジスタ 24:入力保護回路 25:アドレスバッファ 26:テスト回路 27:テスト入力端子 28:入力端子 29:出力ノード 10: Chip select circuit 11: NAND gate 12, 15: Inverter 16-21: Pch MOS transistor 22, 23: Nch MOS transistor 24: Input protection circuit 25: Address buffer 26: Test circuit 27: Test input terminal 28: Input terminal 29: Output node
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G11C 11/401 - 11/419 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) G11C 29/00 G11C 11/401-11/419
Claims (7)
共通のデバイスピンから入力される半導体装置におい
て、 アクティブ状態で、前記アドレス信号を取り込む内部回
路と、 前記チップセレクト信号に応答し、 前記内部回路を前記
アクティブ状態にする選択信号を出力するチップセレク
ト回路と、 テスト入力信号に応答し、前記選択信号によるアクティ
ブ状態/非アクティブ状態の如何に拘わらず前記内部回
路を強制的に前記アクティブ状態に切り替えるテストア
クティブ信号を出力するテスト回路とを備えることを特
徴とする半導体装置。1. A chip select signal and an address signal
For semiconductor devices that are input from common device pins
The internal circuit that takes in the address signal in the active state.
And road, in response to the chip select signal, a chip select circuit for outputting a selection signal for the internal circuit to the active state, in response to the test input signals, how the active state / inactive state by the selection signal A semiconductor device comprising: a test circuit that outputs a test active signal forcibly switching the internal circuit to the active state regardless of the internal circuit.
テスト入力信号に応答する、請求項1に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the test circuit responds to a test input signal having a potential equal to or higher than a predetermined potential.
スピンから入力信号を受けるインバータと、入力端子と
出力端子との間に直列接続された第1及び第2のPchMOS
トランジスタと、前記インバータの出力と前記出力端子
との間に直列接続された第3及び第4のPchMOSトランジ
スタと、前記出力端子と低電位電源との間に接続された
第5のPchMOSトランジスタとを有する、請求項1又は2
に記載の半導体装置。3. The chip select circuit comprises the device
An inverter that receives an input signal from the spin and first and second PchMOSs connected in series between the input terminal and the output terminal
A transistor, a third and a fourth PchMOS transistor connected in series between the output of the inverter and the output terminal, and a fifth PchMOS transistor connected between the output terminal and the low potential power supply. Having, claim 1 or 2
The semiconductor device according to.
エンハンスメント型であり、前記第1及び第2のPchMOS
トランジスタがデプレッション型である、請求項3に記
載の半導体装置。4. The third to fifth PchMOS transistors are enhancement type, and the first and second PchMOS transistors are provided.
The semiconductor device according to claim 3, wherein the transistor is a depletion type.
ジスタがエンハンスメント型であり、前記第3及び第4
のPchMOSトランジスタがデプレッション型である、請求
項3に記載の半導体装置。5. The first, second and fifth PchMOS transistors are enhancement type transistors, and the third and fourth PchMOS transistors are enhancement type transistors.
4. The semiconductor device according to claim 3, wherein the PchMOS transistor is a depletion type.
エンハンスメント型であり、前記第5のPchMOSトランジ
スタがデプレッション型である、請求項3に記載の半導
体装置。6. The semiconductor device according to claim 3, wherein the first to fourth PchMOS transistors are enhancement type, and the fifth PchMOS transistor is depletion type.
電位電源との間に直列接続され且つ各ゲートが高電位電
源に接続されたテスト用PchMOSトランジスタ及びNchMOS
トランジスタと、入力が前記テスト用PchMOSトランジス
タ及びNchMOSトランジスタのドレインに接続されたテス
ト用インバータとから構成される、請求項1〜6の何れ
かに記載の半導体装置。7. The test circuit comprises a test PchMOS transistor and an NchMOS connected in series between a test input terminal and a low-potential power supply and having each gate connected to a high-potential power supply.
7. The semiconductor device according to claim 1, comprising a transistor and a test inverter whose input is connected to the drains of the test PchMOS transistor and the NchMOS transistor.
Priority Applications (1)
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