JP3443358B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくはトレンチ素子分離領域形成を
行う半導体装置の製造方法に関するものである。
方法に関し、更に詳しくはトレンチ素子分離領域形成を
行う半導体装置の製造方法に関するものである。
【0002】
【従来の技術】従来、トレンチ素子分離領域形成方法の
1つに、特開平9−153543号公報に記載の方法が
開示されている。以下、図5を用いて、上記従来技術を
説明する。
1つに、特開平9−153543号公報に記載の方法が
開示されている。以下、図5を用いて、上記従来技術を
説明する。
【0003】まず、シリコンウエハ31の表面に所定の
フォトリソグラフィプロセスを用いて、所定の幅、所定
の深さのトレンチ32を所定の位置に形成する(図5
(a))。次に、このシリコンウエハ31表面をシリコ
ン酸化膜33で覆う。シリコン酸化膜33でトレンチ3
2を埋めるとともに、シリコンウエハ31の表面全面を
所定厚さのシリコン酸化膜33で被覆するものである
(図5(b))。
フォトリソグラフィプロセスを用いて、所定の幅、所定
の深さのトレンチ32を所定の位置に形成する(図5
(a))。次に、このシリコンウエハ31表面をシリコ
ン酸化膜33で覆う。シリコン酸化膜33でトレンチ3
2を埋めるとともに、シリコンウエハ31の表面全面を
所定厚さのシリコン酸化膜33で被覆するものである
(図5(b))。
【0004】そして、このシリコン酸化膜33の表面を
平坦に加工する(図5(c))。CeO2(酸化セリウ
ム)を含む研摩剤を使用して化学的機械研磨を行う。更
に、この後、ヒュームドシリカを含む研磨剤を使用し
て、この平坦なシリコン酸化膜を研磨し、シリコンウエ
ハ31の表面を露出させる(図5(d))。この場合の
化学的機械研磨の終点は、疎水性のシリコン表面が露出
することで、容易に判断することができる。
平坦に加工する(図5(c))。CeO2(酸化セリウ
ム)を含む研摩剤を使用して化学的機械研磨を行う。更
に、この後、ヒュームドシリカを含む研磨剤を使用し
て、この平坦なシリコン酸化膜を研磨し、シリコンウエ
ハ31の表面を露出させる(図5(d))。この場合の
化学的機械研磨の終点は、疎水性のシリコン表面が露出
することで、容易に判断することができる。
【0005】次に、アミンの入ったシリコンの研摩剤を
用いて、このシリコンウエハ表面に仕上げ研磨を施す。
この結果、ディッシングが生じなく、平坦なシリコン表
面と、角が丸みを帯びたシリコン酸化膜の分離部分とが
形成されたトレンチ分離構造を有するシリコンウエハを
得ることができる(図5(e))。
用いて、このシリコンウエハ表面に仕上げ研磨を施す。
この結果、ディッシングが生じなく、平坦なシリコン表
面と、角が丸みを帯びたシリコン酸化膜の分離部分とが
形成されたトレンチ分離構造を有するシリコンウエハを
得ることができる(図5(e))。
【0006】
【発明が解決しようとする課題】しかし、上述の特開平
9−153543号公報に記載の、酸化セリウムを含む
研磨剤を用いた研磨の後、ヒュームドシリカを含む研磨
剤を用いた研磨を行う方法でシリコン酸化膜で埋め込ま
れたトレンチ素子分離領域を形成する場合、シリコン酸
化膜を研磨して活性領域のシリコン表面が露出させるた
めに、研磨剤をして、ヒュームドシリカを使用する。と
ころが、ヒュームドシリカはシリコン酸化膜に対するシ
リコンの選択比が小さいので、シリコンは研磨ストッパ
とはならない。このため、シリコン表面が必要以上に研
磨され、結果としてトレンチの深さが浅くなるという問
題点がある。
9−153543号公報に記載の、酸化セリウムを含む
研磨剤を用いた研磨の後、ヒュームドシリカを含む研磨
剤を用いた研磨を行う方法でシリコン酸化膜で埋め込ま
れたトレンチ素子分離領域を形成する場合、シリコン酸
化膜を研磨して活性領域のシリコン表面が露出させるた
めに、研磨剤をして、ヒュームドシリカを使用する。と
ころが、ヒュームドシリカはシリコン酸化膜に対するシ
リコンの選択比が小さいので、シリコンは研磨ストッパ
とはならない。このため、シリコン表面が必要以上に研
磨され、結果としてトレンチの深さが浅くなるという問
題点がある。
【0007】
【課題を解決するための手段】請求項1に記載の本発明
の半導体装置の製造方法は、複数の第1の島状領域から
なる島状領域群と、該島状領域群端から所定の距離離れ
た、少なくとも1つの、前記第1の島状領域より幅の広
い第2の島状領域とを有する半導体装置の製造方法にお
いて、半導体基板上に第1のシリコン窒化膜を形成する
工程と、パターニングにより、前記シリコン窒化膜を所
定の形状にした後、前記シリコン窒化膜をマスクに上記
半導体基板をエッチングすることにより、前記第1の島
状領域及び前記第2の島状領域を形成し、且つ、前記第
1の島状領域間に第1の溝及び前記島状領域群端と第2
の島状領域との間に第2の溝を形成する工程と、少なく
とも、前記第1の溝と第2の溝とを埋設するように全面
にシリコン酸化膜を堆積する工程と、全面に第2のシリ
コン窒化膜を形成する工程と、第1のスラリーを用いた
CMP法により、前記第2の島状領域上の第1のシリコ
ン窒化膜上表面が露出するまで、前記第2のシリコン窒
化膜及びシリコン酸化膜を研磨する工程と、第2のスラ
リーを用いたCMP法により、前記第1の島状領域上の
第1のシリコン窒化膜上表面が露出するまで、前記第2
のシリコン窒化膜及びシリコン酸化膜を研磨する工程
と、前記シリコン酸化膜を所定の量だけエッチングする
工程と、前記第1のシリコン窒化膜と前記第2のシリコ
ン窒化膜とを除去する工程とを有することを特徴とする
ものである。
の半導体装置の製造方法は、複数の第1の島状領域から
なる島状領域群と、該島状領域群端から所定の距離離れ
た、少なくとも1つの、前記第1の島状領域より幅の広
い第2の島状領域とを有する半導体装置の製造方法にお
いて、半導体基板上に第1のシリコン窒化膜を形成する
工程と、パターニングにより、前記シリコン窒化膜を所
定の形状にした後、前記シリコン窒化膜をマスクに上記
半導体基板をエッチングすることにより、前記第1の島
状領域及び前記第2の島状領域を形成し、且つ、前記第
1の島状領域間に第1の溝及び前記島状領域群端と第2
の島状領域との間に第2の溝を形成する工程と、少なく
とも、前記第1の溝と第2の溝とを埋設するように全面
にシリコン酸化膜を堆積する工程と、全面に第2のシリ
コン窒化膜を形成する工程と、第1のスラリーを用いた
CMP法により、前記第2の島状領域上の第1のシリコ
ン窒化膜上表面が露出するまで、前記第2のシリコン窒
化膜及びシリコン酸化膜を研磨する工程と、第2のスラ
リーを用いたCMP法により、前記第1の島状領域上の
第1のシリコン窒化膜上表面が露出するまで、前記第2
のシリコン窒化膜及びシリコン酸化膜を研磨する工程
と、前記シリコン酸化膜を所定の量だけエッチングする
工程と、前記第1のシリコン窒化膜と前記第2のシリコ
ン窒化膜とを除去する工程とを有することを特徴とする
ものである。
【0008】また、請求項2に記載の本発明の半導体装
置の製造方法は、前記第2の溝上平坦領域における前記
第2のシリコン窒化膜表面が前記第1の島状領域におけ
る第1のシリコン窒化膜表面と同一面上になるように、
前記第2のシリコン窒化膜を形成することを特徴とす
る、請求項1に記載の半導体装置の製造方法である。
置の製造方法は、前記第2の溝上平坦領域における前記
第2のシリコン窒化膜表面が前記第1の島状領域におけ
る第1のシリコン窒化膜表面と同一面上になるように、
前記第2のシリコン窒化膜を形成することを特徴とす
る、請求項1に記載の半導体装置の製造方法である。
【0009】また、請求項3に記載の本発明の半導体装
置の製造方法は、前記第2のシリコン窒化膜の膜厚が第
1のシリコン窒化膜の膜厚より薄くなるように、前記第
2のシリコン窒化膜を形成することを特徴とする、請求
項2に記載の半導体装置の製造方法である。
置の製造方法は、前記第2のシリコン窒化膜の膜厚が第
1のシリコン窒化膜の膜厚より薄くなるように、前記第
2のシリコン窒化膜を形成することを特徴とする、請求
項2に記載の半導体装置の製造方法である。
【0010】また、請求項4に記載の本発明の半導体装
置の製造方法は、前記第2のシリコン窒化膜形成後、マ
スクを用いて、前記第1のシリコン窒化膜が露出するま
で前記第2の島状領域上の前記第2のシリコン窒化膜及
び前記シリコン酸化膜をエッチングして、前記第2の島
状領域上に開口部を設けることを特徴とする、請求項1
乃至請求項3のいずれかに記載の半導体装置の製造方法
である。
置の製造方法は、前記第2のシリコン窒化膜形成後、マ
スクを用いて、前記第1のシリコン窒化膜が露出するま
で前記第2の島状領域上の前記第2のシリコン窒化膜及
び前記シリコン酸化膜をエッチングして、前記第2の島
状領域上に開口部を設けることを特徴とする、請求項1
乃至請求項3のいずれかに記載の半導体装置の製造方法
である。
【0011】更に、請求項5に記載の本発明の半導体装
置の製造方法は、前記第1のスラリーとしてシリカ系ス
ラリーを用い、且つ、前記第2のスラリーとしてセリウ
ム系スラリーを用いたことを特徴とする、請求項1乃至
請求項4のいずれかに記載の半導体装置の製造方法であ
る。
置の製造方法は、前記第1のスラリーとしてシリカ系ス
ラリーを用い、且つ、前記第2のスラリーとしてセリウ
ム系スラリーを用いたことを特徴とする、請求項1乃至
請求項4のいずれかに記載の半導体装置の製造方法であ
る。
【0012】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明の半導体装置の製造方法を詳細に説明する。図1
乃至図4は本発明の半導体装置の製造工程の第1ステッ
プ乃至第4ステップを示す製造工程説明図である。
本発明の半導体装置の製造方法を詳細に説明する。図1
乃至図4は本発明の半導体装置の製造工程の第1ステッ
プ乃至第4ステップを示す製造工程説明図である。
【0013】まず、シリコン基板1上にパッド酸化膜2
を熱酸化にて、140Å形成した上に、1600Åの第
1のシリコン窒化膜3を形成する(図1(a))。この
第1のシリコン窒化膜3は、後の工程での熱処理の際
に、活性領域となるシリコン基板1表面が酸化されるの
を防止するためのものである。
を熱酸化にて、140Å形成した上に、1600Åの第
1のシリコン窒化膜3を形成する(図1(a))。この
第1のシリコン窒化膜3は、後の工程での熱処理の際
に、活性領域となるシリコン基板1表面が酸化されるの
を防止するためのものである。
【0014】次に、素子分離領域を形成するために、レ
ジストを塗布し、露光、現像する。次に、素子分離領域
領域のシリコン窒化膜3とパッド酸化膜2のエッチング
を、ガス流量をCHF3が10sccm、CF4が22s
ccm、O2が8sccmとして行う。その後、シリコ
ン基板1をエッチングすることにより、深さ3500Å
の複数の溝部を形成する(図1(b))。本実施の形態
では、複数の活性領域となる第1の島状領域1aと素子
分離領域となる第1の溝部1bとからなる領域とこの領
域端の第1の島状領域1aに隣接して設けられた第1の
溝部1bより幅の広い、素子分離領域となる第2の溝部
1c及び第2の溝部1cに囲まれた活性領域となる第2
の島状領域1dとが形成される。本実施の形態において
は、第1の島状領域1aの幅を0.22〜0.4μm、
第1の溝部1bの幅を0.28〜0.7μm、第2の島
状領域1dの幅を第1の島状領域1aよりも広い幅、第
2の溝部1cの幅を2〜4mmとする。
ジストを塗布し、露光、現像する。次に、素子分離領域
領域のシリコン窒化膜3とパッド酸化膜2のエッチング
を、ガス流量をCHF3が10sccm、CF4が22s
ccm、O2が8sccmとして行う。その後、シリコ
ン基板1をエッチングすることにより、深さ3500Å
の複数の溝部を形成する(図1(b))。本実施の形態
では、複数の活性領域となる第1の島状領域1aと素子
分離領域となる第1の溝部1bとからなる領域とこの領
域端の第1の島状領域1aに隣接して設けられた第1の
溝部1bより幅の広い、素子分離領域となる第2の溝部
1c及び第2の溝部1cに囲まれた活性領域となる第2
の島状領域1dとが形成される。本実施の形態において
は、第1の島状領域1aの幅を0.22〜0.4μm、
第1の溝部1bの幅を0.28〜0.7μm、第2の島
状領域1dの幅を第1の島状領域1aよりも広い幅、第
2の溝部1cの幅を2〜4mmとする。
【0015】次に、レジストのアッシング工程及び洗浄
工程の後、第1の溝部1b及び第2の溝部1cに埋め込
み酸化膜を埋設する。このとき、第2の溝部1cの埋め
込み酸化膜4の膜厚は、シリコン基板の第1の島状領域
1a表面と同一の高さ又は、それ以上となるようにする
必要がある。このため、埋め込み酸化膜4を膜厚350
0〜5100Å、例えば、4000Å形成する。
工程の後、第1の溝部1b及び第2の溝部1cに埋め込
み酸化膜を埋設する。このとき、第2の溝部1cの埋め
込み酸化膜4の膜厚は、シリコン基板の第1の島状領域
1a表面と同一の高さ又は、それ以上となるようにする
必要がある。このため、埋め込み酸化膜4を膜厚350
0〜5100Å、例えば、4000Å形成する。
【0016】次に、第2のシリコン窒化膜5を1000
Å形成する。この第2のシリコン窒化膜5は、第2の溝
部1c上の平坦部の第2のシリコン窒化膜5表面が第2
の島状領域1d上の第1のシリコン窒化膜3表面と同一
面上にあることが、均一に表面研磨を行う上で望まし
い。すなわち、第1のシリコン窒化膜3の方が、第2の
シリコン窒化膜5に比べて厚くなるようにすることが望
ましい。
Å形成する。この第2のシリコン窒化膜5は、第2の溝
部1c上の平坦部の第2のシリコン窒化膜5表面が第2
の島状領域1d上の第1のシリコン窒化膜3表面と同一
面上にあることが、均一に表面研磨を行う上で望まし
い。すなわち、第1のシリコン窒化膜3の方が、第2の
シリコン窒化膜5に比べて厚くなるようにすることが望
ましい。
【0017】次に、レジストを塗布し、露光、現像した
所定の形状のレジストパターン6を形成した(図2
(a))後、第2の島状領域上の第2のシリコン窒化膜
5及び埋め込み酸化膜4をエッチングし、第2の島状領
域1d上の第1のシリコン窒化膜3上表面を露出させる
(図2(b))。この際、第2の島状領域1d上におい
て、第2のシリコン窒化膜5が平坦である領域をエッチ
ングすることが望ましい。第2の島状領域1d内の外周
領域では、埋め込み酸化膜4の膜厚が変化しているた
め、第2の島状領域1d内の外側に行くにつれてオーバ
ーエッチングの量が増加するという問題が生じるからで
ある。例えば、所定の形状のレジストパターンによる開
口部を形成する必要があるのは、第2の島状領域1dの
両側それぞれ0.3μmの部分では、酸化膜の厚さが一
定でないため、避ける必要があること、開口部の最小加
工寸法0.55μmを考慮すると、第2の島状領域1d
の幅が1.15μm以上の場合となる。
所定の形状のレジストパターン6を形成した(図2
(a))後、第2の島状領域上の第2のシリコン窒化膜
5及び埋め込み酸化膜4をエッチングし、第2の島状領
域1d上の第1のシリコン窒化膜3上表面を露出させる
(図2(b))。この際、第2の島状領域1d上におい
て、第2のシリコン窒化膜5が平坦である領域をエッチ
ングすることが望ましい。第2の島状領域1d内の外周
領域では、埋め込み酸化膜4の膜厚が変化しているた
め、第2の島状領域1d内の外側に行くにつれてオーバ
ーエッチングの量が増加するという問題が生じるからで
ある。例えば、所定の形状のレジストパターンによる開
口部を形成する必要があるのは、第2の島状領域1dの
両側それぞれ0.3μmの部分では、酸化膜の厚さが一
定でないため、避ける必要があること、開口部の最小加
工寸法0.55μmを考慮すると、第2の島状領域1d
の幅が1.15μm以上の場合となる。
【0018】次に、第1のCMP法による研磨には、P
H10.3、濃度12wt%、SiO2の粒子径が50
〜200nmのシリカ系スラリーであるフュームドシリ
カスラリー、圧力を350gF/cm2、研磨盤の回転
数50rpm、ウエハ側の定盤の回転数6.9rpm、
スラリー流量2000sccmの研磨条件を用いて、第
2の島状領域1d上の第1のシリコン窒化膜3全上表面
が露出するまで、本実施の形態では2500Å(シリコ
ン窒化膜とシリコン酸化膜との積層膜をシリコン酸化膜
の単一層に換算した場合の研磨量)相当の研磨を行う
(図3(a))。この研磨によって、第2の島状領域1
d上の第1のシリコン窒化膜3表面と第2の溝部1c上
の第2のシリコン窒化膜5表面との第1の段差は200
Å以下、第1の島状領域1a上の第2のシリコン窒化膜
5表面と第1の溝部1b上の第2のシリコン窒化膜5表
面との第2の段差は1000Å程度まで平坦化される。
この第1のCMP法に用いるスラリーは機械的研磨作用
の方が、化学的研磨作用より強く作用するものであり、
段差の解消に効果が大きい。
H10.3、濃度12wt%、SiO2の粒子径が50
〜200nmのシリカ系スラリーであるフュームドシリ
カスラリー、圧力を350gF/cm2、研磨盤の回転
数50rpm、ウエハ側の定盤の回転数6.9rpm、
スラリー流量2000sccmの研磨条件を用いて、第
2の島状領域1d上の第1のシリコン窒化膜3全上表面
が露出するまで、本実施の形態では2500Å(シリコ
ン窒化膜とシリコン酸化膜との積層膜をシリコン酸化膜
の単一層に換算した場合の研磨量)相当の研磨を行う
(図3(a))。この研磨によって、第2の島状領域1
d上の第1のシリコン窒化膜3表面と第2の溝部1c上
の第2のシリコン窒化膜5表面との第1の段差は200
Å以下、第1の島状領域1a上の第2のシリコン窒化膜
5表面と第1の溝部1b上の第2のシリコン窒化膜5表
面との第2の段差は1000Å程度まで平坦化される。
この第1のCMP法に用いるスラリーは機械的研磨作用
の方が、化学的研磨作用より強く作用するものであり、
段差の解消に効果が大きい。
【0019】このとき、第2の溝部1cの研磨ストッパ
ー膜としての第2のシリコン窒化膜の残膜は500〜9
00Å、第2の島状領域1dにおける第1のシリコン窒
化膜3の残膜は1000〜1300Åである。
ー膜としての第2のシリコン窒化膜の残膜は500〜9
00Å、第2の島状領域1dにおける第1のシリコン窒
化膜3の残膜は1000〜1300Åである。
【0020】次に、第2のCMP法による研磨には、シ
リコン窒化膜のシリコン酸化膜に対する選択比を150
より大きく、PHは6〜6.25、粒子径を250nm
の、セリウム系スラリーである酸化セリウム系スラリー
を用いて、第1の島状領域1a上の第1のシリコン窒化
膜3の上表面が露出するまで、本実施の形態では400
0〜6000Å(シリコン窒化膜とシリコン酸化膜との
積層膜をシリコン酸化膜の単一層に換算した場合の研磨
量)相当の研磨を行う(図3(b))。研磨条件は、第
1の研磨と同じ条件である。この研磨によって、上述の
第1の段差及び第2の段差は200Å以下となる。この
第2のCMP法に用いるスラリーはシリコン酸化膜に対
するシリコン窒化膜の選択比が150以上のものが望ま
しい。これにより、シリコン窒化膜の研磨を抑えつつ、
シリコン酸化膜の研磨を行うことができる。
リコン窒化膜のシリコン酸化膜に対する選択比を150
より大きく、PHは6〜6.25、粒子径を250nm
の、セリウム系スラリーである酸化セリウム系スラリー
を用いて、第1の島状領域1a上の第1のシリコン窒化
膜3の上表面が露出するまで、本実施の形態では400
0〜6000Å(シリコン窒化膜とシリコン酸化膜との
積層膜をシリコン酸化膜の単一層に換算した場合の研磨
量)相当の研磨を行う(図3(b))。研磨条件は、第
1の研磨と同じ条件である。この研磨によって、上述の
第1の段差及び第2の段差は200Å以下となる。この
第2のCMP法に用いるスラリーはシリコン酸化膜に対
するシリコン窒化膜の選択比が150以上のものが望ま
しい。これにより、シリコン窒化膜の研磨を抑えつつ、
シリコン酸化膜の研磨を行うことができる。
【0021】このときの第2の溝部1c上の第2のシリ
コン窒化膜5の残膜は400〜600Å、第2の島状領
域1dの残膜は750〜800Å、第1の島状領域1a
の残膜は900〜1000Åである。その後、HF処理
を行い、島状領域近傍の埋め込み酸化膜を400Å程度
エッチングして、次工程の為に段差を低減する(図4
(a))。
コン窒化膜5の残膜は400〜600Å、第2の島状領
域1dの残膜は750〜800Å、第1の島状領域1a
の残膜は900〜1000Åである。その後、HF処理
を行い、島状領域近傍の埋め込み酸化膜を400Å程度
エッチングして、次工程の為に段差を低減する(図4
(a))。
【0022】その後、第1及び第2の島状領域1a、1
d上の第1のシリコン窒化膜3を熱リン酸を用いて除去
する(図4(b))。
d上の第1のシリコン窒化膜3を熱リン酸を用いて除去
する(図4(b))。
【0023】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、トレンチ構造の素子分離領域の酸化
膜を膜減りなく基板表面を平坦化することができるの
で、ディッシングによる素子特性を劣化を抑制すること
ができる。
用いることにより、トレンチ構造の素子分離領域の酸化
膜を膜減りなく基板表面を平坦化することができるの
で、ディッシングによる素子特性を劣化を抑制すること
ができる。
【0024】また、請求項2乃至請求項5に記載の本発
明を用いることにより、更に基板表面を平坦化すること
ができるので、素子特性が向上する。
明を用いることにより、更に基板表面を平坦化すること
ができるので、素子特性が向上する。
【図1】(a)は本発明の一実施例の製造工程の第1ス
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
【図2】(a)は本発明の一実施例の製造工程の第2ス
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
【図3】(a)は本発明の一実施例の製造工程の第3ス
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
【図4】(a)は本発明の一実施例の製造工程の第4ス
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
テップの前半を示す製造工程説明図であり、(b)は同
後半を示す製造工程説明図である。
【図5】従来例の製造工程説明図である。
1 シリコン基板
1a 第1の島状領域
1b 第1の溝部
1c 第2の溝部
1d 第2の島状領域
2 パッド酸化膜
3 第1のシリコン窒化膜
4 埋め込み酸化膜
5 第2のシリコン窒化膜
6 レジストパターン
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/76
H01L 21/304 601
H01L 21/304 621
H01L 21/304 622
Claims (5)
- 【請求項1】 複数の第1の島状領域からなる島状領域
群と、該島状領域群端から所定の距離離れた、少なくと
も1つの、前記第1の島状領域より幅の広い第2の島状
領域とを有する半導体装置の製造方法において、 半導体基板上に第1のシリコン窒化膜を形成する工程
と、 パターニングにより、前記シリコン窒化膜を所定の形状
にした後、前記シリコン窒化膜をマスクに上記半導体基
板をエッチングすることにより、前記第1の島状領域及
び前記第2の島状領域を形成し、且つ、前記第1の島状
領域間に第1の溝及び前記島状領域群端と第2の島状領
域との間に第2の溝を形成する工程と、少なくとも、前
記第1の溝と第2の溝とを埋設するように全面にシリコ
ン酸化膜を堆積する工程と、 全面に第2のシリコン窒化膜を形成する工程と、 第1のスラリーを用いたCMP法により、前記第2の島
状領域上の第1のシリコン窒化膜上表面が露出するま
で、前記第2のシリコン窒化膜及びシリコン酸化膜を研
磨する工程と、 第2のスラリーを用いたCMP法により、前記第1の島
状領域上の第1のシリコン窒化膜上表面が露出するま
で、前記第2のシリコン窒化膜及びシリコン酸化膜を研
磨する工程と、 前記シリコン酸化膜を所定の量だけエッチングする工程
と、 前記第1のシリコン窒化膜と前記第2のシリコン窒化膜
とを除去する工程とを有することを特徴とする、半導体
装置の製造方法。 - 【請求項2】 前記第2の溝上平坦領域における前記第
2のシリコン窒化膜表面が前記第1の島状領域における
第1のシリコン窒化膜表面と同一面上になるように、前
記第2のシリコン窒化膜を形成することを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記第2のシリコン窒化膜の膜厚が第1
のシリコン窒化膜の膜厚より薄くなるように、前記第2
のシリコン窒化膜を形成することを特徴とする、請求項
2に記載の半導体装置の製造方法。 - 【請求項4】 前記第2のシリコン窒化膜形成後、マス
クを用いて、前記第1のシリコン窒化膜が露出するまで
前記第2の島状領域上の前記第2のシリコン窒化膜及び
前記シリコン酸化膜をエッチングして、前記第2の島状
領域上に開口部を設けることを特徴とする、請求項1乃
至請求項3のいずれかに記載の半導体装置の製造方法。 - 【請求項5】 前記第1のスラリーとしてシリカ系スラ
リーを用い、且つ、前記第2のスラリーとしてセリウム
系スラリーを用いたことを特徴とする、請求項1乃至請
求項4のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07876699A JP3443358B2 (ja) | 1999-03-24 | 1999-03-24 | 半導体装置の製造方法 |
TW089100619A TW495901B (en) | 1999-03-24 | 2000-01-17 | Process for manufacturing a semiconductor structure |
KR1020000006253A KR100365036B1 (ko) | 1999-03-24 | 2000-02-10 | 반도체장치의 제조방법 |
US09/501,573 US6245642B1 (en) | 1999-03-24 | 2000-02-10 | Process for planarizing buried oxide films in trenches by applying sequential diverse CMP treatments |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07876699A JP3443358B2 (ja) | 1999-03-24 | 1999-03-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000277605A JP2000277605A (ja) | 2000-10-06 |
JP3443358B2 true JP3443358B2 (ja) | 2003-09-02 |
Family
ID=13671037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07876699A Expired - Fee Related JP3443358B2 (ja) | 1999-03-24 | 1999-03-24 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6245642B1 (ja) |
JP (1) | JP3443358B2 (ja) |
KR (1) | KR100365036B1 (ja) |
TW (1) | TW495901B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100548547B1 (ko) * | 1999-12-23 | 2006-02-02 | 주식회사 하이닉스반도체 | 웨이퍼 전면 평탄화 방법 |
JP2002026119A (ja) * | 2000-07-10 | 2002-01-25 | Sharp Corp | 半導体装置の製造方法 |
DE10041084A1 (de) * | 2000-08-22 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Bildung eines dielektrischen Gebiets in einem Halbleitersubstrat |
US6593210B1 (en) * | 2000-10-24 | 2003-07-15 | Advanced Micro Devices, Inc. | Self-aligned/maskless reverse etch process using an inorganic film |
KR100421037B1 (ko) * | 2001-03-14 | 2004-03-03 | 삼성전자주식회사 | 반도체소자의 제조방법 |
KR100408864B1 (ko) * | 2001-06-29 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
KR100476037B1 (ko) * | 2002-12-11 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리배선 형성방법 |
KR100611064B1 (ko) * | 2004-07-15 | 2006-08-10 | 삼성전자주식회사 | 화학 기계적 연마 공정용 슬러리 조성물, 상기 슬러리조성물을 이용한 화학 기계적 연마 방법 및 상기 방법을이용한 게이트 패턴의 형성 방법 |
US7504044B2 (en) * | 2004-11-05 | 2009-03-17 | Cabot Microelectronics Corporation | Polishing composition and method for high silicon nitride to silicon oxide removal rate ratios |
KR100619394B1 (ko) * | 2004-12-22 | 2006-09-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 디싱 방지 방법 |
KR100590383B1 (ko) * | 2005-03-09 | 2006-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
US9177815B2 (en) * | 2012-05-04 | 2015-11-03 | Applied Materials, Inc. | Methods for chemical mechanical planarization of patterned wafers |
US11951587B2 (en) | 2018-09-26 | 2024-04-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Zone-based CMP target control |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
JPH07221054A (ja) * | 1994-01-31 | 1995-08-18 | Sony Corp | 研磨方法 |
US5663107A (en) * | 1994-12-22 | 1997-09-02 | Siemens Aktiengesellschaft | Global planarization using self aligned polishing or spacer technique and isotropic etch process |
JPH0951034A (ja) * | 1995-05-29 | 1997-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
US5665202A (en) * | 1995-11-24 | 1997-09-09 | Motorola, Inc. | Multi-step planarization process using polishing at two different pad pressures |
JPH09153543A (ja) | 1995-11-29 | 1997-06-10 | Mitsubishi Materials Shilicon Corp | トレンチ分離構造を有するシリコンウェ−ハの製造方法 |
KR100190048B1 (ko) * | 1996-06-25 | 1999-06-01 | 윤종용 | 반도체 소자의 소자 분리 방법 |
US5721172A (en) * | 1996-12-02 | 1998-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers |
US5817567A (en) * | 1997-04-07 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Shallow trench isolation method |
KR100224700B1 (ko) * | 1997-04-30 | 1999-10-15 | 윤종용 | 반도체장치의 소자분리방법 |
US5880007A (en) * | 1997-09-30 | 1999-03-09 | Siemens Aktiengesellschaft | Planarization of a non-conformal device layer in semiconductor fabrication |
TW434804B (en) * | 1998-04-18 | 2001-05-16 | United Microelectronics Corp | Chemical mechanical polishing method of shallow trench isolation |
TW379406B (en) * | 1998-04-27 | 2000-01-11 | United Microelectronics Corp | Shallow trench isolation method |
US6146975A (en) * | 1998-07-10 | 2000-11-14 | Lucent Technologies Inc. | Shallow trench isolation |
JP2000068371A (ja) * | 1998-08-26 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1999
- 1999-03-24 JP JP07876699A patent/JP3443358B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-17 TW TW089100619A patent/TW495901B/zh not_active IP Right Cessation
- 2000-02-10 KR KR1020000006253A patent/KR100365036B1/ko not_active IP Right Cessation
- 2000-02-10 US US09/501,573 patent/US6245642B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20000062541A (ko) | 2000-10-25 |
US6245642B1 (en) | 2001-06-12 |
KR100365036B1 (ko) | 2002-12-16 |
JP2000277605A (ja) | 2000-10-06 |
TW495901B (en) | 2002-07-21 |
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