JP3319879B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、入力端子から内部回
路までの経路に設けた入力保護回路を有する半導体装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an input protection circuit provided on a path from an input terminal to an internal circuit.
【０００２】[0002]
【従来の技術】従来の入力保護回路を有する半導体装置
の構成について図８を参照しながら説明する。図８は、
従来のこの種の半導体装置における入力保護回路を示す
回路図である。2. Description of the Related Art The structure of a conventional semiconductor device having an input protection circuit will be described with reference to FIG. FIG.
It is a circuit diagram showing an input protection circuit in a conventional semiconductor device of this kind.
【０００３】図８において、１は入力端子、２は内部回
路、３は電源（ＶCC）、４はＧＮＤ、５は電源３とＧＮ
Ｄ４の間に接続された入力保護用素子、６は入力抵抗
（Ｒ１）、７は抵抗（Ｒ２）である。In FIG. 8, 1 is an input terminal, 2 is an internal circuit, 3 is a power supply (V cc ), 4 is GND, 5 is a power supply 3 and GN
An input protection element connected between D4, 6 is an input resistor (R1), and 7 is a resistor (R2).
【０００４】つぎに、従来の入力保護回路の動作につい
て図９及び図１０を参照しながら説明する。図９は、従
来の入力保護回路の入力抵抗６の値がＲａとＲｂの場合
（Ｒａ＜Ｒｂ）の入力パルス特性を示す図である。図９
において、８は入力抵抗６がＲａの場合のパルス、９は
入力抵抗６がＲｂの場合のパルスをそれぞれ示す。Next, the operation of the conventional input protection circuit will be described with reference to FIGS. FIG. 9 is a diagram showing input pulse characteristics when the value of the input resistor 6 of the conventional input protection circuit is Ra and Rb (Ra <Rb). FIG.
, 8 indicates a pulse when the input resistance 6 is Ra, and 9 indicates a pulse when the input resistance 6 is Rb.
【０００５】図１０は、従来の入力保護回路における静
電気パルスの時間変化を示す図である。図１０におい
て、１０は速いパルス、１１は遅いパルスをそれぞれ示
す。FIG. 10 is a diagram showing a time change of an electrostatic pulse in a conventional input protection circuit. In FIG. 10, 10 indicates a fast pulse and 11 indicates a slow pulse.
【０００６】半導体装置は、通常、入力端子１から伝達
される信号以外の電気成分であるノイズ、静電気、サー
ジ等から内部回路２を保護するために、入力保護回路を
有する。この入力保護回路は、電源（ＶCC）３またはＧ
ＮＤ４に信号以外の電気成分を逃がすための入力保護用
素子５を備え、入力端子１から入力保護用素子５までの
経路に挿入された入力抵抗６と、入力保護用素子５から
内部回路２までの経路に挿入された抵抗７とを有する。
なお、入力抵抗６と抵抗７を合わせた抵抗値は、例えば
５００Ω程度であり、入力抵抗６と抵抗７の比は１／３
〜１／２０程度である。これは、入力抵抗６と抵抗７を
合わせた全入力抵抗の値が１０2〜１０3Ω程度であり、
代表値として５００Ωとしたものである。また、入力抵
抗６は数十Ω〜数百Ω、抵抗７は数百Ω〜１ｋΩであ
る。A semiconductor device usually has an input protection circuit for protecting the internal circuit 2 from noise, static electricity, surge, and the like, which are electrical components other than the signal transmitted from the input terminal 1. This input protection circuit has a power supply (V CC ) 3 or G
The ND 4 includes an input protection element 5 for releasing electric components other than signals, an input resistor 6 inserted in a path from the input terminal 1 to the input protection element 5, and an input protection element 5 to the internal circuit 2. And a resistor 7 inserted in the path of
The total resistance of the input resistors 6 and 7 is, for example, about 500Ω, and the ratio of the input resistors 6 and 7 is 1/3.
About 1/20. This is because the value of the total input resistance including the input resistance 6 and the resistance 7 is about 10 2 to 10 3 Ω,
The representative value is 500Ω. The input resistance 6 is several tens Ω to several hundred Ω, and the resistance 7 is several hundred Ω to 1 kΩ.
【０００７】なお、図８では入力保護用素子５の具体例
としてｐチャンネルＭＯＳトランジスタＴｒ１とｎチャ
ンネルＭＯＳトランジスタＴｒ２で構成した場合を示し
ているが、ｐチャンネルまたはｎチャンネルの片側の極
性だけで構成した場合やダイオードで構成した場合もあ
り、また、図８では電源３とＧＮＤ４の両側に信号以外
の電気成分を逃がせる回路を示したが、電源３またはＧ
ＮＤ４の片側だけに信号以外の電気成分を逃せる回路も
ある。FIG. 8 shows a case where the input protection element 5 is constituted by a p-channel MOS transistor Tr1 and an n-channel MOS transistor Tr2 as a specific example. FIG. 8 shows a circuit on both sides of the power supply 3 and the GND 4 that can release an electric component other than a signal.
There is also a circuit on one side of the ND4 that can escape electrical components other than signals.
【０００８】[0008]
【発明が解決しようとする課題】上述したような従来の
半導体装置では、入力抵抗６が小さければ図９のパルス
８のように不整合によるオーバーシュートやアンダーシ
ュートやリンギングが発生し易くなるため、入力抵抗６
をある程度以上小さくできない。一方、入力抵抗６が大
きくなると、信号以外の電気成分の静電気やサージ等が
入力保護用素子５で電源３に吸収される前に入力抵抗６
で電力を消費してその発熱により入力抵抗６自身が溶断
する場合があり、入力抵抗６の設計的自由度がなく入力
保護回路の性能を制限するという問題点があった。In the conventional semiconductor device described above, if the input resistance 6 is small, overshoot, undershoot, and ringing due to the mismatch easily occur as shown in the pulse 8 in FIG. Input resistance 6
Cannot be reduced to some extent. On the other hand, when the input resistance 6 becomes large, static electricity and surge of electric components other than signals are absorbed by the power supply 3 by the input protection element 5 before the input resistance 6 becomes large.
However, there is a case where the input resistor 6 itself is blown by the heat generated by the heat generated by the power supply, and there is a problem that the design of the input resistor 6 is not flexible and the performance of the input protection circuit is limited.
【０００９】また、入力保護用素子５が電源３に信号以
外の電気成分を逃がすまでに有限のスイッチング時間が
かかるため、図１０に示したように静電気パルスには速
いパルス１０と遅いパルス１１ある時に、遅いパルス１
１は入力保護用素子５で電源３に逃がせても、速いパル
ス１０は内部回路２に直接伝達されてしまうので、抵抗
７は大きい方が内部回路２を保護する観点からはよい。
一方、半導体装置としての動作速度の観点からは小さい
方がよいので、抵抗７の設計的自由度がなく入力保護回
路の性能を制限するという問題点があった。Further, since it takes a finite switching time for the input protection element 5 to release electric components other than signals to the power supply 3, a fast pulse 10 and a slow pulse 11 are included in the electrostatic pulse as shown in FIG. Sometimes slow pulse 1
1 is an input protection element 5, even if it can escape to the power supply 3, the fast pulse 10 is directly transmitted to the internal circuit 2. Therefore, the larger the resistor 7, the better from the viewpoint of protecting the internal circuit 2.
On the other hand, from the viewpoint of the operation speed of the semiconductor device, the smaller the better, the lower the degree of freedom in designing the resistor 7 and the lower the performance of the input protection circuit.
【００１０】この発明は、前述した問題点を解決するた
めになされたもので、設計的自由度を拡大し、入力特性
を劣化させずに入力保護回路の性能を向上でき、また
は、入力保護回路の性能を劣化させずに入力特性の向上
を図ることができる半導体装置を得ることを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and can improve the design flexibility and improve the performance of an input protection circuit without deteriorating input characteristics. It is an object of the present invention to obtain a semiconductor device capable of improving input characteristics without deteriorating the performance of the semiconductor device.
【００１１】[0011]
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、入力端子から伝達される信号以外の電
気成分から内部回路を保護するための入力保護回路を備
えた半導体装置において、前記入力端子から前記内部回
路までの前記入力保護回路として働く経路に直列に動作
時と非動作時の抵抗値が制御できる薄膜トランジスタを
挿入したものである。According to a first aspect of the present invention, there is provided a semiconductor device having an input protection circuit for protecting an internal circuit from an electric component other than a signal transmitted from an input terminal. A thin film transistor capable of controlling a resistance value during operation and a non-operation time is inserted in series in a path that functions as the input protection circuit from the input terminal to the internal circuit.
【００１２】この発明の請求項２に係る半導体装置は、
前記薄膜トランジスタを、前記入力端子から外部に信号
以外の電気成分を逃がすための入力保護用素子までの経
路に挿入したものである。A semiconductor device according to a second aspect of the present invention comprises:
The thin film transistor is inserted in a path from the input terminal to an input protection element for releasing an electric component other than a signal to the outside.
【００１３】この発明の請求項３に係る半導体装置は、
前記薄膜トランジスタを、外部に信号以外の電気成分を
逃がすための入力保護用素子から前記内部回路までの経
路に挿入したものである。According to a third aspect of the present invention, there is provided a semiconductor device comprising:
The thin film transistor is inserted in a path from an input protection element for releasing an electric component other than a signal to the outside to the internal circuit.
【００１４】この発明の請求項４に係る半導体装置は、
前記薄膜トランジスタを、前記入力端子から外部に信号
以外の電気成分を逃がすための入力保護用素子までの経
路に挿入したｐチャンネル薄膜トランジスタと、前記入
力保護用素子から前記内部回路までの経路に挿入したｎ
チャンネル薄膜トランジスタとから構成し、前記ｐチャ
ンネル薄膜トランジスタ及び前記ｎチャンネル薄膜トラ
ンジスタを相補的に接続したＣＭＯＳ構造の薄膜トラン
ジスタとしたものである。According to a fourth aspect of the present invention, there is provided a semiconductor device comprising:
A signal is output from the thin film transistor to the outside from the input terminal.
Through the input protection element to release electrical components other than
A p-channel thin film transistor inserted in the circuit,
N inserted in the path from the force protection element to the internal circuit
And a p-channel thin film transistor.
Channel thin film transistor and the n-channel thin film transistor
This is a thin film transistor having a CMOS structure in which transistors are connected complementarily .
【００１５】[0015]
【作用】この発明の請求項１に係る半導体装置において
は、入力端子から伝達される信号以外の電気成分から内
部回路を保護するための入力保護回路を備えた半導体装
置において、前記入力端子から前記内部回路までの前記
入力保護回路として働く経路に直列に動作時と非動作時
の抵抗値が制御できる薄膜トランジスタを挿入したの
で、設計的自由度が拡大し、入力特性と入力保護回路の
性能を向上できる。また、積層構造が可能になり、薄膜
トランジスタの下層にも回路配置ができるのでチップ面
積の増加なく形成できる。さらに、薄膜トランジスタで
可変抵抗を形成した場合、膜厚や不純物の注入量等制御
できるパラメータが多いので、目的のオン抵抗とオフ抵
抗を同時に得ることが容易にできる。According to a first aspect of the present invention, there is provided a semiconductor device having an input protection circuit for protecting an internal circuit from an electric component other than a signal transmitted from an input terminal. Since a thin film transistor capable of controlling the operating and non-operating resistance values is inserted in series in the path serving as the input protection circuit to the internal circuit, the degree of freedom in design is expanded, and the input characteristics and the performance of the input protection circuit are improved. it can. In addition, a stacked structure is possible, and a circuit can be arranged below the thin film transistor, so that the chip can be formed without increasing the chip area. Furthermore, when a variable resistor is formed by a thin film transistor, there are many parameters that can be controlled, such as the film thickness and the amount of implanted impurities, so that the desired on-resistance and off-resistance can be easily obtained at the same time.
【００１６】この発明の請求項２に係る半導体装置にお
いては、前記薄膜トランジスタを、前記入力端子から外
部に信号以外の電気成分を逃がすための入力保護用素子
までの経路に挿入したので、非動作時にはオンすること
で抵抗値が下がって信号以外の電気成分によって発熱に
よる溶断を防ぐとともに、動作時にはオフになって抵抗
値が上がって不整合によるリンギング等を防ぐことがで
き、設計的自由度が拡大し、入力特性と入力保護回路の
性能を向上できる。In the semiconductor device according to a second aspect of the present invention, the thin film transistor is inserted in a path from the input terminal to an input protection element for releasing an electric component other than a signal to the outside, so that the thin film transistor is not operated. When turned on, the resistance value decreases, preventing fusing due to heat generated by electrical components other than signals, and at the time of operation, turning off and increasing the resistance value to prevent ringing etc. due to mismatch, expanding design flexibility. Thus, the input characteristics and the performance of the input protection circuit can be improved.
【００１７】この発明の請求項３に係る半導体装置にお
いては、前記薄膜トランジスタを、外部に信号以外の電
気成分を逃がすための入力保護用素子から前記内部回路
までの経路に挿入したので、非動作時にはオフすること
で抵抗値が上がって信号以外の電気成分の内の速いパル
スが内部回路へ伝達されることを防ぐとともに、動作時
にはオンになって抵抗値が下がって動作速度の低下を防
ぐことができ、設計的自由度が拡大し、入力特性と入力
保護回路の性能を向上できる。In the semiconductor device according to a third aspect of the present invention, since the thin film transistor is inserted into a path from an input protection element for releasing an electric component other than a signal to the outside to the internal circuit, the thin film transistor is not operated. By turning off, the resistance value rises, preventing fast pulses of electrical components other than signals from being transmitted to the internal circuit.At the time of operation, it turns on and reduces the resistance value to prevent a decrease in operation speed. As a result, the degree of freedom in design is expanded, and the input characteristics and the performance of the input protection circuit can be improved.
【００１８】この発明の請求項４に係る半導体装置にお
いては、前記薄膜トランジスタを、ＣＭＯＳ薄膜トラン
ジスタとしたので、例えばＣＭＯＳ薄膜トランジスタを
ｐチャンネル薄膜トランジスタとｎチャンネル薄膜トラ
ンジスタとで構成した場合、非動作時にはオフすること
で入力端子から入力保護用素子までのｐチャンネル薄膜
トランジスタの抵抗値が下がって信号以外の電気成分に
よる発熱による入力保護用素子までの抵抗部の溶断を防
ぎ、かつｎチャンネル薄膜トランジスタの抵抗値が上が
って信号以外の電気成分の内の速いパルスが内部回路へ
伝達されることを防ぐ。一方、動作時にはオンになって
ｎチャンネル薄膜トランジスタの抵抗値が下がって動作
速度の低下を防ぐことができ、かつｐチャンネル薄膜ト
ランジスタの抵抗値が上がって不整合によるリンギング
等を防ぐことができる。In the semiconductor device according to a fourth aspect of the present invention, since the thin film transistor is a CMOS thin film transistor, for example, when the CMOS thin film transistor is composed of a p-channel thin film transistor and an n-channel thin film transistor, it is turned off when not operating. The resistance of the p-channel thin film transistor from the input terminal to the input protection element drops, preventing the resistance of the resistance portion from the input protection element to the input protection element due to heat generated by electric components other than the signal, and increasing the resistance value of the n-channel thin film transistor. Of the other electrical components is prevented from being transmitted to the internal circuit. On the other hand, when the transistor is turned on, the resistance of the n-channel thin film transistor is reduced to prevent a decrease in operating speed, and the resistance of the p-channel thin film transistor is increased to prevent ringing due to mismatch.
【００１９】[0019]
実施例１．この発明の一実施例について図１を参照しな
がら説明する。図１は、この発明の実施例１の構成を示
す図であり、入力端子１乃至入力保護用素子５、抵抗７
は上述した従来回路のものと同様である。なお、各図
中、同一符号は同一又は相当部分を示す。Embodiment 1 FIG. One embodiment of the present invention will be described with reference to FIG. FIG. 1 is a diagram showing a configuration of a first embodiment of the present invention.
Is the same as that of the conventional circuit described above. In the drawings, the same reference numerals indicate the same or corresponding parts.
【００２０】図１において、１２はｐチャンネル薄膜ト
ランジスタ（ｐ−ｃｈＴＦＴ、ＴＦＴ：Thin Film Tran
sistor）、１３はそのゲート電極である。In FIG. 1, reference numeral 12 denotes a p-channel thin film transistor (p-ch TFT, TFT: Thin Film Tran).
sistor) 13 is its gate electrode.
【００２１】つぎに、この実施例１の動作について説明
する。この場合、ｐチャンネル薄膜トランジスタ１２が
オンする電圧を調整し、非動作時にゲート電極１３にオ
ンになる電圧を印加するように設定しておけば、非動作
時にはオンすることで抵抗値が下がって信号以外の電気
成分によって発熱による溶断を防ぐとともに、動作時に
はオフになって抵抗値が上がって不整合によるリンギン
グ等を防ぐことができるようになる。なお、オン抵抗値
は例えばオフ抵抗値の１／１００程度である。ＴＦＴの
オン抵抗とオフ抵抗の比は３桁〜８桁にすることができ
る。もちろん、２桁も可能である。Next, the operation of the first embodiment will be described. In this case, if the voltage at which the p-channel thin film transistor 12 is turned on is adjusted and a voltage at which the p-channel thin film transistor 12 is turned on is applied to the gate electrode 13 when it is not operated, the resistance value is lowered by being turned on when it is not operated, and the signal is reduced. In addition to preventing fusing due to heat generation due to other electric components, it is turned off during operation to increase the resistance value, thereby preventing ringing or the like due to mismatch. The on-resistance is, for example, about 1/100 of the off-resistance. The ratio between the on-resistance and the off-resistance of the TFT can be 3 to 8 digits. Of course, two digits are possible.
【００２２】この実施例１によれば、入力保護回路部分
の抵抗を薄膜トランジスタ１２で形成した可変抵抗に置
き換えることで、設計的自由度を拡大し、入力特性と入
力保護回路の性能を従来よりよくすることができる。ま
た、可変抵抗を薄膜トランジスタ１２で形成すること
で、積層構造が可能になり、薄膜トランジスタ１２の下
層にも回路配置ができるのでチップ面積の増加なく形成
できる。さらに、薄膜トランジスタ１２で可変抵抗を形
成した場合、膜厚や不純物の注入量等制御できるパラメ
ータが多いので、目的のオン抵抗とオフ抵抗を同時に得
ることが容易にできる。According to the first embodiment, the degree of freedom in design is increased by replacing the resistance of the input protection circuit portion with the variable resistance formed by the thin film transistor 12, and the input characteristics and the performance of the input protection circuit are improved as compared with the prior art. can do. In addition, since the variable resistor is formed by the thin film transistor 12, a laminated structure can be realized, and a circuit can be arranged below the thin film transistor 12, so that the variable resistor can be formed without increasing the chip area. Further, when a variable resistor is formed by the thin film transistor 12, since there are many parameters that can be controlled, such as the film thickness and the amount of implanted impurities, it is easy to obtain the desired on-resistance and off-resistance simultaneously.
【００２３】この実施例１ではｐチャンネル薄膜トラン
ジスタ１２を示したが、ｎチャンネル薄膜トランジスタ
でもロジックを変えれば同様の半導体装置の入力保護回
路を得ることができる。但し、この場合は非動作時でも
外部からの電源供給が必要となる。Although the p-channel thin film transistor 12 is shown in the first embodiment, the same input protection circuit of a semiconductor device can be obtained by changing the logic even with the n-channel thin film transistor. However, in this case, external power supply is required even during non-operation.
【００２４】図２は、上記のｐチャンネル薄膜トランジ
スタ１２Ａの構造の一実施例でボトムゲートタイプの断
面図である。薄膜トランジスタ（ＴＦＴ）の場合、ゲー
ト電極１３をチャンネル部分の下側に配置したものをボ
トムゲートタイプと呼び、ゲート電極１３をチャンネル
部分の上側に配置したものをトップゲートタイプと呼
び、製造の容易さや特性上の違いがあるのでこの２種類
を区別している。図３は、上記のｐチャンネル薄膜トラ
ンジスタ１２Ｂの構造のトップゲートタイプの断面図で
ある。FIG. 2 is a sectional view of a bottom gate type in one embodiment of the structure of the p-channel thin film transistor 12A. In the case of a thin film transistor (TFT), one in which the gate electrode 13 is disposed below the channel portion is referred to as a bottom gate type, and one in which the gate electrode 13 is disposed above the channel portion is referred to as a top gate type. These two types are distinguished because of differences in characteristics. FIG. 3 is a sectional view of a top gate type of the structure of the p-channel thin film transistor 12B.
【００２５】実施例２．この発明の実施例２について図
４を参照しながら説明する。図４は、この発明の実施例
２の構成を示す図であり、入力端子１乃至入力抵抗６は
上述した従来回路のものと同様である。Embodiment 2 FIG. Second Embodiment A second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a diagram showing the configuration of the second embodiment of the present invention. The input terminals 1 to 6 are the same as those of the above-described conventional circuit.
【００２６】図４において、１４はｎチャンネル薄膜ト
ランジスタ（ｎ−ｃｈＴＦＴ）、１５はそのゲート電極
である。In FIG. 4, reference numeral 14 denotes an n-channel thin film transistor (n-ch TFT), and reference numeral 15 denotes its gate electrode.
【００２７】つぎに、この実施例２の動作について説明
する。この場合、ｎチャンネル薄膜トランジスタ１４が
オンする電圧を調整し、非動作時にゲート電極１５にオ
フになる電圧を印加するように設定しておけば、非動作
時にはオフすることで抵抗値が上がって信号以外の電気
成分の内の速いパルスが内部回路２へ伝達されることを
防ぐとともに、動作時にはオンになって抵抗値が下がっ
て動作速度の低下を防ぐことができるようになる。Next, the operation of the second embodiment will be described. In this case, if the voltage at which the n-channel thin film transistor 14 is turned on is adjusted and a voltage at which the n-channel thin film transistor 14 is turned off is applied to the gate electrode 15 during non-operation, the resistance is increased by turning off at non-operation and the signal increases. In addition to preventing the transmission of a fast pulse of the other electrical components to the internal circuit 2, it is possible to prevent the operating speed from being lowered by turning on during operation and lowering the resistance value.
【００２８】この実施例２によれば、入力保護回路部分
の抵抗を薄膜トランジスタ１４で形成した可変抵抗に置
き換えることで、設計的自由度を拡大し、入力特性と入
力保護回路の性能を従来よりよくすることができる。ま
た、可変抵抗を薄膜トランジスタ１４で形成すること
で、積層構造が可能になり、薄膜トランジスタ１４の下
層にも回路配置ができるのでチップ面積の増加なく形成
できる。さらに、薄膜トランジスタ１４で可変抵抗を形
成した場合、膜厚や不純物の注入量等制御できるパラメ
ータが多いので、目的のオン抵抗とオフ抵抗を同時に得
ることが容易にできる。According to the second embodiment, the degree of freedom in design is increased by replacing the resistance of the input protection circuit portion with the variable resistance formed by the thin film transistor 14, and the input characteristics and the performance of the input protection circuit are improved as compared with the prior art. can do. Further, since the variable resistor is formed by the thin film transistor 14, a laminated structure can be realized, and a circuit can be arranged below the thin film transistor 14, so that the chip can be formed without increasing the chip area. Further, when the variable resistance is formed by the thin film transistor 14, since there are many parameters that can be controlled, such as the film thickness and the amount of implanted impurities, it is easy to simultaneously obtain the desired on-resistance and off-resistance.
【００２９】この実施例２ではｎチャンネル薄膜トラン
ジスタ１４を示したが、ｐチャンネル薄膜トランジスタ
でもロジックを変えれば同様の半導体装置を得ることが
できる。但し、この場合は非動作時でも外部からの電源
供給が必要となる。なお、この実施例２と前述した実施
例１を組み合わせてもよい。Although the n-channel thin film transistor 14 is shown in the second embodiment, a similar semiconductor device can be obtained with a p-channel thin film transistor by changing the logic. However, in this case, external power supply is required even during non-operation. The second embodiment may be combined with the first embodiment.
【００３０】図５は、上記のｎチャンネル薄膜トランジ
スタ１４Ａの構造の一実施例でボトムゲートタイプの断
面図である。また、図６は、上記のｎチャンネル薄膜ト
ランジスタ１４Ｂの構造のトップゲートタイプの断面図
である。FIG. 5 is a sectional view of a bottom gate type in one embodiment of the structure of the n-channel thin film transistor 14A. FIG. 6 is a sectional view of a top gate type of the structure of the n-channel thin film transistor 14B.
【００３１】実施例３．この発明の実施例３について図
７を参照しながら説明する。図７は、この発明の実施例
３の構成を示す図であり、入力端子１〜入力保護用素子
５は上述した従来回路のものと同様である。Embodiment 3 FIG. Third Embodiment A third embodiment of the present invention will be described with reference to FIG. FIG. 7 is a diagram showing the configuration of the third embodiment of the present invention. The input terminals 1 to 5 are the same as those of the conventional circuit described above.
【００３２】図７において、１６はＣＭＯＳ薄膜トラン
ジスタ（ＣＭＯＳＴＦＴ）、１７はそのゲート電極であ
る。In FIG. 7, 16 is a CMOS thin film transistor (CMOS TFT), and 17 is its gate electrode.
【００３３】この場合、ＣＭＯＳ薄膜トランジスタ１６
がオンする電圧を調整し、非動作時にゲート電極１７に
オフになる電圧を印加するように設定しておけば、非動
作時にはオフすることで入力端子１から入力保護用素子
５までのｐチャンネル薄膜トランジスタの抵抗値が下が
って信号以外の電気成分による発熱による入力保護用素
子５までの抵抗部の溶断を防ぎ、かつｎチャンネル薄膜
トランジスタの抵抗値が上がって信号以外の電気成分の
内の速いパルスが内部回路２へ伝達されることを防ぐ。In this case, the CMOS thin film transistor 16
Is adjusted so as to apply a voltage that turns off to the gate electrode 17 during non-operation, and turns off during non-operation so that the p-channel from the input terminal 1 to the input protection element 5 is turned off. The resistance value of the thin film transistor is reduced to prevent the resistance portion from being melted down to the input protection element 5 due to heat generated by an electric component other than the signal, and the resistance value of the n-channel thin film transistor is increased so that a fast pulse in the electric component other than the signal is generated. The transmission to the internal circuit 2 is prevented.
【００３４】一方、動作時にはオンになってｎチャンネ
ル薄膜トランジスタの抵抗値が下がって動作速度の低下
を防ぐことができ、かつｐチャンネル薄膜トランジスタ
の抵抗値が上がって不整合によるリンギング等を防ぐこ
とができるようになる。On the other hand, when the transistor is turned on, the resistance of the n-channel thin film transistor is reduced to prevent a decrease in operating speed, and the resistance of the p-channel thin film transistor is increased to prevent ringing due to mismatch. Become like
【００３５】この実施例３ではＣＭＯＳ薄膜トランジス
タ１６のｐチャンネル薄膜トランジスタを入力端子１に
近い側にした例を示したが、ロジックを変えればｎチャ
ンネル薄膜トランジスタを入力端子１に近い側にして同
様の半導体装置の入力保護回路を得ることができる。但
し、この場合、非動作時でも電源の供給が必要になる。Although the third embodiment shows an example in which the p-channel thin film transistor of the CMOS thin film transistor 16 is on the side closer to the input terminal 1, a similar semiconductor device may be used in which the n-channel thin film transistor is set closer to the input terminal 1 if the logic is changed. Can be obtained. However, in this case, power supply is required even during non-operation.
【００３６】[0036]
【発明の効果】この発明の請求項１に係る半導体装置
は、以上説明したとおり、入力端子から伝達される信号
以外の電気成分から内部回路を保護するための入力保護
回路を備えた半導体装置において、前記入力端子から前
記内部回路までの前記入力保護回路として働く経路に直
列に動作時と非動作時の抵抗値が制御できる薄膜トラン
ジスタを挿入したので、設計的自由度が拡大し、入力特
性と入力保護回路の性能を向上できる。また、積層構造
が可能になり、薄膜トランジスタの下層にも回路配置が
できるのでチップ面積の増加なく形成できる。さらに、
薄膜トランジスタで可変抵抗を形成した場合、膜厚や不
純物の注入量等制御できるパラメータが多いので、目的
のオン抵抗とオフ抵抗を同時に得ることが容易にできる
という効果を奏する。As described above, the semiconductor device according to the first aspect of the present invention is a semiconductor device having an input protection circuit for protecting an internal circuit from an electric component other than a signal transmitted from an input terminal. Since a thin film transistor whose resistance value can be controlled during operation and non-operation is inserted in series in a path serving as the input protection circuit from the input terminal to the internal circuit, the degree of freedom in design is expanded, and the input characteristics and input The performance of the protection circuit can be improved. In addition, a stacked structure is possible, and a circuit can be arranged below the thin film transistor, so that the chip can be formed without increasing the chip area. further,
When a variable resistor is formed by a thin film transistor, there are many parameters that can be controlled, such as the film thickness and the amount of implanted impurities, so that it is easy to obtain desired on-resistance and off-resistance simultaneously.
【００３７】この発明の請求項２に係る半導体装置は、
以上説明したとおり、前記薄膜トランジスタを、前記入
力端子から外部に信号以外の電気成分を逃がすための入
力保護用素子までの経路に挿入したので、非動作時には
オンすることで抵抗値が下がって信号以外の電気成分に
よって発熱による溶断を防ぐとともに、動作時にはオフ
になって抵抗値が上がって不整合によるリンギング等を
防ぐことができ、設計的自由度が拡大し、入力特性と入
力保護回路の性能を向上できるという効果を奏する。A semiconductor device according to a second aspect of the present invention comprises:
As described above, since the thin film transistor is inserted into the path from the input terminal to the input protection element for releasing an electric component other than a signal to the outside, when the non-operating device is turned on, the resistance value decreases, and the resistance other than the signal decreases. In addition to preventing fusing due to heat generated by the electric components, it is turned off during operation and the resistance value rises, preventing ringing etc. due to mismatch, expanding the degree of freedom in design, improving the input characteristics and the performance of the input protection circuit. This has the effect of being able to improve.
【００３８】この発明の請求項３に係る半導体装置は、
以上説明したとおり、前記薄膜トランジスタを、外部に
信号以外の電気成分を逃がすための入力保護用素子から
前記内部回路までの経路に挿入したので、非動作時には
オフすることで抵抗値が上がって信号以外の電気成分の
内の速いパルスが内部回路へ伝達されることを防ぐとと
もに、動作時にはオンになって抵抗値が下がって動作速
度の低下を防ぐことができ、設計的自由度が拡大し、入
力特性と入力保護回路の性能を向上できるという効果を
奏する。According to a third aspect of the present invention, there is provided a semiconductor device comprising:
As described above, since the thin film transistor is inserted into the path from the input protection element for releasing an electric component other than a signal to the outside to the internal circuit, when the non-operating device is turned off, the resistance value increases, and the resistance value increases. In addition to preventing the fast pulse of the electrical components from being transmitted to the internal circuit, it can also be turned on during operation to prevent the resistance value from lowering and prevent the operating speed from decreasing. There is an effect that the characteristics and the performance of the input protection circuit can be improved.
【００３９】この発明の請求項４に係る半導体装置は、
前記薄膜トランジスタを、ＣＭＯＳ薄膜トランジスタと
したので、例えばＣＭＯＳ薄膜トランジスタをｐチャン
ネル薄膜トランジスタとｎチャンネル薄膜トランジスタ
とで構成した場合、非動作時にはオフすることで入力端
子から入力保護用素子までのｐチャンネル薄膜トランジ
スタの抵抗値が下がって信号以外の電気成分による発熱
による入力保護用素子までの抵抗部の溶断を防ぎ、かつ
ｎチャンネル薄膜トランジスタの抵抗値が上がって信号
以外の電気成分の内の速いパルスが内部回路へ伝達され
ることを防ぎ、一方、動作時にはオンになってｎチャン
ネル薄膜トランジスタの抵抗値が下がって動作速度の低
下を防ぐことができ、かつｐチャンネル薄膜トランジス
タの抵抗値が上がって不整合によるリンギング等を防ぐ
ことができるという効果を奏する。A semiconductor device according to a fourth aspect of the present invention comprises:
Since the thin film transistor is a CMOS thin film transistor, for example, when the CMOS thin film transistor is composed of a p-channel thin film transistor and an n-channel thin film transistor, the resistance value of the p-channel thin film transistor from the input terminal to the input protection element is turned off when not in operation. This prevents the resistance portion from being blown down to the input protection element due to the heat generated by the electric component other than the signal, and increases the resistance value of the n-channel thin film transistor so that the fast pulse of the electric component other than the signal is transmitted to the internal circuit. On the other hand, it is turned on at the time of operation, and the resistance of the n-channel thin film transistor is reduced, so that it is possible to prevent a decrease in the operating speed. I can do it An effect.
【図１】 この発明の実施例１を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】 この発明の実施例１のｐチャンネルＴＦＴの
ボトムゲートタイプの構造を示す断面図である。FIG. 2 is a cross-sectional view showing a bottom-gate type structure of a p-channel TFT according to Embodiment 1 of the present invention.
【図３】 この発明の実施例１のｐチャンネルＴＦＴの
トップゲートタイプの構造を示す断面図である。FIG. 3 is a cross-sectional view showing a top-gate type structure of a p-channel TFT according to Embodiment 1 of the present invention.
【図４】 この発明の実施例２を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
【図５】 この発明の実施例２のｎチャンネルＴＦＴの
ボトムゲートタイプの構造を示す断面図である。FIG. 5 is a sectional view showing a bottom-gate type structure of an n-channel TFT according to a second embodiment of the present invention.
【図６】 この発明の実施例２のｎチャンネルＴＦＴの
トップゲートタイプの構造を示す断面図である。FIG. 6 is a cross-sectional view showing a top-gate type structure of an n-channel TFT according to a second embodiment of the present invention.
【図７】 この発明の実施例３を示す回路図である。FIG. 7 is a circuit diagram showing a third embodiment of the present invention.
【図８】 従来の半導体装置の入力保護回路を示す回路
図である。FIG. 8 is a circuit diagram showing an input protection circuit of a conventional semiconductor device.
【図９】 従来の半導体装置の入力保護回路における入
力パルスの入力抵抗依存性を示す入力特性図である。FIG. 9 is an input characteristic diagram showing an input resistance dependency of an input pulse in an input protection circuit of a conventional semiconductor device.
【図１０】 従来の半導体装置の入力保護回路における
静電気パルスの時間変化を示す図である。FIG. 10 is a diagram showing a time change of an electrostatic pulse in an input protection circuit of a conventional semiconductor device.
１ 入力端子、２ 内部回路、３ 電源（ＶCC）、４
ＧＮＤ、５ 入力保護用素子、１２ ｐチャンネルＴＦ
Ｔ、１３ ゲート電極、１４ ｎチャンネルＴＦＴ、１
５ ゲート電極、１６ ＣＭＯＳＴＦＴ。1 input terminal, 2 internal circuit, 3 power supply (V CC ), 4
GND, 5 input protection element, 12 p channel TF
T, 13 gate electrode, 14 n-channel TFT, 1
5 gate electrodes, 16 CMOS TFTs.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/822 H01L 27/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/336 H01L 21/822 H01L 27/04
Claims (4)
成分から内部回路を保護するための入力保護回路を備え
た半導体装置において、前記入力端子から前記内部回路
までの前記入力保護回路として働く経路に直列に動作時
と非動作時の抵抗値が制御できる薄膜トランジスタを挿
入したことを特徴とする半導体装置。1. A semiconductor device having an input protection circuit for protecting an internal circuit from an electric component other than a signal transmitted from an input terminal, a path from the input terminal to the internal circuit, the path serving as the input protection circuit. A semiconductor device, wherein thin-film transistors capable of controlling the resistance values during operation and non-operation are inserted in series.
から外部に信号以外の電気成分を逃がすための入力保護
用素子までの経路に挿入したことを特徴とする請求項１
記載の半導体装置。2. The thin-film transistor according to claim 1, wherein the thin-film transistor is inserted in a path from the input terminal to an input protection element for releasing an electric component other than a signal to the outside.
13. The semiconductor device according to claim 1.
外の電気成分を逃がすための入力保護用素子から前記内
部回路までの経路に挿入したことを特徴とする請求項１
記載の半導体装置。3. The thin film transistor according to claim 1, wherein the thin film transistor is inserted in a path from an input protection element for releasing an electric component other than a signal to the outside to the internal circuit.
13. The semiconductor device according to claim 1.
から外部に信号以外の電気成分を逃がすための入力保護
用素子までの経路に挿入したｐチャンネル薄膜トランジ
スタと、前記入力保護用素子から前記内部回路までの経
路に挿入したｎチャンネル薄膜トランジスタとから構成
され、前記ｐチャンネル薄膜トランジスタ及び前記ｎチ
ャンネル薄膜トランジスタを相補的に接続したＣＭＯＳ
構造の薄膜トランジスタであることを特徴とする請求項
１記載の半導体装置。 4. The input terminal according to claim 1, wherein
Input protection to allow electrical components other than signals to escape to the outside
Channel thin film transistor inserted in the path to the device
And a path from the input protection element to the internal circuit.
Consisting of an n-channel thin film transistor inserted in the path
The p-channel thin film transistor and the n-channel
CMOS with complementarily connected channel thin film transistors
A thin film transistor having a structure.
2. The semiconductor device according to 1 .
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