JP3316575B2 - アドレス指定可能な高速カウンタアレイ - Google Patents
アドレス指定可能な高速カウンタアレイInfo
- Publication number
- JP3316575B2 JP3316575B2 JP50532398A JP50532398A JP3316575B2 JP 3316575 B2 JP3316575 B2 JP 3316575B2 JP 50532398 A JP50532398 A JP 50532398A JP 50532398 A JP50532398 A JP 50532398A JP 3316575 B2 JP3316575 B2 JP 3316575B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- operand
- registers
- array
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
- H04L49/309—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Photoreceptors In Electrophotography (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は、通信、特に高速ネットワークスイッチに関
する。
する。
発明の背景 非同期式伝送モード（ATM）のネットワークの様なネ
ットワークの管理では、ネットワークスイッチによって
保持されている接続のそれぞれに属する動作および統計
情報の維持が重要である。特に、アドレス指定可能なノ
ード、エラー、およびネットワーク内で発生した特別な
イベント間で送信されたセル数の軌跡を保持することは
一般的である。例えば、ATM環境では、保持された各接
続に対する０または１のセル損失優先度を保有するセル
数の軌跡を保持することが望ましい。将来のコンピュー
タネットワークの高速化に起因して、ネットワークトラ
フィックを効率良く管理するために、ネットワーク動作
に関する正確な情報を維持することは極めて重要にな
る。
ットワークの管理では、ネットワークスイッチによって
保持されている接続のそれぞれに属する動作および統計
情報の維持が重要である。特に、アドレス指定可能なノ
ード、エラー、およびネットワーク内で発生した特別な
イベント間で送信されたセル数の軌跡を保持することは
一般的である。例えば、ATM環境では、保持された各接
続に対する０または１のセル損失優先度を保有するセル
数の軌跡を保持することが望ましい。将来のコンピュー
タネットワークの高速化に起因して、ネットワークトラ
フィックを効率良く管理するために、ネットワーク動作
に関する正確な情報を維持することは極めて重要にな
る。
現在までの情報収集機能は、分散したカウンタの使用
による小さいスケールで、あるいはソフトウエアによる
大きなスケールで実現されてきた。毎秒44.736メガビッ
トのデータレートを有するDS3音声キャリアシステムを
使用したATMネットワークの様なネットワークでは、１
つのATMセルがこのデータレートでは約9.47マイクロ秒
（us）で受信されるので、十分な情報を維持することが
可能である。この時間フレーム内にレジスタの更新がソ
フトウエアで、あるいはシリアル方式のマイクロコード
で実行されうる。
による小さいスケールで、あるいはソフトウエアによる
大きなスケールで実現されてきた。毎秒44.736メガビッ
トのデータレートを有するDS3音声キャリアシステムを
使用したATMネットワークの様なネットワークでは、１
つのATMセルがこのデータレートでは約9.47マイクロ秒
（us）で受信されるので、十分な情報を維持することが
可能である。この時間フレーム内にレジスタの更新がソ
フトウエアで、あるいはシリアル方式のマイクロコード
で実行されうる。
しかしながら、OC−12およびOC−48のような光学キャ
リアリンクは、それぞれ毎秒約622メガビットおよび2.4
88ギガビットのデータレートを有する。OC−12通信リン
クに関連したデータレートでは、１つのATMセルは約681
ナノ秒（ns）で受信される。OC−48通信リンクに関連し
たデータレートでは、１つのATMセルは約177ナノ秒（n
s）で受信される。更に、８つの異なるタイプの情報へ
のそれぞれの接続のために、１つのレジスタを維持する
ことが望ましかったと仮定すると、レジスタがOC−12環
境でシリアルに処理された場合には１つのレジスタの更
新に約85nsが、そしてOC−48環境でシリアルに処理され
た場合には22nsが必要とされた。このような通信環境で
は、現在知られている技術を使用して、受信したセルま
たはフレーム上の希望する動作および統計情報を維持す
ることは可能ではない。
リアリンクは、それぞれ毎秒約622メガビットおよび2.4
88ギガビットのデータレートを有する。OC−12通信リン
クに関連したデータレートでは、１つのATMセルは約681
ナノ秒（ns）で受信される。OC−48通信リンクに関連し
たデータレートでは、１つのATMセルは約177ナノ秒（n
s）で受信される。更に、８つの異なるタイプの情報へ
のそれぞれの接続のために、１つのレジスタを維持する
ことが望ましかったと仮定すると、レジスタがOC−12環
境でシリアルに処理された場合には１つのレジスタの更
新に約85nsが、そしてOC−48環境でシリアルに処理され
た場合には22nsが必要とされた。このような通信環境で
は、現在知られている技術を使用して、受信したセルま
たはフレーム上の希望する動作および統計情報を維持す
ることは可能ではない。
発明の要約 本発明によると、高速ネットワーク内のネットワーク
スイッチで受信されたセルに属する情報を維持するため
の方法および装置が開示される。アドレス指定可能な高
速レジスタアレイを備えたネットワークアレイプロセッ
サが提供される。
スイッチで受信されたセルに属する情報を維持するため
の方法および装置が開示される。アドレス指定可能な高
速レジスタアレイを備えたネットワークアレイプロセッ
サが提供される。
このネットワークアレイプロセッサは、ネットワーク
スイッチによって保持された複数のネットワーク接続の
１つを識別する値をストアするために使用されるインデ
ックスレジスタを有する。アドレス指定可能な高速レジ
スタアレイは、保持された各接続のための複数のレジス
タR1〜Rnを有し、そして特定の複数のレジスタは、イン
デックスレジスタ内の値によってアドレス指定される。
レジスタアレイは、スタティックランダムアクセスメモ
リまたはその他の適当な高速メモリアレイを備えること
ができる。かくして、1024の接続を保持し、且つ保持さ
れた接続毎に８個のカウンタを有するネットワークスイ
ッチ内では、高速カウンタアレイは8192個のレジスタ
（1024×８）を含む。
スイッチによって保持された複数のネットワーク接続の
１つを識別する値をストアするために使用されるインデ
ックスレジスタを有する。アドレス指定可能な高速レジ
スタアレイは、保持された各接続のための複数のレジス
タR1〜Rnを有し、そして特定の複数のレジスタは、イン
デックスレジスタ内の値によってアドレス指定される。
レジスタアレイは、スタティックランダムアクセスメモ
リまたはその他の適当な高速メモリアレイを備えること
ができる。かくして、1024の接続を保持し、且つ保持さ
れた接続毎に８個のカウンタを有するネットワークスイ
ッチ内では、高速カウンタアレイは8192個のレジスタ
（1024×８）を含む。
加えて、ネットワークアレイプロセッサは、オペラン
ドフィールドO1〜Onを有したオペランドレジスタを備え
る。各オペランドレジスタは、インデックスレジスタ内
の値によって特定されるそれぞれのレジスタR1〜Rn上で
実行される動作を特定する値を含むことができる。それ
ぞれのレジスタをクリアしたり、選択されたレジスタ内
に全てのビットをセットしたり、選択されたレジスタを
インクリメントしたり、選択されたレジスタをデクリメ
ントしたり、あるいはレジスタ内に同じ値を維持したり
することを可能にするオペランドが提供される。
ドフィールドO1〜Onを有したオペランドレジスタを備え
る。各オペランドレジスタは、インデックスレジスタ内
の値によって特定されるそれぞれのレジスタR1〜Rn上で
実行される動作を特定する値を含むことができる。それ
ぞれのレジスタをクリアしたり、選択されたレジスタ内
に全てのビットをセットしたり、選択されたレジスタを
インクリメントしたり、選択されたレジスタをデクリメ
ントしたり、あるいはレジスタ内に同じ値を維持したり
することを可能にするオペランドが提供される。
複数のレジスタ内の各レジスタは、特定のデータタイ
プを含むように指定される。例えば、１つのレジスタは
特定の接続用に受信されたセルの数を計数するために予
約され、他の１つのレジスタはそれぞれの接続用に受信
されたセルの数の情報を保持するために、他の１つは接
続に関連したエラーを計数するために、他の１つは特定
の接続のために受信されたセル損失優先度がゼロ（０）
のセルを計数するために、そして他の１つはセル損失優
先度（１）を有するスイッチで受信されたセルまたはネ
ットワーク管理の目的から保持する価値があるように見
える他の情報を計数するために指定される。
プを含むように指定される。例えば、１つのレジスタは
特定の接続用に受信されたセルの数を計数するために予
約され、他の１つのレジスタはそれぞれの接続用に受信
されたセルの数の情報を保持するために、他の１つは接
続に関連したエラーを計数するために、他の１つは特定
の接続のために受信されたセル損失優先度がゼロ（０）
のセルを計数するために、そして他の１つはセル損失優
先度（１）を有するスイッチで受信されたセルまたはネ
ットワーク管理の目的から保持する価値があるように見
える他の情報を計数するために指定される。
セルを受信したら、そのセルのヘッダがデコードさ
れ、そしてそれぞれのセルに関連した接続識別子がイン
デックスレジスタにストアされる。加えて、受信したセ
ルに由来しまたは関連した情報に基づいて、オペランド
が生成され、オペランドレジスタのそれぞれのオペラン
ドフィールドO1〜Onにストアされる。その後、それぞれ
の接続に対する複数のレジスタR1〜Rnのそれぞれは、オ
ペランドフィールドO1〜On中に特定されたオペランドに
従って並列に更新される。
れ、そしてそれぞれのセルに関連した接続識別子がイン
デックスレジスタにストアされる。加えて、受信したセ
ルに由来しまたは関連した情報に基づいて、オペランド
が生成され、オペランドレジスタのそれぞれのオペラン
ドフィールドO1〜Onにストアされる。その後、それぞれ
の接続に対する複数のレジスタR1〜Rnのそれぞれは、オ
ペランドフィールドO1〜On中に特定されたオペランドに
従って並列に更新される。
上述したようにして、受信されたセル／フレームに関
する大量の動作情報がリアルタイムで蓄積され得る大型
のアドレス指定可能な高速カウンタアレイが提供され
る。このようなアレイ内の情報は、ネットワークトラフ
ィックを効率よく管理するためにネットワークスイッチ
内で有利に使用されうる。
する大量の動作情報がリアルタイムで蓄積され得る大型
のアドレス指定可能な高速カウンタアレイが提供され
る。このようなアレイ内の情報は、ネットワークトラフ
ィックを効率よく管理するためにネットワークスイッチ
内で有利に使用されうる。
加えて、１以上の状態値が、それぞれ保持された接続
識別子用のレジスタアレイに提供される。この状態値
は、それぞれの状態ビットのクリア、セット、またはプ
リセットを少なくとも提供する対応したオペランドフィ
ールドを有する単一または複数ビット値である。この状
態値は、例えば特定の接続に属した情報が有効であるこ
とを指示するために、あるいはレジスタアレイのそれぞ
れの状態値配置中の単一または複数ビット値の使用によ
って他の状態情報を維持するために使用されうる。
識別子用のレジスタアレイに提供される。この状態値
は、それぞれの状態ビットのクリア、セット、またはプ
リセットを少なくとも提供する対応したオペランドフィ
ールドを有する単一または複数ビット値である。この状
態値は、例えば特定の接続に属した情報が有効であるこ
とを指示するために、あるいはレジスタアレイのそれぞ
れの状態値配置中の単一または複数ビット値の使用によ
って他の状態情報を維持するために使用されうる。
図面の簡単な説明 本発明は、以下の図面に関連した発明の詳細な説明の
参照によってよりよく理解される。図面において、 図１は、本発明に係る動作データ維持用高速アレイプ
ロセッサのブロック図であり、そして 図２は、図１の高速ネットワークアレイプロセッサで
使用される高速レジスタアレイの代替実施例である。
参照によってよりよく理解される。図面において、 図１は、本発明に係る動作データ維持用高速アレイプ
ロセッサのブロック図であり、そして 図２は、図１の高速ネットワークアレイプロセッサで
使用される高速レジスタアレイの代替実施例である。
発明の詳細な説明 本発明によると、ネットワークスイッチ内のトラフィ
ックの流れに属した統計および動作情報を維持するため
の高速ネットワークアレイプロセッサが開示される。特
に、図１を参照すると、ネットワークスイッチ10は、通
信リンク14上のセルまたはフレームを受信するための１
つの入力ポート12を備える。受信されたセル／フレーム
は、入力ポート12から接続識別子プロセッサ16へと通過
する。このプロセッサは、受信されたセル／フレーム中
のヘッダデータをデコードし、またセル／フレームヘッ
ダ内に含まれた発信元および宛先情報に基づいてネット
ワークスイッチ10内の接続を独特に識別できる接続識別
子を生成する。
ックの流れに属した統計および動作情報を維持するため
の高速ネットワークアレイプロセッサが開示される。特
に、図１を参照すると、ネットワークスイッチ10は、通
信リンク14上のセルまたはフレームを受信するための１
つの入力ポート12を備える。受信されたセル／フレーム
は、入力ポート12から接続識別子プロセッサ16へと通過
する。このプロセッサは、受信されたセル／フレーム中
のヘッダデータをデコードし、またセル／フレームヘッ
ダ内に含まれた発信元および宛先情報に基づいてネット
ワークスイッチ10内の接続を独特に識別できる接続識別
子を生成する。
発信元および宛先アドレスの可能な宇宙は、通常極め
て大きな数であるから、ネットワークスイッチは可能な
接続の小さなサブセットを保持するだけであり、また保
持される接続はスイッチ10内で動的に管理される。例え
ば、典型的なスイッチは、1k〜16kの接続を保持でき
る。
て大きな数であるから、ネットワークスイッチは可能な
接続の小さなサブセットを保持するだけであり、また保
持される接続はスイッチ10内で動的に管理される。例え
ば、典型的なスイッチは、1k〜16kの接続を保持でき
る。
ネットワークスイッチ10は更に、入力ポート12で受信
されたセル／フレームに属する情報の蓄積に使用される
高速レジスタアレイプロセッサ18を備える。このネット
ワークアレイプロセッサ18は、オペランド制御論理部20
を有する。このオペランド制御論理部は、それぞれのセ
ルまたはフレームから情報を検索し、そしてオペランド
生成論理部22,24,26,28,30,32,34,36と共に、オペラン
ドフィールド（O1〜O8）54,56,58,60,62,64,66,68を有
したオペランドレジスタ53に格納するために、バス38,4
0,42,44,46,48,50,52上へ転送されるオペランドを生成
する。ここに開示されている実施例では、オペランドバ
スは３ビット幅であり、また８つのオペランドまで許容
するようにオペランドフィールドO1〜O8も同様に３ビッ
ト幅である。しかしながら、より小さい数のオペランド
が使用される場合には２ビットのオペランドフィールド
が使用され、また逆により大きな数のオペランドを保持
する必要があるオペランドフィールドに対してはより大
きなビット数が使用され得る。
されたセル／フレームに属する情報の蓄積に使用される
高速レジスタアレイプロセッサ18を備える。このネット
ワークアレイプロセッサ18は、オペランド制御論理部20
を有する。このオペランド制御論理部は、それぞれのセ
ルまたはフレームから情報を検索し、そしてオペランド
生成論理部22,24,26,28,30,32,34,36と共に、オペラン
ドフィールド（O1〜O8）54,56,58,60,62,64,66,68を有
したオペランドレジスタ53に格納するために、バス38,4
0,42,44,46,48,50,52上へ転送されるオペランドを生成
する。ここに開示されている実施例では、オペランドバ
スは３ビット幅であり、また８つのオペランドまで許容
するようにオペランドフィールドO1〜O8も同様に３ビッ
ト幅である。しかしながら、より小さい数のオペランド
が使用される場合には２ビットのオペランドフィールド
が使用され、また逆により大きな数のオペランドを保持
する必要があるオペランドフィールドに対してはより大
きなビット数が使用され得る。
高速レジスタアレイ70は、それぞれが32ビット幅の、
少なくとも８つのレジスタR1〜R8を構成するに十分な幅
のスタティックラムを備える。このアレイ70の深さは、
この例示的実施例では1024の接続を備えるスイッチ10に
よって保持されている接続の数に少なくとも等しい。か
くして、本例のレジスタアレイ70は、256ビット幅×102
4ビットである。
少なくとも８つのレジスタR1〜R8を構成するに十分な幅
のスタティックラムを備える。このアレイ70の深さは、
この例示的実施例では1024の接続を備えるスイッチ10に
よって保持されている接続の数に少なくとも等しい。か
くして、本例のレジスタアレイ70は、256ビット幅×102
4ビットである。
高速アレイプロセッサ18は、バス74を介してマルチプ
レクサ75に結合されたインデックスレジスタ72を更に備
える。マルチプレクサ75の出力はバス77を介してアレイ
70のアドレス入力線に結合されている。インデックスレ
ジスタは、1024の接続を保持するに必要な10ビットのア
ドレス値を構成するために10ビット幅であり、またバス
74および77もまた同様に10ビット幅である。インデック
スレジスタ72は、接続識別子の値をストアするために使
用される。接続識別子は、インデックスレジスタ72の出
力からマルチプレクサ75を介してアレイアドレス入力線
に送信され、そして特定の接続のためにアレイ内の複数
のレジスタR1〜R8を選択する。
レクサ75に結合されたインデックスレジスタ72を更に備
える。マルチプレクサ75の出力はバス77を介してアレイ
70のアドレス入力線に結合されている。インデックスレ
ジスタは、1024の接続を保持するに必要な10ビットのア
ドレス値を構成するために10ビット幅であり、またバス
74および77もまた同様に10ビット幅である。インデック
スレジスタ72は、接続識別子の値をストアするために使
用される。接続識別子は、インデックスレジスタ72の出
力からマルチプレクサ75を介してアレイアドレス入力線
に送信され、そして特定の接続のためにアレイ内の複数
のレジスタR1〜R8を選択する。
ネットワークアレイプロセッサは、更新制御論理部76
と、ここでは78,80,82,84,86,88,90,92でそれぞれ識別
されるカウンタC1〜C8とを更に備える。
と、ここでは78,80,82,84,86,88,90,92でそれぞれ識別
されるカウンタC1〜C8とを更に備える。
下記の表Ｉは例示的なオペランドビット指定を示し、
また表IIはアレイ70のレジスタ内に格納する例示的なデ
ータ類型を示している。
また表IIはアレイ70のレジスタ内に格納する例示的なデ
ータ類型を示している。
表 Ｉ オペランド ビットコード クリア 000 ホールド 001 インクリメント 010 デクリメント 011 全ビットセット 111 表 II レジスタ 採点されたデータ R1 受信されたセル R2 CLP0 R3 CLP1 R4 CLP0+1 R5 PT1 R6 輻輳 R7 OAMセル計数 R8 ATMのようなセルは、通信リンク14を経由してネット
ワークスイッチ10の入力ポート12で受信されるので、セ
ルヘッダ情報はバス15上を入力ポート12から接続識別子
プロセッサ16に転送され、そして接続識別子プロセッサ
16はセルヘッダに含まれる発信元および宛先アドレス情
報から10ビットの接続識別子を導き出す。10ビットの接
続識別子は、10ビットのレジスタを備えるインデックス
レジスタ72に格納するために、接続識別子プロセッサ16
によってバス17上を転送される。インデックスレジスタ
72の出力はアレイのアドレス入力線に結合され、そして
それぞれの接続に関連したレジスタR1〜R7の1024グルー
プの１つを選択するために寄与する。受信されたセル用
のセルヘッダはまた接続識別子プロセッサ16からバス19
上をオペランド制御論理部20に転送される。このオペラ
ンド制御論理部は、オペランド生成部22,24,26,28,30,3
2,34,36と共に、レジスタ72内にストアされた接続識別
子によって特定されるレジスタR1〜R8のそれぞれの更新
を制御するために使用されるオペランドを生成する。特
に、セルを受信すると、オペランド制御論理部20はオペ
ランド生成部22と共にオペランド‘010'を生成部22の出
力に生成し、そしてオペランドレジスタ53のオペランド
フィールド54に格納するために、そのオペランドをバス
38上に送信する。オペランド‘010'は、表Ｉに示したよ
うに、レジスタR1がインクリメントされることを指示す
る。加えて、受信されたセルが、セルはネットワークに
よって廃棄されるべきものであことを示す‘1'のセル損
失優先度（CLP）ビットを含んでいる場合には、オペラ
ンド制御論理部20は、オペランド生成部26と共に、オペ
ランド‘010'を生成する。このオペランドはオペランド
レジスタ53のオペランドフィールド58に格納するために
バス42上を送信される。更に、本例では、CLPビットが
０でなかったので、CLP0レジスタは更新されない。従っ
て、オペランド制御論理部20は、オペランド生成部24と
共に、特定の接続に対するレジスタR2の値が維持される
べきものであることを示すオペランド‘001'を生成す
る。このオペランドは、オペランドレジスタ53のオペラ
ンドフィールド56に格納するためにバス40上を送信され
る。同様にして、オペランドは生成され、そしてオペラ
ンドレジスタ53の複数のオペランドフィールドのそれぞ
れにストアされる。
ワークスイッチ10の入力ポート12で受信されるので、セ
ルヘッダ情報はバス15上を入力ポート12から接続識別子
プロセッサ16に転送され、そして接続識別子プロセッサ
16はセルヘッダに含まれる発信元および宛先アドレス情
報から10ビットの接続識別子を導き出す。10ビットの接
続識別子は、10ビットのレジスタを備えるインデックス
レジスタ72に格納するために、接続識別子プロセッサ16
によってバス17上を転送される。インデックスレジスタ
72の出力はアレイのアドレス入力線に結合され、そして
それぞれの接続に関連したレジスタR1〜R7の1024グルー
プの１つを選択するために寄与する。受信されたセル用
のセルヘッダはまた接続識別子プロセッサ16からバス19
上をオペランド制御論理部20に転送される。このオペラ
ンド制御論理部は、オペランド生成部22,24,26,28,30,3
2,34,36と共に、レジスタ72内にストアされた接続識別
子によって特定されるレジスタR1〜R8のそれぞれの更新
を制御するために使用されるオペランドを生成する。特
に、セルを受信すると、オペランド制御論理部20はオペ
ランド生成部22と共にオペランド‘010'を生成部22の出
力に生成し、そしてオペランドレジスタ53のオペランド
フィールド54に格納するために、そのオペランドをバス
38上に送信する。オペランド‘010'は、表Ｉに示したよ
うに、レジスタR1がインクリメントされることを指示す
る。加えて、受信されたセルが、セルはネットワークに
よって廃棄されるべきものであことを示す‘1'のセル損
失優先度（CLP）ビットを含んでいる場合には、オペラ
ンド制御論理部20は、オペランド生成部26と共に、オペ
ランド‘010'を生成する。このオペランドはオペランド
レジスタ53のオペランドフィールド58に格納するために
バス42上を送信される。更に、本例では、CLPビットが
０でなかったので、CLP0レジスタは更新されない。従っ
て、オペランド制御論理部20は、オペランド生成部24と
共に、特定の接続に対するレジスタR2の値が維持される
べきものであることを示すオペランド‘001'を生成す
る。このオペランドは、オペランドレジスタ53のオペラ
ンドフィールド56に格納するためにバス40上を送信され
る。同様にして、オペランドは生成され、そしてオペラ
ンドレジスタ53の複数のオペランドフィールドのそれぞ
れにストアされる。
オペランドの生成とそしてオペランドレジスタ53のそ
れぞれのフィールドO1〜O8へのオペランドの格納の後
に、オペランドはバス94を介して更新制御論理部76に送
信される。この実施例では、バス94は24ビットのデータ
バスと関連した制御信号とを備える。インデックスレジ
スタ72にストアされている接続識別子によって識別され
る接続に対するレジスタR1〜R8の内容は、アレイ70から
読み出され、ここでは78,80,82,84,86,88,90,62として
それぞれ示されるカウンタC1〜C8にそれぞれにストアさ
れる。かくして、本例では、インデックスレジスタ中の
値によって特定される接続に対して受信されたセルの数
を含んだレジスタR1の内容は読み出され、そしてカウン
タC1にストアされる。‘0'のCLPを有するそれぞれの接
続に対して受信されたセルの数を識別する値を含んだレ
ジスタR2の内容はアレイから読み出され、そしてカウン
タC2にストアされる。‘1'のCLPを有するそれぞれの接
続に対して受信されたセルの数を識別する値を含んだレ
ジスタR3の内容はアレイから読み出され、そしてカウン
タC3にストアされる。同様にして、残りのレジスタR4〜
R8の内容はアレイ70から読み出され、そしてそれぞれカ
ウンタC4〜C8にストアされる。
れぞれのフィールドO1〜O8へのオペランドの格納の後
に、オペランドはバス94を介して更新制御論理部76に送
信される。この実施例では、バス94は24ビットのデータ
バスと関連した制御信号とを備える。インデックスレジ
スタ72にストアされている接続識別子によって識別され
る接続に対するレジスタR1〜R8の内容は、アレイ70から
読み出され、ここでは78,80,82,84,86,88,90,62として
それぞれ示されるカウンタC1〜C8にそれぞれにストアさ
れる。かくして、本例では、インデックスレジスタ中の
値によって特定される接続に対して受信されたセルの数
を含んだレジスタR1の内容は読み出され、そしてカウン
タC1にストアされる。‘0'のCLPを有するそれぞれの接
続に対して受信されたセルの数を識別する値を含んだレ
ジスタR2の内容はアレイから読み出され、そしてカウン
タC2にストアされる。‘1'のCLPを有するそれぞれの接
続に対して受信されたセルの数を識別する値を含んだレ
ジスタR3の内容はアレイから読み出され、そしてカウン
タC3にストアされる。同様にして、残りのレジスタR4〜
R8の内容はアレイ70から読み出され、そしてそれぞれカ
ウンタC4〜C8にストアされる。
次に更新制御論理部76は、各カウンタC1〜C8がそれぞ
れのオペランドに従って修正されるようにする。特に、
カウンタC1〜C8は、バス94を通してオペランド制御論理
部76で受信された対応するオペランドに従ってほぼ同時
に更新される。説明の便宜上、上記の参考例では、それ
ぞれの接続に対して受信されたセル計数を含んだカウン
タC1は、特定されるオペランドが‘010'であるためイン
クリメントされる。‘0'であるCLPビットを有する受信
されたセルの数を含んだカウンタC2は、特定されるオペ
ランドが‘001'であるため変化しない。‘1'であるCLP
ビットを有する受信されたセルの数を含んだカウンタCL
Pは、特定されるオペランドが‘010'であるためインク
リメントされる。
れのオペランドに従って修正されるようにする。特に、
カウンタC1〜C8は、バス94を通してオペランド制御論理
部76で受信された対応するオペランドに従ってほぼ同時
に更新される。説明の便宜上、上記の参考例では、それ
ぞれの接続に対して受信されたセル計数を含んだカウン
タC1は、特定されるオペランドが‘010'であるためイン
クリメントされる。‘0'であるCLPビットを有する受信
されたセルの数を含んだカウンタC2は、特定されるオペ
ランドが‘001'であるため変化しない。‘1'であるCLP
ビットを有する受信されたセルの数を含んだカウンタCL
Pは、特定されるオペランドが‘010'であるためインク
リメントされる。
カウンタ内容の更新後に、更新されたカウンタ内容
は、インデックスレジスタ72によって特定されるアレイ
70のレジスタR1〜R8のそれぞれに書き込まれる。
は、インデックスレジスタ72によって特定されるアレイ
70のレジスタR1〜R8のそれぞれに書き込まれる。
上述したようにして、毎秒622メガビットまたはそれ
以上のデータレートでセルが受信される場合でさえも、
ネットワークスイッチのトラフィックに属する統計およ
び動作情報が正確に維持される。
以上のデータレートでセルが受信される場合でさえも、
ネットワークスイッチのトラフィックに属する統計およ
び動作情報が正確に維持される。
高速レジスタアレイ70内にストアされたデータは、図
１に単一ポートのランダムアクセスメモリとして図示さ
れたアレイから読み出される。レジスタアレイからデー
タを読み出すことが必要な場合は、ホストプロセッサ96
がバス98を介して読み出し格納レジスタ99にアドレスを
送信する。読み出し格納レジスタ99の出力はバス97を介
してマルチプレクサ75に結合され、そしてマルチプレク
サ75の出力はマルチプレクサ出力バス77を介してアレイ
70のアドレス入力線に結合される。レジスタR1〜R8にス
トアされたデータはほぼ同時に並列に読み出されるの
で、所望の接続に対するレジスタ内にストアされている
データの正確な状況を所望の瞬間において得ることがで
きる。アレイ内のデータが種々のレジスタから順番に読
み出される場合には、全てのレジスタの内容を読み出す
までに、セルの順次受信に起因して、いくつかのレジス
タ内のデータは変化してしまうことが明記される。
１に単一ポートのランダムアクセスメモリとして図示さ
れたアレイから読み出される。レジスタアレイからデー
タを読み出すことが必要な場合は、ホストプロセッサ96
がバス98を介して読み出し格納レジスタ99にアドレスを
送信する。読み出し格納レジスタ99の出力はバス97を介
してマルチプレクサ75に結合され、そしてマルチプレク
サ75の出力はマルチプレクサ出力バス77を介してアレイ
70のアドレス入力線に結合される。レジスタR1〜R8にス
トアされたデータはほぼ同時に並列に読み出されるの
で、所望の接続に対するレジスタ内にストアされている
データの正確な状況を所望の瞬間において得ることがで
きる。アレイ内のデータが種々のレジスタから順番に読
み出される場合には、全てのレジスタの内容を読み出す
までに、セルの順次受信に起因して、いくつかのレジス
タ内のデータは変化してしまうことが明記される。
その代わりに、アレイ70のデータ出力インターフェー
スの幅を最小化するために、アレイ70にストアされてい
るデータは、例えば連続読み出し動作で読み出される。
最初の読み出し動作では、各レジスタR1〜R8の最下位バ
イトがアクセスされ、そして続く３回の読み出し動作で
は、それぞれのレジスタの最上位バイトがアクセスされ
る。このようにして、出力バスの幅は1/4に低減され
る。レジスタに対する変化の大半は殆ど最下位バイト中
で見出されるため、レジスタに対する最大の変化は上位
のバイトにアクセスすることなく観測されうる。上位の
バイトは、レジスタがインクリメントされていること、
そしてそのインクリメントがバイトの境界を超える影響
をレジスタに与えていると認識されたときにアクセスさ
れる。
スの幅を最小化するために、アレイ70にストアされてい
るデータは、例えば連続読み出し動作で読み出される。
最初の読み出し動作では、各レジスタR1〜R8の最下位バ
イトがアクセスされ、そして続く３回の読み出し動作で
は、それぞれのレジスタの最上位バイトがアクセスされ
る。このようにして、出力バスの幅は1/4に低減され
る。レジスタに対する変化の大半は殆ど最下位バイト中
で見出されるため、レジスタに対する最大の変化は上位
のバイトにアクセスすることなく観測されうる。上位の
バイトは、レジスタがインクリメントされていること、
そしてそのインクリメントがバイトの境界を超える影響
をレジスタに与えていると認識されたときにアクセスさ
れる。
高速レジスタアレイ70からのデータ読み出しを、アレ
イの更新に影響を与えることなく促進するために、この
アレイはデュアルポート型アレイとして実現される。こ
のようなイベントでは、読み出しアクセス用のレジスタ
の１つのセットを特定するために、アドレスバス97はア
レイ70のアドレス入力線の１つのセットに結合される。
そして、アレイ内で更新するためのレジスタの第２のセ
ットを特定するために、アドレスバス74はアレイ70のア
ドレス入力線の第２のセットに結合される。
イの更新に影響を与えることなく促進するために、この
アレイはデュアルポート型アレイとして実現される。こ
のようなイベントでは、読み出しアクセス用のレジスタ
の１つのセットを特定するために、アドレスバス97はア
レイ70のアドレス入力線の１つのセットに結合される。
そして、アレイ内で更新するためのレジスタの第２のセ
ットを特定するために、アドレスバス74はアレイ70のア
ドレス入力線の第２のセットに結合される。
レジスタR1〜R8に加えて、ネットワークアレイプロセ
ッサは、スイッチによって保持された各接続に対して１
以上の状態レジスタS1〜Snを備える。状態レジスタのセ
ットとリセットを可能にするために、アレイプロセッサ
18は状態制御論理部100と、本例では少なくとも２つの
オペランドを生成するためのオペランド生成論理部102,
104等を備える。これらオペランドはそれぞれバス上を
送信され、状態オペランドレジスタ106,108にストアさ
れる。好ましい実施例では、状態レジスタS1,S2等は、
インジケータ格納用の単一ビットのレジスタである。例
えば、状態レジスタS1は、それぞれの接続に対するデー
タが有効であり、使用可能であることを示す有効インジ
ケータビットを含むことができる。（使用されうる他の
インジケータに詰め込む）。その代わりに、ネットワー
クスイッチ内の動作状態情報に対する更なる細分性が要
求される場合には、状態レジスタS1,S2等は複数ビット
のレジスタを備えることができる。
ッサは、スイッチによって保持された各接続に対して１
以上の状態レジスタS1〜Snを備える。状態レジスタのセ
ットとリセットを可能にするために、アレイプロセッサ
18は状態制御論理部100と、本例では少なくとも２つの
オペランドを生成するためのオペランド生成論理部102,
104等を備える。これらオペランドはそれぞれバス上を
送信され、状態オペランドレジスタ106,108にストアさ
れる。好ましい実施例では、状態レジスタS1,S2等は、
インジケータ格納用の単一ビットのレジスタである。例
えば、状態レジスタS1は、それぞれの接続に対するデー
タが有効であり、使用可能であることを示す有効インジ
ケータビットを含むことができる。（使用されうる他の
インジケータに詰め込む）。その代わりに、ネットワー
クスイッチ内の動作状態情報に対する更なる細分性が要
求される場合には、状態レジスタS1,S2等は複数ビット
のレジスタを備えることができる。
アレイプロセッサ18は、状態更新制御論理部110と、
レジスタS1およびS2が読み出し−修正−書き込みサイク
ルを通して修正された場合に、状態レジスタから読み出
された情報を受信するための状態カウンタまたは更新レ
ジスタ112,114とを備えることができる。状態レジスタS
1およびS2が単にセットまたはリセットすることを意図
したものである場合には、状態110,112が無しですませ
られることは明らかである。
レジスタS1およびS2が読み出し−修正−書き込みサイク
ルを通して修正された場合に、状態レジスタから読み出
された情報を受信するための状態カウンタまたは更新レ
ジスタ112,114とを備えることができる。状態レジスタS
1およびS2が単にセットまたはリセットすることを意図
したものである場合には、状態110,112が無しですませ
られることは明らかである。
状態レジスタS1,S2等はアレイ70の延長として提供さ
れ、そして共通のスタティックラムアレイ中にストアさ
れるか、あるいは分離されたランダムアクセスメモリ内
にストアされうる。いずれのイベントにおいても、アレ
イ70と状態レジスタアレイはインデックスレジスタ72中
の接続識別子の値によってインデックス付けされ、特定
の接続に対するレジスタの全ての内容が特定の接続に対
する状態情報と同様に同時にアクセスされる。
れ、そして共通のスタティックラムアレイ中にストアさ
れるか、あるいは分離されたランダムアクセスメモリ内
にストアされうる。いずれのイベントにおいても、アレ
イ70と状態レジスタアレイはインデックスレジスタ72中
の接続識別子の値によってインデックス付けされ、特定
の接続に対するレジスタの全ての内容が特定の接続に対
する状態情報と同様に同時にアクセスされる。
本発明の１つの代替実施例が図２に図示されている。
図２において、アレイはカウンタのアレイを備える。よ
り複雑ではあるが、図２の実施例は、レジスタ内容のよ
り高速な更新と、そして、図１の実施例で達成されるも
のより高い通信リンクのデータレートで受信されたセル
に関連した情報をストアするためにここに開示された技
術の使用を可能にする。
図２において、アレイはカウンタのアレイを備える。よ
り複雑ではあるが、図２の実施例は、レジスタ内容のよ
り高速な更新と、そして、図１の実施例で達成されるも
のより高い通信リンクのデータレートで受信されたセル
に関連した情報をストアするためにここに開示された技
術の使用を可能にする。
特に、図２を参照すると、ネットワークアレイプロセ
ッサは、図１に関連して上述した手法によって接続識別
子を受信するインデックスレジスタ116を備える。この
インデックスレジスタ116は、特定の接続用のカウンタ
に対応するカウンタアレイ118内の複数のカウンタC1〜C
nを選択するために使用される。このインデックスレジ
スタ116はまた、特定の接続に関連した状態レジスタS1
およびS2をアドレス指定する。
ッサは、図１に関連して上述した手法によって接続識別
子を受信するインデックスレジスタ116を備える。この
インデックスレジスタ116は、特定の接続用のカウンタ
に対応するカウンタアレイ118内の複数のカウンタC1〜C
nを選択するために使用される。このインデックスレジ
スタ116はまた、特定の接続に関連した状態レジスタS1
およびS2をアドレス指定する。
オペランドは、オペランド制御論理部20とオペランド
生成部22,24,26,28,30,32,34,36に関連して前述した手
法で生成され、そしてここではフィールド122,124,126,
128,130,132,134,136として識別されるオペランド格納
フィールドOS1〜OS8を含んだオペランド格納レジスタ12
0にストアされる。各カウンタC1〜C8は、オペランド格
納レジスタ120のそれぞれのオペランド格納フィールド
に特定されたオペランドに基づいてほぼ同時に更新され
る。アレイ118がカウンタアレイを備えるという事実の
結果から、特定の接続に対して選択された複数のカウン
タは、図１の実施例で使用された読み出し−修正−書き
込みサイクルを介して導入される遅延無しに、直接更新
され得る。かくして、図２のアレイの実施例は、図１の
実施例で実現されるものより高速の通信リンクと共に使
用されうる。
生成部22,24,26,28,30,32,34,36に関連して前述した手
法で生成され、そしてここではフィールド122,124,126,
128,130,132,134,136として識別されるオペランド格納
フィールドOS1〜OS8を含んだオペランド格納レジスタ12
0にストアされる。各カウンタC1〜C8は、オペランド格
納レジスタ120のそれぞれのオペランド格納フィールド
に特定されたオペランドに基づいてほぼ同時に更新され
る。アレイ118がカウンタアレイを備えるという事実の
結果から、特定の接続に対して選択された複数のカウン
タは、図１の実施例で使用された読み出し−修正−書き
込みサイクルを介して導入される遅延無しに、直接更新
され得る。かくして、図２のアレイの実施例は、図１の
実施例で実現されるものより高速の通信リンクと共に使
用されうる。
ここに開示されたネットワークアレイプロセッサは最
初に非同期式伝送モードのスイッチでの使用に関して説
明されたが、このようなプロセッサは、受信したセル、
パケットまたはフレームに属する動作データを維持する
ことが望ましい如何なる通信スイッチおよび如何なるプ
ロトコルにも使用することができる。
初に非同期式伝送モードのスイッチでの使用に関して説
明されたが、このようなプロセッサは、受信したセル、
パケットまたはフレームに属する動作データを維持する
ことが望ましい如何なる通信スイッチおよび如何なるプ
ロトコルにも使用することができる。
上述した方法および装置は、ネットワークスイッチ内
の極めて高いセルレートでのセル／トラフィックの流れ
に関する統計および動作情報の維持を可能とする新規な
アレイプロセッサを記述するものである。この開示から
の他の変形例、実施例および出発は、ここに含まれた発
明の概念から離れること無しに、当業者には明らかにな
る。従って、本発明はここに開示された技術と装置に存
在するか保有されるそれぞれの、また全ての新規な特徴
と新規な特徴の組み合わせとを包含するようにみなされ
るべきものであり、そして添付の請求の範囲およびその
精神によってのみ制限されるようにみなされるべきであ
る。
の極めて高いセルレートでのセル／トラフィックの流れ
に関する統計および動作情報の維持を可能とする新規な
アレイプロセッサを記述するものである。この開示から
の他の変形例、実施例および出発は、ここに含まれた発
明の概念から離れること無しに、当業者には明らかにな
る。従って、本発明はここに開示された技術と装置に存
在するか保有されるそれぞれの、また全ての新規な特徴
と新規な特徴の組み合わせとを包含するようにみなされ
るべきものであり、そして添付の請求の範囲およびその
精神によってのみ制限されるようにみなされるべきであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴス，グレゴリー アメリカ合衆国 01854 マサチューセ ッツ州 ローウェル パウツケット ブ ールバード 1261 ユニット ２ (56)参考文献 特開 平４−100451（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56
Claims (12)
- 【請求項１】複数の接続を保持するコンピュータネット
ワークスイッチ内に情報を維持するための高速レジスタ
プロセッサであって、 前記複数の接続のそれぞれに対する複数のレジスタR1〜
Rnを有したレジスタアレイと、 前記複数のレジスタの１つを識別するインデックス値を
含んだインデックスレジスタと、 各オペランドがそれぞれのレジスタR1〜Rnの内容に対し
て実行される動作を規定する、複数のオペランドをスト
アするための複数のオペランドフィールドO1〜Onを有す
るオペランドレジスタと、 前記インデックスレジスタ内に含まれている前記インデ
ックス値によって識別されたそれぞれのレジスタR1〜Rn
上のオペランドフィールドO1〜Onによって特定された動
作をほぼ同時に実行するためのレジスタ更新コントロー
ラとを備えることを特徴とする高速レジスタプロセッ
サ。 - 【請求項２】請求項１の高速レジスタプロセッサにおい
て、前記レジスタコントローラは、前記複数の接続のそ
れぞれに対する少なくとも１つの状態レジスタを更に有
し、前記オペランドレジスタは、少なくとも１つのオペ
ランドフィールドOn+1を有し、そして前記レジスタ更新
コントローラは、インデックスレジスタ内に含まれてい
る値によって特定される接続のために、前記少なくとも
１つの状態レジスタ上の前記少なくとも１つのオペラン
ドフィールドOn+1によって特定される動作を、前記レジ
スタR1〜Rn上のオペランドO1〜Onによって特定される前
記動作の実行とほぼ同時に実行するように動作すること
を特徴とする高速レジスタプロセッサ。 - 【請求項３】請求項１の高速レジスタプロセッサにおい
て、前記レジスタ更新コントローラは、前記インデック
スレジスタ内の、クリアされ、インクリメントされ、デ
クリメントされ、または維持される値によって特定され
る接続に関連した複数のレジスタR1〜Rnのそれぞれの内
容を、前記オペランドレジスタのそれぞれのオペランド
フィールド内のオペランドの値に基づいて発生すること
を特徴とする高速レジスタプロセッサ。 - 【請求項４】請求項１の高速レジスタプロセッサにおい
て、前記レジスタ更新コントローラは、インデックスフ
ィールド内の値によって特定される接続に対し、通信リ
ンク上の前記ネットワークスイッチで１データパケット
を受信する時間より長くない時間内で、読み出され、対
応するオペランドフィールドO1〜Onに特定されるオペラ
ンドに従って動作され、そしてレジスタアレイのそれぞ
れのレジスタに書き込まれる、レジスタR1〜Rnのそれぞ
れの内容を発生するように動作することを特徴とする高
速レジスタプロセッサ。 - 【請求項５】請求項１の高速レジスタプロセッサにおい
て、前記レジスタR1〜Rnのそれぞれはｍビットの幅であ
り、そして前記レジスタアレイは、前記インデックスフ
ィールドによって識別される接続に対し、全てのレジス
タ内のデータが並列に読み出されることを可能にするた
めに（ｎ）×（ｍ）ビット幅の出力バスを有することを
特徴とする高速レジスタプロセッサ。 - 【請求項６】少なくとも１つの通信リンク上でパケット
を受信する高速ネットワークスイッチ内の通信情報を維
持するための方法であって、 前記ネットワークスイッチでパケットを受信するステッ
プと、 受信された前記パケットに対する接続識別子を決定する
ステップと、 受信された前記パケット内に含まれる情報をデコードし
て複数のオペランドO1〜Onを生成するステップと、 前記複数のオペランドをｎ個のオペランドフィールドを
有するオペランドレジスタにストアするステップと、 レジスタアレイとなった複数のレジスタR1〜Rn内に含ま
れたデータに対しほぼ同時に動作するステップとを備
え、 前記アレイ内の前記複数のレジスタは前記接続識別子に
よって特定され、そしてレジスタR1〜Rn内の値のそれぞ
れに対して実行される動作は前記オペランドレジスタの
それぞれのオペランドフィールド内に含まれるオペラン
ドO1〜Onの値に基づくことを特徴とする方法。 - 【請求項７】請求項６の方法において、前記デコードす
るステップは、複数のレジスタR1〜Rnのそれぞれ内の値
を発生する前記複数のオペランドO1〜Onのそれぞれに対
する、クリアされ、維持され、インクリメントされ、ま
たはデクリメントされる値を生成するステップを含むこ
とを特徴とする方法。 - 【請求項８】請求項６の方法において、前記受信するス
テップは、所定の最大パケット受信時間内で前記パケッ
トを受信するステップを含み、そして前記動作するステ
ップは、前記最大パケット受信時間内で前記複数のレジ
スタR1〜Rnを更新するステップを含むことを特徴とする
方法。 - 【請求項９】請求項６の方法において、前記レジスタア
レイ中の前記複数のレジスタのそれぞれは並列出力バス
を有し、そして前記方法は、特定の接続識別子のため
に、前記複数のレジスタの出力バスを並列に読み込むス
テップを更に有することを特徴とする方法。 - 【請求項１０】請求項６の方法において、前記パケット
はセルを備えることを特徴とする方法。 - 【請求項１１】請求項10の方法において、前記セルは非
同期式伝送モード（ATM）セルを備えることを特徴とす
る方法。 - 【請求項１２】請求項６の方法において、前記パケット
はフレームを備えることを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/680,245 | 1996-07-10 | ||
| US08/680,245 US5687173A (en) | 1996-07-10 | 1996-07-10 | Addressable high speed counter array |
| PCT/US1997/011843 WO1998001979A1 (en) | 1996-07-10 | 1997-07-07 | Addressable, high speed counter array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000505264A JP2000505264A (ja) | 2000-04-25 |
| JP3316575B2 true JP3316575B2 (ja) | 2002-08-19 |
Family
ID=24730334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50532398A Expired - Fee Related JP3316575B2 (ja) | 1996-07-10 | 1997-07-07 | アドレス指定可能な高速カウンタアレイ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5687173A (ja) |
| EP (1) | EP0917783B1 (ja) |
| JP (1) | JP3316575B2 (ja) |
| AU (1) | AU711570B2 (ja) |
| CA (1) | CA2260255C (ja) |
| DE (1) | DE69731093T2 (ja) |
| WO (1) | WO1998001979A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546343A (en) * | 1990-10-18 | 1996-08-13 | Elliott; Duncan G. | Method and apparatus for a single instruction operating multiple processors on a memory chip |
| US6233246B1 (en) * | 1996-12-30 | 2001-05-15 | Compaq Computer Corporation | Network switch with statistics read accesses |
| US6041328A (en) * | 1997-12-17 | 2000-03-21 | Advanced Micro Devices, Inc. | Tracking availability of elements within a shared list of elements from an index and count mechanism |
| US6775271B1 (en) * | 2000-05-17 | 2004-08-10 | Intel Corporation | Switching system and method for communicating information at a customer premises |
| US7266123B1 (en) * | 2000-05-17 | 2007-09-04 | Intel Corporation | System and method for prioritizing and communicating subscriber voice and data information |
| US6658584B1 (en) | 2000-09-06 | 2003-12-02 | International Business Machines Corporation | Method and structure for managing large counter arrays |
| US6701447B1 (en) | 2000-09-06 | 2004-03-02 | International Business Machines Corporation | System for delaying the counting of occurrences of a plurality of events occurring in a processor until the disposition of the event has been determined |
| US7426253B2 (en) | 2006-08-21 | 2008-09-16 | International Business Machines Corporation | Low latency counter event indication |
| US7532700B2 (en) * | 2006-08-21 | 2009-05-12 | International Business Machines Corporation | Space and power efficient hybrid counters array |
| US7461383B2 (en) * | 2006-08-21 | 2008-12-02 | International Business Machines Corporation | Method and apparatus for efficient performance monitoring of a large number of simultaneous events |
| US8850137B2 (en) * | 2010-10-11 | 2014-09-30 | Cisco Technology, Inc. | Memory subsystem for counter-based and other applications |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694391A (en) * | 1980-11-24 | 1987-09-15 | Texas Instruments Incorporated | Compressed control decoder for microprocessor system |
| US4734907A (en) * | 1985-09-06 | 1988-03-29 | Washington University | Broadcast packet switching network |
| CA2049428C (en) * | 1990-08-20 | 1996-06-18 | Yasuro Shobatake | Atm communication system |
| US5309432A (en) * | 1992-05-06 | 1994-05-03 | At&T Bell Laboratories | High-speed packet switch |
| EP0680178A1 (en) * | 1994-04-28 | 1995-11-02 | Hewlett-Packard Company | Cell switch fabric chip |
| US5548588A (en) * | 1995-01-31 | 1996-08-20 | Fore Systems, Inc. | Method and apparatus for switching, multicasting multiplexing and demultiplexing an ATM cell |
-
1996
- 1996-07-10 US US08/680,245 patent/US5687173A/en not_active Expired - Fee Related
-
1997
- 1997-07-07 CA CA002260255A patent/CA2260255C/en not_active Expired - Fee Related
- 1997-07-07 WO PCT/US1997/011843 patent/WO1998001979A1/en active IP Right Grant
- 1997-07-07 AU AU36533/97A patent/AU711570B2/en not_active Ceased
- 1997-07-07 JP JP50532398A patent/JP3316575B2/ja not_active Expired - Fee Related
- 1997-07-07 EP EP97933317A patent/EP0917783B1/en not_active Expired - Lifetime
- 1997-07-07 DE DE69731093T patent/DE69731093T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69731093T2 (de) | 2006-02-23 |
| CA2260255C (en) | 2002-05-07 |
| CA2260255A1 (en) | 1998-01-15 |
| EP0917783A1 (en) | 1999-05-26 |
| AU3653397A (en) | 1998-02-02 |
| JP2000505264A (ja) | 2000-04-25 |
| US5687173A (en) | 1997-11-11 |
| EP0917783B1 (en) | 2004-10-06 |
| AU711570B2 (en) | 1999-10-14 |
| WO1998001979A1 (en) | 1998-01-15 |
| DE69731093D1 (de) | 2004-11-11 |
| EP0917783A4 (en) | 2000-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5504743A (en) | Message routing | |
| EP1192753B1 (en) | Method and apparatus for shared buffer packet switching | |
| JP3109591B2 (ja) | Ａｔｍ交換機 | |
| CA2110653C (en) | Packet network interface | |
| JP3734704B2 (ja) | パケット分類エンジン | |
| US6731646B1 (en) | Fibre channel switching system and method | |
| US5790786A (en) | Multi-media-access-controller circuit for a network hub | |
| JP2880271B2 (ja) | 帯域制御方法および回路 | |
| JP3316575B2 (ja) | アドレス指定可能な高速カウンタアレイ | |
| CA2179613A1 (en) | Look-up engine for packet-based network | |
| KR970704282A (ko) | 회로 에뮬레이터된 atm 교환기에서 stm셑을 스위칭시키기 위한 스위치 노드 및 방법 | |
| JP2002536913A (ja) | ネットワーク上のノードでのデータフローをモニタする装置および方法 | |
| EP0960501A2 (en) | Data communication system utilizing a scalable, non-blocking, high bandwidth central memory controller and method | |
| US7042913B2 (en) | Method and system for writing data to memory elements | |
| EP1508225B1 (en) | Method for data storage in external and on-chip memory in a packet switch | |
| US5835711A (en) | Method and system for implementing multiple leaky bucket checkers using a hybrid synchronous/asynchronous update mechanism | |
| JP4258996B2 (ja) | スケジューリング装置およびセル通信装置 | |
| EP0680236A1 (en) | Apparatus for swapping input values into corresponding output values | |
| CN113473267A (zh) | 数据传输方法、装置及通信装置 | |
| JP2852376B2 (ja) | 故障通知セル発生装置 | |
| JP2545962B2 (ja) | Ａｔｍスイッチ方式 | |
| KR100483546B1 (ko) | 에이티엠 입력 셀 복제에 의한 멀티캐스트 스위칭 장치 및방법 | |
| JP4015358B2 (ja) | マルチキャスト通信中継方式 | |
| JP2004056736A (ja) | リンク切替方法及びリンクインターフェース | |
| Albertengo et al. | D-Net: A laboratory prototype of a deflection network |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |