JP3380845B2 - 直流安定化電源回路 - Google Patents
直流安定化電源回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、直流安定化電源回
路に関し、特に動作電圧の低い直流安定化電源回路にお
けるリップル除去率の改善に関する。
路に関し、特に動作電圧の低い直流安定化電源回路にお
けるリップル除去率の改善に関する。
【０００２】
【従来の技術】図７に、ＰＮＰ型出力トランジスタと制
御用ＩＣで構成された従来例の低損失型直流安定化電源
回路の等価回路のブロック図を示す。
御用ＩＣで構成された従来例の低損失型直流安定化電源
回路の等価回路のブロック図を示す。
【０００３】図７において、従来例の直流安定化電源回
路６０は、誤差増幅器Ａ（６１）、ＰＮＰ型出力トラン
ジスタＱ1（６２）、出力トランジスタドライブ用トラ
ンジスタＱ2（６３）、出力電圧分圧用抵抗Ｒ1（６
４）、Ｒ2（６５）、位相補償用容量Ｃ1（６６）及び基
準電圧回路７０で構成されている。
路６０は、誤差増幅器Ａ（６１）、ＰＮＰ型出力トラン
ジスタＱ1（６２）、出力トランジスタドライブ用トラ
ンジスタＱ2（６３）、出力電圧分圧用抵抗Ｒ1（６
４）、Ｒ2（６５）、位相補償用容量Ｃ1（６６）及び基
準電圧回路７０で構成されている。
【０００４】図８に従来例の基準電圧回路７０の詳細を
示す。基準電圧回路７０は、ＰＮＰ型トランジスタＱ3
（７１）、Ｑ4（７２）、Ｑ7（７３）、ＮＰＮ型トラン
ジスタＱ5（７４）、Ｑ6（７５）及び基準電圧調整用抵
抗Ｒ3（７６）、Ｒ4（７７）で構成され、基準電圧Ｖｒ
ｅｆを生成する。
示す。基準電圧回路７０は、ＰＮＰ型トランジスタＱ3
（７１）、Ｑ4（７２）、Ｑ7（７３）、ＮＰＮ型トラン
ジスタＱ5（７４）、Ｑ6（７５）及び基準電圧調整用抵
抗Ｒ3（７６）、Ｒ4（７７）で構成され、基準電圧Ｖｒ
ｅｆを生成する。
【０００５】最近のレギュレータの市場要望としては、
携帯電話機、ＰＨＳ等のＲＦ部の高性能化に対応して、
高いリップル除去率（入力電圧の変動に対する出力電圧
の安定度の比率の向上）や、携帯電話機、ＰＨＳ等のバ
ッテリー駆動型機器の動作時間拡大に対応するための低
電圧動作、低消費電流等の性能が求められている。
携帯電話機、ＰＨＳ等のＲＦ部の高性能化に対応して、
高いリップル除去率（入力電圧の変動に対する出力電圧
の安定度の比率の向上）や、携帯電話機、ＰＨＳ等のバ
ッテリー駆動型機器の動作時間拡大に対応するための低
電圧動作、低消費電流等の性能が求められている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来例
の直流安定化電源回路においては、リップル除去率にお
いて問題があった。リップル除去率ＲＲとは、入力リッ
プルに対する出力リップルの比のデシベル表示であり、
式で示すと、 ＲＲ＝２０ｌｏｇ［（入力リップル）／（出力リップ
ル）］ である。
の直流安定化電源回路においては、リップル除去率にお
いて問題があった。リップル除去率ＲＲとは、入力リッ
プルに対する出力リップルの比のデシベル表示であり、
式で示すと、 ＲＲ＝２０ｌｏｇ［（入力リップル）／（出力リップ
ル）］ である。
【０００７】図７に示される従来例の直流安定化電源回
路６０におけるリップル除去率ＲＲ（ｄＢ）と入力リッ
プル周波数ｆ（Ｈｚ）の関係を図９に示す。図９に示す
ように、入力リップル周波数ｆが約１０ｋＨｚ以下の低
周波数領域（領域Ｌ）では、リップル除去率の低下はあ
まりないが、入力リップル周波数ｆが約１０ｋＨｚ以上
の周波数領域（領域Ｈ）では、リップル除去率の低下が
始まる。この約１０ｋＨｚ以上でのリップル除去率の低
下は、周波数が高くなるに従い、位相補償用容量Ｃ１
（５６）により、誤差増幅器Ａ（５１）の利得が低下す
るためである。
路６０におけるリップル除去率ＲＲ（ｄＢ）と入力リッ
プル周波数ｆ（Ｈｚ）の関係を図９に示す。図９に示す
ように、入力リップル周波数ｆが約１０ｋＨｚ以下の低
周波数領域（領域Ｌ）では、リップル除去率の低下はあ
まりないが、入力リップル周波数ｆが約１０ｋＨｚ以上
の周波数領域（領域Ｈ）では、リップル除去率の低下が
始まる。この約１０ｋＨｚ以上でのリップル除去率の低
下は、周波数が高くなるに従い、位相補償用容量Ｃ１
（５６）により、誤差増幅器Ａ（５１）の利得が低下す
るためである。
【０００８】従来例の直流安定化電源回路は、一般的に
以上のような特性を持つが、リップル除去率の特性向上
を図るため、特に低周波数領域（Ｌ領域）では、基準電
圧回路の入力電圧の変動に対する安定度（リップル除去
率）向上が要求されている。
以上のような特性を持つが、リップル除去率の特性向上
を図るため、特に低周波数領域（Ｌ領域）では、基準電
圧回路の入力電圧の変動に対する安定度（リップル除去
率）向上が要求されている。
【０００９】従来例の図８において、基準電圧を生成し
ているＮＰＮトランジスタＱ5（７４）、Ｑ6（７５）の
コレクタ端子電圧ＶA1、ＶB1は、入力電圧Ｖｉｎに印加
されるリップルにより変動するため、ＮＰＮトランジス
タＱ5（７４）、Ｑ6（７５）のアーリー効果により、基
準電圧が変動し、これがリップル除去率の低下の一因と
なっている。
ているＮＰＮトランジスタＱ5（７４）、Ｑ6（７５）の
コレクタ端子電圧ＶA1、ＶB1は、入力電圧Ｖｉｎに印加
されるリップルにより変動するため、ＮＰＮトランジス
タＱ5（７４）、Ｑ6（７５）のアーリー効果により、基
準電圧が変動し、これがリップル除去率の低下の一因と
なっている。
【００１０】しかしながら、ＮＰＮトランジスタＱ5、
Ｑ6のアーリー効果低減のために、基準電圧回路内に定
電圧回路等を採用した場合、基準電圧回路の最低動作電
圧が大きく上昇することとなり、携帯電話機器等のバッ
テリー駆動型機器において重要である動作電圧を低くす
ることが損なわれることとなる。
Ｑ6のアーリー効果低減のために、基準電圧回路内に定
電圧回路等を採用した場合、基準電圧回路の最低動作電
圧が大きく上昇することとなり、携帯電話機器等のバッ
テリー駆動型機器において重要である動作電圧を低くす
ることが損なわれることとなる。
【００１１】また、周波数１０ｋＨｚ以上の周波数領域
（Ｈ領域）では、誤差増幅器の位相補償用容量を小さく
し、入力電圧リップル周波数の上昇に対しても、誤差増
幅器の利得低下を抑えることが可能である。
（Ｈ領域）では、誤差増幅器の位相補償用容量を小さく
し、入力電圧リップル周波数の上昇に対しても、誤差増
幅器の利得低下を抑えることが可能である。
【００１２】しかしながら、誤差増幅器の位相補償用容
量を小さくした場合、直流安定化電源回路の入力電圧変
動及びバイアス電流変動等により、直流安定化電源回路
が発振する恐れがあり、位相補償のための容量値を大き
く下げることは出来ない。
量を小さくした場合、直流安定化電源回路の入力電圧変
動及びバイアス電流変動等により、直流安定化電源回路
が発振する恐れがあり、位相補償のための容量値を大き
く下げることは出来ない。
【００１３】本発明は、この目的に鑑みて為されたもの
であり、リップル除去率に優れ、且つ動作電圧の低い直
流安定化電源回路を提供することにある。
であり、リップル除去率に優れ、且つ動作電圧の低い直
流安定化電源回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の請求項１記載の
直流安定化電源回路は、入力端子と出力端子との間にエ
ミッタとコレクタとが接続される出力トランジスタと、
該出力トランジスタからの出力電圧を分圧する出力電圧
分圧用抵抗と、前記入力端子に接続されて基準電圧を生
成する基準電圧生成回路と、該基準電圧生成回路で生成
された基準電圧及び前記出力電圧分圧用抵抗で分圧され
た電圧が入力されると共に位相補償用容量を有する誤差
増幅器と、該誤差増幅器からの出力が入力されて前記出
力トランジスタをドライブするドライブ用トランジスタ
を備えた直流安定化電源回路において、前記基準電圧生
成回路は、前記入力端子にエミッタが接続されるカレン
トミラー構成の２つのＰＮＰ型トランジスタと、該カレ
ントミラー構成の２つのＰＮＰ型トランジスタのコレク
タにそれぞれコレクタが接続されると共にいずれもベー
ス接地される２つのＮＰＮ型トランジスタと、該２つの
ＮＰＮ型トランジスタのエミッタにそれぞれコレクタが
接続され、一方のエミッタが抵抗を介して他方のエミッ
タに接続され、そのエミッタの接続点が抵抗を介して接
地され、両方のベースが共通接続されて基準電圧を出力
する２つのＮＰＮ型トランジスタとを備えることを特徴
とするものである。
直流安定化電源回路は、入力端子と出力端子との間にエ
ミッタとコレクタとが接続される出力トランジスタと、
該出力トランジスタからの出力電圧を分圧する出力電圧
分圧用抵抗と、前記入力端子に接続されて基準電圧を生
成する基準電圧生成回路と、該基準電圧生成回路で生成
された基準電圧及び前記出力電圧分圧用抵抗で分圧され
た電圧が入力されると共に位相補償用容量を有する誤差
増幅器と、該誤差増幅器からの出力が入力されて前記出
力トランジスタをドライブするドライブ用トランジスタ
を備えた直流安定化電源回路において、前記基準電圧生
成回路は、前記入力端子にエミッタが接続されるカレン
トミラー構成の２つのＰＮＰ型トランジスタと、該カレ
ントミラー構成の２つのＰＮＰ型トランジスタのコレク
タにそれぞれコレクタが接続されると共にいずれもベー
ス接地される２つのＮＰＮ型トランジスタと、該２つの
ＮＰＮ型トランジスタのエミッタにそれぞれコレクタが
接続され、一方のエミッタが抵抗を介して他方のエミッ
タに接続され、そのエミッタの接続点が抵抗を介して接
地され、両方のベースが共通接続されて基準電圧を出力
する２つのＮＰＮ型トランジスタとを備えることを特徴
とするものである。
【００１５】また、本発明の請求項２記載の直流安定化
電源回路は、前記基準電圧生成回路のトランジスタの接
地電位の供給方法は、前記基準電圧回路内のバイアス電
流によるバイアス抵抗の降下電圧とトランジスタのベー
ス・エミッタ間電圧との和で与えられることを特徴とす
るものである。
電源回路は、前記基準電圧生成回路のトランジスタの接
地電位の供給方法は、前記基準電圧回路内のバイアス電
流によるバイアス抵抗の降下電圧とトランジスタのベー
ス・エミッタ間電圧との和で与えられることを特徴とす
るものである。
【００１６】また、本発明の請求項３記載の直流安定化
電源回路は、前記基準電圧生成回路のトランジスタの接
地電位の供給方法は、前記基準電圧起動時は基準電圧回
路内のバイアス電流によるバイアス抵抗の降下電圧と２
つのトランジスタのベース・エミッタ間電圧のそれぞれ
の和とで与えられ、前記基準電圧起動後は、前記基準電
圧回路内のバイアス電流によるバイアス抵抗の降下電圧
とトランジスタのベース・エミッタ間電圧で与えられる
ことを特徴とするものである。
電源回路は、前記基準電圧生成回路のトランジスタの接
地電位の供給方法は、前記基準電圧起動時は基準電圧回
路内のバイアス電流によるバイアス抵抗の降下電圧と２
つのトランジスタのベース・エミッタ間電圧のそれぞれ
の和とで与えられ、前記基準電圧起動後は、前記基準電
圧回路内のバイアス電流によるバイアス抵抗の降下電圧
とトランジスタのベース・エミッタ間電圧で与えられる
ことを特徴とするものである。
【００１７】さらに、本発明の請求項４記載の直流安定
化電源回路は、前記基準電圧生成回路のトランジスタの
接地電位の供給方法は、基準電圧値と前記基準電圧回路
内のバイアス電流によるバイアス抵抗の降下電圧との和
で与えられることを特徴とするものである。
化電源回路は、前記基準電圧生成回路のトランジスタの
接地電位の供給方法は、基準電圧値と前記基準電圧回路
内のバイアス電流によるバイアス抵抗の降下電圧との和
で与えられることを特徴とするものである。
【００１８】
【発明の実施の形態】図１〜図６は本発明の一実施の形
態に関する図である。以下、この発明の一実施の形態よ
りなる直流安定化電源回路を各図面に従い、詳細に説明
する。
態に関する図である。以下、この発明の一実施の形態よ
りなる直流安定化電源回路を各図面に従い、詳細に説明
する。
【００１９】本発明の第１の一実施の形態よりなる直流
安定化電源回路を図１に示し、図１（ａ）はＰＮＰ型出
力トランジスタと制御用ＩＣで構成された本発明の低損
失型直流安定化電源回路の等価回路のブロック図であ
り、図１（ｂ）は直流安定化電源回路の基準電圧回路図
である。
安定化電源回路を図１に示し、図１（ａ）はＰＮＰ型出
力トランジスタと制御用ＩＣで構成された本発明の低損
失型直流安定化電源回路の等価回路のブロック図であ
り、図１（ｂ）は直流安定化電源回路の基準電圧回路図
である。
【００２０】図１（ａ）において、直流安定化電源回路
１０は、誤差増幅器Ａ（１１）、ＰＮＰ型出力トランジ
スタＱ1（１２）、出力トランジスタドライブ用トラン
ジスタＱ2（１３）、出力電圧分圧用抵抗Ｒ1（１４）、
Ｒ2（１５）、位相補償用容量Ｃ1（１６）及び基準電圧
回路２０で構成される。
１０は、誤差増幅器Ａ（１１）、ＰＮＰ型出力トランジ
スタＱ1（１２）、出力トランジスタドライブ用トラン
ジスタＱ2（１３）、出力電圧分圧用抵抗Ｒ1（１４）、
Ｒ2（１５）、位相補償用容量Ｃ1（１６）及び基準電圧
回路２０で構成される。
【００２１】図１（ｂ）において、基準電圧回路２０
は、ＰＮＰ型トランジスタＱ12（２１）、Ｑ22（２
２）、Ｑ52（２３）及びＮＰＮ型トランジスタＱ32（２
４）、Ｑ42（２５）に加え、ベース接地されるＮＰＮ型
トランジスタＱ62（２６）、Ｑ72（２７）、外部電源Ｖ
ｂｉａｓ（２８）、基準電圧分圧用抵抗Ｒ12（２９）、
Ｒ22（３０）、により構成され、基準電圧Ｖｒｅｆを生
成している。図１（ｂ）の外部電源Ｖｂｉａｓ（２８）
の値は、例えば、１．６Ｖ程度が選ばれる。
は、ＰＮＰ型トランジスタＱ12（２１）、Ｑ22（２
２）、Ｑ52（２３）及びＮＰＮ型トランジスタＱ32（２
４）、Ｑ42（２５）に加え、ベース接地されるＮＰＮ型
トランジスタＱ62（２６）、Ｑ72（２７）、外部電源Ｖ
ｂｉａｓ（２８）、基準電圧分圧用抵抗Ｒ12（２９）、
Ｒ22（３０）、により構成され、基準電圧Ｖｒｅｆを生
成している。図１（ｂ）の外部電源Ｖｂｉａｓ（２８）
の値は、例えば、１．６Ｖ程度が選ばれる。
【００２２】図１（ｂ）において、入力電圧Ｖｉｎにリ
ップルが印加された場合、ＶA2、ＶB2の各電位は入力電
圧Ｖｉｎのリップルにより変動するが、基準電圧を生成
しているＮＰＮトランジスタＱ32、Ｑ42のコレクタ端子
電位ＶC2、ＶD2の電位変動は、ＮＰＮトランジスタ
Ｑ62、Ｑ72及び外部電源Ｖｂｉａｓの作用により、かな
り小さく抑えられ、リップル除去率が向上する。従っ
て、リップル除去率が優れ、最低動作電圧の低い直流安
定化電源回路を実現することが出来る。
ップルが印加された場合、ＶA2、ＶB2の各電位は入力電
圧Ｖｉｎのリップルにより変動するが、基準電圧を生成
しているＮＰＮトランジスタＱ32、Ｑ42のコレクタ端子
電位ＶC2、ＶD2の電位変動は、ＮＰＮトランジスタ
Ｑ62、Ｑ72及び外部電源Ｖｂｉａｓの作用により、かな
り小さく抑えられ、リップル除去率が向上する。従っ
て、リップル除去率が優れ、最低動作電圧の低い直流安
定化電源回路を実現することが出来る。
【００２３】ＶC2、ＶD2の電位変動が小さくできるの
は、 ＶC2＝Ｖｂｉａｓ−ＶBE（Ｑ62） ＶD2＝Ｖｂｉａｓ−ＶBE（Ｑ72） ここに、Ｖｂｉａｓは、１．６Ｖ程度であり、トランジ
スタＱ62のベース・エミッタ間の電圧、ＶBE（Ｑ62）、
及びトランジスタＱ72のベースエミッタ間の電圧、ＶBE
（Ｑ72）、はそれぞれのコレクタ電流が一定であるた
め、ＶC2、ＶD2の電位の変動は小さくできる。
は、 ＶC2＝Ｖｂｉａｓ−ＶBE（Ｑ62） ＶD2＝Ｖｂｉａｓ−ＶBE（Ｑ72） ここに、Ｖｂｉａｓは、１．６Ｖ程度であり、トランジ
スタＱ62のベース・エミッタ間の電圧、ＶBE（Ｑ62）、
及びトランジスタＱ72のベースエミッタ間の電圧、ＶBE
（Ｑ72）、はそれぞれのコレクタ電流が一定であるた
め、ＶC2、ＶD2の電位の変動は小さくできる。
【００２４】図２に本発明の基準電圧回路２０の入力電
圧Ｖｉｎ（Ｖ）と基準電圧Ｖｒｅｆ（Ｖ）の関係を実線
で示す。入力電圧Ｖｉｎ、０．５Ｖ、１．０Ｖ、１．５
Ｖ、２．０Ｖ、に対して、基準電圧Ｖｒｅｆは、０．１
５Ｖ、０．４Ｖ、０．８Ｖ、１．１３Ｖ、となり、入力
電圧Ｖｉｎが約２．２Ｖ程度で基準電圧Ｖｒｅｆは一定
値約１．２５Ｖとなる。また、従来例の基準電圧回路６
０の入力電圧Ｖｉｎ（Ｖ）と基準電圧Ｖｒｅｆ（Ｖ）の
関係を点線で示す。従来回路に比較し、本発明の基準電
圧回路では、最低動作電圧の上昇はＮＰＮトランジスタ
Ｑ32（２４）、Ｑ42（２５）のコレクタ−エミッタ間電
圧の約０．１Ｖ〜０．２Ｖ程度に抑えられる一方、次の
図３に示されるように、出力リップル除去率ＲＲ（ｄ
Ｂ）は大きく改善されている。
圧Ｖｉｎ（Ｖ）と基準電圧Ｖｒｅｆ（Ｖ）の関係を実線
で示す。入力電圧Ｖｉｎ、０．５Ｖ、１．０Ｖ、１．５
Ｖ、２．０Ｖ、に対して、基準電圧Ｖｒｅｆは、０．１
５Ｖ、０．４Ｖ、０．８Ｖ、１．１３Ｖ、となり、入力
電圧Ｖｉｎが約２．２Ｖ程度で基準電圧Ｖｒｅｆは一定
値約１．２５Ｖとなる。また、従来例の基準電圧回路６
０の入力電圧Ｖｉｎ（Ｖ）と基準電圧Ｖｒｅｆ（Ｖ）の
関係を点線で示す。従来回路に比較し、本発明の基準電
圧回路では、最低動作電圧の上昇はＮＰＮトランジスタ
Ｑ32（２４）、Ｑ42（２５）のコレクタ−エミッタ間電
圧の約０．１Ｖ〜０．２Ｖ程度に抑えられる一方、次の
図３に示されるように、出力リップル除去率ＲＲ（ｄ
Ｂ）は大きく改善されている。
【００２５】図３に本発明の一実施の形態よりなる直流
安定化電源回路のリップル除去率と入力電圧リップル周
波数の関係を実線で示し、従来例の直流安定化電源回路
のリップル除去率と入力電圧リップル周波数の関係を点
線で示す。図３から明らかなように、従来例の直流安定
化電源回路では、入力電圧リップル周波数が約１０Ｈｚ
〜１ｋＨｚの低周波数領域（領域Ｌ）では、出力リップ
ル除去率ＲＲ（ｄＢ）は約５５ｄＢであったが、本発明
の直流安定化電源回路では、同一周波数領域において、
約６５ｄＢと約１０ｄＢの出力リップル除去率ＲＲの改
善がなされている。さらに、入力リップル周波数ｆが約
１０ｋＨｚ以上の周波数領域（領域Ｈ）においても同様
に、約１０ｄＢの出力リップル除去率ＲＲの改善がなさ
れている。
安定化電源回路のリップル除去率と入力電圧リップル周
波数の関係を実線で示し、従来例の直流安定化電源回路
のリップル除去率と入力電圧リップル周波数の関係を点
線で示す。図３から明らかなように、従来例の直流安定
化電源回路では、入力電圧リップル周波数が約１０Ｈｚ
〜１ｋＨｚの低周波数領域（領域Ｌ）では、出力リップ
ル除去率ＲＲ（ｄＢ）は約５５ｄＢであったが、本発明
の直流安定化電源回路では、同一周波数領域において、
約６５ｄＢと約１０ｄＢの出力リップル除去率ＲＲの改
善がなされている。さらに、入力リップル周波数ｆが約
１０ｋＨｚ以上の周波数領域（領域Ｈ）においても同様
に、約１０ｄＢの出力リップル除去率ＲＲの改善がなさ
れている。
【００２６】図４は、本発明の第２の一実施の形態より
なる直流安定化電源回路の基準電圧回路図である。図４
において、基準電圧回路３３は、ＰＮＰ型トランジスタ
Ｑ12（２１）、Ｑ22（２２）、Ｑ52（２３）及びＮＰＮ
型トランジスタＱ32（２４）、Ｑ42（２５）に加え、ベ
ース接地されるＮＰＮ型トランジスタＱ62（２６）、Ｑ
72（２７）、基準電圧分圧用抵抗Ｒ12（２９）、Ｒ
22（３０）、及び、ＰＮＰ型トランジスタＱ81（３４）
と、ＮＰＮ型トランジスタＱ82（３５）、Ｑ83（３６）
と、バイアス抵抗Ｒ33（３７）、により構成され、基準
電圧Ｖｒｅｆを生成している。図１（ｂ）との違いは、
図１（ｂ）の外部電源Ｖｂｉａｓ（２８）を、図４で
は、ＰＮＰ型トランジスタＱ81（３４）と、ＮＰＮ型ト
ランジスタＱ82（３５）、Ｑ83（３６）と、バイアス抵
抗Ｒ33（３７）、により生成している点であり、これに
より、外部バイアス電源Ｖｂｉａｓを不要とする回路構
成である。
なる直流安定化電源回路の基準電圧回路図である。図４
において、基準電圧回路３３は、ＰＮＰ型トランジスタ
Ｑ12（２１）、Ｑ22（２２）、Ｑ52（２３）及びＮＰＮ
型トランジスタＱ32（２４）、Ｑ42（２５）に加え、ベ
ース接地されるＮＰＮ型トランジスタＱ62（２６）、Ｑ
72（２７）、基準電圧分圧用抵抗Ｒ12（２９）、Ｒ
22（３０）、及び、ＰＮＰ型トランジスタＱ81（３４）
と、ＮＰＮ型トランジスタＱ82（３５）、Ｑ83（３６）
と、バイアス抵抗Ｒ33（３７）、により構成され、基準
電圧Ｖｒｅｆを生成している。図１（ｂ）との違いは、
図１（ｂ）の外部電源Ｖｂｉａｓ（２８）を、図４で
は、ＰＮＰ型トランジスタＱ81（３４）と、ＮＰＮ型ト
ランジスタＱ82（３５）、Ｑ83（３６）と、バイアス抵
抗Ｒ33（３７）、により生成している点であり、これに
より、外部バイアス電源Ｖｂｉａｓを不要とする回路構
成である。
【００２７】ベース接地されるＮＰＮ型トランジスタＱ
62（２６）、Ｑ72（２７）のベース電位、バイアス抵抗
Ｒ33（３７）を流れるバイアス電流をｉ3とすると、Ｖ
A3は以下の式で与えられる。 ＶA3＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶBE（Ｑ83） ここで、ＶBE（Ｑ82）はトランジスタＱ82のベース・エ
ミッタ間電圧であり、ＶBE（Ｑ83）はトランジスタＱ83
のベース・エミッタ間電圧、である。
62（２６）、Ｑ72（２７）のベース電位、バイアス抵抗
Ｒ33（３７）を流れるバイアス電流をｉ3とすると、Ｖ
A3は以下の式で与えられる。 ＶA3＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶBE（Ｑ83） ここで、ＶBE（Ｑ82）はトランジスタＱ82のベース・エ
ミッタ間電圧であり、ＶBE（Ｑ83）はトランジスタＱ83
のベース・エミッタ間電圧、である。
【００２８】図５は、本発明の第３の一実施の形態より
なる直流安定化電源回路の基準電圧回路図である。図５
において、基準電圧回路４０は、ＰＮＰ型トランジスタ
Ｑ12（２１）、Ｑ22（２２）、Ｑ81（３４）、Ｑ52（２
３）及びＮＰＮ型トランジスタＱ32（２４）、Ｑ42（２
５）に加え、ベース接地されるＮＰＮ型トランジスタＱ
62（２６）、Ｑ72（２７）、基準電圧分圧用抵抗Ｒ
12（２９）、Ｒ22（３０）、及び、バイアス抵抗Ｒ
33（３７）、ＰＮＰ型トランジスタＱ85（３８）ＮＰＮ
型トランジスタＱ84（４１）と、負荷抵抗Ｒ44（４
２）、により構成され、基準電圧Ｖｒｅｆを生成してい
る。
なる直流安定化電源回路の基準電圧回路図である。図５
において、基準電圧回路４０は、ＰＮＰ型トランジスタ
Ｑ12（２１）、Ｑ22（２２）、Ｑ81（３４）、Ｑ52（２
３）及びＮＰＮ型トランジスタＱ32（２４）、Ｑ42（２
５）に加え、ベース接地されるＮＰＮ型トランジスタＱ
62（２６）、Ｑ72（２７）、基準電圧分圧用抵抗Ｒ
12（２９）、Ｒ22（３０）、及び、バイアス抵抗Ｒ
33（３７）、ＰＮＰ型トランジスタＱ85（３８）ＮＰＮ
型トランジスタＱ84（４１）と、負荷抵抗Ｒ44（４
２）、により構成され、基準電圧Ｖｒｅｆを生成してい
る。
【００２９】図５と図４との違いは、図４ではＰＮＰ型
トランジスタＱ81（３４）と、ＮＰＮ型トランジスタＱ
82（３５）、Ｑ83（３６）と、バイアス抵抗Ｒ33（３
７）、により生成しているのに対し、図５では、基準電
圧値Ｖｒｅｆを利用している。ベース接地されるＮＰＮ
型トランジスタＱ62（２６）、Ｑ72（２７）のベース電
バイアス抵抗Ｒ33（３７）を流れるバイアス電流をｉ3
とすると、電位ＶA4は以下の式で与えられる。 ＶBE（Ｑ84）＝ＶBE（Ｑ85） ＶA4 ＝ｉ3×Ｒ33＋Ｖｒｅｆ−ＶBE（Ｑ84）＋ＶBE（Ｑ85） ＝ｉ3×Ｒ33＋Ｖｒｅｆ ここに、Ｖｒｅｆは基準電圧値、約１．２５Ｖ、であ
る。図４で示した本発明の一実施の形態よりなる直流安
定化電源回路の基準電圧回路に比較し、図５では、基準
電圧値Ｖｒｅｆを用いることにより、温度特性に優れた
ベース電位ＶA4を得ることができる。
トランジスタＱ81（３４）と、ＮＰＮ型トランジスタＱ
82（３５）、Ｑ83（３６）と、バイアス抵抗Ｒ33（３
７）、により生成しているのに対し、図５では、基準電
圧値Ｖｒｅｆを利用している。ベース接地されるＮＰＮ
型トランジスタＱ62（２６）、Ｑ72（２７）のベース電
バイアス抵抗Ｒ33（３７）を流れるバイアス電流をｉ3
とすると、電位ＶA4は以下の式で与えられる。 ＶBE（Ｑ84）＝ＶBE（Ｑ85） ＶA4 ＝ｉ3×Ｒ33＋Ｖｒｅｆ−ＶBE（Ｑ84）＋ＶBE（Ｑ85） ＝ｉ3×Ｒ33＋Ｖｒｅｆ ここに、Ｖｒｅｆは基準電圧値、約１．２５Ｖ、であ
る。図４で示した本発明の一実施の形態よりなる直流安
定化電源回路の基準電圧回路に比較し、図５では、基準
電圧値Ｖｒｅｆを用いることにより、温度特性に優れた
ベース電位ＶA4を得ることができる。
【００３０】次に、温度特性に優れたベース電位ＶA4が
得られるのかについて説明する。ベース電位ＶA4は上記
の式で示されるように、 ＶA4＝ｉ3×Ｒ33＋Ｖｒｅｆ であり、基準電圧Ｖｒｅｆの温度変化はほとんど無く、
例えば、±１００ｐｐｍ／℃程度と極めて小さい。ま
た、項ｉ3×Ｒ33は２つの積であり、それぞれのｉ3及び
Ｒ33の温度変化はそれぞれの温度特性で補償することに
より、積ｉ3×Ｒ33の温度変化は小さく、例えば、＋数
百ｐｐｍ／℃程度と極めて小さくすることが可能であ
る。従って、ＶA4の温度変化は、＋６００〜８００ｐｐ
ｍ／℃程度と極めて小さくできる。また、図４の場合、
図５のＶA4に相当するＶA3は、−３０００ｐｐｍ／℃程
度と一桁悪い。
得られるのかについて説明する。ベース電位ＶA4は上記
の式で示されるように、 ＶA4＝ｉ3×Ｒ33＋Ｖｒｅｆ であり、基準電圧Ｖｒｅｆの温度変化はほとんど無く、
例えば、±１００ｐｐｍ／℃程度と極めて小さい。ま
た、項ｉ3×Ｒ33は２つの積であり、それぞれのｉ3及び
Ｒ33の温度変化はそれぞれの温度特性で補償することに
より、積ｉ3×Ｒ33の温度変化は小さく、例えば、＋数
百ｐｐｍ／℃程度と極めて小さくすることが可能であ
る。従って、ＶA4の温度変化は、＋６００〜８００ｐｐ
ｍ／℃程度と極めて小さくできる。また、図４の場合、
図５のＶA4に相当するＶA3は、−３０００ｐｐｍ／℃程
度と一桁悪い。
【００３１】図６は、本発明の第４の一実施の形態より
なる直流安定化電源回路の基準電圧回路図である。図６
において、基準電圧回路５０は、ＰＮＰ型トランジスタ
Ｑ12（２１）、Ｑ22（２２）、Ｑ81（３４）、Ｑ52（２
３）及びＮＰＮ型トランジスタＱ32（２４）、Ｑ42（２
５）に加え、ベース接地されるＮＰＮ型トランジスタＱ
62（２６）、Ｑ72（２７）、基準電圧分圧用抵抗Ｒ
12（２９）、Ｒ22（３０）、及び、バイアス抵抗Ｒ
33（３７）、Ｒ55（５２）と、ＮＰＮ型トランジスタＱ
82（３５）、Ｑ83（３６）、Ｑ85（５１）と、により構
成され、基準電圧Ｖｒｅｆを生成している。図４との違
いは、図４の外部電源Ｖｂｉａｓ（２８）を、ＰＮＰ型
トランジスタＱ81（３４）と、ＮＰＮ型トランジスタＱ
82（３５）、Ｑ83（３６）、Ｑ86（５１）と、バイアス
抵抗Ｒ33（３７）、Ｒ55（５２）と、基準電圧Ｖｒｅｆ
により生成している点であり、これにより、温度特性に
優れたベース電位ＶA4を得ることができる。
なる直流安定化電源回路の基準電圧回路図である。図６
において、基準電圧回路５０は、ＰＮＰ型トランジスタ
Ｑ12（２１）、Ｑ22（２２）、Ｑ81（３４）、Ｑ52（２
３）及びＮＰＮ型トランジスタＱ32（２４）、Ｑ42（２
５）に加え、ベース接地されるＮＰＮ型トランジスタＱ
62（２６）、Ｑ72（２７）、基準電圧分圧用抵抗Ｒ
12（２９）、Ｒ22（３０）、及び、バイアス抵抗Ｒ
33（３７）、Ｒ55（５２）と、ＮＰＮ型トランジスタＱ
82（３５）、Ｑ83（３６）、Ｑ85（５１）と、により構
成され、基準電圧Ｖｒｅｆを生成している。図４との違
いは、図４の外部電源Ｖｂｉａｓ（２８）を、ＰＮＰ型
トランジスタＱ81（３４）と、ＮＰＮ型トランジスタＱ
82（３５）、Ｑ83（３６）、Ｑ86（５１）と、バイアス
抵抗Ｒ33（３７）、Ｒ55（５２）と、基準電圧Ｖｒｅｆ
により生成している点であり、これにより、温度特性に
優れたベース電位ＶA4を得ることができる。
【００３２】ベース接地されるＮＰＮ型トランジスタＱ
62（２６）、Ｑ72（２７）のベース電位、バイアス抵抗
Ｒ33（３７）を流れるバイアス電流をｉ3とすると、Ｖ
A5は以下の式で与えられる。基準電圧起動時は、 ＶA5＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶBE（Ｑ83） 起動後は、 ＶA5＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶCEｓａｔ（Ｑ83） ここに、ＶBE（Ｑ82）はトランジスタＱ82のベース・エ
ミッタ間電圧であり、ＶBE（Ｑ83）はトランジスタＱ83
のベース・エミッタ間電圧であり、ＶCEｓａｔ（Ｑ83）
はトランジスタＱ83のコレクタ・エミッタ間飽和電圧、
である。
62（２６）、Ｑ72（２７）のベース電位、バイアス抵抗
Ｒ33（３７）を流れるバイアス電流をｉ3とすると、Ｖ
A5は以下の式で与えられる。基準電圧起動時は、 ＶA5＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶBE（Ｑ83） 起動後は、 ＶA5＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶCEｓａｔ（Ｑ83） ここに、ＶBE（Ｑ82）はトランジスタＱ82のベース・エ
ミッタ間電圧であり、ＶBE（Ｑ83）はトランジスタＱ83
のベース・エミッタ間電圧であり、ＶCEｓａｔ（Ｑ83）
はトランジスタＱ83のコレクタ・エミッタ間飽和電圧、
である。
【００３３】起動後は、トランジスタＱ86（５１）の動
作（飽和）により、ＶCEｓａｔ（Ｑ83）＝ＶCEｓａｔ
（Ｑ86）となるので、 ＶA5＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶCEｓａｔ（Ｑ83） トランジスタＱ86（５１）の動作の飽和により、Ｖ
CE（Ｑ83）＝ＶCEｓａｔ（Ｑ86）となり、トランジスタ
Ｑ86（５１）はＶA5に関係している。
作（飽和）により、ＶCEｓａｔ（Ｑ83）＝ＶCEｓａｔ
（Ｑ86）となるので、 ＶA5＝ｉ3×Ｒ33＋ＶBE（Ｑ82）＋ＶCEｓａｔ（Ｑ83） トランジスタＱ86（５１）の動作の飽和により、Ｖ
CE（Ｑ83）＝ＶCEｓａｔ（Ｑ86）となり、トランジスタ
Ｑ86（５１）はＶA5に関係している。
【００３４】図６のトランジスタの接地電位の供給方法
は、基準電圧起動時は基準電圧回路内のバイアス電流に
よる抵抗Ｒ33の電圧降下とトランジスタのベース・エミ
ッタ間電圧ＶBE（Ｑ82）とＶBE（Ｑ83）の和で与えら
れ、起動後は、基準電圧回路内のバイアス電流によるバ
イアス抵抗Ｒ33の電圧降下とトランジスタのベース・エ
ミッタ間電圧ＶBE（Ｑ82）との和で与えられることを特
徴とする基準電圧回路である。
は、基準電圧起動時は基準電圧回路内のバイアス電流に
よる抵抗Ｒ33の電圧降下とトランジスタのベース・エミ
ッタ間電圧ＶBE（Ｑ82）とＶBE（Ｑ83）の和で与えら
れ、起動後は、基準電圧回路内のバイアス電流によるバ
イアス抵抗Ｒ33の電圧降下とトランジスタのベース・エ
ミッタ間電圧ＶBE（Ｑ82）との和で与えられることを特
徴とする基準電圧回路である。
【００３５】
【発明の効果】以上のように、本発明の請求項１記載の
直流安定化電源回路は、入力端子と出力端子との間にエ
ミッタとコレクタとが接続される出力トランジスタと、
該出力トランジスタからの出力電圧を分圧する出力電圧
分圧用抵抗と、前記入力端子に接続されて基準電圧を生
成する基準電圧生成回路と、該基準電圧生成回路で生成
された基準電圧及び前記出力電圧分圧用抵抗で分圧され
た電圧が入力されると共に位相補償用容量を有する誤差
増幅器と、該誤差増幅器からの出力が入力されて前記出
力トランジスタをドライブするドライブ用トランジスタ
を備えた直流安定化電源において、前記基準電圧生成回
路は、前記入力端子にエミッタが接続されるカレントミ
ラー構成の２つのＰＮＰ型トランジスタと、該カレント
ミラー構成の２つのＰＮＰ型トランジスタのコレクタに
それぞれコレクタが接続されると共にいずれもベース接
地される２つのＮＰＮ型トランジスタと、該２つのＮＰ
Ｎ型トランジスタのエミッタにそれぞれコレクタが接続
され、一方のエミッタが抵抗を介して他方のエミッタに
接続され、そのエミッタの接続点が抵抗を介して接地さ
れ、両方のベースが共通接続されて基準電圧を出力する
２つのＮＰＮ型トランジスタとを備える構成である。こ
の構成によれば、低電圧動作で且つ、リップル除去率の
優れた直流安定化電源を実現できる。
直流安定化電源回路は、入力端子と出力端子との間にエ
ミッタとコレクタとが接続される出力トランジスタと、
該出力トランジスタからの出力電圧を分圧する出力電圧
分圧用抵抗と、前記入力端子に接続されて基準電圧を生
成する基準電圧生成回路と、該基準電圧生成回路で生成
された基準電圧及び前記出力電圧分圧用抵抗で分圧され
た電圧が入力されると共に位相補償用容量を有する誤差
増幅器と、該誤差増幅器からの出力が入力されて前記出
力トランジスタをドライブするドライブ用トランジスタ
を備えた直流安定化電源において、前記基準電圧生成回
路は、前記入力端子にエミッタが接続されるカレントミ
ラー構成の２つのＰＮＰ型トランジスタと、該カレント
ミラー構成の２つのＰＮＰ型トランジスタのコレクタに
それぞれコレクタが接続されると共にいずれもベース接
地される２つのＮＰＮ型トランジスタと、該２つのＮＰ
Ｎ型トランジスタのエミッタにそれぞれコレクタが接続
され、一方のエミッタが抵抗を介して他方のエミッタに
接続され、そのエミッタの接続点が抵抗を介して接地さ
れ、両方のベースが共通接続されて基準電圧を出力する
２つのＮＰＮ型トランジスタとを備える構成である。こ
の構成によれば、低電圧動作で且つ、リップル除去率の
優れた直流安定化電源を実現できる。
【００３６】また、本発明の請求項２記載の直流安定化
電源回路によれば、前記基準電圧生成回路のトランジス
タの接地電位の供給方法は、前記基準電圧回路内のバイ
アス電流によるバイアス抵抗の降下電圧とトランジスタ
のベース・エミッタ間電圧との和で与えられることを特
徴とするものであり、ＰＮＰ型トランジスタＱ81（３
４）と、ＮＰＮ型トランジスタＱ82（３５）、Ｑ83（３
６）と、バイアス抵抗Ｒ33（３７）、によりバイアス電
源Ｖｂｉａｓ生成しており、従って、外部バイアス電源
Ｖｂｉａｓを不要とする回路構成である。
電源回路によれば、前記基準電圧生成回路のトランジス
タの接地電位の供給方法は、前記基準電圧回路内のバイ
アス電流によるバイアス抵抗の降下電圧とトランジスタ
のベース・エミッタ間電圧との和で与えられることを特
徴とするものであり、ＰＮＰ型トランジスタＱ81（３
４）と、ＮＰＮ型トランジスタＱ82（３５）、Ｑ83（３
６）と、バイアス抵抗Ｒ33（３７）、によりバイアス電
源Ｖｂｉａｓ生成しており、従って、外部バイアス電源
Ｖｂｉａｓを不要とする回路構成である。
【００３７】また、本発明の請求項３記載の直流安定化
電源回路によれば、前記基準電圧生成回路のトランジス
タの接地電位の供給方法は、前記基準電圧起動時は基準
電圧回路内のバイアス電流によるバイアス抵抗の降下電
圧と２つのトランジスタのベース・エミッタ間電圧のそ
れぞれの和とで与えられ、前記基準電圧起動後は、前記
基準電圧回路内のバイアス電流によるバイアス抵抗の降
下電圧とトランジスタのベース・エミッタ間電圧で与え
られることを特徴とするものであり、温度特性に優れた
ベース電位ＶA4を得ることができる。
電源回路によれば、前記基準電圧生成回路のトランジス
タの接地電位の供給方法は、前記基準電圧起動時は基準
電圧回路内のバイアス電流によるバイアス抵抗の降下電
圧と２つのトランジスタのベース・エミッタ間電圧のそ
れぞれの和とで与えられ、前記基準電圧起動後は、前記
基準電圧回路内のバイアス電流によるバイアス抵抗の降
下電圧とトランジスタのベース・エミッタ間電圧で与え
られることを特徴とするものであり、温度特性に優れた
ベース電位ＶA4を得ることができる。
【００３８】さらに、本発明の請求項４記載の直流安定
化電源回路によれば、前記基準電圧生成回路のトランジ
スタの接地電位の供給方法は、基準電圧値と前記基準電
圧回路内のバイアス電流によるバイアス抵抗の降下電圧
との和で与えられることを特徴とするものであり、外部
バイアス回路を不要とし、且つ、温度特性に優れた直流
安定化電源回路を得ることができる。
化電源回路によれば、前記基準電圧生成回路のトランジ
スタの接地電位の供給方法は、基準電圧値と前記基準電
圧回路内のバイアス電流によるバイアス抵抗の降下電圧
との和で与えられることを特徴とするものであり、外部
バイアス回路を不要とし、且つ、温度特性に優れた直流
安定化電源回路を得ることができる。
【図１】本発明の第１の一実施の形態よりなる直流安定
化電源回路であり、（ａ）はＰＮＰ型出力トランジスタ
と制御用ＩＣで構成された低損失型直流安定化電源回路
の等価回路のブロック図であり、（ｂ）は直流安定化電
源回路の基準電圧回路図である。
化電源回路であり、（ａ）はＰＮＰ型出力トランジスタ
と制御用ＩＣで構成された低損失型直流安定化電源回路
の等価回路のブロック図であり、（ｂ）は直流安定化電
源回路の基準電圧回路図である。
【図２】本発明の第１の一実施の形態よりなる直流安定
化電源回路の基準電圧回路２０の入力電圧Ｖｉｎ（Ｖ）
と基準電圧Ｖｒｅｆ（Ｖ）の関係を示す図である。
化電源回路の基準電圧回路２０の入力電圧Ｖｉｎ（Ｖ）
と基準電圧Ｖｒｅｆ（Ｖ）の関係を示す図である。
【図３】本発明の第１の一実施の形態よりなる直流安定
化電源回路のリップル除去率と入力電圧リップル周波数
との関係を示す図である。
化電源回路のリップル除去率と入力電圧リップル周波数
との関係を示す図である。
【図４】本発明の第２の一実施の形態よりなる直流安定
化電源回路の基準電圧回路図である。
化電源回路の基準電圧回路図である。
【図５】本発明の第３の一実施の形態よりなる直流安定
化電源回路の基準電圧回路図である。
化電源回路の基準電圧回路図である。
【図６】本発明の第４の一実施の形態よりなる直流安定
化電源回路の基準電圧回路図である。
化電源回路の基準電圧回路図である。
【図７】従来例の直流安定化電源回路の等価回路のブロ
ック図である。
ック図である。
【図８】従来例の基準電圧回路７０の詳細を示す図であ
る。
る。
【図９】従来例の直流安定化電源回路６０におけるリッ
プル除去率ＲＲ（ｄＢ）と入力リップル周波数ｆ（Ｈ
ｚ）の関係を示す図である。
プル除去率ＲＲ（ｄＢ）と入力リップル周波数ｆ（Ｈ
ｚ）の関係を示す図である。
１０ 直流安定化電源回路
１１ 誤差増幅器Ａ
１３ 出力トランジスタドライブ用トランジスタＱ2
１４〜１５ 出力電圧分圧用抵抗Ｒ1、Ｒ2
１６ 位相補償用容量Ｃ1
２０ 基準電圧回路
２８ 外部電源Ｖｂｉａｓ
２９〜３０ 基準電圧分圧用抵抗Ｒ12、Ｒ22
３３ 基準電圧回路
４０ 基準電圧回路
４２ 負荷抵抗Ｒ44
５０ 基準電圧回路
１２ ＰＮＰ型出力トランジスタＱ1
２１〜２３ ＰＮＰ型トランジスタＱ12、Ｑ22、Ｑ52
３４ ＰＮＰ型トランジスタＱ81
３８ ＰＮＰ型トランジスタＱ85
２６〜２７ ベース接地されるＮＰＮ型トランジスタＱ
62、Ｑ72 ２４〜２５ ＮＰＮ型トランジスタＱ32、Ｑ42 ３５〜３６ ＮＰＮ型トランジスタＱ82、Ｑ83 ４１ ＮＰＮ型トランジスタＱ84 ５１ ＮＰＮ型トランジスタＱ85 Ｖｒｅｆ 基準電圧 Ｖｉｎ 入力電圧 ｉ3 バイアス電流
62、Ｑ72 ２４〜２５ ＮＰＮ型トランジスタＱ32、Ｑ42 ３５〜３６ ＮＰＮ型トランジスタＱ82、Ｑ83 ４１ ＮＰＮ型トランジスタＱ84 ５１ ＮＰＮ型トランジスタＱ85 Ｖｒｅｆ 基準電圧 Ｖｉｎ 入力電圧 ｉ3 バイアス電流
フロントページの続き
(56)参考文献 特開 平２−227710（ＪＰ，Ａ)
特開 平７−146727（ＪＰ，Ａ)
特開 平７−104874（ＪＰ，Ａ)
特開 平９−18251（ＪＰ，Ａ)
特開 平８−265157（ＪＰ，Ａ)
特開 昭61−120218（ＪＰ，Ａ)
特開 昭60−91425（ＪＰ，Ａ)
特開 平５−304424（ＪＰ，Ａ)
実開 昭59−63714（ＪＰ，Ｕ)
実開 昭59−67017（ＪＰ，Ｕ)
特公 昭61−13249（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/00 - 1/70
G05F 3/00 - 3/30
H03F 1/42 - 1/56
H03F 3/20 - 3/52
Claims (4)
- 【請求項１】 入力端子と出力端子との間にエミッタと
コレクタとが接続される出力トランジスタと、該出力ト
ランジスタからの出力電圧を分圧する出力電圧分圧用抵
抗と、前記入力端子に接続されて基準電圧を生成する基
準電圧生成回路と、該基準電圧生成回路で生成された基
準電圧及び前記出力電圧分圧用抵抗で分圧された電圧が
入力されると共に位相補償用容量を有する誤差増幅器
と、該誤差増幅器からの出力が入力されて前記出力トラ
ンジスタをドライブするドライブ用トランジスタを備え
た直流安定化電源回路において、 前記基準電圧生成回路は、 前記入力端子にエミッタが接続されるカレントミラー構
成の２つのＰＮＰ型トランジスタと、 該カレントミラー構成の２つのＰＮＰ型トランジスタの
コレクタにそれぞれコレクタが接続されると共にいずれ
も ベース接地される２つのＮＰＮ型トランジスタと、 該２つのＮＰＮ型トランジスタのエミッタにそれぞれコ
レクタが接続され、一方のエミッタが抵抗を介して他方
のエミッタに接続され、そのエミッタの接続点が抵抗を
介して接地され、両方のベースが共通接続されて基準電
圧を出力する２つのＮＰＮ型トランジスタとを備える こ
とを特徴とする直流安定化電源回路。 - 【請求項２】 請求項１記載の直流安定化電源回路にお
いて、前記基準電圧生成回路のべース接地される２つの
ＮＰＮトランジスタの接地電位の供給方法は、前記基準
電圧回路内のバイアス電流によるバイアス抵抗の降下電
圧とトランジスタのベース・エミッタ間電圧との和で与
えられることを特徴とする直流安定化電源回路。 - 【請求項３】 請求項２記載の直流安定化電源回路にお
いて、前記基準電圧生成回路のべース接地される２つの
ＮＰＮトランジスタの接地電位の供給方法は、前記基準
電圧起動時は基準電圧回路内のバイアス電流によるバイ
アス抵抗の降下電圧と２つのトランジスタのベース・エ
ミッタ間電圧のそれぞれの和とで与えられ、前記基準電
圧起動後は、前記基準電圧回路内のバイアス電流による
バイアス抵抗の降下電圧とトランジスタのベース・エミ
ッタ間電圧で与えられることを特徴とする直流安定化電
源回路。 - 【請求項４】 請求項１記載の直流安定化電源回路にお
いて、前記基準電圧生成回路のべース接地される２つの
ＮＰＮトランジスタの接地電位の供給方法は、基準電圧
値と前記基準電圧回路内のバイアス電流によるバイアス
抵抗の降下電圧との和で与えられることを特徴とする直
流安定化電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29809097A JP3380845B2 (ja) | 1997-10-30 | 1997-10-30 | 直流安定化電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29809097A JP3380845B2 (ja) | 1997-10-30 | 1997-10-30 | 直流安定化電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134043A JPH11134043A (ja) | 1999-05-21 |
| JP3380845B2 true JP3380845B2 (ja) | 2003-02-24 |
Family
ID=17855042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29809097A Expired - Fee Related JP3380845B2 (ja) | 1997-10-30 | 1997-10-30 | 直流安定化電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4634898B2 (ja) * | 2005-09-14 | 2011-02-16 | 新日本無線株式会社 | 定電圧回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430454A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Reference voltage source circuit |
| JPS5963714U (ja) * | 1982-10-15 | 1984-04-26 | 三洋電機株式会社 | 定電流回路 |
| JPS5967017U (ja) * | 1982-10-25 | 1984-05-07 | ソニー株式会社 | バイアス回路 |
| JPS6091425A (ja) * | 1983-10-25 | 1985-05-22 | Sharp Corp | 定電圧電源回路 |
| JPH069020B2 (ja) * | 1984-11-16 | 1994-02-02 | 松下電器産業株式会社 | 基準電圧発生回路 |
| JPH02227710A (ja) * | 1989-02-28 | 1990-09-10 | Fuji Electric Co Ltd | 基準電圧発生回路 |
| JP2522468B2 (ja) * | 1992-02-26 | 1996-08-07 | 日本電気株式会社 | 基準電圧発生回路 |
| JPH07104874A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 基準電圧発生回路 |
| JPH07146727A (ja) * | 1993-11-24 | 1995-06-06 | Nec Corp | 低電圧基準電圧発生回路 |
| JPH07148727A (ja) * | 1993-11-26 | 1995-06-13 | Osaka Gas Co Ltd | 短繊維包装体およびその製造方法 |
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