JP3373169B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に半導体記憶装置のレイアウトに関する。

【０００２】

【従来の技術】図６は、従来の４Ｍビットダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）のチ
ップ全体のレイアウトを示す図である。

【０００３】図６において、半導体基板１上に２つの２
Ｍビットメモリアレイブロック２Ａ，２Ｂが形成されて
いる。メモリアレイブロック２Ａ，２Ｂの各々は、８個
の２５６Ｋビットサブアレイ３を含む。メモリアレイブ
ロック２Ａ，２Ｂ間には列デコーダ４が配置されメモリ
ブロック２Ａ，２Ｂの側部にはそれぞれ行デコーダ５
Ａ，５Ｂが配置されている。半導体基板１の周縁部には
電源線Ｖｃｃ，Ｖｓｓが配置されている。

【０００４】図７に、図６の領域Ａの詳細な構成が示さ
れる。サブアレイ３は、複数のビット線ＢＬ，／ＢＬ、
複数のビット線に交差する複数のワード線ＷＬ、および
複数のビット線ＢＬ，／ＢＬと複数のワード線ＷＬとの
交点に設けられた複数のメモリセルＭＣを含む。複数の
ビット線は、複数のビット線対ＢＬ，／ＢＬを構成す
る。

【０００５】複数のビット線対ＢＬ，／ＢＬに対応して
複数のセンスアンプ６が設けられる。各センスアンプ６
は対応するビット線対ＢＬ，／ＢＬに接続される。複数
のセンスアンプ６はビット線ＢＬ，／ＢＬと垂直な方向
に配列され、センスアンプ列（センスアンプ群）を構成
する。

【０００６】複数のセンスアンプ６は、ビット線ＢＬ，
／ＢＬに垂直に延びるセンスアンプドライブ線ＳＰ，Ｓ
Ｎに接続される。センスアンプドライブ線ＳＰは、Ｐチ
ャネルＭＯＳトランジスタからなるドライブトランジス
タ７を介して、ビット線ＢＬ，／ＢＬに平行に延びる電
源線Ｖｃｃに接続される。センスアンプドライブ線ＳＮ
は、ＮチャネルＭＯＳトランジスタからなるドライブト
ランジスタ８を介して、ビット線ＢＬ，／ＢＬに平行に
延びる電源線Ｖｓｓに接続される。

【０００７】ドライブトランジスタ７のゲートは、セン
スアンプ活性化信号を受ける信号線／Ｓ０に接続され、
ドライブトランジスタ８のゲートは、センスアンプ活性
化信号を受ける信号線Ｓ０に接続される。

【０００８】図８に、センスアンプの詳細な構成が示さ
れる。センスアンプ６は、ＮチャネルＭＯＳトランジス
タ６１，６２およびＰチャネルＭＯＳトランジスタ６
３，６４を含む。

【０００９】トランジスタ６１のドレインはビット線Ｂ
Ｌに接続され、トランジスタ６２のドレインはビット線
／ＢＬに接続される。トランジスタ６１，６２のソース
はともにノードｎ１に接続される。トランジスタ６１の
ゲートはビット線／ＢＬに接続され、トランジスタ６２
のゲートはビット線ＢＬに接続される。トランジスタ６
３のドレインはビット線ＢＬに接続され、トランジスタ
６４のドレインはビット線／ＢＬに接続される。トラン
ジスタ６３，６４のソースはともにノードｎ２に接続さ
れる。トランジスタ６３のゲートはビット線／ＢＬに接
続され、トランジスタ６４のゲートはビット線ＢＬに接
続される。ノードｎ１はセンスアンプドライブ線ＳＮに
接続され、ノードｎ２はセンスアンプドライブ線ＳＰに
接続される。

【００１０】センスアンプドライブ線ＳＮの電位がロー
レベルに引下げられると、ビット線ＢＬ，／ＢＬの電位
のうち低い方の電位がローレベルに引下げられる。ま
た、センスアンプドライブ線ＳＰの電位がハイレベルに
引上げられると、ビット線ＢＬ，／ＢＬの電位のうち高
い方の電位がハイレベルに引上げられる。このようにし
て、ビット線対ＢＬ，／ＢＬ上の電位差が増幅される。

【００１１】 次に，図６および図７に示されるＤＲＡ
Ｍの動作を説明する。行デコーダ５Ａ，５Ｂが複数のワ
ード線ＷＬのいずれかを選択し、そのワード線ＷＬの電
位をハイレベルに立上げる。それにより、その選択され
たワード線ＷＬに接続される複数のメモリセルＭＣ内の
トランスファゲートがオンし、それらのメモリセルＭＣ
からそれぞれ対応するビット線ＢＬまたは／ＢＬにデー
タが読み出される。その結果、それらのビット線ＢＬま
たは／ＢＬに電荷が流れ出し、そのビット線ＢＬまたは
／ＢＬの電位が変化する。それにより、各ビット線対Ｂ
Ｌ，／ＢＬ上に電位差が生じる。

【００１２】信号線Ｓ０に与えられるセンスアンプ活性
化信号がハイレベルになると、ドライブトランジスタ８
がオンする。それにより、電源線Ｖｓｓ上のローレベル
の電源電位がセンスアンプドライブ線ＳＮに供給され
る。その結果、各センスアンプ６によりビット線ＢＬ，
／ＢＬの電位のうち低い方の電位がローレベルに引下げ
られる。

【００１３】次に、信号線／Ｓ０に与えられるセンスア
ンプ活性化信号がローレベルに立下がると、ドライブト
ランジスタ７がオンする。それにより、センスアンプド
ライブ線ＳＰに電源線Ｖｃｃ上のハイレベルの電源電位
が供給される。その結果、各センスアンプ６によりビッ
ト線ＢＬ，／ＢＬの電位のうち高い方の電位がハイレベ
ルに引上げられる。このようにして、各センスアンプ６
のセンス動作が行なわれる。

【００１４】

【発明が解決しようとする課題】ＤＲＡＭの高集積化お
よび大容量化が進むと、各センスアンプドライブ線Ｓ
Ｐ，ＳＮに接続されるセンスアンプ６の数が多くなり、
かつ各センスアンプドライブ線ＳＰ，ＳＮの長さが長く
なってくる。

【００１５】その結果、ドライブトランジスタ７，８か
ら遠い位置にあるセンスアンプ６ではセンス時間が長く
なる。また、ドライブトランジスタ７，８から遠い位置
では、センスアンプドライブ線ＳＰ，ＳＮの電位の引上
げおよび引下げが不十分になる。それにより、ドライブ
トランジスタ７，８から遠い位置にあるセンスアンプ６
では、ビット線対ＢＬ，／ＢＬ上の電位差を十分に増幅
することができない。結果として誤動作が生じる可能性
がある。

【００１６】この発明の目的はセンスアンプの位置に依
存するセンス時間のばらつきがなく、すべてのセンスア
ンプが十分にかつ同程度に駆動される半導体記憶装置を
提供することである。

【００１７】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、第１の方向に沿って延在する複数の列および
この第１の方向と垂直な第２の方向に沿って延在する複
数の行のマトリックス状に配列される複数のメモリセル
と、これらの複数のメモリセルの列に対応して配置さ
れ、対応した列毎のメモリセルが接続されるビット線
と、複数のメモリセルの行に対応して配置され、対応し
た行毎のメモリセルが接続されるワード線と、前記ワー
ド線の各々に対応して設けられ、前記ワード線より低い
抵抗を有するワード線シャント線とを備えた複数のサブ
アレイを前記第１の方向に沿って配置することによって
メモリアレイを構成する。サブアレイの各々は、ワード
線に対してワード線シャント線を接続した接続点毎によ
って、第２の方向に沿って複数のメモリセル領域に分割
される。 請求項１に係る半導体記憶装置は、さらに、第２の方向
に沿って配列されかつ対応するメモリセルのデータの検
知および増幅を行う複数のセンスアンプを有する。これ
らの複数のセンスアンプは、メモリセル領域単位でグル
ープ化され、かつ各グループのセンスアンプはセンスア
ンプ駆動線を共有し、かつ各グループのセンスアンプ駆
動線はグループ間で分離される。複数のサブアレイのう
ち、少なくとも１つの側部には、第２の方向に沿って延
在する電源線の配線部が設けられ、センスアンプグルー
プ各々は、対応したセンスアンプ駆動回路を備え、セン
スアンプ駆動回路各々は、対応のセンスアンプグループ
のセンスアンプ駆動線と第２の方向に沿って延在する電
源線の配線部との間に接続される。

【００１８】請求項１に係る半導体記憶装置はさらに、
複数のサブアレイに対応して設けられ、各々が、対応の
サブアレイ内のメモリセル列に対応して第２の方向に沿
って配列されかつ各々が対応の列上のメモリセルのデー
タの検知および増幅を行なう複数のセンスアンプを含む
複数のセンスアンプ群を備える。各センスアンプ群の複
数のセンスアンプは、メモリセル領域単位でグループ化
されかつ各グループのセンスアンプはセンスアンプ駆動
線を共有する。センスアンプ駆動線はグループ間で分離
される。

【００１９】この請求項１に係る半導体記憶装置はさら
に、センスアンプ群それぞれに対応しかつ対応のセンス
アンプ群が対応するサブアレイの側部に第２の方向に沿
って配置される複数の第１の配線部およびメモリアレイ
を縦断して第１の方向に沿って延在して配置されかつ第
１の配線部との交差部において第１の配線部と接続され
る第２の配線部とを含み、所定の電源電位を受けて伝達
する電源線と、複数のサブアレイに対応して設けられ、
各々が電源線上の電源電位を受けて対応のセンスアンプ
群を駆動する複数の駆動手段とを備える。これら複数の
駆動手段の各々は、対応のセンスアンプ群内のセンスア
ンプのグループ各々に対応して設けられる複数の駆動回
路を含む。これら複数の駆動回路の各々は、対応のセン
スアンプのグループのセンスアンプ駆動線と対応の第１
の配線部との間に接続される複数の駆動トランジスタを
含む。

【００２０】

【００２１】請求項２に係る半導体記憶装置は、請求項
１の各センスアンプ駆動回路が、複数のトランジスタで
構成される。

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】請求項３に係る半導体記憶装置は、メモリ
アレイが、前記第１の方向に沿って複数個配列され、さ
らに、これらの複数のメモリアレイの隣接する２つのメ
モリアレイ間に設けられ、複数のメモリアレイを駆動す
るためのロジック周辺回路手段を備える。電源線は、複
数のメモリアレイおよびロジック周辺回路手段を縦断す
るように第１の方向に沿って延在して配置される追加の
配線部を含む。

【００２７】請求項４に係る半導体記憶装置は、請求項
３の追加の配線部が、第２の方向に沿って延在する電源
線の配線部との交差部において接続される。

【００２８】

【００２９】第２の配線部を配設して、第１の配線部と
接続することにより、センスアンプ駆動用の電源線とな
る第１の配線部を強化して、センスアンプ電源線の電圧
分布を低減して、センスアンプ群を正確に同じ条件下で
動作させることができる。

【００３０】また、第１の配線部と対応のセンスアンプ
群との距離は短く、一定の電圧をセンスアンプに供給で
きる。

【００３１】

【発明の実施の形態】以下、この発明の実施例を図面を
参照しながら詳細に説明する。

【００３２】（１） 第１の実施例 図１は、この発明の第１の実施例による１６ＭビットＤ
ＲＡＭのチップ全体のレイアウトを示す図である。

【００３３】図１において、半導体基板１上に４つの４
Ｍビットメモリアレイブロック２ａ，２ｂ，２ｃ，２ｄ
が形成されている。メモリアレイブロック２ａ，２ｂ，
２ｃ，２ｄの各々は、１６個の２５６Ｋビットサブアレ
イ３を含む。サブアレイ３は、ビット線と平行な方向
（第１の方向）に沿って配列される。

【００３４】メモリアレイブロック２ａ，２ｂ間の領
域、メモリアレイブロック２ｃ，２ｄ間の領域、メモリ
アレイブロック２ａ，２ｃ間の領域およびメモリアレイ
ブロック２ｂ，２ｄ間の領域には、半導体基板１上のメ
モリアレイブロック２ａ，２ｂ，２ｃ，２ｄおよびその
他の回路を駆動および制御するロジック周辺回路が配置
されている。図１には、ロジック周辺回路に含まれる列
デコーダ４ａ，４ｂ，４ｃ，４ｄおよび行デコーダ５
Ａ，５Ｂが示されている。

【００３５】列デコーダ４ａ，４ｂはメモリアレイブロ
ック２ａ，２ｂ間に配置され、列デコーダ４ｃ，４ｄは
メモリアレイブロック２ｃ，２ｄ間に配置されている。
行デコーダ５Ａはメモリアレイブロック２ａ，２ｃ間に
配置され、行デコーダ５Ｂはメモリアレイブロック２
ｂ，２ｄ間に配置されている。

【００３６】半導体基板１の周縁部には、ハイレベルに
対応する電源電位を受ける電源線Ｖｃｃおよびローレベ
ルに対応する電源電位を受ける電源線Ｖｓｓが配置され
ている。また、メモリアレイブロック２ａ，２ｂ，２
ｃ，２ｄをそれぞれ縦断するように、複数の電源線Ｖｃ
ｃ２，Ｖｓｓ２が配置されている。それらの電源線Ｖｃ
ｃ２，Ｖｓｓ２の一端は、電源線Ｖｃｃ，Ｖｓｓにそれ
ぞれ接続されている。電源線Ｖｃｃ２，Ｖｓｓ２の他端
は、列デコーダ４ａ，４ｂ，４ｃ，４ｄを含むロジック
周辺回路を横切る電源線Ｖｃｃ１，Ｖｓｓ１に接続され
ている。

【００３７】このようにして、半導体基板１の一方の短
辺の電源線Ｖｃｃから他方の短辺の電源線Ｖｃｃまで連
続的に延びる複数の電源線が配置されている。同様に、
半導体基板１の短辺の電源線Ｖｓｓから他方の短辺の電
源線Ｖｓｓまで連続的に延びる複数の電源線が配置され
ている。

【００３８】たとえば、電源線Ｖｃｃ，Ｖｃｃ１および
電源線Ｖｓｓ，Ｖｓｓ１は第１アルミニウム層により形
成され、電源線Ｖｃｃ２およびＶｓｓ２は第２アルミニ
ウム層により形成される。

【００３９】図２に、図１の領域Ｂの詳細な構成が示さ
れる。図２において、サブアレイ３は、複数のビット線
ＢＬ，／ＢＬ、複数のビット線に交差する複数のワード
線ＷＬ、および複数のビット線ＢＬ，／ＢＬと複数のワ
ード線ＷＬとの交点に設けられた複数のダイナミック型
メモリセルＭＣを含む。複数のビット線が複数のビット
線対ＢＬ，／ＢＬを構成する。

【００４０】サブアレイ３には、ビット線ＢＬ，／ＢＬ
に平行に延びる複数のシャント領域Ｓが設けられてい
る。サブアレイ３は、これらのシャント領域Ｓにより複
数のメモリセル領域ＭＡに分割されている。

【００４１】複数のビット線対ＢＬ，／ＢＬに対応して
複数のセンスアンプ６が設けられている。各センスアン
プ６は対応するビット線対ＢＬ，／ＢＬの一方の端部に
接続される。複数のセンスアンプ６はビット線対ＢＬ，
／ＢＬと垂直な方向（第２の方向）に沿って配列され、
センスアンプ列（センスアンプ群）６０を構成する。

【００４２】ビット線対ＢＬ，／ＢＬに垂直な方向に沿
って電源線Ｖｃｃ１，Ｖｓｓ１が配置されている。電源
線Ｖｃｃ１，Ｖｓｓ１は、電源線Ｖｃｃ，Ｖｓｓにそれ
ぞれ接続される。

【００４３】シャント領域Ｓを利用して、ビット線Ｂ
Ｌ，／ＢＬと平行に複数の電源線Ｖｃｃ２および複数の
電源線Ｖｓｓ２が交互に配置されている。これらの電源
線Ｖｃｃ２，Ｖｓｓ２は、ビット線ＢＬ，／ＢＬと垂直
に配置されている電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ
交点で接続されている。

【００４４】隣接する２つのセンスアンプ６は、ビット
線対ＢＬ，／ＢＬと垂直な方向に沿って配置される１対
のセンスアンプドライブ線ＳＰ，ＳＮにより互いに接続
される。各１対のセンスアンプドライブ線ＳＰ，ＳＮ
は、ＰチャネルＭＯＳトランジスタからなるドライブト
ランジスタ７およびＮチャネルＭＯＳトランジスタから
なるドライブトランジスタ８を介してそれぞれ電源線Ｖ
ｃｃ１，Ｖｓｓ１に接続される。

【００４５】各ドライブトランジスタ７のゲートはセン
スアンプ活性化信号を受ける信号線／Ｓ０に接続され、
各ドライブトランジスタ８のゲートはセンスアンプ活性
化信号を受ける信号線Ｓ０に接続される。これらの信号
線Ｓ０，／Ｓ０は電源線Ｖｃｃ１，Ｖｓｓ１と同様に、
ビット線対ＢＬ，／ＢＬと垂直な方向に沿って配置され
る。

【００４６】図３に、サブアレイ３のシャント領域Ｓお
よびその周辺の領域の部分断面図が示される。

【００４７】図３において、半導体基板１の所定の領域
にＬＯＣＯＳ（Local Oxidizationof Silicon）膜が形
成されている。半導体基板１上に、ポリシリコン層によ
りワード線ＷＬが形成される。また、ワード線ＷＬと垂
直に交差するようにビット線ＢＬ，／ＢＬが配置され
る。ワード線ＷＬと平行に、第１アルミニウム層により
シャント配線ＷＬＳが形成される。シャント配線ＷＬＳ
は、所定の箇所でワード線ＷＬに接続される。

【００４８】上記のように、メモリの大容量化に伴いワ
ード線ＷＬは高い抵抗を有するポリシリコン層により形
成される。そのため、ワード線ＷＬの長さが長くなる
と、その抵抗値がかなり大きくなる。ワード線ＷＬの抵
抗値を減少させるために、第１アルミニウム層により形
成されるシャント配線ＷＬＳが用いられる。

【００４９】シャント配線ＷＬＳとワード線ＷＬとの接
続のための領域をシャント領域Ｓと呼ぶ。このシャント
領域Ｓを除く領域をメモリセル領域ＭＡと呼ぶ。

【００５０】シャント配線ＷＬＳの上部には、ビット線
ＢＬ，／ＢＬと平行に、第２アルミニウム層により形成
される複数のコラム選択線ＣＳＬが配置されている。こ
のコラム選択線ＣＳＬは、列デコーダ（図１参照）によ
り複数のビット線対ＢＬ，／ＢＬのうちいずれかを選択
するために、メモリアレイブロック内の複数のサブアレ
イ３を縦断するように配置されている。

【００５１】また、シャント領域Ｓの上部には、第２ア
ルミニウム層により電源線Ｖｃｃ２（またはＶｓｓ２）
が形成される。この電源線Ｖｃｃ２は、たとえばコンタ
クトホールを利用して電源線Ｖｃｃ１（図２参照）に接
続される。

【００５２】この実施例では、図２に示されるように、
センスアンプ列６０と平行に電源線Ｖｃｃ１，Ｖｓｓ１
が延びているので、電源線Ｖｃｃ１，Ｖｓｓ１から各セ
ンスアンプまでの距離が短くかつ等しくなる。また、１
組のドライブトランジスタ７，８および１組のセンスア
ンプドライブ線ＳＰ，ＳＮに２つのセンスアンプ６のみ
が接続されている。

【００５３】したがって、センスアンプ６の位置に依存
するセンス時間のばらつきがなくなり、かつドライブト
ランジスタ７，８によるセンスアンプドライブ線ＳＰ，
ＳＮの電位の引上げおよび引下げも十分に行なうことが
できる。その結果、正常なセンス動作が確保される。

【００５４】また、シャント領域Ｓを利用して電源線Ｖ
ｃｃ２，Ｖｓｓ２が配置されている。そのため、ビット
線ＢＬ，／ＢＬと平行に電源線Ｖｃｃ２，Ｖｓｓ２を設
けるために、追加の領域が不要となる。電源線Ｖｃｃ
２，Ｖｓｓ２の幅を広くすることも可能である。この電
源線Ｖｃｃ２，Ｖｓｓ２により、ビット線ＢＬ，／ＢＬ
と垂直な方向に配置されている電源線Ｖｃｃ１，Ｖｓｓ
１の電位を強化することができる。

【００５５】上記実施例では、各シャント領域Ｓに電源
線Ｖｃｃ２および電源線Ｖｓｓ２が交互に配置されてい
るが、電源線Ｖｃｃ２，Ｖｓｓ２の配置場所はシャント
領域Ｓに限られない。たとえば、メモリセル領域ＭＡ上
に配置してもよい。

【００５６】また、すべてのシャント領域Ｓに電源線Ｖ
ｃｃ２または電源線Ｖｓｓ２を配置する必要はなく、複
数のシャント領域Ｓのうちいずれかに電源線Ｖｃｃ２ま
たはＶｓｓ２を配置してもよい。

【００５７】さらに、電源線Ｖｃｃ２および電源線Ｖｓ
ｓ２を交互に配置する必要はなく、電源線Ｖｃｃ２およ
び電源線Ｖｓｓ２を任意の方法で組合わせてもよい。

【００５８】上記実施例では、１対のセンスアンプドラ
イブ線ＳＰ，ＳＮに２つのセンスアンプ６が接続されて
いるが、１対のセンスアンプドライブ線ＳＰ，ＳＮに接
続されるセンスアンプ６の数は２に限らない。１対のセ
ンスアンプドライブ線ＳＰ，ＳＮに３つのセンスアンプ
６、４つのセンスアンプ６等のように、任意の数のセン
スアンプ６を接続してもよい。

【００５９】また、１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮに１つのメモリセル領域ＭＡに対応するすべて
のセンスアンプ６を接続してもよい。さらに、１対のセ
ンスアンプドライブ線ＳＰ，ＳＮに１つのサブアレイ３
に対応するすべてのセンスアンプ６を接続してもよい。

【００６０】上記実施例では、１対のセンスアンプドラ
イブ線ＳＰ，ＳＮに１対のドライブトランジスタ７，８
が接続されているが、１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮに接続されるドライブトランジスタの数はこれ
に限られない。１対のセンスアンプドライブ線ＳＰ，Ｓ
Ｎに複数対のドライブトランジスタ７，８を接続しても
よい。また、１対のセンスアンプドライブ線ＳＰ，ＳＮ
が１つのメモリセル領域ＭＡに対応するすべてのセンス
アンプ６に接続される場合には、１つのメモリセル領域
ＭＡごとに１対のドライブトランジスタ７，８を設けて
もよい。

【００６１】上記実施例では、２つのセンスアンプごと
に１対のドライブトランジスタ７，８が設けられている
が、１つのセンスアンプ６に１対のドライブトランジス
タ７，８を直接接続してもよい。この場合、センスアン
プドライブ線ＳＰ，ＳＮは不要となる。

【００６２】（２） 第２の実施例 図４は、この発明の第２の実施例による１６ＭビットＤ
ＲＡＭの一部分の詳細な構成を示す図である。この実施
例のＤＲＡＭのチップ全体のレイアウトは、図１に示さ
れるレイアウトと同様である。

【００６３】図４において、サブアレイ３１，３２の構
成は、図２に示されるサブアレイ３の構成と同様であ
る。図４においては、ワード線ＷＬおよびメモリセルＭ
Ｃの図示が省略されている。

【００６４】サブアレイ３１，３２に共通に電源線Ｖｃ
ｃ１，Ｖｓｓ１が設けられる。電源線Ｖｃｃ１，Ｖｓｓ
１は、サブアレイ３１の側部に、ビット線ＢＬ，／ＢＬ
と垂直な方向に沿って配置される。電源線Ｖｃｃ１，Ｖ
ｓｓ１は、それぞれ電源線Ｖｃｃ，Ｖｓｓに接続され
る。

【００６５】サブアレイ３１の一方の側部に、ビット線
ＢＬ，／ＢＬと垂直な方向に沿って複数のセンスアンプ
６を含むセンスアンプ列（センスアンプ群）６１が配置
される。また、サブアレイ３２の一方の側部に、ビット
線ＢＬ，／ＢＬと垂直な方向に沿って複数のメモリセル
６からなるセンスアンプ列（センスアンプ群）６２が配
置される。

【００６６】センスアンプ列６１，６２において、１つ
のメモリセル領域ＭＡに対応するすべてのセンスアンプ
６が１対のセンスアンプドライブ線ＳＰ，ＳＮにより接
続される。各メモリセル領域ＭＡに対応して１対のドラ
イブトランジスタ７，８が設けられる。各１対のセンス
アンプドライブ線ＳＰ，ＳＮはビット線ＢＬ，／ＢＬと
平行な方向に延長され、対応する１対のドライブトラン
ジスタ７，８を介して電源線Ｖｃｃ１，Ｖｓｓ１に接続
される。

【００６７】サブアレイ３１に対応するドライブトラン
ジスタ７，８のゲートは、それぞれセンスアンプ活性化
信号を受ける信号線／Ｓ０１，Ｓ０１に接続される。サ
ブアレイ３２に対応するドライブトランジスタ７，８の
ゲートは、それぞれセンスアンプ活性化信号を受ける信
号線／Ｓ０２，Ｓ０２に接続される。これらの信号線Ｓ
０１，／Ｓ０１，Ｓ０２，／Ｓ０２は、電源線Ｖｃｃ
１，Ｖｓｓ１と同様に、ビット線対ＢＬ，／ＢＬと垂直
な方向に沿って配置される。

【００６８】図４には示されていないが、図２の実施例
と同様に、シャント領域Ｓに、ビット線対ＢＬ，／ＢＬ
と平行な電源線Ｖｃｃ２，Ｖｓｓ２を配置してもよい。

【００６９】上記実施例では、複数のセンスアンプ６と
平行に電源線Ｖｃｃ１，Ｖｓｓ１が延びているので、電
源線Ｖｃｃ１，Ｖｓｓ１から各センスアンプ６までの距
離が短くかつ等しくなる。また、１対のセンスアンプド
ライブ線ＳＰ，ＳＮに１つのメモリセル領域ＭＡに対応
するセンスアンプ６のみが接続されるので、１対のドラ
イブトランジスタ７，８に接続されるセンスアンプ６の
数が減少する。

【００７０】したがって、センスアンプ６の位置に依存
するセンス時間のばらつきがなくなり、ドライブトラン
ジスタ７，８によるセンスアンプドライブ線ＳＰ，ＳＮ
の電位の引上げおよび引下げも十分に行なうことができ
る。その結果、正常なセンス動作が確保される。

【００７１】上記実施例では、１対のセンスアンプドラ
イブ線ＳＰ，ＳＮに、１つのメモリセル領域ＭＡに対応
する複数のセンスアンプ６が接続されているが、１対の
センスアンプドライブ線ＳＰ，ＳＮに接続されるセンス
アンプ６の数はこれに限定されない。たとえば、１対の
センスアンプドライブ線ＳＰ，ＳＮに２つのセンスアン
プ６、３つのセンスアンプ６等のように任意の数のセン
スアンプ６を接続してもよい。この場合、センスアンプ
ドライブ線ＳＰ，ＳＮの数の増加に対応して、ドライブ
トランジスタ７，８の数も増加させる必要がある。

【００７２】上記実施例では、センスアンプドライブ線
ＳＰ，ＳＮがシャント領域Ｓに対応する部分で分割され
ている。この場合、シャント領域Ｓおよびシャント領域
Ｓに対応するセンスアンプ６間の領域を別の回路のため
に使用することができる。しかしながら、各サブアレイ
に対応する各センスアンプ列に含まれるすべてのセンス
アンプ６を連続する１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮにより接続してもよい。この場合においても、
各メモリセル領域ＭＡについて少なくとも１対以上のド
ライブトランジスタ７，８を設ける必要がある。

【００７３】

【００７４】

【００７５】

【００７６】

【００７７】

【００７８】

【００７９】

【００８０】

【００８１】

【００８２】

【００８３】

【００８４】（３） チップレイアウトの他の例 第１および第２の実施例では、図１に示されるように、
半導体基板１上に４つのメモリアレイブロック２ａ，２
ｂ，２ｃ，２ｄが設けられているが、メモリアレイブロ
ックの数は４つに限らず、図５に示されるように、半導
体基板１上に多数のメモリアレイブロック２が設けられ
てもよい。

【００８５】図５の例においても、半導体基板１の周縁
部に電源線Ｖｃｃ，Ｖｓｓが配置される。ビット線（図
示せず）と平行な複数の電源線が、複数のメモリアレイ
ブロック２および複数のロジック周辺回路を縦断して、
半導体基板１の一方の短辺の電源線Ｖｃｃ，Ｖｓｓから
他方の短辺の電源線Ｖｃｃ，Ｖｓｓまで連続的に延びて
いる。

【００８６】メモリアレイブロック２上で第２アルミニ
ウム層により形成される電源線Ｖｃｃ２，Ｖｓｓ２はロ
ジック周辺回路において第１アルミニウム層により形成
される電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ接続され
る。

【００８７】このように、図７の例では、半導体基板１
の一方の短辺から他方の短辺まで連続的に延びる電源線
は、異なる配線材料により形成されるが、ロジック周辺
回路に構成上生じる空きスペースを利用して、それらの
電源線を同一の配線材料により形成してもよい。

【００８８】上記の例では、各メモリアレイ２を縦断す
る電源線Ｖｃｃ２，Ｖｓｓ２に半導体基板１の長辺の電
源線Ｖｃｃ，Ｖｓｓから電源電位を供給するための引込
線が不要となる。したがって、引込線のために必要な領
域を低減することができる。

【００８９】

【発明の効果】この発明によれば、センスアンプの位置
に依存するセンス時間のばらつきがなくなり、すべての
センスアンプが十分にかつ同程度に駆動される。したが
って、センスアンプの正常なセンス動作が確保され、セ
ンス時間の高速化およびセンス感度の向上が達成され
る。また、第２の配線部を設けることにより、第１の配
線部の電位を強化することができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例によるＤＲＡＭのチ
ップレイアウトを示す図である。

【図２】 図１のＤＲＡＭの一部分の構成を詳細に示す
図である。

【図３】 図２に示されるサブアレイの部分的な断面図
である。

【図４】 この発明の第２の実施例によるＤＲＡＭの一
部分の構成を示す図である。

【図５】 チップレイアウトの他の例を示す図である。

【図６】 従来のＤＲＡＭのチップレイアウトを示す図
である。

【図７】 図６のＤＲＡＭの一部分の構成を詳細に示す
図である。

【図８】 センスアンプの構成を示す回路図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 林越 正紀 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 平２−3146（ＪＰ，Ａ) 特開 平２−154391（ＪＰ，Ａ) 特開 平２−154462（ＪＰ，Ａ) 特開 平２−177360（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１の方向に沿って延在する複数の列お
   よび前記第１の方向と垂直な第２の方向に沿って延在す
   る複数の行のマトリックス状に配列される複数のメモリ
   セルと、前記複数のメモリセルの列に対応して配置さ
   れ、対応した列毎のメモリセルが接続されるビット線
   と、前記複数のメモリセルの行に対応して配置され、対
   応した行毎のメモリセルが接続されるワード線と、前記
   ワード線の各々に対応して設けられ、前記ワード線より
   低い抵抗を有するワード線シャント線とを備えた複数の
   サブアレイを前記第１の方向に沿って配置することによ
   ってメモリアレイを構成し、 前記サブアレイの各々は、前記ワード線に対してワード
   線シャント線を接続した接続点毎によって、前記第２の
   方向に沿って複数のメモリセル領域に分割され、さら
   に、前記第２の方法に沿って配列されかつ対応するメモ
   リセルのデータの検知および増幅を行う複数のセンスア
   ンプを有し、 前記複数のセンスアンプは、前記メモリセル領域単位で
   グループ化され、かつ各グループのセンスアンプはセン
   スアンプ駆動線を共有し、かつ各グループのセンスアン
   プ駆動線はグループ間で分離され、 前記複数のサブアレイのうち、少なくとも１つの側部に
   は、前記第２の方向に沿って延在する電源線の配線部が
   設けられ、 前記センスアンプグループ各々は、対応したセンスアン
   プ駆動回路を備え、 前記センスアンプ駆動回路各々は、対応のセンスアンプ
   グループのセンスアンプ駆動線と前記第２の方向に沿っ
   て延在する電源線の配線部との間に接続される、 、半導
   体記憶装置。
2. 【請求項２】 前記センスアンプ駆動回路は複数のトラ
   ンジスタによって構成される、請求項１記載の半導体記
   憶装置。
3. 【請求項３】 前記メモリアレイは、前記第１の方向に
   沿って複数個配列され、さらに 前記複数のメモリアレイの隣接する２つのメモリアレイ
   間に設けられ、前記複数のメモリアレイを駆動するため
   のロジック周辺回路手段を備え、 前記電源線は、前記複数のメモリアレイおよび前記ロジ
   ック周辺回路手段を縦断するように前記第１の方向に沿
   って延在して配置される追加の配線部を含む、請求項１
   記載の 半導体記憶装置。
4. 【請求項４】 前記追加の配線部は、前記第２の方向に
   沿って延在する電源線の配線部との交差部において接続
   される、請求項３記載の半導体記憶装置。