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JP3362931B2 - アツテネータ回路 - Google Patents

アツテネータ回路

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JP3362931B2
JP3362931B2 JP26838693A JP26838693A JP3362931B2 JP 3362931 B2 JP3362931 B2 JP 3362931B2 JP 26838693 A JP26838693 A JP 26838693A JP 26838693 A JP26838693 A JP 26838693A JP 3362931 B2 JP3362931 B2 JP 3362931B2
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attenuator
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    • H03H11/02—Multiple-port networks
    • H03H11/24—Frequency-independent attenuators
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H7/24—Frequency- independent attenuators

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  • Networks Using Active Elements (AREA)
  • Attenuators (AREA)

Description

【発明の詳細な説明】
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図３及び図４） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図２） 実施例（図１及び図２） 発明の効果
【０００２】
【産業上の利用分野】本発明はアツテネータ回路に関
し、例えばマイクロ波帯域の高周波信号を段階的に減衰
するステツプアツテネータ回路に適用し得るものであ
る。
【０００３】
【従来の技術】現在、高周波数信号に対して複数ビツト
の減衰信号を得るために様々なステツプアツテネータが
提案されている。特に民生用機器（例えば携帯電話）に
用いる場合には、これらの中でも安価かつ小型に製造で
きるものが必項の条件となる。このため最近はＧａＡｓ
電界効果トランジスタ（ＦＥＴ：field effect transis
tor ）を使用したＭＭＩＣ（Monolithic Microwave IC
）アツテネータの開発が盛んである。
【０００４】これらステツプアツテネータは図３に示す
ように複数段のΠ型アツテネータ回路を信号通路に対し
て直列に接続したものと（"FAST GaAs MMIC ATTENUATOR
HAS5-b RESOLUTION",MICROWAVE ＆ RF OCTOBER 1991 p
p.71-76）、図４に示すように複数段のＴ型アツテネー
タ回路を信号通路に対して直列に接続したものと（"DC-
12GHz 4-Bit GaAs Monolithic Digital Attenuator",Ap
plied Microwave Winter 91/92 pp.60-67 ）に大別する
ことができる。
【０００５】このようにステツプアツテネータはΠ型ア
ツテネータ回路又はＴ型アツテネータによつて構成され
ているのが一般的であるが、Π型アツテネータ回路の場
合には挿入損失がやや大きい欠点がある（ＤＣ〜１０Ｇ
Ｈｚで４ｄＢ以上）。この主な原因は信号経路に対して
シヤントの位置に接続されるＦＥＴが２個あるため、こ
れらのＦＥＴより漏れる電力により挿入損失が増加する
ためである。このため低挿入損失が要求される複数ビツ
トのステツプアツテネータを実現するには不向きであ
る。
【０００６】一方、Ｔ型アツテネータ回路の場合には信
号経路に対してシヤントの位置に接続されるＦＥＴが１
個とΠ型アツテネータ回路の場合に対して１本少ないた
め挿入損失はかなり小さく抑えらることができる（ＤＣ
〜２ＧＨｚで２ｄＢ以下）。このため低挿入損失が要求
される複数ビツトのステツプアツテネータを実現するの
に適している。
【０００７】
【発明が解決しようとする課題】ところがこのＴ型アツ
テネータ回路の場合には減衰量が大きくなると素子精度
のばらつきが減衰量に大きく影響する問題があつた。す
なわち図４に示すように３段接続したＴ型ステツプアツ
テネータ５によつて５０Ω終端された信号経路に入力さ
れる高周波信号を１６ｄＢ減衰しようとすると、３段目
に接続されたＴ型アツテネータ回路５Ｃを構成する抵抗
のうち信号経路に対してシヤントの位置に接続された抵
抗ｒ６の抵抗値が１０Ω程度と非常に小さな値となる。
【０００８】このためシヤントの位置のＦＥＴ６のオン
抵抗値や抵抗ｒ６の抵抗値がなんらかの原因で変動した
場合、その変動量による影響が大きく現れるためであ
る。例えば抵抗値が２〜３〔Ω〕ばらついたとしてもこ
の変動量は抵抗ｒ６の抵抗値に対しては２、３割に相当
するため減衰量は大きく変動する。
【０００９】ところがこのようにシヤントの位置の抵抗
とＦＥＴを非常に精度良く制御するには限界があり、現
実問題としてＴ型アツテネータ回路によつて精度良く大
きな減衰量を得るのは非常に困難である。
【００１０】本発明は以上の点を考慮してなされたもの
で、比較的大きな減衰量を実現する場合においても高い
精度が得られるアツテネータ回路を提案しようとするも
のである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、複数のアツテネータ段を直列接続
してなるアツテネータ回路１０において、信号経路に対
してシリーズの位置に直列接続された第１及び第２の抵
抗手段ｒ１及びｒ１、ｒ３及びｒ３と、当該第１及び第
２の抵抗手段ｒ１及びｒ１、ｒ３及びｒ３全体に対して
並列接続され、当該第１及び第２の抵抗手段ｒ１及びｒ
１、ｒ３及びｒ３をオン／オフ動作する第１のトランジ
スタスイツチＦＥＴ１、ＦＥＴ３と、第１及び第２の抵
抗手段ｒ１及びｒ１、ｒ３及びｒ３の接続点と基準電位
との間に直列接続された第３の抵抗手段ｒ２、ｒ４と当
該第３の抵抗手段ｒ２、ｒ４をオン／オフ動作する第２
のトランジスタスイツチＦＥＴ２、ＦＥＴ４とを有する
Ｔ型アツテネータ段１０Ａ、１０Ｂと、信号経路に対し
てシリーズの位置に接続された第４の抵抗手段ｒ５と、
当該第４の抵抗手段ｒ５に対して並列接続され、当該第
４の抵抗手段ｒ５をオン／オフ動作する第３のトランジ
スタスイツチＦＥＴ５と、第４の抵抗手段ｒ５の一端と
基準電位との間に直列接続された第５の抵抗手段ｒ６と
当該第５の抵抗手段ｒ６をオン／オフ動作する第４のト
ランジスタスイツチＦＥＴ６と、第４の抵抗手段ｒ５の
他端と基準電位との間に直列接続された第６の抵抗手段
ｒ７と当該第６の抵抗手段ｒ６をオン／オフ動作する第
５のトランジスタスイツチＦＥＴ７とを有するΠ型アツ
テネータ段１０Ｃとを設け、複数のアツテネータ段のう
ち最も大きい減衰量（例えば１６ｄＢ）が求められるも
のをΠ型アツテネータ段１０Ｃによつて形成し、複数の
アツテネータ段のうち最も小さい減衰量（例えば４ｄ
Ｂ）が求められるものをＴ型アツテネータ段１０Ａによ
つて形成するようにした。
【００１２】
【作用】複数のアツテネータ段のうち最も大きい減衰量
が求められるものをΠ型アツテネータ段１０Ｃによつて
形成し、複数のアツテネータ段のうち最も小さい減衰量
が求められるものをＴ型アツテネータ段１０Ａによつて
形成することにより、抵抗値やトランジスタ特性の影響
を受けやすい高減衰アツテネータ段の抵抗値として大き
なものを用いることができる。これにより減衰量の精度
が高精度に保たれ、またＴ型アツテネータ段１０Ａ、１
０Ｂによつて挿入損失の低いアツテネータ回路が実現さ
れる。
【００１３】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１４】図３及び図４との対応部分に同一符号を付
して示す図１において、１０は全体として３ビツト４ｄ
Ｂステツプ（すなわち４ｄＢ、８ｄＢ、１６ｄＢ）のデ
イジタルアツテネータを示している。このデイジタルア
ツテネータ１０は減衰量の比較的少ないビツトに挿入損
失の少ないＴ型アツテネータ回路を用いのに対し、減衰
量の大きいビツトにはパラメータ変動に強いΠ型アツテ
ネータ回路を用いることを特徴とする。
【００１５】すなわち４ｄＢ、８ｄＢのように減衰量の
小さいアツテネータ段にはＴ型アツテネータ回路１０
Ａ、１０Ｂを用い、１６ｄＢのように減衰量の大きいア
ツテネータ段にはΠ型アツテネータ回路１０Ｃを用いる
ようになされている。
【００１６】ここで各アツテネータ回路１０Ａ、１０Ｂ
及び１０Ｃを構成するＦＥＴ１〜ＦＥＴ６はそれぞれＧ
ａＡｓＪＦＥＴ（Junction ＦＥＴ）が用いられてい
る。このＪＦＥＴのゲート幅及びゲート長はそれぞれ 6
00〔μｍ〕及び 0.5〔μｍ〕とし、またピンチオフ電圧
は−１〔Ｖ〕とする。
【００１７】さらに 1.5〔GHz 〕の高周波信号ＲＦINが
与えられている場合におけるオン動作時（Ｖg ＝０
〔Ｖ〕）のドレイン・ソース間抵抗Ｒds及びトータル容
量Ｃtota1 はそれぞれ5.01〔Ω〕及び 317〔ｆＦ〕であ
り、オフ動作時（Ｖg ＝−３〔Ｖ〕）のドレイン・ソー
ス間抵抗Ｒds及びトータル容量Ｃtotal はそれぞれ30.0
12〔ｋΩ〕及び 251〔ｆＦ〕である。
【００１８】この条件を満足するＦＥＴ１〜ＦＥＴ９を
抵抗ｒ１〜ｒ６に接続し、５０〔Ω〕整合された信号経
路に入力された 1.5〔GHz 〕の高周波信号ＲＦINをそれ
ぞれ４ｄＢ、８ｄＢ、１６ｄＢづつ減衰するアツテネー
タ段の抵抗値が図１、図３及び図４に記載されている抵
抗値の値である。
【００１９】以上の構成において、３ビツト４ｄＢステ
ツプアツテネータを製造する時にプロセス等の原因によ
つて抵抗値やＦＥＴの特性が設計値からずれた場合にお
ける減衰量への影響を説明する。このとき素子の特性変
動によつて減衰量の値が設計値からずれることが特に問
題となるのは大きな減衰量を与えるビツトのアツテネー
タ段である。従つてここでは１６ｄＢの減衰量を与える
アツテネータ段に注目する。
【００２０】図２は実施例に用いるデイジタルアツテネ
ータ１０と、従来用いられているΠ型及びＴ型ステツプ
アツテネータ１及び５とのそれぞれについて得られた挿
入損失と１６ｄＢ減衰ビツトのシヤント部分の抵抗値が
３〔Ω〕変動した場合における減衰量の変動の様子を示
すシミユレーシヨン結果を表している。
【００２１】この図から分かるように、実施例のデイジ
タルアツテネータ１０の挿入損失はΠ型ステツプアツテ
ネータ１よりも格段に低く、挿入損失特性に優れるＴ型
ステツプアツテネータ５とほぼ同じ程度である。このよ
うに実施例のデイジタルアツテネータ１０の挿入損失特
性は優れた挿入損失特性を示すことが分かる。
【００２２】次に１６ｄＢ減衰ビツトのシヤント部分を
構成する抵抗ｒ６の抵抗値が設定値から±３〔Ω〕変動
した場合における減衰量への影響について説明する。実
施例のデイジタルアツテネータ１０の場合には抵抗ｒ６
の抵抗値が設定値（すなわち64.4〔Ω〕）である場合の
減衰量（17.7ｄＢ）から±0.3ｄＢだけそれぞれ変動す
るだけである。この変動量はプロセス変動に対して優位
性が認められているΠ型ステツプアツテネータ１の変動
量とほぼ同じ値である。
【００２３】これに対し挿入損失特性では優れていたＴ
型ステツプアツテネータ５の場合には抵抗ｒ６の抵抗値
が設定値（すなわち11.7〔Ω〕）である場合の減衰量
（17.5ｄＢ）から±方向にそれぞれ１ｄＢ以上変動して
いる。このように実施例のデイジタルアツテネータ１０
の場合にはプロセス変動によつて抵抗値やシヤント部分
に接続されるＦＥＴ６、７のドレイン−ソース間オン抵
抗Ｒdsの値が設計値よりずれた場合にも減衰量のずれが
ごく小さく抑えられ、影響が少ない。このようにデイジ
タルアツテネータ１０はプロセス等による各素子のパラ
メータ変動に対する許容範囲を大きく取ることができ
る。従つて歩留りが大幅に向上することが期待される。
【００２４】以上の構成によれば、減衰量の大きい１６
ｄＢ減衰ビツトのアツテネータ段をΠ型アツテネータ回
路１０Ｃによつて構成すると共に、減衰量の小さい４ｄ
Ｂ減衰ビツトのアツテネータ段及び８ｄＢ減衰ビツトの
アツテネータ段をＴ型アツテネータ回路１０Ａ及び１０
Ｂによつて構成することとしたことにより、挿入損失が
低く、かつ減衰量精度の高いデイジタルアツテネータを
実現することができる。
【００２５】また減衰量の小さい４ｄＢ減衰ビツト及び
８ｄＢ減衰ビツトについては素子数の少ないＴ型アツテ
ネータ回路１０Ａ及び１０Ｂが採用されていることによ
りデイジタルアツテネータ１０は少ない素子数によつて
構成できる。
【００２６】なお上述の実施例においては、減衰量を３
ビツトで制御するステツプアツテネータに本発明を適用
する場合について述べたが、本発明はこれに限らず、３
ビツト以上のビツト数によつて減衰量を制御するステツ
プアツテネータにも適用し得る。
【００２７】また上述の実施例においては、４ｄＢステ
ツプのアツテネータに本発明を適用する場合について述
べたが、本発明はこれに限らず、４ｄＢよりも大きいス
テツプの場合にも適用し得、また４ｄＢよりも小さいス
テツプの場合にも適用し得る。
【００２８】さらに上述の実施例においては、Π型アツ
テネータ回路を１段だけＴ型アツテネータ回路に接続す
る場合について述べたが、本発明はこれに限らず、Π型
アツテネータ回路を２段以上接続する場合にも適用し得
る。
【００２９】さらに上述の実施例においては、 1.5〔GH
z 〕の高周波信号を入力信号とする場合について述べた
が、本発明はこれに限らず、直流レベルから数十〔GHz
〕帯域の高周波信号を入力する場合に広く適用し得
る。
【００３０】さらに上述の実施例においては、携帯電話
の入出力利得調整用のステツプアツテネータに使用する
場合について述べたが、本発明はこれに限らず、他の移
動体通信端末における出力／利得制御素子として用いて
も良い。また移動体通信端末に限らず、各種の電子機器
に用いても良い。
【００３１】さらに上述の実施例においては、１６ｄＢ
の減衰量が要求されるアツテネート回路１０ＣをＴ型ア
ツテネータ回路に代えてΠ型アツテネータ回路を用いる
場合について述べたが、本発明はこれに限らず、１０ｄ
Ｂ以上の減衰量が要求されるアツテネータ回路Π型アツ
テネータ回路を用いれば上述と同様の効果を得ることが
できる。
【００３２】さらに上述の実施例においては、ＦＥＴを
ＧａＡｓＦＥＴとする場合について述べたが、本発明は
これに限らず、他の化合物半導体でなるＦＥＴを用いて
も良い。またシリコン系のトランジスタでも良い。
【００３３】さらに上述の実施例においては、ＦＥＴを
ＪＦＥＴとする場合について述べたが、本発明はこれに
限らず、ＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ）
とする場合にも、ＭＯＳＦＥＴ（Metal Oxide Semicond
uctor ＦＥＴ）とする場合にも広く適用し得る。
【００３４】
【発明の効果】上述のように本発明によれば、複数のア
ツテネータ段のうち最も大きい減衰量が求められるもの
をΠ型アツテネータ段によつて形成し、複数のアツテネ
ータ段のうち最も小さい減衰量が求められるものをＴ型
アツテネータ段によつて形成することにより、減衰量の
精度を高精度に保ち、かつ挿入損失の低いアツテネータ
回路を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明によるアツテネータ回路の一実施例を示
す接続図である。
【図２】挿入損失及びパラメータ変動が減衰量に及ぼす
影響の説明に供する図表である。
【図３】Π型ステツプアツテネータを示す接続図であ
る。
【図４】Ｔ型ステツプアツテネータを示す接続図であ
る。
【符号の説明】
１……Π型ステツプアツテネータ、５……Ｔ型ステツプ
アツテネータ、１０……デイジタルアツテネータ、１
Ａ、１Ｂ、１Ｃ、１０Ｃ……Π型ステツプアツテネー
タ、５Ａ、５Ｂ、５Ｃ、１０Ａ、１０Ｂ……Ｔ型ステツ
プアツテネータ。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のアツテネータ段を直列接続してなる
    アツテネータ回路において、信号経路に対してシリーズの位置に直列接続された第１
    及び第２の抵抗手段と、当該第１及び第２の抵抗手段全
    体に対して並列接続され、当該第１及び第２の抵抗手段
    をオン／オフ動作する第１のトランジスタスイツチと、
    上記第１及び第２の抵抗手段の接続点と基準電位との間
    に直列接続された第３の抵抗手段と当該第３の抵抗手段
    をオン／オフ動作する第２のトランジスタスイツチとを
    有するＴ型アツテネータ段と、 上記信号経路に対してシリーズの位置に接続された第４
    の抵抗手段と、当該第４の抵抗手段に対して並列接続さ
    れ、当該第４の抵抗手段をオン／オフ動作する第３のト
    ランジスタスイツチと、上記第４の抵抗手段の一端と基
    準電位との間に直列接続された第５の抵抗手段と当該第
    ５の抵抗手段をオン／オフ動作する第４のトランジスタ
    スイツチと、上記第４の抵抗手段の他端と基準電位との
    間に直列接続された第６の抵抗手段と当該第６の抵抗手
    段をオン／オフ動作する第５のトランジスタスイツチと
    を有するΠ型アツテネータ段と を具え、 上記直列接続された 上記複数のアツテネータ段のうち最
    も大きい減衰量が求められるアツテネータ段を上記Π型
    アツテネータ段によつて形成し、上記直列接続された 上記複数のアツテネータ段のうち最
    も小さい減衰量が求められるアツテネータ段を上記Ｔ型
    アツテネータ段によつて形成することを特徴とするアツ
    テネータ回路。
  2. 【請求項２】上記複数のアツテネータ段のうち１０ｄＢ
    以上の減衰量が求められるアツテネータ段を上記Π型ア
    ツテネータ段によつて形成することを特徴とする請求項
    １に記載のアツテネータ回路。
  3. 【請求項３】上記第１〜第５のトランジスタスイツチは
    化合物半導体を半導体材料とする電界効果トランジスタ
    とすることを特徴とする請求項１に記載のアツテネータ
    回路。
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