JP3347057B2 - Semiconductor device - Google Patents
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、リダンダンシヒュ
ーズが用いられる半導体装置に関する。The present invention relates to a semiconductor device using a redundancy fuse.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭをはじめとする半導体デ
バイスについて、高集積化のためにリダンダンシヒュー
ズ本数が増大してきている。リダンダンシとは、メモリ
の高歩留まりを確保するための技術で、チップ内の部分
的な欠陥をチップ上に設けた予備回路で置き換え救済す
る技術である。リダンダンシの一般的な方式としてヒュ
ーズカット方式がある。この方式による救済方法は、チ
ップ上のメモリセルに欠陥があれば、ウェハ状態でのテ
ストシステム時に不良セル数とセルアドレスを記憶し、
それが予備セルで救済可能かチェックする。もし可能で
あれば、テストシステムで記憶した不良アドレスをレー
ザカットマシンに転送後、レーザでリダンダンシヒュー
ズを切り離し、予備セルで構成したワード又はカラム線
と置き換える。2. Description of the Related Art In recent years, the number of redundancy fuses in semiconductor devices such as DRAMs has been increasing for higher integration. Redundancy is a technique for securing a high yield of memory, and is a technique for replacing a partial defect in a chip with a spare circuit provided on the chip and relieving it. As a general method of redundancy, there is a fuse cut method. According to this remedy method, if a memory cell on a chip has a defect, the number of defective cells and the cell address are stored during a test system in a wafer state,
Check if it can be remedied by the spare cell. If possible, after transferring the defective address stored in the test system to the laser cutting machine, the redundancy fuse is cut off with a laser and replaced with a word or a column line composed of spare cells.
【０００３】従来の半導体デバイスにおいては、このリ
ダンダンシヒューズ下にはヒューズのレーザカット時の
損傷を防ぐため、例えばＭＯＳＦＥＴ等を構成する素子
や配線は一切形成されていなかった。このようにリダン
ダンシヒューズ直下を避けて素子や配線を形成すること
は、チップにおけるヒューズの占有面積を増大させ、こ
れによりチップサイズが増大することとなる。In a conventional semiconductor device, no element or wiring constituting, for example, a MOSFET or the like is formed below the redundancy fuse in order to prevent damage during laser cutting of the fuse. Forming elements and wirings in such a manner as to avoid directly under the redundancy fuses increases the area occupied by the fuses on the chip, thereby increasing the chip size.
【０００４】しかし、今後の半導体デバイスのさらなる
高集積化の促進のためには、このようなリダンダンシヒ
ューズ下面にも素子や配線の形成を行うことが必要とな
る。また、リダンダンシヒューズの材料もシリサイド膜
からＡｌ系合金へと代わり、リダンダンシヒューズ自体
のデザインルールもサブミクロンのオーダー、例えばヒ
ューズのピッチは２μｍ以下となる。従って、リダンダ
ンシヒューズをカットするのに用いるレーザも従来のも
のより短波長化（１μｍ以下）し、そのエネルギー密度
も増加する。However, in order to promote further high integration of semiconductor devices in the future, it is necessary to form elements and wiring on the lower surface of such a redundancy fuse. Also, the material of the redundancy fuse is changed from a silicide film to an Al-based alloy, and the design rule of the redundancy fuse itself is on the order of submicron, for example, the fuse pitch is 2 μm or less. Therefore, the laser used to cut the redundancy fuse has a shorter wavelength (1 μm or less) than that of the conventional laser, and the energy density also increases.
【０００５】図５は、リダンダンシヒューズ下面に素子
及び配線の形成を行った半導体装置を示す斜視図であ
る。図５に示すように、リダンダンシヒューズ６下面に
は層間絶縁膜層５を介して素子２及び配線４が形成され
ている。レーザ７によるヒューズカットを行う場合、リ
ダンダンシヒューズ６上面に向けてレーザ７を照射す
る。このレーザ７の照射により、上記の素子２及び配線
４はレーザカット時の熱衝撃、カットヒューズの溶融物
等の汚染物の拡散等により、例えば配線４同士のショー
ト８や断線９を引き起こす。これらショート８や断線９
が生じると、素子２は正常に動作できなくなる。このよ
うに、素子２及び配線４が物理的、電気的等の各種損傷
を受けることとなるが、その損傷は、用いられるレーザ
７のエネルギー密度の増加に伴い深刻となる。FIG. 5 is a perspective view showing a semiconductor device in which elements and wiring are formed on the lower surface of a redundancy fuse. As shown in FIG. 5, the element 2 and the wiring 4 are formed on the lower surface of the redundancy fuse 6 via the interlayer insulating film layer 5. When performing the fuse cut by the laser 7, the laser 7 is irradiated toward the upper surface of the redundancy fuse 6. The irradiation of the laser 7 causes the element 2 and the wiring 4 to cause, for example, a short circuit 8 and a disconnection 9 between the wirings 4 due to thermal shock at the time of laser cutting, diffusion of contaminants such as melted cut fuses, and the like. These shorts 8 and disconnections 9
Occurs, the element 2 cannot operate normally. As described above, the element 2 and the wiring 4 are variously damaged, such as physical and electrical, and the damage becomes serious as the energy density of the laser 7 used increases.
【０００６】[0006]
【発明が解決しようとする課題】上記従来の半導体装置
では、半導体デバイスのさらなる高集積化を達成するた
め、リダンダンシヒューズ６自体のデザインルールの微
細化に伴って、ヒューズ６をカットするためのレーザ７
も短波長化（１μｍ以下）する。このレーザ７を用いた
半導体装置の加工においては、リダンダンシヒューズ６
下面に素子２及び配線４を形成した場合、レーザカット
時の熱衝撃、物理的衝撃がヒューズ６下面の素子２及び
配線４に影響を及ぼし、素子２又は配線４の正常な動作
を妨げる。In the above-mentioned conventional semiconductor device, in order to achieve further higher integration of the semiconductor device, a laser for cutting the fuse 6 in accordance with the miniaturization of the design rule of the redundancy fuse 6 itself. 7
Is also shortened (1 μm or less). In processing a semiconductor device using the laser 7, a redundancy fuse 6 is used.
When the element 2 and the wiring 4 are formed on the lower surface, the thermal shock and the physical shock at the time of laser cutting affect the element 2 and the wiring 4 on the lower surface of the fuse 6 and hinder the normal operation of the element 2 or the wiring 4.
【０００７】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、リダンダンシヒュ
ーズカット時の熱的・物理的衝撃からリダンダンシヒュ
ーズ下面に設けられた素子又は配線を保護する半導体装
置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to protect an element or a wiring provided on a lower surface of a redundancy fuse from a thermal and physical shock when the redundancy fuse is cut. Semiconductor equipment
To provide a location .
【０００８】[0008]
【課題を解決するための手段】本発明に係る半導体装置
は、配線及び素子が形成された半導体層と、この半導体
層上に形成された絶縁層と、この絶縁層中に形成された
複数のリダンダンシヒューズと、前記半導体層と前記リ
ダンダンシヒューズとの間でかつ前記複数のリダンダン
シヒューズの少なくとも直下領域に形成された前記リダ
ンダンシヒューズ材料よりも高融点の物質からなる衝撃
遮断層と、前記衝撃遮断層の下層に形成され、前記衝撃
遮断層よりも高い熱伝導率を有する金属からなり、前記
衝撃遮断層に対応して設けられたヒートシンク層とを具
備してなることを特徴とする。According to the present invention, there is provided a semiconductor device comprising a semiconductor layer on which wirings and elements are formed, an insulating layer formed on the semiconductor layer, and a plurality of semiconductor layers formed in the insulating layer. A redundancy fuse, the semiconductor layer and the redundancy
A plurality of redundancy fuses with the redundancy fuse;
The lid formed at least in an area directly below the fuse;
Impact made of a substance with a higher melting point than the non-fuse material
A barrier layer, formed below the impact barrier layer;
Made of a metal having a higher thermal conductivity than the barrier layer,
A heat sink layer provided corresponding to the impact blocking layer.
It is characterized by being prepared .
【０００９】本発明の望ましい形態を以下に示す。 （１）衝撃遮断層は、リダンダンシヒューズに対応して
複数設けられ、かつリダンダンシヒューズの直下に配置
されている。Preferred embodiments of the present invention will be described below. (1) A plurality of impact cutoff layers are provided corresponding to the redundancy fuses, and are disposed immediately below the redundancy fuses.
【００１０】また、別の本発明に係る半導体装置は、配
線及び素子が形成された半導体層と、 この半導体層上に
形成された絶縁層と、この絶縁層中に形成された複数の
リダンダンシヒューズと、前記半導体層と前記リダンダ
ンシヒューズとの間でかつ前記複数のリダンダンシヒュ
ーズの少なくとも直下領域に形成された前記リダンダン
シヒューズ材料よりも高融点の物質からなる衝撃遮断層
と、前記リダンダンシヒューズ材料よりも高融点の物質
からなり、前記複数のリダンダンシヒューズのうち、１
つあるいは複数の該ヒューズ側面を前記絶縁層を介して
覆い、前記衝撃遮断層に達するように埋め込み形成され
た衝撃遮断壁と、前記衝撃遮断層の下層又は前記リダン
ダンシヒューズから見て前記衝撃遮断壁の外周に前記衝
撃遮断層又は前記衝撃遮断壁に対応して設けられ、前記
衝撃遮断層又は衝撃遮断壁よりも高い熱伝導率を有する
金属からなるヒートシンク層とを具備してなることを特
徴とする。 Further, the semiconductor device according to another aspect of the present invention, distribution
A semiconductor layer on which wires and elements are formed , and
The formed insulating layer and the plurality of formed in this insulating layer
A redundancy fuse, the semiconductor layer, and the redundancy
With the redundancy fuse and the plurality of redundancy hues.
The redundancy formed at least in a region directly below
Shock-blocking layer made of a substance with a higher melting point than sifuse material
And a substance having a higher melting point than the redundancy fuse material.
And wherein one of the plurality of redundancy fuses is
One or more sides of the fuse via the insulating layer
Cover and buried to reach the impact barrier layer
Shock barrier and the lower layer of the impact barrier or the redundancy
The impact on the outer periphery of the impact blocking wall as viewed from the
Provided corresponding to the impact blocking layer or the impact blocking wall,
Has higher thermal conductivity than the impact barrier or impact barrier
And a heat sink layer made of metal.
Sign.
【００１１】[0011]
【００１２】本発明の望ましい形態を以下に示す。 （１）衝撃遮断層又は衝撃遮断壁はＮｂ、Ｍｏ、Ｔａ、
Ｗ、Ｗ−Ｃｕ、Ｃからなる。Preferred embodiments of the present invention will be described below. (1) The impact barrier layer or impact barrier is made of Nb, Mo, Ta,
It consists of W, W-Cu, C.
【００１３】（２）ヒートシンク層はＣｕ、Ａｌからな
る。(2) The heat sink layer is made of Cu and Al.
【００１４】（作用）本発明では、複数のリダンダンシ
ヒューズの下方に第２の絶縁層を介して衝撃遮断層が設
けられている。また、この衝撃遮断層の下方に第１の絶
縁層を介して素子又は配線が形成される。この衝撃遮断
層は、リダンダンシヒューズ材料よりも高融点の物質か
らなるため、リダンダンシヒューズのレーザカット時に
おいて発生する熱的衝撃や、カットヒューズの溶融物の
拡散等の物理的衝撃を受け止めることができ、その下方
に形成された素子又は配線にこれら衝撃が伝わるのを遮
断し、素子又は配線を保護することができる。また、絶
縁層中のコンタクト層又は配線層と同一の材料及び同一
の工程により衝撃遮断層を形成することにより、工程の
短縮が図れる。(Operation) In the present invention, an impact blocking layer is provided below the plurality of redundancy fuses via a second insulating layer. Further, an element or a wiring is formed below the impact blocking layer via a first insulating layer. This shock-blocking layer is made of a substance with a higher melting point than the material of the redundancy fuse. The impact can be prevented from being transmitted to the element or the wiring formed thereunder, and the element or the wiring can be protected. Further, by forming the shock-blocking layer using the same material and the same process as the contact layer or the wiring layer in the insulating layer, the process can be shortened.
【００１５】[0015]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。 （第１実施形態） 図１は、本発明の第１実施形態に係る半導体装置の全体
構成を示す断面図である。図１に示すようにこの半導体
装置は、半導体基板１上に形成され、ゲート電極２ａ及
び拡散層２ｂからなるＭＯＳＦＥＴを構成する素子２
と、この素子２の上に層間絶縁膜層３ａを介して形成さ
れた配線４と、この配線４の直上に層間絶縁膜層５を介
して層間絶縁膜層１１，１２中に選択的に形成されたカ
バーレイヤー１３と、このカバーレイヤー１３の直上に
層間絶縁膜層１４を介して形成された複数のリダンダン
シヒューズ６から構成される。素子２の拡散層２ｂと配
線４はコンタクト層３ｂにより電気的に接続されてい
る。また、リダンダンシヒューズ６の上面は、パッシベ
ーション膜１５で保護されている。Embodiments of the present invention will be described below with reference to the drawings. First Embodiment FIG. 1 is a cross-sectional view illustrating an overall configuration of a semiconductor device according to a first embodiment of the present invention. As shown in FIG. 1, this semiconductor device is formed on a semiconductor substrate 1 and has an element 2 constituting a MOSFET comprising a gate electrode 2a and a diffusion layer 2b.
A wiring 4 formed on the element 2 via an interlayer insulating film layer 3a; and selectively formed in the interlayer insulating film layers 11 and 12 directly above the wiring 4 via an interlayer insulating film layer 5. And a plurality of redundancy fuses 6 formed directly above the cover layer 13 with an interlayer insulating film layer 14 interposed therebetween. The diffusion layer 2b of the element 2 and the wiring 4 are electrically connected by a contact layer 3b. The upper surface of the redundancy fuse 6 is protected by a passivation film 15.
【００１６】カバーレイヤー１３は、上層の熱抵抗層１
３ｂおよびその下層のヒートシンク層１３ａの二層構造
からなる。この構造においては、上層の熱抵抗層１３ｂ
において、まず、レーザカット時のヒューズの溶融物が
その下層の素子２又は配線４へ拡散するのを遮断する。
また、レーザ照射時の熱衝撃もこの熱抵抗層１３ｂにお
いて受けとめる。ヒューズカット時には高エネルギー密
度のレーザ照射による熱衝撃により、上記熱抵抗層１３
ｂは相当の高温にさらされることとなる。このため、熱
抵抗層１３ｂには相当の耐熱性が求められることにな
る。The cover layer 13 is an upper heat resistance layer 1
3b and a heat sink layer 13a thereunder. In this structure, the upper thermal resistance layer 13b
First, the diffusion of the melt of the fuse at the time of laser cutting into the element 2 or the wiring 4 under the fuse is cut off.
Further, the thermal shock at the time of laser irradiation is also received by the thermal resistance layer 13b. At the time of fuse cutting, the thermal resistance layer 13 is exposed to thermal shock caused by high energy density laser irradiation.
b will be exposed to considerable high temperatures. Therefore, the heat resistance layer 13b is required to have considerable heat resistance.
【００１７】この耐熱性を満足するため、この熱抵抗層
１３ｂを構成する材料を、リダンダンシヒューズ材料よ
りも高い融点を有する物質、例えばＮｂ、Ｍｏ、Ｔａ、
Ｗ、Ｗ−Ｃｕ、Ｃを用いる。これら材料を用いることに
より十分な耐熱性を持たせることができる。また、レー
ザ照射の熱を受け、熱抵抗層４はその内部に相当の発熱
が生じる。熱抵抗層として、多結晶シリコンを用いる場
合、この発熱歪によりその周辺の素子等に劣化が起こ
り、その対策として多結晶シリコンの一部を半導体基板
に接続し、多結晶シリコンからの熱を半導体基板に放出
することが考えられるが、この場合には工程数が増加す
る。従って、ここではこの発熱による熱の放出を行うた
め、上記の熱抵抗層１３ｂの下層にヒートシンク層１３
ａが形成される。このヒートシンク層１３ａの材料を、
その上層を構成する熱抵抗層１３ｂよりも高い熱伝導度
を有する金属、例えばＣｕ、Ａｌを用いることにより、
上記の熱放出を効率よく行う事が出来る。In order to satisfy the heat resistance, the material forming the heat resistance layer 13b is made of a material having a melting point higher than that of the redundancy fuse material, for example, Nb, Mo, Ta,
W, W-Cu, and C are used. By using these materials, sufficient heat resistance can be provided. Further, upon receiving the heat of the laser irradiation, the heat resistance layer 4 generates considerable heat inside thereof. When polycrystalline silicon is used as the thermal resistance layer, the heat distortion causes deterioration of peripheral elements and the like. As a countermeasure, part of the polycrystalline silicon is connected to a semiconductor substrate, and heat from the polycrystalline silicon is transferred to the semiconductor substrate. It is conceivable that the light is released to the substrate. Therefore, here, in order to release the heat by this heat generation, the heat sink layer 13 is formed below the heat resistance layer 13b.
a is formed. The material of the heat sink layer 13a is
By using a metal having a higher thermal conductivity than the thermal resistance layer 13b constituting the upper layer, for example, Cu or Al,
The above heat release can be performed efficiently.
【００１８】上記実施形態に係る半導体装置の製造プロ
セスを説明する。まず、半導体基板１上に複数のゲート
電極２ａを形成する。そして、基板１中にイオン注入法
によりＡｓ等の不純物を基板１に添加して拡散層２ｂを
形成し、これらゲート電極２ａと拡散層２ｂによりＭＯ
ＳＦＥＴが完成する。そして、これらゲート電極２ａ及
び拡散層２ｂの形成された半導体基板１上に層間絶縁膜
層３ａを堆積する。次いで、この層間絶縁膜層３ａにデ
ュアルダマシンプロセス等を用いて配線４を形成し、こ
の配線４と素子２をコンタクト層３ｂで接続する。The manufacturing process of the semiconductor device according to the above embodiment will be described. First, a plurality of gate electrodes 2a are formed on the semiconductor substrate 1. Then, an impurity such as As is added to the substrate 1 by ion implantation into the substrate 1 to form a diffusion layer 2b, and the gate electrode 2a and the diffusion layer 2b
The SFET is completed. Then, an interlayer insulating film layer 3a is deposited on the semiconductor substrate 1 on which the gate electrode 2a and the diffusion layer 2b are formed. Next, a wiring 4 is formed on the interlayer insulating film layer 3a using a dual damascene process or the like, and the wiring 4 and the element 2 are connected by a contact layer 3b.
【００１９】次いで、プラズマＣＶＤ（化学的気相成長
法）によりプラズマシリコン酸化膜等を堆積し、層間絶
縁膜層５を形成する。次いで、この層間絶縁膜層５の形
成後、さらに層間絶縁膜層１１を堆積した後、ＲＩＥ
（反応性イオンエッチング）によりこの層間絶縁膜層１
１を加工し、層間絶縁膜層５が露出した複数の溝部を形
成する。そして、この溝部にスパッタ、ＣＶＤ法等によ
り高い熱伝導度を有する金属を埋め込む。そして、この
埋め込まれた高熱伝導性金属上の残さをＣＭＰ（化学機
械研磨）により削り取り、複数のヒートシンク層１３ａ
を形成する。Next, a plasma silicon oxide film or the like is deposited by plasma CVD (chemical vapor deposition) to form an interlayer insulating film layer 5. Next, after forming the interlayer insulating film layer 5 and further depositing the interlayer insulating film layer 11, RIE is performed.
This interlayer insulating film layer 1 is formed by (reactive ion etching).
1 is processed to form a plurality of grooves where the interlayer insulating film layer 5 is exposed. Then, a metal having high thermal conductivity is buried in the groove by sputtering, CVD, or the like. The residue on the buried high thermal conductive metal is removed by CMP (chemical mechanical polishing), and the plurality of heat sink layers 13a are removed.
To form
【００２０】さらに、ヒートシンク層１３ａ形成と同様
のプロセスにより、ヒートシンク層１３ａと同じピッ
チ、幅の複数の熱抵抗層１３ｂを形成する。すなわち、
ヒートシンク層１３ａの形成された層間絶縁膜層１１上
に層間絶縁膜層１２を堆積した後、ＲＩＥによりヒート
シンク層１３ａの形成された領域の層間絶縁膜層１２を
ヒートシンク層１３ａが露出するまでエッチングし、ヒ
ートシンク層１３ａと同じ幅で、ヒートシンク層１３ａ
とずれのない溝を形成する。そして、この溝にスパッタ
若しくはＣＶＤ法により高融点物質を埋め込む。そし
て、この埋め込まれた高融点物質上の残さをＣＭＰによ
り削り取り、ヒートシンク層１３ａに対応した熱抵抗層
１３ｂを形成する。Further, by the same process as the formation of the heat sink layer 13a, a plurality of heat resistance layers 13b having the same pitch and width as the heat sink layer 13a are formed. That is,
After depositing the interlayer insulating film layer 12 on the interlayer insulating film layer 11 on which the heat sink layer 13a is formed, the interlayer insulating film layer 12 in the region where the heat sink layer 13a is formed is etched by RIE until the heat sink layer 13a is exposed. , The same width as the heat sink layer 13a,
And a groove having no deviation. Then, a high melting point material is buried in this groove by sputtering or CVD. Then, the residue on the embedded high melting point material is scraped off by CMP to form a heat resistance layer 13b corresponding to the heat sink layer 13a.
【００２１】なお、熱抵抗層１３ｂもヒートシンク層１
３ａと同程度の膜厚であり、これらヒートシンク層１３
ａと熱抵抗層１３ｂからなるカバーレイヤー１３の幅に
ついて、このカバーレイヤー１３とヒューズ６の幅の比
は、ヒューズ６の形成されるピッチにより定められるも
ので、カバーレイヤー１３の幅はヒューズ６のピッチに
より種々変更される。Note that the heat resistance layer 13b is also used as the heat sink layer 1
3a, the heat sink layer 13
The width ratio of the cover layer 13 to the fuse 6 is determined by the pitch at which the fuses 6 are formed, and the width of the cover layer 13 is Various changes are made depending on the pitch.
【００２２】熱抵抗層１３ｂを形成した後、１μｍ程度
の層間絶縁膜層１４を堆積する。この層間絶縁膜層１４
をＲＩＥにより加工し、カバーレイヤー１３の直上に位
置する複数の溝部を形成する。そして、この溝部にスパ
ッタ法等によりＡｌ−Ｃｕ等のメタルを埋め込む。次い
で、この埋め込まれたメタル上の残さをＣＭＰにより削
り取り、複数のリダンダンシヒューズ６を形成する。メ
タルヒューズ６形成後、プラズマＣＶＤにより、Ｓｉ3
Ｎ4 等の絶縁層を堆積させることにより、パッシベーシ
ョン膜１５を形成する。After forming the heat resistance layer 13b, an interlayer insulating film layer 14 of about 1 μm is deposited. This interlayer insulating film layer 14
Is processed by RIE to form a plurality of grooves located immediately above the cover layer 13. Then, a metal such as Al-Cu is buried in the groove by sputtering or the like. Next, the residue on the embedded metal is removed by CMP to form a plurality of redundancy fuses 6. After the formation of the metal fuse 6, Si 3
A passivation film 15 is formed by depositing an insulating layer such as N 4 .
【００２３】上記実施形態に係る半導体装置の動作を説
明する。チップ上のメモリセルに欠陥があった場合、不
良セル数に応じたリダンダンシヒューズ６をレーザでカ
ットする。レーザのビーム径は１μｍ以下、レーザ波長
は１μｍ以下の高エネルギー密度レーザによる。レーザ
カットに際して、リダンダンシヒューズ６に向けてレー
ザが照射される。The operation of the semiconductor device according to the above embodiment will be described. When a memory cell on the chip has a defect, the redundancy fuse 6 corresponding to the number of defective cells is cut by a laser. A high energy density laser having a laser beam diameter of 1 μm or less and a laser wavelength of 1 μm or less is used. At the time of laser cutting, a laser is irradiated toward the redundancy fuse 6.
【００２４】このレーザ照射に伴い、リダンダンシヒュ
ーズ６は発熱し、発生した熱は層間絶縁膜層１４を介し
てその下層に配置された熱抵抗層１３ｂに達する。熱抵
抗層１３ｂは高融点物質からなるため、伝えられた熱衝
撃を受け止め、ヒートシンク層１３ａに伝えられる。ヒ
ートシンク層１３ａは高熱伝導性の金属からなるため、
受け止めた熱衝撃をその周辺に放出する。従って、リダ
ンダンシヒューズ６から熱衝撃が直接伝わることはな
く、カバーレイヤー１３で一旦受け止められた後に拡散
されるため、素子２及び配線４が急激に発熱することが
ない。With the laser irradiation, the redundancy fuse 6 generates heat, and the generated heat reaches the heat resistance layer 13b disposed thereunder via the interlayer insulating film layer 14. Since the thermal resistance layer 13b is made of a high melting point material, it receives the transmitted thermal shock and is transmitted to the heat sink layer 13a. Since the heat sink layer 13a is made of a metal having high thermal conductivity,
Releases the received thermal shock to its surroundings. Therefore, the thermal shock is not directly transmitted from the redundancy fuse 6, but is diffused after being once received by the cover layer 13, so that the element 2 and the wiring 4 do not generate heat rapidly.
【００２５】一方、レーザカット時には、リダンダンシ
ヒューズ６をカットしたことにより溶融物等が生じる。
この溶融物等の発生による物理的衝撃は、熱的衝撃と同
様に層間絶縁膜層１４を介してその下層に配置された熱
抵抗層１３ｂに達する。熱抵抗層１３ｂはこの物理的衝
撃を受け止める。例えば溶融物は熱抵抗層１３ｂに付着
するため、その下層に配置された素子２及び配線４には
拡散することなく、素子２及び配線４の動作に何ら影響
を及ぼさない。On the other hand, at the time of laser cutting, a melt or the like is generated by cutting the redundancy fuse 6.
The physical impact due to the generation of the melt or the like reaches the thermal resistance layer 13b disposed thereunder via the interlayer insulating film layer 14, similarly to the thermal impact. The heat resistance layer 13b receives this physical impact. For example, since the melt adheres to the heat resistance layer 13b, it does not diffuse into the element 2 and the wiring 4 disposed thereunder, and does not affect the operation of the element 2 and the wiring 4 at all.
【００２６】このように、上記２層構造のカバーレイヤ
ー１３を用いることにより、高エネルギー密度レーザに
よりヒューズカットを行っても、カバーレイヤー１３下
面の素子２および配線４にヒューズカットによる物理
的、電気的損傷が生じることはない。従って、従来のよ
うに素子２及び配線４の配置としてヒューズ６直下を避
ける必要がなく、半導体装置のさらなる高集積化が可能
となる。As described above, by using the cover layer 13 having the two-layer structure, even if the fuse cut is performed by the high energy density laser, the element 2 and the wiring 4 on the lower surface of the cover layer 13 are physically and electrically cut by the fuse cut. No damage is caused. Therefore, it is not necessary to avoid the area immediately below the fuse 6 as the arrangement of the element 2 and the wiring 4 as in the related art, and the semiconductor device can be further integrated.
【００２７】なお、本実施形態においてはカバーレイヤ
ー１３が熱抵抗層１３ｂとヒートシンク層１３ａの２層
構造からなる場合を示したが、熱抵抗層１３ｂのみから
なる場合でも本発明を適用可能である。また、１つのリ
ダンダンシヒューズ６に対応して１つのカバーレイヤー
１３を設ける場合を示したが、その対応関係は１：１に
限らず、複数のリダンダンシヒューズ６に対応してカバ
ーレイヤー１３を設ける場合や、全てのリダンダンシヒ
ューズ６の下面に対して連続したカバーレイヤー１３を
設ける場合であっても本発明を適用可能である。 （第２実施形態） 図２は、本発明の第２実施形態に係る半導体装置の全体
構成を示す断面図である。図２に示すようにこの半導体
装置は、ゲート電極２ａ及び拡散層２ｂからなるＭＯＳ
ＦＥＴを構成する素子２と、この素子２の上に絶縁層３
を介して形成された配線４と、この配線４の上に層間絶
縁膜層５を介して形成されたカバーレイヤー２１と、こ
のカバーレイヤー２１の上に層間絶縁膜層１４を介して
形成されたリダンダンシヒューズ６から構成される。素
子２の拡散層２ｂと配線４はコンタクト層３ｂにより接
続されており、またリダンダンシヒューズ６の上面は、
パッシベーション膜１５で保護されている。In the present embodiment, the case where the cover layer 13 has a two-layer structure of the heat resistance layer 13b and the heat sink layer 13a has been described, but the present invention can be applied to a case where the cover layer 13 is formed only of the heat resistance layer 13b. . Further, the case where one cover layer 13 is provided corresponding to one redundancy fuse 6 has been described, but the correspondence is not limited to 1: 1 and the case where the cover layer 13 is provided corresponding to a plurality of redundancy fuses 6 is shown. The present invention can be applied to a case where a continuous cover layer 13 is provided on the lower surfaces of all the redundancy fuses 6. Second Embodiment FIG. 2 is a cross-sectional view illustrating an entire configuration of a semiconductor device according to a second embodiment of the present invention. As shown in FIG. 2, this semiconductor device has a MOS structure including a gate electrode 2a and a diffusion layer 2b.
An element 2 constituting the FET, and an insulating layer 3 on this element 2
, A cover layer 21 formed on the wiring 4 via the interlayer insulating film layer 5, and a cover layer 21 formed on the cover layer 21 via the interlayer insulating film layer 14. It comprises a redundancy fuse 6. The diffusion layer 2b of the element 2 and the wiring 4 are connected by a contact layer 3b, and the upper surface of the redundancy fuse 6
It is protected by a passivation film 15.
【００２８】また、本実施形態に係る半導体装置が第１
実施形態におけるものと顕著に相違するのは、カバーレ
イヤー２１がリダンダンシヒューズ６の下面のみならず
その側面まで覆うように形成されている点にある。すな
わち、図２に示すように本実施形態に係る半導体装置に
おいて、カバーレイヤー２１は熱抵抗層２１ａ及び熱抵
抗層２１ｂから構成され、これらにより４つのリダンダ
ンシヒューズ６の周辺は全てカバーレイヤー２１で覆わ
れており、レーザカット時の物理的・熱的衝撃のうち、
この半導体装置の垂直方向以外の斜め方向あるいは横方
向への拡散をも完全に受け止めることができる構造とな
っている。The semiconductor device according to this embodiment is the first device.
A significant difference from the embodiment is that the cover layer 21 is formed so as to cover not only the lower surface of the redundancy fuse 6 but also the side surface thereof. That is, as shown in FIG. 2, in the semiconductor device according to the present embodiment, the cover layer 21 is composed of the heat resistance layer 21a and the heat resistance layer 21b, and the periphery of the four redundancy fuses 6 is entirely covered with the cover layer 21. Of the physical and thermal shocks during laser cutting,
The structure is such that the diffusion of the semiconductor device in an oblique direction or a lateral direction other than the vertical direction can be completely received.
【００２９】また、この物理的・熱的衝撃を遮断するた
め、カバーレイヤー２１の材料を、リダンダンシヒュー
ズ材料よりも高い融点を有する物質、例えばＮｂ、Ｔ
ａ、Ｍｏ、Ｗ、Ｗ−Ｃｕ、Ｃ等とする。こうすることに
より、レーザ照射時の熱衝撃の耐性を持たせる。レーザ
カット時のヒューズ溶融物のその下面の素子２及び配線
４への拡散を完全に遮断する。Further, in order to block the physical and thermal shock, the cover layer 21 is made of a material having a higher melting point than that of the redundancy fuse material, for example, Nb or T.
a, Mo, W, W-Cu, C, etc. By doing so, resistance to thermal shock during laser irradiation is provided. Diffusion of the fuse melt at the time of laser cutting to the element 2 and the wiring 4 on the lower surface is completely cut off.
【００３０】上記実施形態に係る半導体装置の製造プロ
セスを説明する。リダンダンシヒューズ６下面に配置す
る素子２及び配線４を形成後、層間絶縁膜層３ａを形成
する。これは配線４の形成後、プラズマＣＶＤによりプ
ラズマシリコン酸化膜等の形成にて行う。層間絶縁膜層
３ａ形成後、ＲＩＥにより同絶縁膜層３ａを加工し、ス
パッタ、ＣＶＤ法等により高融点物質を埋め込み、その
上の残さをＣＭＰにより削り取り、熱抵抗層２１ａを形
成する。次に、この熱抵抗層２１ａの形成された層間絶
縁膜層５の上に、さらに層間絶縁膜層１４を形成し、熱
抵抗層２１ａの両端部分に相当する位置をＲＩＥによる
エッチングを熱抵抗層２１ａが露出するまで行って溝部
を形成し、この溝部にスパッタ若しくはＣＶＤ法により
熱抵抗層２１ａと同種の物質を埋め込みリダンダンシヒ
ューズ６の保護壁となる熱抵抗壁２１ｂを形成する。The manufacturing process of the semiconductor device according to the above embodiment will be described. After forming the element 2 and the wiring 4 arranged on the lower surface of the redundancy fuse 6, an interlayer insulating film layer 3a is formed. This is performed by forming a plasma silicon oxide film or the like by plasma CVD after forming the wiring 4. After the formation of the interlayer insulating film layer 3a, the insulating film layer 3a is processed by RIE, a high melting point material is buried by sputtering, CVD, or the like, and the residue thereon is scraped off by CMP to form a heat resistance layer 21a. Next, an interlayer insulating film layer 14 is further formed on the interlayer insulating film layer 5 on which the heat resistance layer 21a is formed, and the positions corresponding to both ends of the heat resistance layer 21a are etched by RIE to the heat resistance layer 21a. A groove is formed by exposing until the exposed portion 21a is formed, and a material of the same kind as that of the heat resistance layer 21a is embedded in the groove by sputtering or CVD to form a heat resistance wall 21b serving as a protection wall of the redundancy fuse 6.
【００３１】ここで、この熱抵抗壁２１ｂの幅はリダン
ダンシヒューズ６の幅の７０〜９５％程度、膜厚、すな
わち壁の高さはヒューズ６の厚さの２〜１０倍程度とす
る。そして、熱抵抗壁２１ｂの埋め込み後、熱抵抗壁２
１ｂ上面の残さをＣＭＰにより削り取る。さらに、この
熱抵抗壁２１ｂの間の層間絶縁膜層１４にＲＩＥにより
エッチングを行うことにより溝部を形成し、この溝部に
Ａｌ−Ｃｕ等のメタルを埋め込む。そして、埋め込まれ
たメタル上面の残さをＣＭＰ等により削り取り、リダン
ダンシヒューズ６を形成する。リダンダンシヒューズ６
形成後、これらヒューズ６，熱抵抗壁２１ｂの形成され
た層間絶縁膜層１４上に、プラズマＣＶＤによりＳｉ3
Ｎ4 等の絶縁物を堆積することによりパッシベーション
膜１５を形成する。Here, the width of the heat resistance wall 21b is about 70 to 95% of the width of the redundancy fuse 6, and the film thickness, that is, the height of the wall is about 2 to 10 times the thickness of the fuse 6. After the heat resistance wall 21b is embedded, the heat resistance wall 2
1b The residue on the upper surface is scraped off by CMP. Further, a groove is formed by etching the interlayer insulating film layer 14 between the heat resistance walls 21b by RIE, and a metal such as Al-Cu is buried in the groove. Then, the residue on the upper surface of the embedded metal is scraped off by CMP or the like to form the redundancy fuse 6. Redundancy fuse 6
After the formation, the fuse 6 and the thermal resistance wall 21b are formed on the interlayer insulating film layer 14 by plasma CVD to form Si 3.
The passivation film 15 is formed by depositing an insulator such as N 4 .
【００３２】上記実施形態に係る半導体装置の動作を説
明する。チップ状のメモリセルに欠陥があった場合、不
良セル数に応じたリダンダンシヒューズ６をレーザでカ
ットする。レーザのビーム系は１μｍ以下、レーザ波長
は２６６ｎｍの高エネルギー密度レーザによる。レーザ
カットに際して、リダンダンシヒューズ６に向けてレー
ザが照射される。The operation of the semiconductor device according to the above embodiment will be described. When a chip-shaped memory cell has a defect, the redundancy fuse 6 corresponding to the number of defective cells is cut by a laser. The beam system of the laser is 1 μm or less, and the laser wavelength is a high energy density laser having a wavelength of 266 nm. At the time of laser cutting, a laser is irradiated toward the redundancy fuse 6.
【００３３】このレーザ照射に伴いリダンダンシヒュー
ズ６は発熱し、発生した熱は層間絶縁膜層１４を介して
その下層に配置された熱抵抗層２１ａ及び側面に配置さ
れた熱抵抗壁２１ｂに達する。熱抵抗層２１ａ及び熱抵
抗壁２１ｂは高融点物質からなるため、伝えられた熱衝
撃を受け止める。従って、リダンダンシヒューズ６から
熱衝撃が直接伝わることはなく、カバーレイヤー２１で
一旦受け止められた後に拡散されるため、素子２及び配
線４が急激に発熱することがない。With the laser irradiation, the redundancy fuse 6 generates heat, and the generated heat reaches the heat resistance layer 21a disposed thereunder and the heat resistance wall 21b disposed on the side surface via the interlayer insulating film layer 14. Since the heat resistance layer 21a and the heat resistance wall 21b are made of a high melting point material, they receive the transmitted thermal shock. Therefore, the thermal shock is not directly transmitted from the redundancy fuse 6 but is diffused after being once received by the cover layer 21, so that the element 2 and the wiring 4 do not generate heat suddenly.
【００３４】一方、レーザカット時には、リダンダンシ
ヒューズ６をカットしたことにより溶融物等が生じる。
この溶融物等の発生による物理的衝撃は、熱的衝撃と同
様に層間絶縁膜層１４を介してその下層及び側壁に配置
された熱抵抗層２１ａ及び熱抵抗壁２１ｂに達する。こ
れら熱抵抗層２１ａ及び熱抵抗壁２１ｂからなるカバー
レイヤー２１はこの物理的衝撃を受け止める。例えばカ
バーレイヤー２１に達した溶融物はカバーレイヤー２１
に付着するため、その下層に配置された素子２及び配線
４には拡散することなく、素子２及び配線４の動作に何
ら影響を及ぼさない。また、このカバーレイヤー２１は
リダンダンシヒューズ６周辺部を完全に覆うため、素子
２及び配線４に到達する物理的衝撃を完全に遮断するこ
とができる。On the other hand, at the time of laser cutting, a melt or the like is generated by cutting the redundancy fuse 6.
The physical impact due to the generation of the melt or the like reaches the thermal resistance layer 21a and the thermal resistance wall 21b disposed on the lower layer and the side wall via the interlayer insulating film layer 14 similarly to the thermal impact. The cover layer 21 including the heat resistance layer 21a and the heat resistance wall 21b receives the physical impact. For example, the melt that has reached the cover layer 21 is
Therefore, it does not diffuse into the element 2 and the wiring 4 disposed thereunder, and does not affect the operation of the element 2 and the wiring 4 at all. In addition, since the cover layer 21 completely covers the periphery of the redundancy fuse 6, it is possible to completely block a physical impact reaching the element 2 and the wiring 4.
【００３５】このように、リダンダンシヒューズ６の周
辺を完全に覆う構造のカバーレイヤー２１を用いること
により、高エネルギー密度レーザによりヒューズカット
を行っても、リダンダンシヒューズ６下面に設けられた
素子２および配線４に物理的、電気的損傷が生じること
はなく、素子２及び配線４の動作に何ら影響を及ぼさな
い。従って、従来のように素子２及び配線４の配置とし
てヒューズ直下を避ける必要がなく、半導体装置のさら
なる高集積化が可能となる。As described above, by using the cover layer 21 having a structure that completely covers the periphery of the redundancy fuse 6, even if the fuse is cut by a high energy density laser, the element 2 and the wiring provided on the lower surface of the redundancy fuse 6 can be formed. 4 does not cause any physical or electrical damage, and does not affect the operation of the element 2 and the wiring 4 at all. Therefore, it is not necessary to avoid the area immediately below the fuse as the arrangement of the element 2 and the wiring 4 as in the related art, and the semiconductor device can be further integrated.
【００３６】なお、本実施形態においてはカバーレイヤ
ー２１を高融点物質のみで形成したが、リダンダンシヒ
ューズ６から見て高融点物質の層の外周にヒートシンク
層を設けてカバーレイヤー２１を第１実施形態と同じ２
層構造にすることもできる。ここで、４つのリダンダン
シヒューズ６を覆うように熱抵抗壁２１ｂを設ける場合
を示したが、熱抵抗壁２１ｂが覆うヒューズ６の数には
限定されない。また、本カバーレイヤー構造は熱抵抗層
２１ａのみでもよい。この場合においても、ヒューズ６
に対しカバーレイヤーの面積を十分にとれば、物理的衝
撃の十分な遮断が可能となる。 （第３実施形態） 図３及び図４は本発明の第３実施形態に係る半導体装置
の製造工程を示す断面図である。図４（ｃ）に示すよう
にこの半導体装置は、ゲート電極２ａおよび拡散層２ｂ
からなるＭＯＳＦＥＴを構成する素子２と、この素子２
の上に層間絶縁膜層３ａを介して形成された配線４と、
この配線４の上に層間絶縁膜層５を介して形成されるカ
バーレイヤー３１及びコンタクト層３２、その層間絶縁
膜層５上にバリアメタル３４ａ，３４ｂを介して形成さ
れたメタル配線層３４ｃ、および層間絶縁膜層３３、そ
の層間絶縁膜層３３を介して形成されたメタル配線層３
７、およびリダンダンシヒューズ６からなる。素子２の
拡散層２ｂと配線４はコンタクト層３ｂにより接続され
ており、またメタル配線層３７およびリダンダンシヒュ
ーズ６の上面は、パッシベーション膜１５で保護されて
いる。In the present embodiment, the cover layer 21 is formed only of the high melting point material. However, a heat sink layer is provided on the outer periphery of the high melting point material viewed from the redundancy fuse 6, and the cover layer 21 is formed in the first embodiment. Same as 2
It can have a layered structure. Here, the case where the thermal resistance wall 21b is provided so as to cover the four redundancy fuses 6 has been described, but the number of the fuses 6 that the thermal resistance wall 21b covers is not limited. Further, the present cover layer structure may include only the heat resistance layer 21a. Even in this case, the fuse 6
On the other hand, if the area of the cover layer is sufficient, it is possible to sufficiently block the physical impact. Third Embodiment FIGS. 3 and 4 are cross-sectional views showing a manufacturing process of a semiconductor device according to a third embodiment of the present invention. As shown in FIG. 4C, this semiconductor device has a gate electrode 2a and a diffusion layer 2b.
Element 2 that constitutes a MOSFET composed of
A wiring 4 formed on the substrate via an interlayer insulating film layer 3a;
A cover layer 31 and a contact layer 32 formed on the wiring 4 via an interlayer insulating film layer 5; a metal wiring layer 34c formed on the interlayer insulating film layer 5 via barrier metals 34a and 34b; An interlayer insulating film layer 33, and a metal wiring layer 3 formed via the interlayer insulating film layer 33
7 and a redundancy fuse 6. The diffusion layer 2b of the element 2 and the wiring 4 are connected by a contact layer 3b, and the upper surfaces of the metal wiring layer 37 and the redundancy fuse 6 are protected by the passivation film 15.
【００３７】ここで、カバーレイヤー３１はリダンダン
シヒューズ材料よりも高い融点を有する金属からなり、
本実施形態ではＷとする。このカバーレイヤー３１によ
りレーザ照射時の熱衝撃の耐性を持たせ、またレーザカ
ット時のヒューズ溶融物のその下面の素子２への拡散を
遮断する。また、ＣＶＤ法若しくはスパッタ法によるコ
ンタクト層３２とカバーレイヤー３１との同時形成が可
能となる。Here, the cover layer 31 is made of a metal having a melting point higher than that of the redundancy fuse material.
In this embodiment, it is W. The cover layer 31 provides resistance to thermal shock at the time of laser irradiation, and blocks diffusion of the fuse melt into the element 2 on the lower surface at the time of laser cutting. Further, the contact layer 32 and the cover layer 31 can be simultaneously formed by the CVD method or the sputtering method.
【００３８】上記実施形態に係る半導体装置の製造プロ
セスを説明する。Ｓｉからなる半導体基板１にゲート電
極２ａ，拡散層２ｂからなる素子２を形成した後、ＢＰ
ＳＧ等の層間絶縁膜層３ａを堆積する。次いで、この層
間絶縁膜層３ａにダマシンプロセス等を用いて配線４を
形成し、この配線４と素子２をコンタクト層３ｂにて接
続する。次いで、配線４上にプラズマＣＶＤによりプラ
ズマシリコン酸化膜等の絶縁材料を堆積し、層間絶縁膜
層５を形成する。ここまでは第１実施形態と同様であ
る。The manufacturing process of the semiconductor device according to the above embodiment will be described. After forming an element 2 composed of a gate electrode 2a and a diffusion layer 2b on a semiconductor substrate 1 composed of Si, BP
An interlayer insulating film layer 3a such as SG is deposited. Next, a wiring 4 is formed on the interlayer insulating film layer 3a using a damascene process or the like, and the wiring 4 and the element 2 are connected by a contact layer 3b. Next, an insulating material such as a plasma silicon oxide film is deposited on the wiring 4 by plasma CVD to form an interlayer insulating film layer 5. The steps up to here are the same as in the first embodiment.
【００３９】次いで、ＲＩＥ（反応性イオンエッチン
グ）により、この層間絶縁膜層５をパターニングして層
間絶縁膜層３ａが露出した複数の溝部を形成する（図３
（ａ））。そして、この溝部にＣＶＤ法によりＷを埋め
込む。そして、このとき埋め込まれたＷの残渣をＣＭＰ
により削り取り、コンタクト層３２とカバーレイヤー３
１を同時に形成する（図３（ｂ））。Next, the interlayer insulating film layer 5 is patterned by RIE (reactive ion etching) to form a plurality of grooves where the interlayer insulating film layer 3a is exposed (FIG. 3).
(A)). Then, W is buried in the groove by the CVD method. Then, the W residue embedded at this time is subjected to CMP.
The contact layer 32 and the cover layer 3
1 are simultaneously formed (FIG. 3B).
【００４０】次いで、コンタクト層３２とカバーレイヤ
ー３１の形成後、スパッタ法等により例えばＴｉＮ／Ｔ
ｉ等からなるバリアメタル３４ａ，３４ｂを形成し、次
いでスパッタ法等により例えばＡｌ−Ｃｕ等からなるメ
タル配線材料を堆積する。このメタル配線材料上にスパ
ッタ法等によりＴｉＮ層を形成後、リソグラフィ法によ
り配線のパターニングを行った後にＲＩＥにより加工
し、メタル配線層３４ｃ及びバリアメタル３４ｄを形成
する。なお、配線層３４ｃの加工はダマシンプロセスに
よる埋め込みでもよい。Next, after the formation of the contact layer 32 and the cover layer 31, for example, TiN / T
The barrier metals 34a and 34b made of i or the like are formed, and then a metal wiring material made of, for example, Al-Cu is deposited by a sputtering method or the like. After a TiN layer is formed on the metal wiring material by a sputtering method or the like, the wiring is patterned by a lithography method and then processed by RIE to form a metal wiring layer 34c and a barrier metal 34d. The processing of the wiring layer 34c may be embedded by a damascene process.
【００４１】次いで、メタル配線層３４ｃ上にプラズマ
ＣＶＤによりプラズマシリコン酸化膜等の絶縁材料を堆
積して層間絶縁膜層３３を形成する。次いで、メタル配
線層３４ｃの形成と同様のプロセスにより、バリアメタ
ル３６ａ，３６ｂ上にメタル配線層３７およびリダンダ
ンシヒューズ６を形成する。このメタル配線層３７とリ
ダンダンシヒューズ６の形成は、同一材料を用いて同一
の工程により行っても、別工程により行ってもよい。こ
のとき、メタル配線層３７とメタル配線層３４ｃとはコ
ンタクト層３５により接続される。Next, an insulating material such as a plasma silicon oxide film is deposited on the metal wiring layer 34c by plasma CVD to form an interlayer insulating film layer 33. Next, the metal wiring layer 37 and the redundancy fuse 6 are formed on the barrier metals 36a and 36b by the same process as the formation of the metal wiring layer 34c. The formation of the metal wiring layer 37 and the redundancy fuse 6 may be performed using the same material in the same step or in different steps. At this time, the metal wiring layer 37 and the metal wiring layer 34c are connected by the contact layer 35.
【００４２】次いで、メタル配線３７、リダンダンシヒ
ューズ６の表面にバリアメタル３６ｄを形成した後、プ
ラズマＣＶＤにより、Ｓｉ3 Ｎ4 等の絶縁膜を堆積させ
ることによりパッシベーション膜１５を形成し、半導体
装置が完成する。Next, after a barrier metal 36d is formed on the surfaces of the metal wiring 37 and the redundancy fuse 6, a passivation film 15 is formed by depositing an insulating film such as Si 3 N 4 by plasma CVD. Complete.
【００４３】このように、素子２及びヒューズ６間に高
融点金属からなるカバーレイヤー３１を設けることによ
り、レーザ照射時の熱衝撃及びレーザカット時のヒュー
ズ溶融物の素子２への拡散を遮断することができる。ま
た、カバーレイヤー３１の形成はコンタクト層３２の形
成工程と同じ工程で行うため、両工程を別工程により行
う場合に比較してプロセスが短縮される。As described above, by providing the cover layer 31 made of a high melting point metal between the element 2 and the fuse 6, the thermal shock at the time of laser irradiation and the diffusion of the fuse melt to the element 2 at the time of laser cutting are cut off. be able to. Further, since the formation of the cover layer 31 is performed in the same step as the step of forming the contact layer 32, the process is shortened as compared with the case where both steps are performed in separate steps.
【００４４】なお、本実施形態ではコンタクト層３２と
同一材料及び同一工程によりカバーレイヤー３１を形成
したが、配線４，メタル配線層３４ｃと同一材料及び同
一工程により形成するものであってもよい。In this embodiment, the cover layer 31 is formed by the same material and the same process as the contact layer 32. However, the cover layer 31 may be formed by the same material and the same process as the wiring 4 and the metal wiring layer 34c.
【００４５】[0045]
【発明の効果】以上説明したように本発明によれば、ヒ
ューズの下面に配置された素子又は配線をレーザカット
時の損傷から保護するための衝撃遮断層をヒューズ直下
に設置し、ヒューズのレーザカット時の物理的・熱的衝
撃をこの衝撃遮断層により受け止めることにより、これ
ら物理的・熱的衝撃が素子又は配線に伝わることがな
く、素子又は配線を保護することができる。As described above, according to the present invention, an impact cut-off layer for protecting an element or a wiring disposed on the lower surface of a fuse from damage during laser cutting is provided immediately below the fuse, and the laser of the fuse is provided. By receiving the physical / thermal shock at the time of cutting by the impact blocking layer, the physical / thermal shock is not transmitted to the element or the wiring, and the element or the wiring can be protected.
【図１】本発明の第１実施形態に係る半導体装置の全体
構成を示す断面図。FIG. 1 is a sectional view showing an overall configuration of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２実施形態に係る半導体装置の全体
構成を示す断面図。FIG. 2 is a sectional view showing an overall configuration of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３実施形態に係る半導体装置の製造
工程を示す断面図。FIG. 3 is a sectional view showing a manufacturing process of a semiconductor device according to a third embodiment of the present invention.
【図４】同実施形態における半導体装置の製造工程を示
す断面図。FIG. 4 is an exemplary sectional view showing a manufacturing step of the semiconductor device in the embodiment;
【図５】従来の半導体装置の全体構成を示す斜視図。FIG. 5 is a perspective view showing the overall configuration of a conventional semiconductor device.
１ 基板 ２ 素子 ２ａ ゲート電極 ２ｂ 拡散層 ３ａ，５，１１，１２，１４，３３ 層間絶縁膜層 ３ｂ，３２，３５ コンタクト層 ４ 配線 ６ リダンダンシヒューズ １３，２１ カバーレイヤー １３ａ ヒートシンク層 １３ｂ，２１ａ 熱抵抗層 １５ パッシベーション膜 ２１ｂ 熱抵抗壁 ３４ａ，３４ｂ，３４ｄ，３６ａ，３６ｂ，３６ｄ バ
リアメタル ３４ｃ，３７ メタル配線層DESCRIPTION OF SYMBOLS 1 Substrate 2 element 2a Gate electrode 2b Diffusion layer 3a, 5,11,12,14,33 Interlayer insulating film layer 3b, 32,35 Contact layer 4 Wiring 6 Redundancy fuse 13,21 Cover layer 13a Heat sink layer 13b, 21a Thermal resistance Layer 15 Passivation film 21b Thermal resistance wall 34a, 34b, 34d, 36a, 36b, 36d Barrier metal 34c, 37 Metal wiring layer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−170（ＪＰ，Ａ) 特開 平２−271555（ＪＰ，Ａ) 特開 平11−154739（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/3205 H01L 21/82 H01L 27/108 ────────────────────────────────────────────────── (5) References JP-A-58-170 (JP, A) JP-A-2-271555 (JP, A) JP-A-11-154739 (JP, A) (58) Investigation Field (Int.Cl. 7 , DB name) H01L 21/8242 H01L 21/3205 H01L 21/82 H01L 27/108
Claims (2)
と、 前記半導体層と前記リダンダンシヒューズとの間でかつ
前記複数のリダンダンシヒューズの少なくとも直下領域
に形成された前記リダンダンシヒューズ材料よりも高融
点の物質からなる衝撃遮断層と、 前記衝撃遮断層の下層に形成され、前記衝撃遮断層より
も高い熱伝導率を有する金属からなり、前記衝撃遮断層
に対応して設けられたヒートシンク層と を具備してなる
半導体装置。 A semiconductor layer on which wires and elements are formed; an insulating layer formed on the semiconductor layer; a plurality of redundancy fuses formed in the insulating layer ; the semiconductor layer and the redundancy fuse; Between and
At least a region directly below the plurality of redundancy fuses
Higher melting than the redundancy fuse material formed in
A shock-blocking layer made of a substance at a point; and an impact-blocking layer formed below the shock-blocking layer.
Made of a metal having a high thermal conductivity, said impact blocking layer
Formed by and a heat sink layer provided corresponding to
Semiconductor device.
と、 前記半導体層と前記リダンダンシヒューズとの間でかつ
前記複数のリダンダンシヒューズの少なくとも直下領域
に形成された前記リダンダンシヒューズ材料よりも高融
点の物質からなる衝撃遮断層と、 前記リダンダンシヒューズ材料よりも高融点の物質から
なり、前記複数のリダンダンシヒューズのうち、１つあ
るいは複数の該ヒューズ側面を前記絶縁層を介して覆
い、前記衝撃遮断層に達するように埋め込み形成された
衝撃遮断壁と、 前記衝撃遮断層の下層又は前記リダンダンシヒューズか
ら見て前記衝撃遮断壁の外周に前記衝撃遮断層又は前記
衝撃遮断壁に対応して設けられ、前記衝撃遮断層又は衝
撃遮断壁よりも高い熱伝導率を有する金属からなるヒー
トシンク層と を具備してなる半導体装置。 Wherein the wiring and the semiconductor layer element is formed, and the semiconductor layer on the formed insulating layer, a plurality of redundancy fuse formed on the insulating layer
And between the semiconductor layer and the redundancy fuse and
At least a region directly below the plurality of redundancy fuses
Higher melting than the redundancy fuse material formed in
A shock-blocking layer made of a substance at a point, and a substance having a melting point higher than that of the redundancy fuse material.
One of the plurality of redundancy fuses.
Or the side surfaces of the plurality of fuses are covered with the insulating layer interposed therebetween.
Buried to reach the impact barrier layer
An impact barrier, a layer below the impact barrier or the redundancy fuse;
The impact barrier layer or the outer periphery of the impact barrier wall as viewed from above
The shock-blocking layer or the shock-blocking layer is provided corresponding to the shock-blocking wall.
Heat shield made of metal with higher thermal conductivity than the barrier
A semiconductor device comprising a tosink layer .
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