JP3211659B2

JP3211659B2 - 半導体装置およびその製造方法

Info

Publication number: JP3211659B2
Application number: JP10091696A
Authority: JP
Inventors: 隆幸吉田; 隆大塚; 博昭藤本; 忠昭三村; 一郎山根; 太紀夫山下; 敏夫松木; 義昭春日
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-04-24
Filing date: 1996-04-23
Publication date: 2001-09-25
Anticipated expiration: 2016-04-23
Also published as: JPH0917945A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子部品の実装分
野におけるマルチチップモジュール等に適用される半導
体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、電子部品においては、電子機器の
小型化、高機能化、および動作速度の高速化に対応して
モジュール化が進行している。これらのマルチチップモ
ジュールにおいては、半導体素子上にさらに別の半導体
素子を搭載して１つのパッケージ内に納めた半導体装置
を配線基板上に搭載したものが提案されている。

【０００３】以下図面を参照しながら、複数個の半導体
素子を積層した従来の半導体装置の一例について説明す
る。図１８は従来の半導体装置の断面構造を示す図であ
り、図１９はその接合工程を示す図である。

【０００４】従来の半導体装置は、第１の電極パッド92
とパッシベーション膜94とを形成した第１の半導体素子
91を、第２の電極パッド97とパッシベーション膜99とを
形成した第２の半導体素子96上に搭載した構造を有す
る。ただし、第１の電極パッド92と第２の電極パッド97
とは、これらの上にそれぞれ形成されたバリアメタル9
3、98を介して、半田からなる金属突起すなわちバンプ9
5を用いたフリップチップ実装法により結合されてい
る。なお、バンプ95を電解めっきで形成した場合には、
バンプ95と第１および第２の電極パッド92、97との密着
性をよくするため、通常バンプ95とこれらの電極パッド
92、97との間にバリアメタル93、98が設けられている。
さらに、第１の半導体素子91と第２の半導体素子96との
間には、エポキシ系、アクリル系、またはシリコン系の
絶縁樹脂100 が注入されている。

【０００５】次に、第１の半導体素子91と第２の半導体
素子96とを接合する工程について説明する。まず、図１
９の工程(a) に示すように、第１の半導体素子91上に、
ＥＢ蒸着法等を用いてＴｉ、ＰｄまたはＡｕからなるバ
リアメタル層93が形成される。次に工程(b) に示すよう
に、第１の電極パッド92を除く部分がフォトリソグラフ
ィー技術により、フォトレジスト101 で覆われる。そし
て、工程(c) に示すように、電極パッド92上方のバリア
メタル層93上に、電解めっき法等により、バンプ95とな
るＰｂまたはＳｎ半田が形成される。さらに、工程(d)
に示すように、フォトレジスト101 が除去された後、バ
リアメタル層93の電極パッド上を除く部分が王水、フッ
酸等により除去される。同様の工程により、第２の半導
体素子96上にもバリアメタル98が形成される。

【０００６】次に、工程(e) に示すように、第１の半導
体素子91のバンプ95と第２の半導体素子96のバリアメタ
ル93とが位置合わせされた後、加圧および加熱により両
者が結合される。そして、工程(f) に示すように、絶縁
樹脂100 が第１の半導体素子91と第２の半導体素子96と
の間に注入され、絶縁樹脂100 が硬化させられて第２の
半導体素子96上への第１の半導体素子91の搭載が完了す
る。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、第１の半導体素子と第２の半導体素子との
間隔を１００μｍ以下に狭くしようとすると、それぞれ
の半導体素子上の主面に形成されている配線層を流れる
信号が相互に干渉し合うため、クロストークノイズが発
生する。このため、半導体装置が誤動作するという課題
があった。

【０００８】クロストークノイズ信号の大きさをソース
信号の大きさの１０％以内に抑制しようとすると、２つ
の半導体素子を横方向に並べて配列した場合でさえ３０
０μｍ以上の間隔が必要であることが報告されている。
したがって、２つの半導体素子を上下方向に積層した場
合には、少なくとも数百μｍ以上の間隔が必要であると
考えられ、１００μｍ以下に狭くすることは極めて困難
な課題であった。

【０００９】本発明の目的は、第１の半導体素子の配線
層と第２の半導体素子の配線層との間のクロストークノ
イズの発生を低減できる半導体装置およびその製造方法
を提供することにある。

【００１０】

【課題を解決するための手段】請求項１記載の半導体装
置および請求項７記載の半導体装置の製造方法は、第１
の半導体素子を第２の半導体素子上に電極パッドを介し
て搭載した半導体装置において、両半導体素子間に絶縁
部材および導電部材を配置したものである。この構成に
よれば、両半導体素子間の間隔を狭くした場合でも、両
半導体素子間に導電部材を配置しているため、クロスト
ークノイズの発生が抑えられる。たとえば、第１の半導
体素子と第２の半導体素子との間隔を１００μｍ以下に
狭めても、クロストークノイズ信号の大きさをソース信
号の大きさの１０％以内に抑えることができる。

【００１１】

【００１２】

【００１３】

【００１４】

【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は、第１の
実施の形態における半導体装置の半導体素子接合部にお
ける構造を示すものである。この半導体装置は、第１の
電極パッド2 、第１の配線層9 および第１の電極パッド
2 を除く部分を被覆する絶縁部材としてのパッシベーシ
ョン膜3 が形成された第１の半導体素子1 を、第２の電
極パッド6 が形成された第２の半導体素子5 上に搭載し
たものである。ただし、第２の半導体素子5 には、第２
の電極パッド6 を除く部分を覆う絶縁部材としての絶縁
層8 が形成され、さらにこの絶縁層8 上における第２の
配線層10の上方部分に、導電部材である導体層7が形成
されている。また、第１の電極パッド2 と第２の電極パ
ッド6 とは、接続部材である金属突起を構成するバンプ
4 で電気的に結合されている。

【００１５】なお、この半導体装置をパッケージする場
合など、必要に応じて第１の半導体素子1 と第２の半導
体素子5 との間に、エポキシ系、アクリル系、またはシ
リコーン系の絶縁樹脂を設けてもよい。たとえば、この
半導体装置をベアチップの状態で配線基板上に搭載する
場合には、両半導体素子1、5間に絶縁樹脂を注入してお
く。リードフレームを用いてパッケージする場合には、
この半導体装置を金型内に挿入した後、金型に絶縁樹脂
を注入する。

【００１６】図２は第２の半導体素子5 上における第２
の電極パッド6 と導体層7 との配置関係を示す図であ
る。導体層7 には突出したグランド端子11が設けられ、
このグランド端子11は第２の電極パッド6 の内の１つと
接続されている。なお、グランド端子11は必ずしも必要
ではない。しかしながら、グランド端子11を形成してこ
れを接地するほうが、より確実にクロストークノイズが
低減され、好ましい。導体層7 は、絶縁層8 上に形成す
る代わりにパッシベーション膜3 上に形成してもよく、
また、絶縁層8 上およびパッシベーション膜3 上の両方
に形成してもよい。導体層7 は、少なくとも第１の配線
層9 および第２の配線層10を覆うように設けられていれ
ばよい。

【００１７】図３に第１の半導体素子1 と第２の半導体
素子5 との接合方法の一例を示す。まず、工程（ａ）に
示すように、絶縁層8 上にＡｌ−Ｓｉ−Ｃｕ合金からな
る導体膜12をスパッタリングにより形成する。次に、工
程（ｂ）に示すように、図２に示す形状の導体層7 を形
成するため、グランド端子11となる第２の電極パッド6
の開口部分および配線層10の上方部分をフォトレジスト
により覆った後、ドライエッチング法を用いて導体膜12
の不要部分を除去する。なお、グランド端子11が不要な
場合は除去すればよい。導体膜12の材料としては、Ａｌ
−Ｓｉ−Ｃｕ合金が配線材料に使用されているから、こ
れと同じ材料を用いることが製造上有利である。しかし
ながら、導体膜12の材料は必ずしもこれに限定されるも
のではなく、他の導電材料を用いてもよい。

【００１８】次に、工程（ｃ）に示すように、第１の半
導体素子1 の第１の電極パッド2 上に、無電解めっき法
により、例えばＮｉコアＡｕバンプからなる金属突起の
バンプ4 を形成する。その後、工程（ｄ）に示すよう
に、バンプ4 と第２の電極パッド6 とが対向するように
第１の半導体素子1 と第２の半導体素子5 とを配置す
る。そして、工程（ｅ）に示すように、加圧および加熱
治具13を用い、第１の半導体素子1 と第２の半導体素子
5 とを加圧および加熱する。このときの加圧条件はバン
プ１個あたり０．１グラムから１００グラム程度の圧力
であり、加熱条件は２５０℃から４５０℃までの温度で
ある。この加圧および加熱により、Ａｕ−Ａｌ合金接合
を行う。

【００１９】なお、Ａｕ−Ａｕ接合の場合、すなわち、
両方の電極パッド2、6上にＮｉコアＡｕバンプを形成し
た場合あるいは第２の電極パッド6 上にＡｕがコートさ
れている場合も、加圧加熱条件はＡｕ−Ａｌ合金接合の
場合の条件と同じである。はんだ合金接合の場合の条件
は、加熱温度が６０℃から２５０℃までの範囲で、加圧
力は半導体素子1 自身の重量から数グラムまでの範囲の
圧力で十分である。また、このような合金接合以外に
も、ＣＯＧ法として広く知られている絶縁樹脂を介した
接合法を用いたＭＢＢ（マイクロバンプボンディング）
法等のフリップチップ法を用いることもできる。

【００２０】上記のように本実施の形態における半導体
装置では、２個の半導体素子（第１の半導体素子及び第
２の半導体素子）を金属突起を介して接続され、その際
に上記の２つの半導体素子間に導体層7 が形成されてい
るため、クロストークノイズを低減することができる。
また、従来の半導体装置の製造法における工程中で導体
層7 を形成することができるため、余分な装置等を導入
する必要がない。

【００２１】図４は、図３に示す導体層の形成方法を変
えた接合方法を示す図である。この方法の場合は、図４
の工程（ａ）に示すように、まず、グランド端子11と接
続される電極パッド以外の電極パッド6 をフォトレジス
ト14により覆う。次に、工程（ｂ）に示すように、無電
解めっき法によりＳｎ／Ｐｄ／Ｎｉの３層構造の導体膜
12を絶縁層8 上に形成する。そして、フォトレジスト14
を除去し、導体膜12を形成する。この導体膜12をそのま
ま導体層として用いる。その後の工程（ｃ）、（ｄ）、
（ｅ）は、図３に示す工程（ｃ）、（ｄ）、（ｅ）と同
じである。図４の場合は、無電解めっき法により導体層
12が形成されている点、および導体層12が第２の配線層
10の上面だけでなく第２の電極パッド6 の周辺部にも設
けられている点が図３の場合とは異なる。

【００２２】なお、導体層12には、上記Ｓｎ／Ｐｄ／Ｎ
ｉの３層構造のもの以外にも、ＡｇやＳｎの金属層ある
いはＳｎ／Ｐｄの２層構造の無電解めっき可能な金属層
を用いることができる。さらに、これらの２層あるいは
３層構造の金属層を熱処理により合金化したＳｎ−Ｐｄ
あるいはＳｎ−Ｐｄ−Ｎｉ合金層を用いてもよい。ま
た、導体層12は、必ずしも第２の電極パッド6 を除く全
面に形成される必要はなく、少なくとも第１の配線層9
および第２の配線層10を覆うように形成されればよい。

【００２３】この図４に示す接合方法では、半導体装置
の製造工程中で導体層を形成する必要がないため、無電
解めっき処理を行う装置さえあれば、どのような完成さ
れたベアチップであっても容易に導体層を形成すること
ができる。

【００２４】なお、図３および図４に示す接合方法で
は、バンプ4 にＮｉコアＡｕバンプを用いた例を示した
が、これ以外にＡｕバンプや、Ｓｎ−Ｐｂ、Ｉｎ−Ｓｎ
合金等から構成されるはんだバンプ等を用いてもよい。
さらに、転写バンプ法による形成も可能である。バンプ
4 の直径は、ＮｉコアＡｕバンプおよびＡｕバンプの場
合は５μｍから１００μｍの範囲に、はんだバンプの場
合は１００μｍ程度である。クロストークノイズをより
減少させるために両電極パッド間2, 6の間隔をより広く
する場合には、第２の半導体素子5 の第２の電極パッド
6 上にもバンプを形成することが好ましい。この場合
は、工程（ａ）、（ｂ）の前に工程（ｃ）を第２の半導
体素子5 に対して行う。

【００２５】次に、本発明の第２の実施の形態について
図面を参照しながら説明する。図５は、第２の実施の形
態における半導体装置の断面構造を示すものである。た
だし、図５において、図１に示す部材と同じ部材には同
一符号を付してあり、その説明は省略する。図５に示す
半導体装置では、第１の半導体素子1 と第２の半導体素
子5 との間に、導電部材である導体層18を形成した絶縁
部材である絶縁フィルム16を配置している。第１の電極
パッド2 と第２の電極パッド6 との接続は、バンプ4a、
4bを介して、絶縁フィルム16に形成した接続部材である
金属突起17により行われている。

【００２６】図６は、絶縁フィルム16上に形成された金
属突起17および導体層18の配置を示す平面図である。符
号19は、絶縁フィルム16上に形成された金属突起17のう
ち、グランド端子に接続される金属突起を示す。

【００２７】図７は、この半導体装置における半導体素
子の接合方法の一例を示す工程図である。まず、工程
（ａ）に示すように、第２の半導体素子5 上にアクリル
系、エポキシ系、あるいはシリコーン系よりなる絶縁樹
脂20を塗布する。そして、工程（ｂ）に示すように、Ａ
ｕの金属突起17およびを導体層18を有するポリイミドか
らなる絶縁フィルム16を、位置合わせをしながら絶縁樹
脂20上に配置する。なお、金属突起17には、Ａｕ以外
に、ＮｉコアＡｕ等の金属、またはＳｎ−Ｐｂ、Ｉｎ−
Ｓｎ等のはんだが用いられる。金属突起17の代わりに、
必要に応じて、導体フィラーを混入したペースト等より
なる導電突起を用いることもできる。ただし、この導電
突起は金属突起よりも電気抵抗が大きいため、金属突起
のほうが好ましい。

【００２８】次に、工程（ｃ）に示すように、絶縁フィ
ルム16上にアクリル系、エポキシ系、またはシリコーン
系の絶縁樹脂22を塗布する。そして、工程（ｄ）に示す
ように、電極パッド2 上に形成されたバンプ4aと絶縁フ
ィルム16上の金属突起17とを位置合わせしながら、第１
の半導体素子1 を絶縁樹脂22上に配置する。その後、図
３の工程（ｅ）と同様の加圧、加熱方法および条件によ
り、第１の半導体素子1 と第２の半導体素子5 とを接合
する。

【００２９】なお、絶縁フィルム16がポリエチレンなど
のようにポリイミドよりも耐熱性に劣る材料から構成さ
れ、金属突起17が数十℃程度の加熱温度で接合可能なＳ
ｎ−Ｉｎ系の低融点はんだから構成される場合には、は
んだ合金接合を行い、また同時に絶縁樹脂20、22を硬化
させて第１の半導体素子1 を第２の半導体素子5 上に搭
載する。また、絶縁樹脂20、22が光硬化性絶縁樹脂であ
る場合は、加圧、加熱ツール13を用いて第１の半導体素
子1 と第２の半導体素子5 とを加圧しながら紫外線を照
射し、絶縁樹脂20、22を硬化させながら第１の半導体素
子1 を第２の半導体素子5 上に搭載することも可能であ
る。

【００３０】一方、突起17が導体フィラーを混入したペ
ーストから構成されている場合には、絶縁樹脂20、22に
光硬化性絶縁樹脂を用い、加圧、加熱ツール13を用いて
第１の半導体素子1 と第２の半導体素子5 を加圧しなが
ら紫外線を照射し、絶縁樹脂20、22を硬化させて第１の
半導体素子1 を第２の半導体素子5 上に搭載する。

【００３１】本実施の形態では、第１の半導体素子1 と
第２の半導体素子5 との間に絶縁フィルム16上に設けた
導体層18を介在させる構造を有しているため、クロスト
ークノイズを大きく低減することができる。また、半導
体素子の製造工程とは別の工程において絶縁フィルム上
にあらかじめ金属突起を形成しておくことができるた
め、量産性に優れるという効果を有する。

【００３２】なお、本実施の形態ではグランド端子を第
１の半導体素子または第２の半導体素子上に形成した
が、外部回路にグランド端子を形成し、このグランド端
子に導体層18を接続しても同様の効果が得られることは
言うまでもない。

【００３３】次に、本発明の第３の実施の形態について
図面を参照しながら説明する。図８は、第３の実施の形
態における半導体装置の断面構造を示すものである。た
だし、図８において、図１に示す部材と同じ部材には同
一符号を付してあり、その説明は省略する。図８に示す
半導体装置は、第１の半導体素子1 と第２の半導体素子
5 との間に、絶縁部材である絶縁樹脂24、25に埋め込ま
れた導電部材である銅の導体箔23を配置したものであ
る。導体箔23には、銅箔の他、アルミ箔など導電性金属
箔を用いることができる。

【００３４】図９は、この半導体装置における半導体素
子の接合方法の一例を示す工程図である。まず、工程
（ａ）に示すように、第１の半導体素子1 上の第１の電
極パッド2 上に、無電解めっき法によりＮｉコアＡｕバ
ンプのバンプ4aを形成する。また、第２の半導体素子5
の第２の電極パッド6 上にも同様のバンプ4bを形成す
る。なお、バンプ4a、4bには、ＮｉコアＡｕバンプ以外
に、Ａｕ等の金属、またはＳｎ−Ｐｂ、Ｉｎ−Ｓｎ等の
はんだを用いることができる。バンプ4a、4bの直径は、
ＮｉコアＡｕバンプ、Ａｕバンプの場合は５μｍから１
００μｍ、はんだバンプの場合は１００μｍ程度であ
る。

【００３５】次に、工程（ｂ）に示すように、アクリル
系、エポキシ系、あるいはシリコーン系よりなる絶縁樹
脂24をパッシベーション膜3 上に塗布する。そして、工
程（ｃ）に示すように、絶縁樹脂24上にバンプ4a以外の
部分の第１の半導体素子1 上を覆う形状を有する銅箔の
導体箔23を配置する。さらに、工程（ｄ）に示すよう
に、導体箔23上にアクリル系、エポキシ系、シリコ−ン
系等の絶縁樹脂25を塗布する。

【００３６】次に、工程（ｅ）に示すように、バンプ4a
とバンプ4bとを位置合わせする。そして、加圧、加熱ツ
ール13を用いて第１の半導体素子1 と第２の半導体素子
5 とをバンプ１個あたり０．１グラムから１００グラム
程度の圧力、２５０℃から４５０℃程度の温度で加圧、
加熱してＡｕ−Ａｕ接合する。なお、バンプを半導体素
子1、5のうちの一方にのみ形成したＡｕ−Ａｌ合金接合
の場合も、加圧加熱条件は上記Ａｕ−Ａｕ接合の場合と
同じである。はんだ合金接合の場合は、６０℃から２５
０℃までの加熱温度、半導体素子5 自身の重量から数グ
ラムまでの範囲の圧力で加圧、加熱する。このとき、絶
縁樹脂24、25を同時に硬化させて第２の半導体素子5 を
第１の半導体素子1 上に搭載する。なお、絶縁樹脂24、
25が光硬化性絶縁樹脂である場合は、加圧、加熱ツール
13を用いて第１の半導体素子1 および第２の半導体素子
5 を加圧しながら紫外線を照射して絶縁樹脂24、25を硬
化させ、第２の半導体素子5 を第１の半導体素子1 上に
搭載することも可能である。

【００３７】上記のように本実施の形態における半導体
装置では、２個の半導体素子を金属突起を介して接続
し、その際に上記の２つの半導体素子間に導体箔が保持
されているため、第１の配線層9 と第２の配線層10との
間に生じるクロストークノイズを低減することができ
る。また、前述した第１及び第２の実施の形態における
導体層に代えて導体箔を載置することにより、上記第１
及び第２の実施の形態に比較してに容易にクロストーク
ノイズ低減の効果を得ることができる。

【００３８】次に、本発明の第４の実施の形態につい
て、図面を参照しながら説明する。図１０は、第４の実
施の形態における半導体装置の半導体素子接合部の断面
構造を示す図である。第１の半導体素子31には、第１の
電極パッド32と第１のパッシベーション膜33と配線層を
含む第１の素子領域34とが形成されている。第１の半導
体素子31よりも面積の大きい第２の半導体素子35には、
第２の電極パッド36と第２のパッシベーション膜37と配
線層を含む第２の素子領域38と外部回路に接続するため
のパッド36a が形成されている。ただし、第２の素子領
域38は、第１の半導体素子31とは重ならない位置に形成
されている。第１の電極パッド32と第２の電極パッド36
とは金属突起すなわちバンプ39により電気的に接続され
ている。第１の半導体素子31と第２の半導体素子35との
間隙及びその周辺には、絶縁樹脂40が充填されている。
なお、絶縁樹脂40は必須の構成部材ではなく、必要に応
じて設ければよい。

【００３９】図１１に、この半導体装置における２つの
半導体素子の搭載方法を示す。まず、工程（ａ）に示す
ように、第１の半導体素子31の電極パッド32上に無電解
めっき法を用いてＮｉコアＡｕよりなるバンプ39を形成
する。バンプ39はＡｕバンプ、またはＳｎ−Ｐｂ、Ｉｎ
−Ｓｎ等から構成されるはんだバンプでもよい。また、
転写バンプ法による形成も可能である。バンプ39の径
は、ＮｉコアＡｕバンプ、Ａｕバンプの場合は５μｍか
ら１００μｍ、はんだバンプの場合は１００μｍ程度の
ものを用いる。また、バンプ39は第１の半導体素子31上
および第２の半導体素子35上の両方に形成してもよい。

【００４０】次に、工程（ｂ）に示すように、第１の電
極パッド32と第２の電極パッド36とをバンプ39を介して
位置合わせする。そして、工程（ｃ）に示すように、加
圧、加熱ツール13を用いて、第１の半導体素子31を第２
の半導体素子35上に搭載する。このとき、バンプ１個あ
たり０．１グラムから１００グラムまでの範囲の加圧
力、および２５０℃から４５０℃までの範囲の温度で加
圧加熱し、Ａｕ−Ａｌ合金接合する。なお、Ａｕ−Ａｕ
接合の場合の加圧加熱条件もＡｕ−Ａｌ合金接合におけ
る条件と同じである。はんだ合金接合の場合は、６０℃
から２５０℃までの範囲の加熱温度、半導体素子31自身
の重量から数グラムまでの範囲の加圧力である。合金接
合以外にも、ＣＯＧ法として広く知られている絶縁樹脂
を介した接合法を用いたＭＢＢ法等のフリップチップ法
を用いてもよい。

【００４１】次に、工程（ｄ）に示すように、第１の半
導体素子31と第２の半導体素子35との間隙およびその周
辺部に絶縁樹脂40を注入し、硬化させる。なお、絶縁樹
脂40が光硬化性絶縁樹脂である場合は、加圧、加熱ツー
ル13を用いて第１の半導体素子31および第２の半導体素
子35を加圧しながら紫外線を照射して絶縁樹脂40を硬化
させ、第２の半導体素子35を第１の半導体素子31上に搭
載することも可能である。

【００４２】このように、第１の素子領域34の下方位置
には配線層を含む第２の素子領域38が形成されていない
ため、第１の素子領域34と第２の素子領域38との間のク
ロストークノイズの発生を抑えることができる。

【００４３】次に、本発明の第５の実施の形態につい
て、図面を参照しながら説明する。図１２に示す第５の
実施の形態は、図１０に示す第４の実施の形態の変形例
で、汎用ＭＣＵ（マイクロコンピュータ）からなる第１
の半導体素子41を、メモリおよびロジック回路を有する
第２の半導体素子42上に搭載したＥＰＲＯＭモジュール
である。なお、図１２において、図１０に示す部材と同
じ部材には同一符号を付しており、その説明は省略す
る。ＥＰＲＯＭ43およびロジック回路44は、第１の半導
体素子41と重ならない第２の半導体素子42上の位置に形
成されている。また、ロジック回路44は他のメモリを含
んでいてもよい。さらに、本実施の形態においても、図
１０に示す絶縁樹脂40を必要に応じて充填してもよい。

【００４４】第１の半導体素子41と第２の半導体素子42
とを接合する方法は、図１１に示す工程（ａ）から工程
（ｃ）までの工程と同じであり、その説明を省略する。

【００４５】本実施の形態では、ＥＰＲＯＭ43およびロ
ジック回路44が、第２の半導体素子42上における第１の
半導体素子41と重ならない位置に形成されているため、
導体層を設けなくてもクロストークノイズの発生が抑え
られる。さらに、ＥＰＲＯＭが第１の半導体素子の下方
に形成されている従来の半導体装置とは異なり、この半
導体装置ではＥＰＲＯＭ43の上方が開放されているた
め、上方から紫外線を照射してＥＰＲＯＭ43のプログラ
ムやデータを容易に消去および書き換えすることができ
る。なお、少なくともＥＰＲＯＭ43が第１の半導体素子
41と重ならない位置に形成されている場合には、紫外線
照射による消去が可能である。また、ロジック回路44が
第１の半導体素子41の下方に形成されている場合には、
第１の半導体素子41と第２の半導体素子42との間に導体
層を設けることにより、クロストークノイズの発生を抑
えることができる。

【００４６】次に、本発明の第６の実施の形態につい
て、図面を参照しながら説明する。図１３に示す第６の
実施の形態は、図１０に示す第４の実施の形態のもう１
つの変形例で、汎用ＭＣＵからなる第１の半導体素子45
を、ＩＣＥ（インサーキットエミュレータ）素子からな
る第２の半導体素子46上に搭載したＩＣＥモジュールで
ある。なお、図１３において、図１０に示す部材と同じ
部材には同一符号を付しており、その説明は省略する。

【００４７】ＩＣＥ回路およびメモリからなる回路47
は、第１の半導体素子45と重ならない第２の半導体素子
46上の位置に形成されている。なお、パッド36a はユー
ザー用の外部端子であり、第２の電極パッド36とパッド
36a との合計数を第１の電極パッド32の数よりも多くし
ている。また、回路47の面積が第２の半導体素子46の面
積から汎用ＭＣＵの面積を差し引いた面積よりも小さく
なるように、回路47を形成している。

【００４８】第１の半導体素子45と第２の半導体素子46
とを接合する方法は、図１１に示す工程（ａ）から工程
（ｃ）までの工程と同じであり、その説明を省略する。

【００４９】本実施の形態の場合も、ＩＣＥ回路および
メモリからなる回路47が、第２の半導体素子46上におけ
る第１の半導体素子45と重ならない位置に形成されてい
るため、クロストークノイズの発生が抑えられる。

【００５０】次に、本発明の第７の実施の形態につい
て、図面を参照しながら説明する。図１４は、第７の実
施の形態における半導体装置を第１の半導体素子51の真
上から透視した場合の平面構造を示したものである。第
１の半導体素子51上には、第１の電極パッド52および第
１の素子領域（図示せず）と重なる第１の配線53が形成
されている。第２の半導体素子55上には、第２の電極パ
ッド56および第２の素子領域（図示せず）と重なる第２
の配線57が形成されている。そして、第１の半導体素子
51と第２の半導体素子55とが、配線53の方向と配線57の
方向とがほぼ直交するように配置されている。第１の電
極パッド52と第２の電極パッド56とは、金属突起すなわ
ちバンプ54により接続されている。第１の半導体素子51
と第２の半導体素子55との間隙及びその周辺には、絶縁
樹脂58が充填されている。なお、絶縁樹脂58は必須の構
成部材ではなく、必要に応じて設ければよい。

【００５１】第１の半導体素子51と第２の半導体素子55
とを接合する方法は、図１１に示す工程（ａ）から工程
（ｄ）までの工程と同じであり、その説明を省略する。

【００５２】このように、第１の半導体素子51と第２の
半導体素子55とを、配線53の方向と配線57の方向とがほ
ぼ直交するように配置することにより、配線53と配線57
との間に発生するクロストークノイズを著しく低減させ
ることができる。なお、配線53の方向と配線57の方向と
の交差角度が直角からずれるとともに、クロストークノ
イズは増大する。したがって、配線53の方向と配線57の
方向とをほぼ直交させることが最も好ましい。しかしな
がら、本発明はこの直交配置に限定されるものではな
く、クロストークノイズの大きさが半導体装置に誤動作
が生じないレベルであれば、配線53の方向と配線57の方
向との交差角度を直角よりも小さくすることができる。
ただし、両者の方向が平行である場合はクロストークノ
イズの最も大きく、好ましい配置ではない。

【００５３】次に、本発明の第８の実施の形態につい
て、図面を参照しながら説明する。図１５（ａ）は、第
８の実施の形態における半導体装置の断面および回路を
示す模式図である。第１の半導体素子61上には、第１の
電極パッド62および第１の素子領域（図示せず）と重な
る第１の配線63が形成されている。第２の半導体素子65
上には、第２の電極パッド66および第２の素子領域（図
示せず）と重なる第２の配線67が形成されている。そし
て、第１の配線63と第２の配線67とが接触しないよう
に、第１の電極パッド62と第２の電極パッド66とが金属
突起すなわちバンプ64を介して接続されている。なお、
第１の半導体素子61と第２の半導体素子65とを接合する
方法は、図１１に示す工程（ａ）から工程（ｃ）までの
工程と同じであり、その説明を省略する。

【００５４】図１５（ｂ）は、第１の配線63および第２
の配線67の長さがともに１ｍｍで、かつ両配線63、67の
方向が互いに平行である場合の等価回路を示す図であ
る。図１５（ｂ）には、第１の配線63の抵抗68、インダ
クタンス69、および対基板容量70が示され、第２の配線
67の抵抗71、インダクタンス72、および対基板容量73が
示され、配線63、67間に誘起される相互インダクタンス
74および相互容量75が示されている。

【００５５】相互インダクタンス74と相互容量75とによ
り誘起されるクロストークノイズを抑えるため、本実施
の形態では第１の半導体素子61の駆動電圧と第２の半導
体素子65の駆動電圧との差が、両者のうちの駆動電圧の
低いほうの半導体素子が持つしきい値電圧より小さくな
るようにしている。例えば、第２の半導体素子65の駆動
電圧が２Ｖであり、かつオンとオフとが１Ｖを境に決定
される場合には、第１の半導体素子61の駆動電圧を３Ｖ
未満とする。この場合は、両者の駆動電圧差が１Ｖ未満
となってしきい値１Ｖよりも小さくなるため、クロスト
ークノイズが小さくなる。

【００５６】比較例として、図１６に、第２の半導体素
子65の駆動電圧Ｑ2 が２Ｖ、第１の半導体素子61の駆動
電圧Ｑ1 が５Ｖの場合、それぞれの入力バッファ直前の
クロストークノイズＱ3 の発生状態を示す。この場合
は、駆動電圧差が３Ｖであり、低い駆動電圧Ｑ2 よりも
大きいので明らかにしきい値よりも大きく、クロストー
クノイズＱ3 が第２の半導体素子65の配線67上に大きく
誘起されていることがわかる。

【００５７】次に、図１７に、第１の半導体素子61の駆
動電圧Ｑ4 および第２の半導体素子65の駆動電圧Ｑ5 が
ともに３．３Ｖの場合のそれぞれの入力バッファ直前の
クロストークノイズＱ6 の発生状態を示す。この場合、
駆動電圧の差が０Ｖであり、明らかにしきい値よりも小
さく、クロストークノイズＱ6 が半導体装置の動作に影
響を与えないレベルとなっていることがわかる。

【００５８】このように、第１の半導体素子61と第２の
半導体素子65とを対向させ、かつバンプ64を介して電気
的に接続した構造において、第１の半導体素子61の駆動
電圧と第２の半導体素子65の駆動電圧との差が駆動電圧
の小さいほうの半導体素子のしきい値電圧より小さい場
合には、第１の半導体素子61および第２の半導体素子65
の配線間に発生するクロストークノイズを半導体装置が
誤動作しないレベルにまで低減することができる。

【００５９】

【発明の効果】以上の説明から明かなように、本発明に
よれば、第１の半導体素子と第２の半導体素子との間隔
を狭くした場合でも、両半導体素子の配線間に発生する
クロストークノイズを零または誤動作が生じないレベル
にまで低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体装置
の断面図

【図２】同実施の形態における第２の半導体素子の上面
図

【図３】同実施の形態における半導体装置の第１の製造
方法を示す工程図

【図４】同実施の形態における半導体装置の第２の製造
方法を示す工程図

【図５】本発明の第２の実施の形態における半導体装置
の断面図

【図６】同実施の形態における第２の半導体素子の上面
図

【図７】同実施の形態における半導体装置の製造方法を
示す工程図

【図８】本発明の第３の実施の形態における半導体装置
の断面図

【図９】同実施の形態における半導体装置の製造方法を
示す工程図

【図１０】本発明の第４の実施の形態における半導体装
置の断面図

【図１１】同実施の形態における半導体装置の製造方法
を示す工程図

【図１２】本発明の第５の実施の形態における半導体装
置の断面図

【図１３】本発明の第６の実施の形態における半導体装
置の断面図

【図１４】本発明の第７の実施の形態における半導体装
置の透視平面図

【図１５】（ａ）本発明の第８の実施の形態における半
導体装置の概略概念図（ｂ）同実施の形態における半導体装置の配線間の等価
回路図

【図１６】比較例における第１の半導体素子と第２の半
導体素子とに異なる駆動電圧を負荷したときの信号波形
の関係を示す特性図

【図１７】本発明の第８の実施の形態における第１の半
導体素子と第２の半導体素子とに同じ駆動電圧を負荷し
たときの信号波形の関係を示す特性図

【図１８】従来の半導体装置の断面図

【図１９】従来の半導体装置の製造方法を示す工程図

【符号の説明】

１，３１，４１，４５，５１，６１第１の半導体素子２，３２，５２，６２第１の電極パッド３パッシベーション膜（絶縁部材）４バンプ（接続部材）５，３５，４２，４６，５５，６５第２の半導体素子６，３６，３６ａ，５６，６６第２の電極パッド７，１８導体層（導電部材）８絶縁層（絶縁部材）９，５３，６３第１の配線層１０，５７，６７第２の配線層１１グランド端子１２導体膜（導電部材）１６絶縁フィルム（絶縁部材）１７，１９金属突起（接続部材）２３導体箔（導電部材）２４，２５絶縁樹脂（絶縁部材）３４第１の素子領域３８第２の素子領域４３ＥＰＲＯＭ（第２の素子領域）４４ロジック回路（第２の素子領域）４７回路（第２の素子領域）

───────────────────────────────────────────────────── フロントページの続き (72)発明者三村忠昭大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者山根一郎大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者山下太紀夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者松木敏夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者春日義昭大阪府門真市大字門真1006番地松下電器産業株式会社内 (56)参考文献特開平９−134998（ＪＰ，Ａ) 特開平５−21699（ＪＰ，Ａ) 特開平５−48306（ＪＰ，Ａ) 特開平８−204119（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 25/00 - 25/18

Claims

(57)【特許請求の範囲】

【請求項１】第１の電極パッドと第１の配線層とを主
面に有する第１の半導体素子と、前記第１の半導体素子
と対向するように配置された第２の電極パッドと第２の
配線層とを主面に有する第２の半導体素子と、前記第１
の電極パッドと前記第２の電極パッドとを電気的に接続
する接続部材と、前記第１の半導体素子と前記第２の半
導体素子との対向する前記主面の間に重なるように配置
された絶縁部材および導電部材とを備えた半導体装置。
【請求項２】絶縁部材が第１の半導体素子および第２
の半導体素子のうちの少なくとも一方の主面上に形成さ
れた絶縁層からなり、導電部材が前記絶縁層上に形成さ
れた導体層からなる請求項１記載の半導体装置。
【請求項３】絶縁部材が周辺部に接続部材を備える絶
縁フィルムからなり、導電部材が前記絶縁フィルム上の
少なくとも一方の面上に形成された導体層からなる請求
項１記載の半導体装置。
【請求項４】絶縁部材が絶縁樹脂からなり、導電部材
が前記絶縁樹脂内に埋め込まれた導体箔からなる請求項
１記載の半導体装置。
【請求項５】接続部材が金属突起からなる請求項１、
２、３または４記載の半導体装置。
【請求項６】導電部材が、第１の半導体素子、第２の
半導体素子および外部回路のうちの少なくとも１つのグ
ランド端子に接続されている請求項１、２、３または４
記載の半導体装置。
【請求項７】第１の電極パッドと第１の配線層とを主
面に有する第１の半導体素子と、第２の電極パッドと第
２の配線層とを主面に有する第２の半導体素子とをそれ
ぞれの主面が対向するように配置する工程と、前記第１
の半導体素子と前記第２の半導体素子との対向する前記
２つの主面の間に絶縁部材および導電部材を重ねるよう
に配置する工程と、前記第１の電極パッドと前記第２の
電極パッドとを接続部材により電気的に接続する工程と
を有する半導体装置の製造方法。
【請求項８】絶縁部材を配置する工程が第１の半導体
素子および第２の半導体素子のうちの少なくとも一方の
配線層上に絶縁層を形成する工程からなり、導電部材を
配置する工程が前記絶縁層上に導体層を形成する工程か
らなる請求項７記載の半導体装置の製造方法。
【請求項９】接続工程が絶縁フィルムの両面に形成さ
れた突起電極を介して接続する工程からなり、導電部材
を配置する工程が前記絶縁フィルムの少なくとも一方の
面における少なくとも前記突起電極を除く領域に導体層
を形成する工程からなり、絶縁部材を配置する工程が、
第１の半導体素子上に絶縁樹脂を塗布する工程と、前記
絶縁樹脂上に前記絶縁フィルムを第１の電極パッドと前
記突起電極とがまた第２の電極パッドと前記突起電極と
がそれぞれ対向するように載置する工程と、前記絶縁フ
ィルム上にさらに絶縁樹脂を塗布する工程とからなる請
求項７記載の半導体装置の製造方法。
【請求項１０】絶縁部材を配置する工程および導電部
材を配置する工程が、第１の半導体素子上に絶縁樹脂を
塗布する工程と、前記絶縁樹脂上における第１の電極パ
ッド部分を除く領域に導体箔を載置する工程と、前記導
体箔上に絶縁樹脂を塗布して前記導体箔を前記絶縁樹脂
中に埋め込む工程とからなる請求項７記載の半導体装置
の製造方法。
【請求項１１】導電部材を配置する工程が、前記導電
部材を無電解めっき法により形成する工程からなる請求
項７または８記載の半導体装置の製造方法。
【請求項１２】導電部材を、第１の半導体素子、第２
の半導体素子および外部回路のうちの少なくとも１つの
グランド端子に接続する工程を含む請求項７、８、９ま
たは１０記載の半導体装置の製造方法。