JP3285435B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 168
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000012535 impurity Substances 0.000 claims description 480
- 238000009792 diffusion process Methods 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 38
- 230000005684 electric field Effects 0.000 description 56
- 239000000758 substrate Substances 0.000 description 45
- 230000015556 catabolic process Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 19
- 238000000137 annealing Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H01L27/0927—
-
- H01L29/1083—
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に、半導体装置の高耐圧化を可能と
する半導体装置およびその製造方法に関するものであ
る。
製造方法に関し、特に、半導体装置の高耐圧化を可能と
する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、パワーコントロール系の低コスト
化、低消費電力化、小型化、高機能化を実現するため
に、ＣＭＯＳトランジスタ，バイポーラトランジスタ、
高耐圧分離構造，高耐圧デバイスによるレベルシフト機
能などを内蔵したＨＶＩＣの開発が活発に行なわれてい
る。
化、低消費電力化、小型化、高機能化を実現するため
に、ＣＭＯＳトランジスタ，バイポーラトランジスタ、
高耐圧分離構造，高耐圧デバイスによるレベルシフト機
能などを内蔵したＨＶＩＣの開発が活発に行なわれてい
る。
【０００３】図２７は、従来のＣＭＯＳトランジスタの
構造を示す断面図である。図２７を参照して、ｐ- 半導
体基板２の主面上に、ｎ- エピタキシャル層１０が形成
されている。ｐ- 半導体基板２の主面の所定の領域に、
ｐ- 半導体基板２と、ｎ- エピタキシャル層１０とにま
たがるようにｎ+ 埋め込み不純物領域８が形成されてい
る。ｎ+ 埋め込み不純物領域８上方のｎ- エピタキシャ
ル層１０の表面には、ＣＭＯＳトランジスタが形成され
ている。
構造を示す断面図である。図２７を参照して、ｐ- 半導
体基板２の主面上に、ｎ- エピタキシャル層１０が形成
されている。ｐ- 半導体基板２の主面の所定の領域に、
ｐ- 半導体基板２と、ｎ- エピタキシャル層１０とにま
たがるようにｎ+ 埋め込み不純物領域８が形成されてい
る。ｎ+ 埋め込み不純物領域８上方のｎ- エピタキシャ
ル層１０の表面には、ＣＭＯＳトランジスタが形成され
ている。
【０００４】このＣＭＯＳトランジスタは、ｐチャンネ
ルＭＯＳトランジスタ２８とｎチャンネルＭＯＳトラン
ジスタ３８とから構成されている。ｐチャンネルＭＯＳ
トランジスタ２８は、ｎ- エピタキシャル層１０の表面
に、ゲート絶縁膜２０を介して形成されたゲート電極２
２と、このゲート電極２２を左右から挟む位置に形成さ
れたｐ型不純物領域からなるソース／ドレイン領域２
４，２６とから構成されている。
ルＭＯＳトランジスタ２８とｎチャンネルＭＯＳトラン
ジスタ３８とから構成されている。ｐチャンネルＭＯＳ
トランジスタ２８は、ｎ- エピタキシャル層１０の表面
に、ゲート絶縁膜２０を介して形成されたゲート電極２
２と、このゲート電極２２を左右から挟む位置に形成さ
れたｐ型不純物領域からなるソース／ドレイン領域２
４，２６とから構成されている。
【０００５】ｎチャンネルＭＯＳトランジスタ３８は、
ｎ- エピタキシャル層１０の表面にゲート絶縁膜３０を
介して形成されたゲート電極３２と、ｎ- エピタキシャ
ル層１０に形成されたｐ- 不純物領域１２内において、
ゲート電極３２を左右から挟む位置に形成されたｎ型不
純物領域からなるソース／ドレイン領域３４，３６とか
ら構成されている。
ｎ- エピタキシャル層１０の表面にゲート絶縁膜３０を
介して形成されたゲート電極３２と、ｎ- エピタキシャ
ル層１０に形成されたｐ- 不純物領域１２内において、
ゲート電極３２を左右から挟む位置に形成されたｎ型不
純物領域からなるソース／ドレイン領域３４，３６とか
ら構成されている。
【０００６】ｎ- エピタキシャル層１０の表面におい
て、ＣＭＯＳトランジスタは、素子分離酸化膜１８によ
り取囲まれている。また、ｎ- エピタキシャル層１０の
内部には、ＣＭＯＳトランジスタを取囲むように、ｎ+
型コレクターウォール１４が設けられ、さらに、このコ
レクターウォール１４を取囲むようにｐ型の分離領域１
６が形成されている。
て、ＣＭＯＳトランジスタは、素子分離酸化膜１８によ
り取囲まれている。また、ｎ- エピタキシャル層１０の
内部には、ＣＭＯＳトランジスタを取囲むように、ｎ+
型コレクターウォール１４が設けられ、さらに、このコ
レクターウォール１４を取囲むようにｐ型の分離領域１
６が形成されている。
【０００７】次に、図２８は、図２７に示す半導体装置
内に形成される空乏層の発生の状態を示す簡略模式図で
ある。
内に形成される空乏層の発生の状態を示す簡略模式図で
ある。
【０００８】図２８を参照して、ｎ+ 埋め込み不純物領
域８の電位がｐ- 半導体基板２に対して高電圧になった
場合を考える。この場合、ｐ- 半導体基板２とｎ+ 埋め
込み不純物領域８との間、およびｐ- 半導体基板２とｎ
- エピタキシャル層１０との間のｐｎ接合から、斜線部
に示す領域に空乏層が形成される。
域８の電位がｐ- 半導体基板２に対して高電圧になった
場合を考える。この場合、ｐ- 半導体基板２とｎ+ 埋め
込み不純物領域８との間、およびｐ- 半導体基板２とｎ
- エピタキシャル層１０との間のｐｎ接合から、斜線部
に示す領域に空乏層が形成される。
【０００９】次に、この空乏層が形成された状態におけ
る半導体装置内部の電界について、図２９〜図３１を参
照して説明する。
る半導体装置内部の電界について、図２９〜図３１を参
照して説明する。
【００１０】まず、図２９は、ｐ-半導体基板２と、ｎ-
エピタキシャル層１０の界面で、ｎ+埋め込み不純物領
域８を切分けた状態でのｎ+埋め込み不純物領域８の斜
視図である。ここで、ｐ-半導体基板２は高耐圧化のた
めに十分不純物濃度は下げられており、ｐ - 半導体基板
２の空間電荷は無視できると仮定する。
エピタキシャル層１０の界面で、ｎ+埋め込み不純物領
域８を切分けた状態でのｎ+埋め込み不純物領域８の斜
視図である。ここで、ｐ-半導体基板２は高耐圧化のた
めに十分不純物濃度は下げられており、ｐ - 半導体基板
２の空間電荷は無視できると仮定する。
【００１１】図２９を参照して、ｎ+ 埋め込み不純物領
域８の底面部分に垂直な方向（図中Ａ−Ａ′方向）での
電界は、図３０中の点線で示すように、ｐ- 半導体基板
２の領域で一定となる。一方、ｎ+ 埋め込み不純物領域
８のコーナー部分（図２９中Ｂ−Ｂ′方向）での電界
は、図３０中の実線で示すように、ｎ+ 埋め込み不純物
領域８とｐ- 半導体基板２のｐｎ接合部分で電界の最大
値を示している。また、ｎ+ 埋め込み不純物領域８とｐ
- 半導体基板２との内部の電界および電界の傾きを近似
式で表すと、次の（６）式，（７）式のように表され
る。
域８の底面部分に垂直な方向（図中Ａ−Ａ′方向）での
電界は、図３０中の点線で示すように、ｐ- 半導体基板
２の領域で一定となる。一方、ｎ+ 埋め込み不純物領域
８のコーナー部分（図２９中Ｂ−Ｂ′方向）での電界
は、図３０中の実線で示すように、ｎ+ 埋め込み不純物
領域８とｐ- 半導体基板２のｐｎ接合部分で電界の最大
値を示している。また、ｎ+ 埋め込み不純物領域８とｐ
- 半導体基板２との内部の電界および電界の傾きを近似
式で表すと、次の（６）式，（７）式のように表され
る。
【００１２】
【数１】
【００１３】ここで、ｎ+ 埋め込み不純物領域８のコー
ナー部分のｐｎ接合界面での電界は一定と仮定する。ま
た、上式中のＱは、図２９中の斜線部分を通過する電気
力線が終端するｎ+ 埋め込み不純物領域８側の空間電荷
の合計を示し、ｌ′はｎ+ 埋め込み不純物領域８のコー
ナー半径を示し、ｒ′はｎ+ 埋め込み不純物領域３の拡
散深さを示している。
ナー部分のｐｎ接合界面での電界は一定と仮定する。ま
た、上式中のＱは、図２９中の斜線部分を通過する電気
力線が終端するｎ+ 埋め込み不純物領域８側の空間電荷
の合計を示し、ｌ′はｎ+ 埋め込み不純物領域８のコー
ナー半径を示し、ｒ′はｎ+ 埋め込み不純物領域３の拡
散深さを示している。
【００１４】（６）式，（７）式からわかるように、コ
ーナー部分では、ｐｎ接合界面での電界は変化し、か
つ、このｐｎ接合の界面で電界の最大値を得る。よっ
て、この電界の最大値によって、半導体装置全体の耐圧
が決定されることとなる。
ーナー部分では、ｐｎ接合界面での電界は変化し、か
つ、このｐｎ接合の界面で電界の最大値を得る。よっ
て、この電界の最大値によって、半導体装置全体の耐圧
が決定されることとなる。
【００１５】次に、ｒ′と電界との関係を図３１に示
す。図３１は、図２９の斜視図中のｌ′の寸法が０のと
きの電界Ｅ（Ｘ＝ｒ′）の値を１として、ｌ′／ｒ′＝
β′のβ′の値は０，１，３の場合分けをし、ｒ′をα
倍したときの電界Ｅの変化を示したものである。
す。図３１は、図２９の斜視図中のｌ′の寸法が０のと
きの電界Ｅ（Ｘ＝ｒ′）の値を１として、ｌ′／ｒ′＝
β′のβ′の値は０，１，３の場合分けをし、ｒ′をα
倍したときの電界Ｅの変化を示したものである。
【００１６】図３１からわかるように、αを３以上とす
ると、β′＝０の場合、電界を約１／１０に抑えること
ができる。また、β′＝１，β′＝３の場合であって、
αを３以上にすると、電界をさらに小さく抑えることが
可能となる。したがって、上述したようにαを３以上と
すること、すなわちｎ+ 埋め込み不純物領域８の拡散深
さを大きくすれば、半導体装置内に発生する電界を小さ
く抑えることができ、高耐圧の半導体装置を形成するこ
とが可能となる。
ると、β′＝０の場合、電界を約１／１０に抑えること
ができる。また、β′＝１，β′＝３の場合であって、
αを３以上にすると、電界をさらに小さく抑えることが
可能となる。したがって、上述したようにαを３以上と
すること、すなわちｎ+ 埋め込み不純物領域８の拡散深
さを大きくすれば、半導体装置内に発生する電界を小さ
く抑えることができ、高耐圧の半導体装置を形成するこ
とが可能となる。
【００１７】しかしながら、ｎ+ 埋め込み不純物領域８
の拡散深さを大きくすると、横方向への拡散も大きくな
る。
の拡散深さを大きくすると、横方向への拡散も大きくな
る。
【００１８】例えば、図３２、図３３を参照して、３０
Ｖ耐圧クラスのｎｐｎトランジスタ１つあたりの分離領
域は、 （１６μｍ＋２５μｍ×２）×（４０μｍ＋２５μｍ×２）＝５９４０μｍ2 の面積が必要となる。なお、図３３は、図３２中Ｘ−Ｘ
線矢視断面図である。
Ｖ耐圧クラスのｎｐｎトランジスタ１つあたりの分離領
域は、 （１６μｍ＋２５μｍ×２）×（４０μｍ＋２５μｍ×２）＝５９４０μｍ2 の面積が必要となる。なお、図３３は、図３２中Ｘ−Ｘ
線矢視断面図である。
【００１９】ここで、ｎ+ 埋め込み不純物領域８の埋め
込み深さＸj の寸法を５μｍから１５μｍへと３倍にし
た場合、横方向への寸法の拡大が１０μｍ必要になる。
込み深さＸj の寸法を５μｍから１５μｍへと３倍にし
た場合、横方向への寸法の拡大が１０μｍ必要になる。
【００２０】したがって、分離領域は、 （１６μｍ＋（２５μｍ＋１０μｍ）×２）×（４０μｍ＋（２５μｍ＋１０ μｍ）×２）＝９４６０μｍ2 となり、ｎｐｎトランジスタ１つあたりの分離領域の面
積は、 （９４６０／５９４０）×１００＝１５９．３％ 程度と面積が増大することになる。
積は、 （９４６０／５９４０）×１００＝１５９．３％ 程度と面積が増大することになる。
【００２１】このことは、半導体装置の微細化への要求
に対して、逆行するものであり、したがって、ｎ+ 埋め
込み不純物領域の拡散深さを大きくすることによる電界
抑制を採用することは困難となる。
に対して、逆行するものであり、したがって、ｎ+ 埋め
込み不純物領域の拡散深さを大きくすることによる電界
抑制を採用することは困難となる。
【００２２】そこで、ｎ+ 埋め込み不純物領域８を覆う
ように、ｎ- 不純物拡散領域を設けることにより、電界
を抑制し、高耐圧化が可能な半導体装置が、電気学会研
究会資料（電子デバイス，半導体電力変換合同研究会，
１９９２年１０月２９日，社団法人電気学会）において
開示されている。
ように、ｎ- 不純物拡散領域を設けることにより、電界
を抑制し、高耐圧化が可能な半導体装置が、電気学会研
究会資料（電子デバイス，半導体電力変換合同研究会，
１９９２年１０月２９日，社団法人電気学会）において
開示されている。
【００２３】図３４を参照して、ｐ- 半導体基板２の主
面上にｎ- エピタキシャル層１０が形成されている。ｐ
- 半導体基板２の主面の所定の領域にｐ- 半導体基板２
とｎ - エピタキシャル層１０とにまたがるようにｎ+ 埋
め込み不純物領域８が形成されている。さらに、ｎ+ 埋
め込み不純物領域８を覆うようにｐ- 半導体基板２の内
部にｎ- 埋め込み不純物領域６が設けられている。ｎ+
埋め込み不純物領域８上方のｎ- エピタキシャル層１０
の表面にはＣＭＯＳトランジスタが形成されている。
面上にｎ- エピタキシャル層１０が形成されている。ｐ
- 半導体基板２の主面の所定の領域にｐ- 半導体基板２
とｎ - エピタキシャル層１０とにまたがるようにｎ+ 埋
め込み不純物領域８が形成されている。さらに、ｎ+ 埋
め込み不純物領域８を覆うようにｐ- 半導体基板２の内
部にｎ- 埋め込み不純物領域６が設けられている。ｎ+
埋め込み不純物領域８上方のｎ- エピタキシャル層１０
の表面にはＣＭＯＳトランジスタが形成されている。
【００２４】このＣＭＯＳトランジスタは、ｐチャンネ
ルＭＯＳトランジスタ２８とｎチュンネルＭＯＳトラン
ジスタ３８とから構成されている。ｐチャンネルＭＯＳ
トランジスタ２８は、ｎ- エピタキシャル層１０の表面
にゲート絶縁膜２０を介して形成されたゲート電極２２
と、このゲート電極２２を左右から挟む位置に形成され
たｐ型不純物領域からなるソース／ドレイン領域２４，
２６とから構成されている。
ルＭＯＳトランジスタ２８とｎチュンネルＭＯＳトラン
ジスタ３８とから構成されている。ｐチャンネルＭＯＳ
トランジスタ２８は、ｎ- エピタキシャル層１０の表面
にゲート絶縁膜２０を介して形成されたゲート電極２２
と、このゲート電極２２を左右から挟む位置に形成され
たｐ型不純物領域からなるソース／ドレイン領域２４，
２６とから構成されている。
【００２５】ｎチャンネルＭＯＳトランジスタ３８は、
ｎ- エピタキシャル層１０の表面にゲート絶縁膜３０を
介して形成されたゲート電極３２と、ｎ- エピタキシャ
ル層１０に形成されたｐ- 不純物領域１２内において、
ゲート電極３２を左右から挟む位置に形成されたｎ型不
純物領域からなるソース／ドレイン領域３４，３６とか
ら構成されている。
ｎ- エピタキシャル層１０の表面にゲート絶縁膜３０を
介して形成されたゲート電極３２と、ｎ- エピタキシャ
ル層１０に形成されたｐ- 不純物領域１２内において、
ゲート電極３２を左右から挟む位置に形成されたｎ型不
純物領域からなるソース／ドレイン領域３４，３６とか
ら構成されている。
【００２６】ｎ- エピタキシャル層１０の表面におい
て、ＣＭＯＳトランジスタは、素子分離酸化膜１８によ
り取囲まれている。また、ｎ- エピタキシャル層１０の
内部には、ＣＭＯＳトランジスタを取囲むようにｎ+ 型
コレクターウォール１４が設けられ、さらに、このコレ
クターウォール１４を取囲むようにｐ型の分離領域１６
が形成されている。
て、ＣＭＯＳトランジスタは、素子分離酸化膜１８によ
り取囲まれている。また、ｎ- エピタキシャル層１０の
内部には、ＣＭＯＳトランジスタを取囲むようにｎ+ 型
コレクターウォール１４が設けられ、さらに、このコレ
クターウォール１４を取囲むようにｐ型の分離領域１６
が形成されている。
【００２７】次に、図３５は、図３４に示す半導体装置
内に形成される空乏層の発生の状態を示す簡略模式図で
ある。
内に形成される空乏層の発生の状態を示す簡略模式図で
ある。
【００２８】図３５を参照して、ｎ+埋め込み不純物領
域８の電位がｐ-半導体基板２に対して高電圧になった
場合を考える。この場合、ｐ-半導体基板２とｎ+埋め込
み不純物領域８の間およびｐ-半導体基板２とｎ-エピタ
キシャル層１０との間のｐｎ接合が斜線部に示す領域に
空乏層が形成される。図２８に示す状態と比較して、ｎ
+ 埋め込み不純物領域８を浅く形成し、かつ、ｎ-埋め込
み不純物領域６を高耐圧を必要とする部分にのみ形成す
ることにより、面積の増大を防ぐことができる。
域８の電位がｐ-半導体基板２に対して高電圧になった
場合を考える。この場合、ｐ-半導体基板２とｎ+埋め込
み不純物領域８の間およびｐ-半導体基板２とｎ-エピタ
キシャル層１０との間のｐｎ接合が斜線部に示す領域に
空乏層が形成される。図２８に示す状態と比較して、ｎ
+ 埋め込み不純物領域８を浅く形成し、かつ、ｎ-埋め込
み不純物領域６を高耐圧を必要とする部分にのみ形成す
ることにより、面積の増大を防ぐことができる。
【００２９】次に、図３４に示す半導体装置の製造方法
について、図３６〜図４３を参照して説明する。図３６
〜図４３は、図３４に示す半導体装置の断面構造に従っ
た製造工程図である。
について、図３６〜図４３を参照して説明する。図３６
〜図４３は、図３４に示す半導体装置の断面構造に従っ
た製造工程図である。
【００３０】まず、図３６を参照して、基板不純物濃度
が３０〜１００Ωｃｍのｐ- 型半導体基板２の表面に厚
さ５０００〜１００００Åの熱酸化膜４を形成する。そ
の後、この熱酸化膜４の所定の領域を厚さ５００〜１０
００Åとなるようにパターニングを行なう。次に、図３
７を参照して、半導体基板２の表面にリンを注入する。
その後、半導体基板２の加熱処理を行ない、ｎ- 埋め込
み不純物領域６を形成する。その後、熱酸化により、熱
酸化膜４をさらに厚く形成する。
が３０〜１００Ωｃｍのｐ- 型半導体基板２の表面に厚
さ５０００〜１００００Åの熱酸化膜４を形成する。そ
の後、この熱酸化膜４の所定の領域を厚さ５００〜１０
００Åとなるようにパターニングを行なう。次に、図３
７を参照して、半導体基板２の表面にリンを注入する。
その後、半導体基板２の加熱処理を行ない、ｎ- 埋め込
み不純物領域６を形成する。その後、熱酸化により、熱
酸化膜４をさらに厚く形成する。
【００３１】次に、図３８を参照して、熱酸化膜４の所
定の領域をエッチングし、パターニングを行なう。その
後、ｎ- 埋め込み不純物領域６に覆われる領域に、アン
チモンを塗布した後、加熱処理を行なって、アンチモン
の拡散を行ない、ｎ+ 埋め込み不純物領域８を形成す
る。その後、図３９を参照して、熱酸化膜４を除去し、
ｐ- 半導体基板の上にエピタキシャル法によりｎ- エピ
タキシャル層１０を形成する。
定の領域をエッチングし、パターニングを行なう。その
後、ｎ- 埋め込み不純物領域６に覆われる領域に、アン
チモンを塗布した後、加熱処理を行なって、アンチモン
の拡散を行ない、ｎ+ 埋め込み不純物領域８を形成す
る。その後、図３９を参照して、熱酸化膜４を除去し、
ｐ- 半導体基板の上にエピタキシャル法によりｎ- エピ
タキシャル層１０を形成する。
【００３２】次に、図４０を参照して、ｎ- エピタキシ
ャル層１０の表面の所定の領域に、ボロンを注入し、ア
ニールを行なうことにより、ｎチャンネルＭＯＳトラン
ジスタを形成するためのｐ- 不純物領域１２を形成す
る。
ャル層１０の表面の所定の領域に、ボロンを注入し、ア
ニールを行なうことにより、ｎチャンネルＭＯＳトラン
ジスタを形成するためのｐ- 不純物領域１２を形成す
る。
【００３３】次に、図４１を参照して、ｎ- エピタキシ
ャル層１０内の所定の領域を囲むように、ボロンを注入
し、アニールを行なうことにより、ｐ型の分離領域１６
を形成する。その後、ｎ+ 埋め込み不純物領域８上のｎ
- エピタキシャル層１０内の所定の領域にリンを注入
し、アニールを行なうことにより、ｎ+ 型のコレクター
ウォール１４を形成する。
ャル層１０内の所定の領域を囲むように、ボロンを注入
し、アニールを行なうことにより、ｐ型の分離領域１６
を形成する。その後、ｎ+ 埋め込み不純物領域８上のｎ
- エピタキシャル層１０内の所定の領域にリンを注入
し、アニールを行なうことにより、ｎ+ 型のコレクター
ウォール１４を形成する。
【００３４】次に、図４２を参照して、選択酸化法によ
りｎ- エピタキシャル層１０の表面にフィールド酸化膜
１８を形成する。その後、このフィールド酸化膜１８に
より分離された活性領域にゲート酸化膜２０，３０を介
して、ゲート電極２２，３２を形成する。その後、ゲー
ト電極２２をマスクとして、ボロンをｎ- エピタキシャ
ル層１０の表面に注入し、アニールを行なうことによ
り、ｎチャンネルＭＯＳトランジスタのｎ型のソース／
ドレイン領域２４，２６を形成する。
りｎ- エピタキシャル層１０の表面にフィールド酸化膜
１８を形成する。その後、このフィールド酸化膜１８に
より分離された活性領域にゲート酸化膜２０，３０を介
して、ゲート電極２２，３２を形成する。その後、ゲー
ト電極２２をマスクとして、ボロンをｎ- エピタキシャ
ル層１０の表面に注入し、アニールを行なうことによ
り、ｎチャンネルＭＯＳトランジスタのｎ型のソース／
ドレイン領域２４，２６を形成する。
【００３５】次に、図４３を参照して、ゲート電極３２
をマスクとして、リンをｎ- エピタキシャル層１０の表
面に注入し、アニールを行なうことにより、ｐチャンネ
ルＭＯＳトランジスタのｐ型のソース／ドレイン領域３
４，３６を形成する。以上により、図３４に示すｎ- 埋
め込み不純物領域６を有する半導体装置が完成する。
をマスクとして、リンをｎ- エピタキシャル層１０の表
面に注入し、アニールを行なうことにより、ｐチャンネ
ルＭＯＳトランジスタのｐ型のソース／ドレイン領域３
４，３６を形成する。以上により、図３４に示すｎ- 埋
め込み不純物領域６を有する半導体装置が完成する。
【００３６】
【発明が解決しようとする課題】上述したように、ｎ-
埋め込み不純物領域６を有する半導体装置によれば、ｐ
ｎ接合での不純物濃度勾配を穏やかにすることができ
る。その結果、半導体装置内部の電界集中の緩和を行な
い、高耐圧化を図ることが可能となる。
埋め込み不純物領域６を有する半導体装置によれば、ｐ
ｎ接合での不純物濃度勾配を穏やかにすることができ
る。その結果、半導体装置内部の電界集中の緩和を行な
い、高耐圧化を図ることが可能となる。
【００３７】しかしながら、単にｎ-埋め込み不純物領
域６を設けただけでは、所望の電界緩和による高耐圧化
を最適化することができず、また、ｎ-埋め込み不純物
領域６の拡散深さおよびｎ+埋め込み不純物領域８の拡
散深さを効率良く可能な限り浅くしなければ、半導体装
置の微細化が図れないといった問題点があった。
域６を設けただけでは、所望の電界緩和による高耐圧化
を最適化することができず、また、ｎ-埋め込み不純物
領域６の拡散深さおよびｎ+埋め込み不純物領域８の拡
散深さを効率良く可能な限り浅くしなければ、半導体装
置の微細化が図れないといった問題点があった。
【００３８】この発明は、上記問題点を解決するために
なされたもので、ｎ- 埋め込み不純物領域およびｎ+ 埋
め込み不純物領域の構造の最適化を図り、高耐圧化およ
び微細化の要求に応えることのできる半導体装置および
その製造方法を提供することを目的とする。
なされたもので、ｎ- 埋め込み不純物領域およびｎ+ 埋
め込み不純物領域の構造の最適化を図り、高耐圧化およ
び微細化の要求に応えることのできる半導体装置および
その製造方法を提供することを目的とする。
【００３９】
【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置においては、主面を有する第１
導電型低濃度不純物層と、この第１導電型低濃度不純物
層の上記主面の上に形成された第２導電型低濃度不純物
層と、上記第１導電型低濃度不純物層の上記主面の所定
の領域に、上記第１導電型低濃度不純物層と上記第２導
電型低濃度不純物層とにまたがるように形成された第２
導電型高濃度不純物領域と、上記第２導電型高濃度不純
物領域を下方から取り囲むように上記第１導電型低濃度
不純物層内に形成された第２導電型低濃度不純物領域と
を備えている。
項１に記載の半導体装置においては、主面を有する第１
導電型低濃度不純物層と、この第１導電型低濃度不純物
層の上記主面の上に形成された第２導電型低濃度不純物
層と、上記第１導電型低濃度不純物層の上記主面の所定
の領域に、上記第１導電型低濃度不純物層と上記第２導
電型低濃度不純物層とにまたがるように形成された第２
導電型高濃度不純物領域と、上記第２導電型高濃度不純
物領域を下方から取り囲むように上記第１導電型低濃度
不純物層内に形成された第２導電型低濃度不純物領域と
を備えている。
【００４０】さらに、上記第２導電型低濃度不純物領域
の上記第２導電型高濃度不純物領域の最大濃度の位置か
らの不純物拡散深さが、上記第２導電型高濃度不純物領
域の最大濃度の位置からの不純物拡散深さの３倍以上と
なるように設けられている。
の上記第２導電型高濃度不純物領域の最大濃度の位置か
らの不純物拡散深さが、上記第２導電型高濃度不純物領
域の最大濃度の位置からの不純物拡散深さの３倍以上と
なるように設けられている。
【００４１】次に、この発明に基づいた請求項２に記載
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第２導電型低濃度不純物領域の拡散深さ
は、上記第２導電型高濃度不純物領域の最大濃度の位置
から、上記第１導電型低濃度不純物層の界面までの距離
である。
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第２導電型低濃度不純物領域の拡散深さ
は、上記第２導電型高濃度不純物領域の最大濃度の位置
から、上記第１導電型低濃度不純物層の界面までの距離
である。
【００４２】次に、この発明に基づいた請求項３に記載
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第２導電型高濃度不純物領域の拡散深さ
は、ｌｏｇスケールを用いて、上記第２導電型高濃度不
純物領域の最大濃度の位置から不純物濃度の二次微分が
正の最大値を取る位置までの距離である。
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第２導電型高濃度不純物領域の拡散深さ
は、ｌｏｇスケールを用いて、上記第２導電型高濃度不
純物領域の最大濃度の位置から不純物濃度の二次微分が
正の最大値を取る位置までの距離である。
【００４３】次に、この発明に基づいた請求項４に記載
の半導体装置においては、主面を有する第１導電型低濃
度不純物層と、この第１導電型低濃度不純物層の上記主
面の上に形成された第２導電型低濃度不純物層と、上記
第１導電型低濃度不純物層の上記主面の所定の領域に、
上記第１導電型低濃度不純物層と上記第２導電型低濃度
不純物層とにまたがるように形成された第２導電型高濃
度不純物領域と、上記第２導電型高濃度不純物領域を下
方から取り囲むように上記第１導電型低濃度不純物層内
に形成された第２導電型低濃度不純物領域とを備えてい
る。
の半導体装置においては、主面を有する第１導電型低濃
度不純物層と、この第１導電型低濃度不純物層の上記主
面の上に形成された第２導電型低濃度不純物層と、上記
第１導電型低濃度不純物層の上記主面の所定の領域に、
上記第１導電型低濃度不純物層と上記第２導電型低濃度
不純物層とにまたがるように形成された第２導電型高濃
度不純物領域と、上記第２導電型高濃度不純物領域を下
方から取り囲むように上記第１導電型低濃度不純物層内
に形成された第２導電型低濃度不純物領域とを備えてい
る。
【００４４】さらに、上記第２導電型高濃度不純物領域
は、コーナ部分を含む閉じた平面パターン形状であり、
そのコーナー部分が上記第２導電型高濃度不純物領域の
上記第１導電型低濃度不純物層の上記主面からの不純物
拡散深さの３倍以上の半径を有する円弧を含んでいる。
は、コーナ部分を含む閉じた平面パターン形状であり、
そのコーナー部分が上記第２導電型高濃度不純物領域の
上記第１導電型低濃度不純物層の上記主面からの不純物
拡散深さの３倍以上の半径を有する円弧を含んでいる。
【００４５】次に、この発明に基づいた請求項５に記載
の半導体装置においては、主面を有する第１導電型低濃
度不純物層と、この第１導電型低濃度不純物層の上記主
面の上に形成された第２導電型低濃度不純物層と、上記
第１導電型低濃度不純物層の上記主面の所定の領域に、
上記第１導電型低濃度不純物層と上記第２導電型低濃度
不純物とにまたがるように形成された第２導電型高濃度
不純物領域と、上記第２導電型高濃度不純物領域を下方
から取り囲むように上記第１導電型低濃度不純物層内に
形成された第２導電型低濃度不純物領域とを備えてい
る。
の半導体装置においては、主面を有する第１導電型低濃
度不純物層と、この第１導電型低濃度不純物層の上記主
面の上に形成された第２導電型低濃度不純物層と、上記
第１導電型低濃度不純物層の上記主面の所定の領域に、
上記第１導電型低濃度不純物層と上記第２導電型低濃度
不純物とにまたがるように形成された第２導電型高濃度
不純物領域と、上記第２導電型高濃度不純物領域を下方
から取り囲むように上記第１導電型低濃度不純物層内に
形成された第２導電型低濃度不純物領域とを備えてい
る。
【００４６】さらに、上記第２導電型低濃度不純物領域
は、コーナ部分を含む閉じた平面パターン形状であり、
そのコーナー部分が上記第２導電型低濃度不純物領域の
上記第１導電型低濃度不純物層の上記主面からの不純物
拡散深さの３倍以上の半径を有する円弧を含んでいる。
は、コーナ部分を含む閉じた平面パターン形状であり、
そのコーナー部分が上記第２導電型低濃度不純物領域の
上記第１導電型低濃度不純物層の上記主面からの不純物
拡散深さの３倍以上の半径を有する円弧を含んでいる。
【００４７】次に、この発明に基づいた請求項６に記載
の半導体装置においては、主面を有する第１導電型低濃
度不純物層と、この第１導電型低濃度不純物層の上記主
面の上に形成された第２導電型低濃度不純物層と、上記
第１導電型低濃度不純物層の上記主面の所定の領域に、
上記第１導電型低濃度不純物層と上記第２導電型低濃度
不純物層とにまたがるように形成された第２導電型高濃
度不純物領域と、上記第２導電型高濃度不純物領域を下
方から取り囲むように上記第１導電型低濃度不純物層内
に形成された第２導電型低濃度不純物領域とを備えてい
る。
の半導体装置においては、主面を有する第１導電型低濃
度不純物層と、この第１導電型低濃度不純物層の上記主
面の上に形成された第２導電型低濃度不純物層と、上記
第１導電型低濃度不純物層の上記主面の所定の領域に、
上記第１導電型低濃度不純物層と上記第２導電型低濃度
不純物層とにまたがるように形成された第２導電型高濃
度不純物領域と、上記第２導電型高濃度不純物領域を下
方から取り囲むように上記第１導電型低濃度不純物層内
に形成された第２導電型低濃度不純物領域とを備えてい
る。
【００４８】さらに、上記第２導電型高濃度不純物領域
と上記第２導電型低濃度不純物領域とは、コーナ部分を
含む閉じた平面パターン形状であり、この第２導電型高
濃度不純物領域と第２導電型低濃度不純物領域とのコー
ナー部の半径の差の長さが、上記第２導電型低濃度不純
物領域の上記第１導電型低濃度不純物層の上記主面から
の不純物拡散深さと、上記第２導電型高濃度不純物領域
の上記第１導電型低濃度不純物層の上記主面からの不純
物拡散深さとの差よりも大きく設けられている。
と上記第２導電型低濃度不純物領域とは、コーナ部分を
含む閉じた平面パターン形状であり、この第２導電型高
濃度不純物領域と第２導電型低濃度不純物領域とのコー
ナー部の半径の差の長さが、上記第２導電型低濃度不純
物領域の上記第１導電型低濃度不純物層の上記主面から
の不純物拡散深さと、上記第２導電型高濃度不純物領域
の上記第１導電型低濃度不純物層の上記主面からの不純
物拡散深さとの差よりも大きく設けられている。
【００４９】次に、この発明に基づいた請求項７に記載
の半導体装置の製造方法においては、以下の工程を備え
ている。
の半導体装置の製造方法においては、以下の工程を備え
ている。
【００５０】まず、第１導電型低濃度不純物層の主面の
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、上記第２導電
型低濃度不純物領域に下方から取り囲むように、上記第
１導電型低濃度不純物層の主面の所定の領域に、所定形
状のパターンを有する第２のマスクを用いて、第２導電
型の不純物を導入し、第２導電型高濃度不純物領域が形
成される。
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、上記第２導電
型低濃度不純物領域に下方から取り囲むように、上記第
１導電型低濃度不純物層の主面の所定の領域に、所定形
状のパターンを有する第２のマスクを用いて、第２導電
型の不純物を導入し、第２導電型高濃度不純物領域が形
成される。
【００５１】次に、上記第１導電型低濃度不純物層の主
面上に、エピタキシャル成長法により第２導電型低濃度
不純物層が形成される。
面上に、エピタキシャル成長法により第２導電型低濃度
不純物層が形成される。
【００５２】さらに、上記第２導電型低濃度不純物領域
が形成される工程と、上記第２導電型高濃度不純物領域
が形成される工程とは、上記第２導電型低濃度不純物領
域の上記第２導電型高濃度不純物領域の最大濃度の位置
からの不純物拡散深さが、上記第２導電型高濃度不純物
領域の最大濃度の位置からの不純物拡散深さの３倍以上
となるようにそれぞれ不純物が導入される工程を含んで
いる。
が形成される工程と、上記第２導電型高濃度不純物領域
が形成される工程とは、上記第２導電型低濃度不純物領
域の上記第２導電型高濃度不純物領域の最大濃度の位置
からの不純物拡散深さが、上記第２導電型高濃度不純物
領域の最大濃度の位置からの不純物拡散深さの３倍以上
となるようにそれぞれ不純物が導入される工程を含んで
いる。
【００５３】次に、この発明に基づいた請求項８に記載
の半導体装置の製造方法においては、請求項７に記載の
半導体装置の製造方法であって、上記第１のマスク位置
は、上記第１導電型低濃度不純物層の界面から、上記第
２導電型高濃度不純物領域の最大濃度の位置に等しい長
さ分ずらして配置されている。
の半導体装置の製造方法においては、請求項７に記載の
半導体装置の製造方法であって、上記第１のマスク位置
は、上記第１導電型低濃度不純物層の界面から、上記第
２導電型高濃度不純物領域の最大濃度の位置に等しい長
さ分ずらして配置されている。
【００５４】次に、この発明に基づいた請求項９に記載
の半導体装置の製造方法においては、請求項７に記載の
半導体装置の製造方法であって、上記第２のマスク位置
は、ｌｏｇスケールを用いて、不純物濃度の二次微分の
値が正の最大値を取る位置から上記第２導電型高濃度不
純物領域の不純物深さに等しい長さ分ずらして配置され
ている。
の半導体装置の製造方法においては、請求項７に記載の
半導体装置の製造方法であって、上記第２のマスク位置
は、ｌｏｇスケールを用いて、不純物濃度の二次微分の
値が正の最大値を取る位置から上記第２導電型高濃度不
純物領域の不純物深さに等しい長さ分ずらして配置され
ている。
【００５５】次に、この発明に基づいた請求項１０に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００５６】まず、第１導電型低濃度不純物層の主面の
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、上記第２導電
型低濃度不純物領域に下方から取り囲まれるように、上
記第１導電型低濃度不純物層の主面の所定の領域に、所
定形状のパターンを有する第２のマスクを用いて、第２
導電型の不純物を導入し、第２導電型高濃度不純物領域
が形成される。
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、上記第２導電
型低濃度不純物領域に下方から取り囲まれるように、上
記第１導電型低濃度不純物層の主面の所定の領域に、所
定形状のパターンを有する第２のマスクを用いて、第２
導電型の不純物を導入し、第２導電型高濃度不純物領域
が形成される。
【００５７】次に、上記第１導電型低濃度不純物層の主
面上に、エピタキシャル成長法により第２導電型低濃度
不純物層が形成される。
面上に、エピタキシャル成長法により第２導電型低濃度
不純物層が形成される。
【００５８】さらに、上記第２導電型高濃度不純物領域
を形成する工程は、コーナ部分を含む閉じた平面パター
ン形状であり、そのコーナー部分が上記第２導電型高濃
度不純物領域の上記第１導電型低濃度不純物層の上記主
面からの不純物拡散深さの３倍以上の半径を有する円弧
を形成する工程を含んでいる。
を形成する工程は、コーナ部分を含む閉じた平面パター
ン形状であり、そのコーナー部分が上記第２導電型高濃
度不純物領域の上記第１導電型低濃度不純物層の上記主
面からの不純物拡散深さの３倍以上の半径を有する円弧
を形成する工程を含んでいる。
【００５９】次に、この発明に基づく請求項１１に記載
の半導体装置の製造方法においては、以下の工程を備え
ている。
の半導体装置の製造方法においては、以下の工程を備え
ている。
【００６０】まず、第１導電型低濃度不純物層の主面の
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、上記第２導電
型低濃度不純物領域に下方から取り囲まれるように、上
記第１導電型低濃度不純物層の主面の所定の領域に、所
定形状のパターンを有する第２のマスクを用いて、第２
導電型の不純物を導入し、第２導電型高濃度不純物領域
が形成される。
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、上記第２導電
型低濃度不純物領域に下方から取り囲まれるように、上
記第１導電型低濃度不純物層の主面の所定の領域に、所
定形状のパターンを有する第２のマスクを用いて、第２
導電型の不純物を導入し、第２導電型高濃度不純物領域
が形成される。
【００６１】次に、第１導電型低濃度不純物層の主面上
に、エピタキシャル成長法により第２導電型低濃度不純
物層が形成される。
に、エピタキシャル成長法により第２導電型低濃度不純
物層が形成される。
【００６２】さらに、上記第２導電型低濃度不純物領域
を形成する工程は、コーナ部分を含む閉じた平面パター
ン形状であり、そのコーナー部分が上記第２導電型低濃
度不純物領域の上記第１導電型低濃度不純物層の上記主
面からの不純物拡散深さの３倍以上の半径を有する円弧
を形成する工程を含んでいる。
を形成する工程は、コーナ部分を含む閉じた平面パター
ン形状であり、そのコーナー部分が上記第２導電型低濃
度不純物領域の上記第１導電型低濃度不純物層の上記主
面からの不純物拡散深さの３倍以上の半径を有する円弧
を形成する工程を含んでいる。
【００６３】次に、この発明に基づいた請求項１２に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００６４】まず、第１導電型低濃度不純物層の主面の
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、第２導電型低
濃度不純物領域に下方から取り囲まれるように、上記第
１導電型低濃度不純物層の主面の所定の領域に、所定形
状のパターンを有する第２のマスクを用いて、第２導電
型の不純物を導入し、第２導電型高濃度不純物領域が形
成される。
所定の領域に、所定形状のパターンを有する第１のマス
クを用いて、第２導電型の不純物を導入し、第２導電型
低濃度不純物領域が形成される。その後、第２導電型低
濃度不純物領域に下方から取り囲まれるように、上記第
１導電型低濃度不純物層の主面の所定の領域に、所定形
状のパターンを有する第２のマスクを用いて、第２導電
型の不純物を導入し、第２導電型高濃度不純物領域が形
成される。
【００６５】次に、上記第１導電型低濃度不純物層の主
面上に、エピタキシャル成長法により第２導電型低濃度
不純物層が形成される。
面上に、エピタキシャル成長法により第２導電型低濃度
不純物層が形成される。
【００６６】さらに、上記第２導電型高濃度不純物領域
を形成する工程と上記第２導電型低濃度不純物領域を形
成する工程とは、コーナ部分を含む閉じた平面パターン
形状であり、この第２導電型高濃度不純物領域と第２導
電型低濃度不純物領域とのコーナー部の円弧半径の差の
長さが、上記第２導電型低濃度不純物領域の上記第１導
電型低濃度不純物層の上記主面からの不純物拡散深さ
と、上記第２導電型高濃度不純物領域の上記第１導電型
低濃度不純物層の上記主面からの不純物拡散深さとの差
よりも長くなるように形成される工程を含んでいる。
を形成する工程と上記第２導電型低濃度不純物領域を形
成する工程とは、コーナ部分を含む閉じた平面パターン
形状であり、この第２導電型高濃度不純物領域と第２導
電型低濃度不純物領域とのコーナー部の円弧半径の差の
長さが、上記第２導電型低濃度不純物領域の上記第１導
電型低濃度不純物層の上記主面からの不純物拡散深さ
と、上記第２導電型高濃度不純物領域の上記第１導電型
低濃度不純物層の上記主面からの不純物拡散深さとの差
よりも長くなるように形成される工程を含んでいる。
【００６７】
【作用】この発明に基づいた請求項１ないし請求項３お
よび請求項７ないし請求項９に記載の半導体装置および
その製造方法によれば、第２導電型低濃度不純物領域の
第２導電型高濃度不純物領域の最大濃度の位置からの不
純物拡散深さが、第２導電型高濃度不純物領域の最大濃
度の位置からの不純物拡散深さの３倍以上に設けられて
いる。
よび請求項７ないし請求項９に記載の半導体装置および
その製造方法によれば、第２導電型低濃度不純物領域の
第２導電型高濃度不純物領域の最大濃度の位置からの不
純物拡散深さが、第２導電型高濃度不純物領域の最大濃
度の位置からの不純物拡散深さの３倍以上に設けられて
いる。
【００６８】これにより、第２導電型低濃度不純物領域
の不純物拡散深さと第２導電型高濃度不純物領域の不純
物拡散深さとを電界を抑制するための必要最小限の寸法
に設定することができる。
の不純物拡散深さと第２導電型高濃度不純物領域の不純
物拡散深さとを電界を抑制するための必要最小限の寸法
に設定することができる。
【００６９】その結果、半導体装置の高耐圧化および微
細化を効率よく行なうことができる。したがって、信頼
性の高い高性能の半導体装置を提供することが可能とな
る。
細化を効率よく行なうことができる。したがって、信頼
性の高い高性能の半導体装置を提供することが可能とな
る。
【００７０】次に、この発明に基づいた請求項４および
請求項１０に記載の半導体装置およびその製造方法によ
れば、第２導電型高濃度不純物領域はコーナ部を含む、
平面パターン形状であり、そのコーナー部分が第２導電
型高濃度不純物領域の第１導電型低濃度不純物層の主面
からの不純物拡散深さの３倍以上の半径を有する円弧か
ら形成されている。
請求項１０に記載の半導体装置およびその製造方法によ
れば、第２導電型高濃度不純物領域はコーナ部を含む、
平面パターン形状であり、そのコーナー部分が第２導電
型高濃度不純物領域の第１導電型低濃度不純物層の主面
からの不純物拡散深さの３倍以上の半径を有する円弧か
ら形成されている。
【００７１】これにより、第２導電型高濃度不純物領域
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型高濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては半導体装置全体の高耐圧化が可能とな
り、さらに半導体装置の微細化が可能となる。したがっ
て、信頼性の高い高性能の半導体装置を提供することが
可能となる。
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型高濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては半導体装置全体の高耐圧化が可能とな
り、さらに半導体装置の微細化が可能となる。したがっ
て、信頼性の高い高性能の半導体装置を提供することが
可能となる。
【００７２】次に、この発明に基づいた請求項５および
請求項１１に記載の半導体装置およびその製造方法によ
れば、第２導電型低濃度不純物領域は、コーナ部を含
む、平面パターン形状が四角形であり、そのコーナー部
分が第２導電型低濃度不純物領域の第１導電型低濃度不
純物層の主面からの不純物拡散深さの３倍以上の半径を
有する円弧から形成されている。
請求項１１に記載の半導体装置およびその製造方法によ
れば、第２導電型低濃度不純物領域は、コーナ部を含
む、平面パターン形状が四角形であり、そのコーナー部
分が第２導電型低濃度不純物領域の第１導電型低濃度不
純物層の主面からの不純物拡散深さの３倍以上の半径を
有する円弧から形成されている。
【００７３】これにより、第２導電型低濃度不純物領域
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型低濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては半導体装置全体の高耐圧化が可能とな
り、さらに半導体装置の微細化が可能となる。したがっ
て、信頼性の高い高性能の半導体装置を提供することが
可能となる。 次に、この発明に基づいた請求項６およ
び請求項１２に記載の半導体装置およびその製造方法に
よれば、第２導電型高濃度不純物領域と第２導電型低濃
度不純物領域とは、コーナ部を含む、平面パターン形状
であり、この第２導電型高濃度不純物領域と第２導電型
低濃度不純物領域とのコーナー部の半径の差の長さが、
第２導電型低濃度不純物領域の第１導電型低濃度不純物
層の主面からの拡散深さと第２導電型高濃度不純物領域
の第１導電型低濃度不純物層の主面からの不純物拡散深
さとの差よりも大きく設けられている。
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型低濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては半導体装置全体の高耐圧化が可能とな
り、さらに半導体装置の微細化が可能となる。したがっ
て、信頼性の高い高性能の半導体装置を提供することが
可能となる。 次に、この発明に基づいた請求項６およ
び請求項１２に記載の半導体装置およびその製造方法に
よれば、第２導電型高濃度不純物領域と第２導電型低濃
度不純物領域とは、コーナ部を含む、平面パターン形状
であり、この第２導電型高濃度不純物領域と第２導電型
低濃度不純物領域とのコーナー部の半径の差の長さが、
第２導電型低濃度不純物領域の第１導電型低濃度不純物
層の主面からの拡散深さと第２導電型高濃度不純物領域
の第１導電型低濃度不純物層の主面からの不純物拡散深
さとの差よりも大きく設けられている。
【００７４】これにより、第２導電型高濃度不純物領域
および第２導電型低濃度不純物領域のコーナー部分にお
ける電界の緩和を図ることができる。その結果、第２導
電型低濃度不純物領域および第２導電型高濃度不純物領
域のコーナー部分の高耐圧化が可能となり、ひいては半
導体装置全体の高耐圧化が可能となり、さらに、半導体
装置の微細化が可能となる。したがって、信頼性の高い
高性能の半導体装置を提供することが可能となる。
および第２導電型低濃度不純物領域のコーナー部分にお
ける電界の緩和を図ることができる。その結果、第２導
電型低濃度不純物領域および第２導電型高濃度不純物領
域のコーナー部分の高耐圧化が可能となり、ひいては半
導体装置全体の高耐圧化が可能となり、さらに、半導体
装置の微細化が可能となる。したがって、信頼性の高い
高性能の半導体装置を提供することが可能となる。
【００７５】
【実施例】以下、この発明に基づいた半導体装置および
その製造方法の第１の実施例について図を参照して説明
する。
その製造方法の第１の実施例について図を参照して説明
する。
【００７６】まず、図１を参照して、この実施例におけ
る半導体装置の構造について説明する。
る半導体装置の構造について説明する。
【００７７】ｐ- 半導体基板２の主面上にｎ- エピタキ
シャル層１０が形成されている。ｐ - 半導体基板２の主
面の所定の領域に、ｐ- 半導体基板２とｎ- エピタキシ
ャル層１０とにまたがるようにｎ+ 埋め込み不純物領域
８が形成されている。さらに、ｎ+ 埋め込み不純物領域
８を覆うようにｐ- 半導体基板２の内部にｎ- 埋め込み
不純物領域６が設けられている。
シャル層１０が形成されている。ｐ - 半導体基板２の主
面の所定の領域に、ｐ- 半導体基板２とｎ- エピタキシ
ャル層１０とにまたがるようにｎ+ 埋め込み不純物領域
８が形成されている。さらに、ｎ+ 埋め込み不純物領域
８を覆うようにｐ- 半導体基板２の内部にｎ- 埋め込み
不純物領域６が設けられている。
【００７８】ｎ+ 埋め込み不純物領域８上方のｎ- エピ
タキシャル層１０の表面には、ＣＭＯＳトランジスタが
形成されている。このＣＭＯＳトランジスタは、ｐチャ
ンネルＭＯＳトランジスタ２８と、ｎチャンネルＭＯＳ
トランジスタ３８とから構成されている。
タキシャル層１０の表面には、ＣＭＯＳトランジスタが
形成されている。このＣＭＯＳトランジスタは、ｐチャ
ンネルＭＯＳトランジスタ２８と、ｎチャンネルＭＯＳ
トランジスタ３８とから構成されている。
【００７９】ｐチャンネルＭＯＳトランジスタ２８は、
ｎ- エピタキシャル層１０の表面にゲート絶縁膜２０を
介して形成されたゲート電極２２と、このゲート電極２
２を左右から挟む位置に形成されたｐ型不純物領域から
なるソース／ドレイン領域２４，２６とから構成されて
いる。
ｎ- エピタキシャル層１０の表面にゲート絶縁膜２０を
介して形成されたゲート電極２２と、このゲート電極２
２を左右から挟む位置に形成されたｐ型不純物領域から
なるソース／ドレイン領域２４，２６とから構成されて
いる。
【００８０】ｎチャンネルＭＯＳトランジスタ３８は、
ｎ- エピタキシャル層１０の表面にゲート絶縁膜３０を
介して形成されたゲート電極３２と、ｎ- エピタキシャ
ル層１０に形成されたｐ- 不純物領域１２内において、
ゲート電極３２を左右から挟む位置に形成されたｎ型不
純物領域からなるソース／ドレイン領域３４，３６とか
ら構成されている。
ｎ- エピタキシャル層１０の表面にゲート絶縁膜３０を
介して形成されたゲート電極３２と、ｎ- エピタキシャ
ル層１０に形成されたｐ- 不純物領域１２内において、
ゲート電極３２を左右から挟む位置に形成されたｎ型不
純物領域からなるソース／ドレイン領域３４，３６とか
ら構成されている。
【００８１】ｎ- エピタキシャル層１０の表面におい
て、ＣＭＯＳトランジスタは、素子分離酸化膜１８によ
り取囲まれている。ｎ- エピタキシャル層１０の内部に
は、ＣＭＯＳトランジスタを取囲むようにｎ+ 型コレク
ターウォール１４が設けられ、さらに、このコレクター
ウォール１４を取囲むようにｐ型の分離領域１６が形成
されている。
て、ＣＭＯＳトランジスタは、素子分離酸化膜１８によ
り取囲まれている。ｎ- エピタキシャル層１０の内部に
は、ＣＭＯＳトランジスタを取囲むようにｎ+ 型コレク
ターウォール１４が設けられ、さらに、このコレクター
ウォール１４を取囲むようにｐ型の分離領域１６が形成
されている。
【００８２】次に、図２を参照して、ｎ+ 埋め込み不純
物領域８およびｎ- 埋め込み不純物領域６の関係につい
て説明する。本実施例においては、ｎ- 埋め込み不純物
領域８の拡散深さＸj2が、ｎ- 埋め込み不純物領域８の
拡散深さＸj1の３倍以上となるように、Ｘj1＝５μｍ，
Ｘj2＝１５〜２０μｍとしている。
物領域８およびｎ- 埋め込み不純物領域６の関係につい
て説明する。本実施例においては、ｎ- 埋め込み不純物
領域８の拡散深さＸj2が、ｎ- 埋め込み不純物領域８の
拡散深さＸj1の３倍以上となるように、Ｘj1＝５μｍ，
Ｘj2＝１５〜２０μｍとしている。
【００８３】この時の、ｎ+ 埋め込み不純物領域８とｎ
- 埋め込み不純物領域６のｐ- 半導体基板２の深さ方向
の不純物濃度のプロファイルについて説明する。図３を
参照して、ｎ+ 埋め込み不純物領域８の深さＸJ1は、ｌ
ｏｇスケールを用いて、ｎ+最大濃度の位置（Ａ）から
不純物濃度の二次微分が正の最大値（下に凸）を取る位
置までの距離としている。
- 埋め込み不純物領域６のｐ- 半導体基板２の深さ方向
の不純物濃度のプロファイルについて説明する。図３を
参照して、ｎ+ 埋め込み不純物領域８の深さＸJ1は、ｌ
ｏｇスケールを用いて、ｎ+最大濃度の位置（Ａ）から
不純物濃度の二次微分が正の最大値（下に凸）を取る位
置までの距離としている。
【００８４】つまり、
【００８５】
【数２】
【００８６】が最大となる時のｘの値をＸj1としてい
る。次に、ｎ- 不純物領域の深さＸj2は、Ｘj1と同じよ
うにｌｏｇスケールを用いて、ｎ+ 最大濃度の位置
（Ａ）から濃度が最小となる位置（ｐｎ接合の位置）ま
での距離としている。
る。次に、ｎ- 不純物領域の深さＸj2は、Ｘj1と同じよ
うにｌｏｇスケールを用いて、ｎ+ 最大濃度の位置
（Ａ）から濃度が最小となる位置（ｐｎ接合の位置）ま
での距離としている。
【００８７】また、図４を参照して、ｎ- 埋め込み不純
物領域８は、平面パターンが四角形からなり、そのコー
ナー部分の半径は、ｎ- 埋め込み不純物領域８の拡散深
さＸ j2の３倍以上となるように、ｒ2 ＝４５〜６０μｍ
となっている。
物領域８は、平面パターンが四角形からなり、そのコー
ナー部分の半径は、ｎ- 埋め込み不純物領域８の拡散深
さＸ j2の３倍以上となるように、ｒ2 ＝４５〜６０μｍ
となっている。
【００８８】さらに、ｎ+ 埋め込み不純物領域６は、平
面パターンが四角形からなり、そのコーナー部分の半径
はｎ+ 埋め込み不純物領域８の拡散深さＸj1の３倍以上
となるようにｒ1 ≒１５μｍとなっている。このとき
の、ｎ+ 埋め込み不純物領域８と、ｎ- 埋め込み不純物
領域６とのｐ- 半導体基板２の表面に沿った方向の不純
物濃度プロファイルについて説明する。
面パターンが四角形からなり、そのコーナー部分の半径
はｎ+ 埋め込み不純物領域８の拡散深さＸj1の３倍以上
となるようにｒ1 ≒１５μｍとなっている。このとき
の、ｎ+ 埋め込み不純物領域８と、ｎ- 埋め込み不純物
領域６とのｐ- 半導体基板２の表面に沿った方向の不純
物濃度プロファイルについて説明する。
【００８９】図５を参照して、ｎ+ 埋め込み不純物領域
８とｎ- 埋め込み不純物領域６との不純物拡散時に、ｐ
- 半導体基板２の深さ方向の拡散長さ（ＸJ ）とｐ- 半
導体基板２の表面に沿った方向の拡散長さとは等しいと
考えることができる。従って、ｎ+ 埋め込み不純物領域
８と、ｎ- 埋め込み不純物領域６とのマスクパターンの
位置は次のように決定することができる。
８とｎ- 埋め込み不純物領域６との不純物拡散時に、ｐ
- 半導体基板２の深さ方向の拡散長さ（ＸJ ）とｐ- 半
導体基板２の表面に沿った方向の拡散長さとは等しいと
考えることができる。従って、ｎ+ 埋め込み不純物領域
８と、ｎ- 埋め込み不純物領域６とのマスクパターンの
位置は次のように決定することができる。
【００９０】まず、ｎ+ 埋め込み不純物領域８を形成す
るためのマスクパターンの位置は、ｌｏｇスケールを用
いて、不純物濃度の二次微分の値が正の最大値を取る位
置からＸｉ1 分ずらした位置となる。また、ｎ- 埋め込
み不純物領域６を形成するためのマスクパターンの位置
は、ｌｏｇスケールを用いて、不純物濃度の最小の位置
（ｐｎ接合の位置）からＸｉ2 分ずらした位置となる。
るためのマスクパターンの位置は、ｌｏｇスケールを用
いて、不純物濃度の二次微分の値が正の最大値を取る位
置からＸｉ1 分ずらした位置となる。また、ｎ- 埋め込
み不純物領域６を形成するためのマスクパターンの位置
は、ｌｏｇスケールを用いて、不純物濃度の最小の位置
（ｐｎ接合の位置）からＸｉ2 分ずらした位置となる。
【００９１】次に、以上の内容について、図６〜図９を
参照しながら説明する。まず、図６は、ｐ- 半導体基板
２とｎ- エピタキシャル層１０の界面で、ｎ-埋め込み
不純物領域６を切分けた状態でのｎ- 埋め込み不純物領
域６の斜視図である。なお、ここではｎ+ 埋め込み不純
物領域８の表示は省略している。また、ここでは、ｐ-
半導体基板２は高耐圧化のために十分不純物濃度は下げ
られていると仮定する。
参照しながら説明する。まず、図６は、ｐ- 半導体基板
２とｎ- エピタキシャル層１０の界面で、ｎ-埋め込み
不純物領域６を切分けた状態でのｎ- 埋め込み不純物領
域６の斜視図である。なお、ここではｎ+ 埋め込み不純
物領域８の表示は省略している。また、ここでは、ｐ-
半導体基板２は高耐圧化のために十分不純物濃度は下げ
られていると仮定する。
【００９２】次に、図７を参照して、ｎ- 埋め込み不純
物領域６の底面部分に垂直な方向（図６中Ａ−Ａ′方
向）での電界は、点線で示すように、ｐ- 半導体基板２
の領域で一定となる。
物領域６の底面部分に垂直な方向（図６中Ａ−Ａ′方
向）での電界は、点線で示すように、ｐ- 半導体基板２
の領域で一定となる。
【００９３】一方、ｎ- 埋め込み不純物領域６のコーナ
ー部分（図中Ｂ−Ｂ′方向）での電界および電界の向き
は、ｎ- 埋め込み不純物領域６の不純物濃度で変化し、
ｎ-埋め込み不純物領域６の不純物濃度がある程度以上
低下すると、電界ピークが、ｎ+ 埋め込み不純物領域８
とｎ- 埋め込み不純物領域６との間の境界に移行する。
ー部分（図中Ｂ−Ｂ′方向）での電界および電界の向き
は、ｎ- 埋め込み不純物領域６の不純物濃度で変化し、
ｎ-埋め込み不純物領域６の不純物濃度がある程度以上
低下すると、電界ピークが、ｎ+ 埋め込み不純物領域８
とｎ- 埋め込み不純物領域６との間の境界に移行する。
【００９４】本実施例においては、ｎ- 埋め込み不純物
領域６の不純物濃度が比較的高く、ｐｎ接合で電界ピー
クが発生している場合について、図６中において、実線
で示している。また、電界および電界の傾きを数式を用
いて近似的に表すと、（２）式，（３）式のように表さ
れる。
領域６の不純物濃度が比較的高く、ｐｎ接合で電界ピー
クが発生している場合について、図６中において、実線
で示している。また、電界および電界の傾きを数式を用
いて近似的に表すと、（２）式，（３）式のように表さ
れる。
【００９５】
【数３】
【００９６】ｎ- 埋め込み不純物領域６およびｎ+ 埋め
込み不純物領域８のコーナー部分のｐｎ接合界面での電
界は一定と仮定し、Ｑは図６中の斜線部分を通過する電
気力線が終端するｎ- 埋め込み不純物領域６側の空間電
荷の合計を示し、ｌはｎ- 埋め込み不純物領域６のコー
ナー半径、ｒはｎ- 埋め込み不純物領域６の拡散深さを
示している。
込み不純物領域８のコーナー部分のｐｎ接合界面での電
界は一定と仮定し、Ｑは図６中の斜線部分を通過する電
気力線が終端するｎ- 埋め込み不純物領域６側の空間電
荷の合計を示し、ｌはｎ- 埋め込み不純物領域６のコー
ナー半径、ｒはｎ- 埋め込み不純物領域６の拡散深さを
示している。
【００９７】上記（２）式，（３）式からわかるよう
に、コーナー部分においては、電界が変化し、ｐｎ接合
で電界ピークを形成して、この電界集中によって、半導
体装置全体の耐圧が決定される。
に、コーナー部分においては、電界が変化し、ｐｎ接合
で電界ピークを形成して、この電界集中によって、半導
体装置全体の耐圧が決定される。
【００９８】次に、ｎ-埋め込み不純物領域６の拡散深
さｒと電界との関係を図８に示す。図７の斜視図中のｌ
の寸法が０のときの電界Ｅ（ｘ＝ｒ）の値を１として、
ｌ／ｒ＝βの値が０，１，３の場合分けをし、ｒをα倍
したときの電界Ｅの変化を示したものである。また、Ｅ
はα＝１、β＝０の場合の１／１０とした。これらの関
係を、数式に表すと、（４）式のように表すことができ
る。ただし、式中において、ｌ／ｒ＝βとした。
さｒと電界との関係を図８に示す。図７の斜視図中のｌ
の寸法が０のときの電界Ｅ（ｘ＝ｒ）の値を１として、
ｌ／ｒ＝βの値が０，１，３の場合分けをし、ｒをα倍
したときの電界Ｅの変化を示したものである。また、Ｅ
はα＝１、β＝０の場合の１／１０とした。これらの関
係を、数式に表すと、（４）式のように表すことができ
る。ただし、式中において、ｌ／ｒ＝βとした。
【００９９】
【数４】
【０１００】ｌ＝０（β＝０）の場合、αが約３以上の
ときに、（４）式を満たすことができ、ｌ＞０（β＞
０）であれば、αはより小さい値とすることが可能とな
る。したがって、最低でもｎ+埋め込み不純物領域８の
拡散深さに対し、ｒを３倍以上とすると、ｎ-埋め込み
不純物領域６を導入した効果が確実に得ることが可能と
なる。また、βに対する｜Ｅ′（ｘ＝αｒ）｜の変化を
図９に示す。図９において、α＝１，β＝０の場合（パ
ターンコーナーが直角の場合）を位置として規格化し、
α＝１，２，３で場合分けをしている。
ときに、（４）式を満たすことができ、ｌ＞０（β＞
０）であれば、αはより小さい値とすることが可能とな
る。したがって、最低でもｎ+埋め込み不純物領域８の
拡散深さに対し、ｒを３倍以上とすると、ｎ-埋め込み
不純物領域６を導入した効果が確実に得ることが可能と
なる。また、βに対する｜Ｅ′（ｘ＝αｒ）｜の変化を
図９に示す。図９において、α＝１，β＝０の場合（パ
ターンコーナーが直角の場合）を位置として規格化し、
α＝１，２，３で場合分けをしている。
【０１０１】Ｅは、βの増大に従って大幅に減少してい
ることがわかる。また、βを０からある程度大きくした
ときのＥの低下の効果を安定させるために、｜Ｅ′（ｘ
＝αｒ）｜はβ＝０のときの１／１０以下としたい。
ることがわかる。また、βを０からある程度大きくした
ときのＥの低下の効果を安定させるために、｜Ｅ′（ｘ
＝αｒ）｜はβ＝０のときの１／１０以下としたい。
【０１０２】上記条件を数式で表すと、（５）式のよう
に表すことができる。
に表すことができる。
【０１０３】
【数５】
【０１０４】上記要求を満たすものとして、α＝１のと
きβ≧３という条件を得ることができる。また、α＞１
ではβをもっと小さくすることができる。したがって、
βを３以上確保すれば、上記の要求を満たすことができ
る。
きβ≧３という条件を得ることができる。また、α＞１
ではβをもっと小さくすることができる。したがって、
βを３以上確保すれば、上記の要求を満たすことができ
る。
【０１０５】以上のように、ｒ，ｌを適切な値に設定す
ることによって、半導体装置の高耐圧化を用することが
可能であり、また、ｎ- 埋め込み不純物領域６を高耐圧
を必要とする部分にのみ形成することによって半導体装
置の微細化にも影響しない構造を得ることが可能とな
る。
ることによって、半導体装置の高耐圧化を用することが
可能であり、また、ｎ- 埋め込み不純物領域６を高耐圧
を必要とする部分にのみ形成することによって半導体装
置の微細化にも影響しない構造を得ることが可能とな
る。
【０１０６】なお、上記実施例のｎ- 埋め込み不純物領
域８とｎ+ 埋め込み不純物領域６との平面パターン形状
は、図４に示すほぼ四角形となる形状としているが、こ
の形状に限られることなく、図１０に示す長円形状や、
図１１に示す円形状でもよくまた図１２に示すように、
多角形を用いた場合でも、コーナー部分に上記実施例と
同様にｒ1 とｒ2 との関係を満たす形状としても構わな
い。
域８とｎ+ 埋め込み不純物領域６との平面パターン形状
は、図４に示すほぼ四角形となる形状としているが、こ
の形状に限られることなく、図１０に示す長円形状や、
図１１に示す円形状でもよくまた図１２に示すように、
多角形を用いた場合でも、コーナー部分に上記実施例と
同様にｒ1 とｒ2 との関係を満たす形状としても構わな
い。
【０１０７】次に、図１に示す半導体装置の製造方法に
ついて図１３〜図２４を参照して説明する。図１３〜図
２４は、図１に示す半導体装置の断面構造に従った製造
工程図である。
ついて図１３〜図２４を参照して説明する。図１３〜図
２４は、図１に示す半導体装置の断面構造に従った製造
工程図である。
【０１０８】まず、図１３を参照して、基板不純物濃度
が３０〜１００Ωｃｍのｐ- 半導体基板２の表面に厚さ
５０００〜１００００Åの熱酸化膜４を形成する。その
後、図１４を参照して、この熱酸化膜４の所定の領域を
エッチングにより除去する。
が３０〜１００Ωｃｍのｐ- 半導体基板２の表面に厚さ
５０００〜１００００Åの熱酸化膜４を形成する。その
後、図１４を参照して、この熱酸化膜４の所定の領域を
エッチングにより除去する。
【０１０９】次に、図１５を参照して、ｐ- 半導体基板
２の表面に厚さ５００〜１０００Åの熱酸化膜４ａを形
成する。次に、図１６を参照して、半導体基板２の表面
に、注入エネルギー約１２０ｋＶ，注入量１×１０12〜
１×１０13ｃｍ2 の条件でリンを注入する。その後、ｐ
- 半導体基板２を約１２６０℃で約３０時間アニールを
行ない、ｎ- 埋め込み不純物領域６を形成する。その
後、図１７を参照して、熱酸化によりｐ- 半導体基板２
の表面に熱酸化膜４をさらに５０００Å〜１００００Å
形成する。
２の表面に厚さ５００〜１０００Åの熱酸化膜４ａを形
成する。次に、図１６を参照して、半導体基板２の表面
に、注入エネルギー約１２０ｋＶ，注入量１×１０12〜
１×１０13ｃｍ2 の条件でリンを注入する。その後、ｐ
- 半導体基板２を約１２６０℃で約３０時間アニールを
行ない、ｎ- 埋め込み不純物領域６を形成する。その
後、図１７を参照して、熱酸化によりｐ- 半導体基板２
の表面に熱酸化膜４をさらに５０００Å〜１００００Å
形成する。
【０１１０】次に、図１８を参照して、熱酸化膜４の所
定の領域をエッチングし、パターニングを行なう。その
後、図１９を参照して、ｎ- 埋め込み不純物領域６に覆
われる領域にアンチモンの塗布又は、リンやヒ素等を注
入した後、約１２４０℃で約３時間アニールを行ない、
不純物の拡散を行ない、ｎ+ 埋め込み不純物領域８を形
成する。その後、図２０を参照して、熱酸化膜４を除去
し、ｐ- 半導体基板２の上にエピタキシャル成長法によ
り、ｎ- エピタキシャル層１０を形成する。これによ
り、ｎ+ 埋め込み不純物領域８の拡散深さは、Ｘj1≒５
μｍとなり、ｎ-埋め込み不純物拡散領域６の拡散深さ
Ｘj1≒１５〜２０μｍとすることが可能となる。
定の領域をエッチングし、パターニングを行なう。その
後、図１９を参照して、ｎ- 埋め込み不純物領域６に覆
われる領域にアンチモンの塗布又は、リンやヒ素等を注
入した後、約１２４０℃で約３時間アニールを行ない、
不純物の拡散を行ない、ｎ+ 埋め込み不純物領域８を形
成する。その後、図２０を参照して、熱酸化膜４を除去
し、ｐ- 半導体基板２の上にエピタキシャル成長法によ
り、ｎ- エピタキシャル層１０を形成する。これによ
り、ｎ+ 埋め込み不純物領域８の拡散深さは、Ｘj1≒５
μｍとなり、ｎ-埋め込み不純物拡散領域６の拡散深さ
Ｘj1≒１５〜２０μｍとすることが可能となる。
【０１１１】次に、図２１を参照して、ｎ- エピタキシ
ャル層１０の表面の所定の領域に、ボロンを注入し、ア
ニールを行なうことによりｎチャンネルＭＯＳトランジ
スタを形成するためのｐ- 不純物領域１２を形成する。
ャル層１０の表面の所定の領域に、ボロンを注入し、ア
ニールを行なうことによりｎチャンネルＭＯＳトランジ
スタを形成するためのｐ- 不純物領域１２を形成する。
【０１１２】次に、図２２を参照して、ｎ- エピタキシ
ャル層１０内の所定の領域を囲むように、ボロンを注入
し、アニールを行なうことによりｐ型の分離領域１６を
形成する。その後、ｎ+ 埋め込み不純物領域上のｎ- エ
ピタキシャル層１０内の所定の領域にリンを注入しアニ
ールを行なうことにより、ｎ+ 型のコレクターウォール
１４を形成する。
ャル層１０内の所定の領域を囲むように、ボロンを注入
し、アニールを行なうことによりｐ型の分離領域１６を
形成する。その後、ｎ+ 埋め込み不純物領域上のｎ- エ
ピタキシャル層１０内の所定の領域にリンを注入しアニ
ールを行なうことにより、ｎ+ 型のコレクターウォール
１４を形成する。
【０１１３】次に、図２３を参照して、選択酸化法によ
りｎ- エピタキシャル層１０の表面にフィールド酸化膜
１８を形成する。その後、このフィールド酸化膜１８に
より分離された活性領域にゲート酸化膜２０，３０を介
してゲート電極２２，３２を形成する。その後、ゲート
電極２２をマスクとして、ボロンをｎ- エピタキシャル
層１０の表面に注入し、アニールを行なうことにより、
ｎチャンネルＭＯＳトランジスタのｐ型のソース／ドレ
イン領域２４，２６を形成する。
りｎ- エピタキシャル層１０の表面にフィールド酸化膜
１８を形成する。その後、このフィールド酸化膜１８に
より分離された活性領域にゲート酸化膜２０，３０を介
してゲート電極２２，３２を形成する。その後、ゲート
電極２２をマスクとして、ボロンをｎ- エピタキシャル
層１０の表面に注入し、アニールを行なうことにより、
ｎチャンネルＭＯＳトランジスタのｐ型のソース／ドレ
イン領域２４，２６を形成する。
【０１１４】次に、図２４を参照して、ゲート電極３２
をマスクとして、ｎ- エピタキシャル層１０の表面にリ
ンを注入し、アニールを行ない、ｐチャンネルＭＯＳト
ランジスタのｎ型のソース／ドレイン領域３４，３６を
形成する。以上により、図１に示す半導体装置が完成す
る。
をマスクとして、ｎ- エピタキシャル層１０の表面にリ
ンを注入し、アニールを行ない、ｐチャンネルＭＯＳト
ランジスタのｎ型のソース／ドレイン領域３４，３６を
形成する。以上により、図１に示す半導体装置が完成す
る。
【０１１５】以上、この第１の実施例によれば、ｎ- 埋
め込み不純物領域の拡散深さを、ｎ + 埋め込み不純物領
域の３倍とし、さらにコーナー部分におけるｎ- 埋め込
み不純物領域のコーナー部分の半径を、ｎ+ 埋め込み不
純物領域のコーナー半径の３倍以上としている。これに
より、電界を抑制するための必要最小限の寸法に設定す
ることができ、その結果半導体装置の高耐圧化および微
細化を効率よく行なうことができる。
め込み不純物領域の拡散深さを、ｎ + 埋め込み不純物領
域の３倍とし、さらにコーナー部分におけるｎ- 埋め込
み不純物領域のコーナー部分の半径を、ｎ+ 埋め込み不
純物領域のコーナー半径の３倍以上としている。これに
より、電界を抑制するための必要最小限の寸法に設定す
ることができ、その結果半導体装置の高耐圧化および微
細化を効率よく行なうことができる。
【０１１６】次に、この発明に基づいた第２の実施例に
ついて説明する。この第２の実施例における構造は、第
１の実施例と構造的には同じであるが、ｎ- 埋め込み不
純物領域６の不純物濃度が比較的低く、電界ピークがｎ
+ 埋め込み不純物領域８とｎ - 埋め込み不純物領域６の
間の境界にあるとする。
ついて説明する。この第２の実施例における構造は、第
１の実施例と構造的には同じであるが、ｎ- 埋め込み不
純物領域６の不純物濃度が比較的低く、電界ピークがｎ
+ 埋め込み不純物領域８とｎ - 埋め込み不純物領域６の
間の境界にあるとする。
【０１１７】実施例１における図１０と同様の考察を行
なったものを図２５に示す。図１０で行なった場合に比
べて、ｎ- 埋め込み不純物領域６の空間電荷が、第１の
実施例のＱに比べて十分小さいと仮定すると、Ｂ−Ｂ′
での電界および電界の傾きは、（５）式および（６）式
に等しくなる。また、ｒ′，ｌ′の望ましい値は、実施
例１のｒ，ｌに対するものと同じである。
なったものを図２５に示す。図１０で行なった場合に比
べて、ｎ- 埋め込み不純物領域６の空間電荷が、第１の
実施例のＱに比べて十分小さいと仮定すると、Ｂ−Ｂ′
での電界および電界の傾きは、（５）式および（６）式
に等しくなる。また、ｒ′，ｌ′の望ましい値は、実施
例１のｒ，ｌに対するものと同じである。
【０１１８】電界および電界の傾きの式が、従来技術と
同じであるので、高耐圧化のメリットが一見ないように
も見えるが、実際には、ｎ-埋め込み不純物領域６の空
間電荷が電界ピークを抑えるように働くため、構造を最
適化することによって、実施例１と同様の効果を得るこ
とが可能となる。
同じであるので、高耐圧化のメリットが一見ないように
も見えるが、実際には、ｎ-埋め込み不純物領域６の空
間電荷が電界ピークを抑えるように働くため、構造を最
適化することによって、実施例１と同様の効果を得るこ
とが可能となる。
【０１１９】次に、図２６を参照して、半導体装置の構
造の最適化の結果について説明する。
造の最適化の結果について説明する。
【０１２０】図２６において、ｒ′＝５μｍ，ｌ′＝０
μｍ，ｒ＝１６μｍであるときのｌと耐圧の関係につい
て、ｎ-埋め込み不純物領域６の不純物濃度による違い
を表している。ｎ-埋め込み不純物領域６の注入量が１
×１０ 13 ｃｍ -2 のときは、ｐ-半導体基板１とｎ-埋め込
み不純物領域６の間のｐｎ接合に電界ピークがある状態
（実施例１の場合）であり、６×１０ 12 ｃｍ -2 は、ｎ+
埋め込み不純物領域８とｎ-埋め込み不純物領域６との
間の境界にある状態（実施例２の場合）である。
μｍ，ｒ＝１６μｍであるときのｌと耐圧の関係につい
て、ｎ-埋め込み不純物領域６の不純物濃度による違い
を表している。ｎ-埋め込み不純物領域６の注入量が１
×１０ 13 ｃｍ -2 のときは、ｐ-半導体基板１とｎ-埋め込
み不純物領域６の間のｐｎ接合に電界ピークがある状態
（実施例１の場合）であり、６×１０ 12 ｃｍ -2 は、ｎ+
埋め込み不純物領域８とｎ-埋め込み不純物領域６との
間の境界にある状態（実施例２の場合）である。
【０１２１】図２６からわかるように、ｌ≧２０μｍと
すれば、実施例２において、実施例１以上の耐圧が得ら
れることがわかる。これは、ｎ+ 埋め込み不純物領域８
に対して、ｎ- 埋め込み不純物領域６のパターンを２０
μｍ以上オーバーラップして形成することを示し、この
ようにオーバーラップさせることによっても、半導体装
置の高耐圧化が可能となることがわかる。
すれば、実施例２において、実施例１以上の耐圧が得ら
れることがわかる。これは、ｎ+ 埋め込み不純物領域８
に対して、ｎ- 埋め込み不純物領域６のパターンを２０
μｍ以上オーバーラップして形成することを示し、この
ようにオーバーラップさせることによっても、半導体装
置の高耐圧化が可能となることがわかる。
【０１２２】
【発明の効果】以上、この発明に基づいた請求項１およ
び請求項７に記載の半導体装置およびその製造方法によ
れば、第２導電型低濃度不純物領域の第２導電型高濃度
不純物領域の最大濃度の位置からの不純物拡散深さが、
第２導電型高濃度不純物領域の最大濃度の位置からの不
純物拡散深さの３倍以上となっている。
び請求項７に記載の半導体装置およびその製造方法によ
れば、第２導電型低濃度不純物領域の第２導電型高濃度
不純物領域の最大濃度の位置からの不純物拡散深さが、
第２導電型高濃度不純物領域の最大濃度の位置からの不
純物拡散深さの３倍以上となっている。
【０１２３】これにより、第２導電型低濃度不純物領域
の不純物拡散深さと第２導電型高濃度不純物領域の不純
物拡散深さとを電界を抑制するための必要最小限の寸法
に設定することができる。その結果、半導体装置の高耐
圧化および微細化を効率よく行なうことができる。した
がって、信頼性の高い高性能の半導体装置を提供するこ
とが可能となる。
の不純物拡散深さと第２導電型高濃度不純物領域の不純
物拡散深さとを電界を抑制するための必要最小限の寸法
に設定することができる。その結果、半導体装置の高耐
圧化および微細化を効率よく行なうことができる。した
がって、信頼性の高い高性能の半導体装置を提供するこ
とが可能となる。
【０１２４】次に、この発明に基づいた請求項２および
請求項８に記載の半導体装置およびその製造方法によれ
ば、第２導電型低濃度不純物領域の拡散深さは、第２導
電型高濃度不純物領域の最大濃度の位置から、第１導電
型低濃度不純物層の界面までの距離となるように設けら
れている。
請求項８に記載の半導体装置およびその製造方法によれ
ば、第２導電型低濃度不純物領域の拡散深さは、第２導
電型高濃度不純物領域の最大濃度の位置から、第１導電
型低濃度不純物層の界面までの距離となるように設けら
れている。
【０１２５】これにより、第２導電型高濃度不純物領域
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型高濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては半導体装置全体の高耐圧化が可能とな
る。さらに、半導体装置の微細化をも可能となる。した
がって、信頼性の高い高性能の半導体装置を提供するこ
とが可能となる。次に、この発明に基づいた請求項３お
よび請求項９に記載の半導体装置およびその製造方法に
よれば、第２導電型高濃度不純物領域の拡散深さは、ｌ
ｏｇスケールを用いて、第２導電型高濃度不純物領域の
最大濃度の位置から不純物濃度の二次微分が正の最大値
を取る位置までの距離となるように設けられる。
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型高濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては半導体装置全体の高耐圧化が可能とな
る。さらに、半導体装置の微細化をも可能となる。した
がって、信頼性の高い高性能の半導体装置を提供するこ
とが可能となる。次に、この発明に基づいた請求項３お
よび請求項９に記載の半導体装置およびその製造方法に
よれば、第２導電型高濃度不純物領域の拡散深さは、ｌ
ｏｇスケールを用いて、第２導電型高濃度不純物領域の
最大濃度の位置から不純物濃度の二次微分が正の最大値
を取る位置までの距離となるように設けられる。
【０１２６】これにより、第２導電型低濃度不純物領域
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型低濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては、半導体装置全体の高耐圧化が可能とな
り、さらに、半導体装置の微細化が可能となる。したが
って、信頼性の高い高性能の半導体装置を提供すること
が可能となる。次に、この発明に基づいた請求項４から
６および請求項１０から１２に記載の半導体装置および
その製造方法によれば、第２導電型高濃度不純物領域と
第２導電型低濃度不純物領域とは、平面パターン形状が
コーナー部分に所定半径の円弧形状を有する四角形であ
り、この第２導電型高濃度不純物領域と第２導電型低濃
度不純物領域とのコーナー部の円弧半径の差の長さが、
第２導電型低濃度不純物領域の第１導電型低濃度不純物
層の主面からの不純物拡散深さと、第２導電型高濃度不
純物領域の第１導電型低濃度不純物層の主面からの不純
物拡散深さとの差よりも長く設けられている。
のコーナー部分における電界を抑制するための必要最小
限の寸法に設定することができる。その結果、第２導電
型低濃度不純物領域のコーナー部分の高耐圧化が可能と
なり、ひいては、半導体装置全体の高耐圧化が可能とな
り、さらに、半導体装置の微細化が可能となる。したが
って、信頼性の高い高性能の半導体装置を提供すること
が可能となる。次に、この発明に基づいた請求項４から
６および請求項１０から１２に記載の半導体装置および
その製造方法によれば、第２導電型高濃度不純物領域と
第２導電型低濃度不純物領域とは、平面パターン形状が
コーナー部分に所定半径の円弧形状を有する四角形であ
り、この第２導電型高濃度不純物領域と第２導電型低濃
度不純物領域とのコーナー部の円弧半径の差の長さが、
第２導電型低濃度不純物領域の第１導電型低濃度不純物
層の主面からの不純物拡散深さと、第２導電型高濃度不
純物領域の第１導電型低濃度不純物層の主面からの不純
物拡散深さとの差よりも長く設けられている。
【０１２７】これにより、第２導電型高濃度不純物領域
および第２導電型低濃度不純物領域のコーナー部分にお
ける電界を緩和し、抑制するための必要最小限の寸法に
設定することができる。その結果、第２導電型高濃度不
純物領域および第２導電型低濃度不純物領域のコーナー
部分の高耐圧化が可能となり、ひいては半導体装置全体
の高耐圧化が可能となり、さらに半導体装置の微細化が
可能となる。したがって、信頼性の高い高性能の半導体
装置を提供することが可能となる。
および第２導電型低濃度不純物領域のコーナー部分にお
ける電界を緩和し、抑制するための必要最小限の寸法に
設定することができる。その結果、第２導電型高濃度不
純物領域および第２導電型低濃度不純物領域のコーナー
部分の高耐圧化が可能となり、ひいては半導体装置全体
の高耐圧化が可能となり、さらに半導体装置の微細化が
可能となる。したがって、信頼性の高い高性能の半導体
装置を提供することが可能となる。
【図１】この発明に基づいた第１の実施例における半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図２】この発明に基づいた第１の実施例における半導
体装置の部分断面図である。
体装置の部分断面図である。
【図３】この発明に基づいた第１の実施例における半導
体装置のｐ- 半導体基板の深さ方向の不純物濃度のプロ
ファイルを示す図である。
体装置のｐ- 半導体基板の深さ方向の不純物濃度のプロ
ファイルを示す図である。
【図４】この発明に基づいた第１の実施例における半導
体装置の概略平面図である。
体装置の概略平面図である。
【図５】この発明に基づいた第１の実施例におけるｐ-
半導体基板２の表面に沿った方向の不純物濃度のプロフ
ァイルを示す図である。
半導体基板２の表面に沿った方向の不純物濃度のプロフ
ァイルを示す図である。
【図６】この発明に基づいた第１の実施例における半導
体装置の部分斜視図である。
体装置の部分斜視図である。
【図７】この発明に基づいた第１の実施例における半導
体装置の電界の状態を示す第１の図である。
体装置の電界の状態を示す第１の図である。
【図８】この発明に基づいた第１の実施例における半導
体装置の電界の状態を示す第２の図である。
体装置の電界の状態を示す第２の図である。
【図９】この発明に基づいた第１の実施例における半導
体装置の電界の状態を示す第３の図である。
体装置の電界の状態を示す第３の図である。
【図１０】この発明に基づいたｎ- 埋め込み不純物領域
とｎ+ 埋め込み不純物領域との他の平面パターン形状を
示す第１の図である。
とｎ+ 埋め込み不純物領域との他の平面パターン形状を
示す第１の図である。
【図１１】この発明に基づいたｎ- 埋め込み不純物領域
とｎ+ 埋め込み不純物領域との他の平面パターン形状を
示す第２の図である。
とｎ+ 埋め込み不純物領域との他の平面パターン形状を
示す第２の図である。
【図１２】この発明に基づいたｎ- 埋め込み不純物領域
とｎ+ 埋め込み不純物領域との他の平面パターン形状を
示す第３の図である。
とｎ+ 埋め込み不純物領域との他の平面パターン形状を
示す第３の図である。
【図１３】この発明に基づいた半導体装置の製造方法を
示す第１工程断面図である。
示す第１工程断面図である。
【図１４】この発明に基づいた半導体装置の製造方法を
示す第２工程断面図である。
示す第２工程断面図である。
【図１５】この発明に基づいた半導体装置の製造方法を
示す第３工程断面図である。
示す第３工程断面図である。
【図１６】この発明に基づいた半導体装置の製造方法を
示す第４工程断面図である。
示す第４工程断面図である。
【図１７】この発明に基づいた半導体装置の製造方法を
示す第５工程断面図である。
示す第５工程断面図である。
【図１８】この発明に基づいた半導体装置の製造方法を
示す第６工程断面図である。
示す第６工程断面図である。
【図１９】この発明に基づいた半導体装置の製造方法を
示す第７工程断面図である。
示す第７工程断面図である。
【図２０】この発明に基づいた半導体装置の製造方法を
示す第８工程断面図である。
示す第８工程断面図である。
【図２１】この発明に基づいた半導体装置の製造方法を
示す第９工程断面図である。
示す第９工程断面図である。
【図２２】この発明に基づいた半導体装置の製造方法を
示す第１０工程断面図である。
示す第１０工程断面図である。
【図２３】この発明に基づいた半導体装置の製造方法を
示す第１１工程断面図である。
示す第１１工程断面図である。
【図２４】この発明に基づいた半導体装置の製造方法を
示す第１２工程断面図である。
示す第１２工程断面図である。
【図２５】この発明に基づいた半導体装置の第２の実施
例における電界の状態を示す第１の図である。
例における電界の状態を示す第１の図である。
【図２６】この発明に基づいた半導体装置の第２の実施
例におけるｎ- 埋め込み不純物領域の注入量と耐圧の関
係を示す図である。
例におけるｎ- 埋め込み不純物領域の注入量と耐圧の関
係を示す図である。
【図２７】第１の従来例における半導体装置の構造を示
す断面図である。
す断面図である。
【図２８】第１の従来例における半導体装置内部に発生
する空乏層の状態を示す模式図である。
する空乏層の状態を示す模式図である。
【図２９】第１の従来例における半導体装置の構造を示
す部分斜視図である。
す部分斜視図である。
【図３０】第１の従来例における半導体装置の電界の状
態を示す第１の図である。
態を示す第１の図である。
【図３１】第１の従来例における半導体装置の電界の状
態を示す第２の図である。
態を示す第２の図である。
【図３２】第１の従来例における半導体装置の問題点を
示す図である。
示す図である。
【図３３】図３２中Ｘ−Ｘ線矢視断面図である。
【図３４】第２の従来例における半導体装置の断面図で
ある。
ある。
【図３５】第２の従来例における半導体装置の内部に発
生する空乏層の状態を示す模式図である。
生する空乏層の状態を示す模式図である。
【図３６】第２の従来例における半導体装置の製造方法
を示す第１工程断面図である。
を示す第１工程断面図である。
【図３７】第２の従来例における半導体装置の製造方法
を示す第２工程断面図である。
を示す第２工程断面図である。
【図３８】第２の従来例における半導体装置の製造方法
を示す第３工程断面図である。
を示す第３工程断面図である。
【図３９】第２の従来例における半導体装置の製造方法
を示す第４工程断面図である。
を示す第４工程断面図である。
【図４０】第２の従来例における半導体装置の製造方法
を示す第５工程断面図である。
を示す第５工程断面図である。
【図４１】第２の従来例における半導体装置の製造方法
を示す第６工程断面図である。
を示す第６工程断面図である。
【図４２】第２の従来例における半導体装置の製造方法
を示す第７工程断面図である。
を示す第７工程断面図である。
【図４３】第２の従来例における半導体装置の製造方法
を示す第８工程断面図である。
を示す第８工程断面図である。
２ ｐ- 半導体基板 ６ ｎ- 埋め込み不純物領域 ８ ｎ+ 埋め込み不純物領域 １０ ｎ- エピタキシャル層 なお、図中同一符号は、同一または相当部分を示す。
Claims (12)
- 【請求項１】 主面を有する第１導電型低濃度不純物層
と、 この第１導電型低濃度不純物層の前記主面の上に形成さ
れた第２導電型低濃度不純物層と、 前記第１導電型低濃度不純物層の前記主面の所定の領域
に、前記第１導電型低濃度不純物層と前記第２導電型低
濃度不純物層とにまたがるように形成された第２導電型
高濃度不純物領域と、 前記第２導電型高濃度不純物領域を下方から取り囲むよ
うに前記第１導電型低濃度不純物層内に形成された第２
導電型低濃度不純物領域と、 を備え、 前記第２導電型低濃度不純物領域の前記第２導電型高濃
度不純物領域の最大濃度の位置からの不純物拡散深さ
が、前記第２導電型高濃度不純物領域の最大濃度の位置
からの不純物拡散深さの３倍以上である、 半導体装置。 - 【請求項２】 前記第２導電型低濃度不純物領域の拡散
深さは、前記第２導電型高濃度不純物領域の最大濃度の
位置から、前記第１導電型低濃度不純物層の界面までの
距離である、 請求項１に記載の半導体装置。 - 【請求項３】 前記第２導電型高濃度不純物領域の拡散
深さは、ｌｏｇスケールを用いて、前記第２導電型高濃
度不純物領域の最大濃度の位置から不純物濃度の二次微
分が正の最大値を取る位置までの距離である、 請求項１に記載の半導体装置。 - 【請求項４】 主面を有する第１導電型低濃度不純物層
と、 この第１導電型低濃度不純物層の前記主面の上に形成さ
れた第２導電型低濃度不純物層と、 前記第１導電型低濃度不純物層の前記主面の所定の領域
に、前記第１導電型低濃度不純物層と前記第２導電型低
濃度不純物層とにまたがるように形成された第２導電型
高濃度不純物領域と、 前記第２導電型高濃度不純物領域を下方から取り囲むよ
うに前記第１導電型低濃度不純物層内に形成された第２
導電型低濃度不純物領域と、 を備え、 前記第２導電型高濃度不純物領域は、コーナ部分を含む
閉じた平面パターン形状であり、そのコーナー部分が前
記第２導電型高濃度不純物領域の前記第１導電型低濃度
不純物層の前記主面からの不純物拡散深さの３倍以上の
半径を有する円弧を含む、 半導体装置。 - 【請求項５】 主面を有する第１導電型低濃度不純物層
と、 この第１導電型低濃度不純物層の前記主面の上に形成さ
れた第２導電型低濃度不純物層と、 前記第１導電型低濃度不純物層の前記主面の所定の領域
に、前記第１導電型低濃度不純物層と前記第２導電型低
濃度不純物層とにまたがるように形成された第２導電型
高濃度不純物領域と、 前記第２導電型高濃度不純物領域を下方から取り囲むよ
うに前記第１導電型低濃度不純物層内に形成された第２
導電型低濃度不純物領域と、 を備え、 前記第２導電型低濃度不純物領域は、コーナ部分を含む
閉じた平面パターン形状であり、そのコーナー部分が前
記第２導電型低濃度不純物領域の前記第１導電型低濃度
不純物層の前記主面からの不純物拡散深さの３倍以上の
半径を有する円弧を含む、 半導体装置。 - 【請求項６】 主面を有する第１導電型低濃度不純物層
と、 この第１導電型低濃度不純物層の前記主面の上に形成さ
れた第２導電型低濃度不純物層と、 前記第１導電型低濃度不純物層の前記主面の所定の領域
に、前記第１導電型低濃度不純物層と前記第２導電型低
濃度不純物層とにまたがるように形成された第２導電型
高濃度不純物領域と、 前記第２導電型高濃度不純物領域を下方から取り囲むよ
うに前記第１導電型低濃度不純物層内に形成された第２
導電型低濃度不純物領域と、 を備え、 前記第２導電型高濃度不純物領域と前記第２導電型低濃
度不純物領域とは、コーナ部分を含む閉じた平面パター
ン形状であり、 この第２導電型高濃度不純物領域と第２導電型低濃度不
純物領域とのコーナー部の半径の差の長さが、 前記第２導電型低濃度不純物領域の前記第１導電型低濃
度不純物層の前記主面からの不純物拡散深さと、前記第
２導電型高濃度不純物領域の前記第１導電型低濃度不純
物層の前記主面からの不純物拡散深さとの差よりも大き
く設けられた、半導体装置。 - 【請求項７】 第１導電型低濃度不純物層の主面の所定
の領域に、所定形状のパターンを有する第１のマスクを
用いて、第２導電型の不純物を導入し、第２導電型低濃
度不純物領域を形成する工程と、 前記第２導電型低濃度不純物領域に下方から取り囲まれ
るように、前記第１導電型低濃度不純物層の主面の所定
の領域に、所定形状のパターンを有する第２のマスクを
用いて、第２導電型の不純物を導入し、第２導電型高濃
度不純物領域を形成する工程と、 前記第１導電型低濃度不純物層の主面上に、エピタキシ
ャル成長法により第２導電型低濃度不純物層を形成する
工程と、 を備え、 前記第２導電型低濃度不純物領域を形成する工程と、前
記第２導電型高濃度不純物領域を形成する工程とは、 前記第２導電型低濃度不純物領域の前記第２導電型高濃
度不純物領域の最大濃度の位置からの不純物拡散深さ
が、前記第２導電型高濃度不純物領域の最大濃度の位置
からの不純物拡散深さの３倍以上となるように、それぞ
れ不純物が導入される工程を含む、 半導体装置の製造方法。 - 【請求項８】 前記第１のマスク位置は、前記第１導電
型低濃度不純物層の界面から、前記第２導電型高濃度不
純物領域の最大濃度の位置に等しい長さ分ずらして配置
される、 請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記第２のマスク位置は、ｌｏｇスケー
ルを用いて、不純物濃度の二次微分の値が正の最大値を
取る位置から前記第２導電型高濃度不純物領域の不純物
深さに等しい長さ分ずらして配置される、 請求項７に記載の半導体装置の製造方法。 - 【請求項１０】 第１導電型低濃度不純物層の主面の所
定の領域に、所定形状のパターンを有する第１のマスク
を用いて、第２導電型の不純物を導入し、第２導電型低
濃度不純物領域を形成する工程と、 前記第２導電型低濃度不純物領域に下方から取り囲まれ
るように、前記第１導電型低濃度不純物層の主面の所定
の領域に、所定形状のパターンを有する第２のマスクを
用いて、第２導電型の不純物を導入し、第２導電型高濃
度不純物領域を形成する工程と、 前記第１導電型低濃度不純物層の主面上に、エピタキシ
ャル成長法により第２導電型低濃度不純物層を形成する
工程と、 を備え、 前記第２導電型高濃度不純物領域を形成する工程は、 コーナ部分を含む閉じた平面パターン形状であり、その
コーナー部分が前記第２導電型高濃度不純物領域の前記
第１導電型低濃度不純物層の前記主面からの不純物拡散
深さの３倍以上の半径を有する円弧を形成する工程を含
む、 半導体装置の製造方法。 - 【請求項１１】 第１導電型低濃度不純物層の主面の所
定の領域に、所定形状のパターンを有する第１のマスク
を用いて、第２導電型の不純物を導入し、第２導電型低
濃度不純物領域を形成する工程と、 前記第２導電型低濃度不純物領域に下方から取り囲まれ
るように、前記第１導電型低濃度不純物層の主面の所定
の領域に、所定形状のパターンを有する第２のマスクを
用いて、第２導電型の不純物を導入し、第２導電型高濃
度不純物領域を形成する工程と、 前記第１導電型低濃度不純物層の主面上に、エピタキシ
ャル成長法により第２導電型低濃度不純物層を形成する
工程と、 を備え、 前記第２導電型低濃度不純物領域を形成する工程は、 コーナ部分を含む閉じた平面パターン形状であり、その
コーナー部分が前記第２導電型低濃度不純物領域の前記
第１導電型低濃度不純物層の前記主面からの不純物拡散
深さの３倍以上の半径を有する円弧を形成する工程を含
む、 半導体装置の製造方法。 - 【請求項１２】 第１導電型低濃度不純物層の主面の所
定の領域に、所定形状のパターンを有する第１のマスク
を用いて、第２導電型の不純物を導入し、第２導電型低
濃度不純物領域を形成する工程と、 前記第２導電型低濃度不純物領域に下方から取り囲まれ
るように、前記第１導電型低濃度不純物層の主面の所定
の領域に、所定形状のパターンを有する第２のマスクを
用いて、第２導電型の不純物を導入し、第２導電型高濃
度不純物領域を形成する工程と、 前記第１導電型低濃度不純物層の主面上に、エピタキシ
ャル成長法により第２導電型低濃度不純物層を形成する
工程と、 を備え、 前記第２導電型高濃度不純物領域を形成する工程と前記
第２導電型低濃度不純物領域を形成する工程とは、 コーナ部分を含む閉じた平面パターン形状であり、この
第２導電型高濃度不純物領域と前記第２導電型低濃度不
純物領域とのコーナー部の円弧半径の差の長さが、前記
第２導電型低濃度不純物領域の前記第１導電型低濃度不
純物層の前記主面からの不純物拡散深さと、前記第２導
電型高濃度不純物領域の前記第１導電型低濃度不純物層
の前記主面からの不純物拡散深さとの差よりも長くなる
ように形成される工程を含む、 半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25340793A JP3285435B2 (ja) | 1993-07-07 | 1993-10-08 | 半導体装置およびその製造方法 |
| US08/141,659 US5495124A (en) | 1993-01-08 | 1993-10-26 | Semiconductor device with increased breakdown voltage |
| US08/576,384 US5624858A (en) | 1993-07-07 | 1995-12-21 | Method of manufacturing a semiconductor device with increased breakdown voltage |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16808993 | 1993-07-07 | ||
| JP5-168089 | 1993-07-07 | ||
| JP25340793A JP3285435B2 (ja) | 1993-07-07 | 1993-10-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774264A JPH0774264A (ja) | 1995-03-17 |
| JP3285435B2 true JP3285435B2 (ja) | 2002-05-27 |
Family
ID=26491929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25340793A Expired - Lifetime JP3285435B2 (ja) | 1993-01-08 | 1993-10-08 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5495124A (ja) |
| JP (1) | JP3285435B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5661312A (en) * | 1995-03-30 | 1997-08-26 | Motorola | Silicon carbide MOSFET |
| JPH0951083A (ja) * | 1995-08-10 | 1997-02-18 | Mitsubishi Electric Corp | ゲートアレイ型半導体集積回路装置及びその製造方法 |
| JP3547884B2 (ja) * | 1995-12-30 | 2004-07-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP3638377B2 (ja) * | 1996-06-07 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
| KR100239402B1 (ko) * | 1997-04-02 | 2000-02-01 | 김영환 | 반도체 소자의 웰과 그 형성방법 |
| JPH11204786A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 |
| KR100282706B1 (ko) * | 1998-07-07 | 2001-03-02 | 윤종용 | 반도체 장치의 제조 방법 |
| US6255713B1 (en) * | 1999-07-27 | 2001-07-03 | Taiwan Semiconductor Manufacturing Corporation | Current source using merged vertical bipolar transistor based on gate induced gate leakage current |
| US7103976B2 (en) * | 2004-02-06 | 2006-09-12 | Eveready Battery Company, Inc. | Razor assembly |
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| US9184097B2 (en) * | 2009-03-12 | 2015-11-10 | System General Corporation | Semiconductor devices and formation methods thereof |
| US8928127B2 (en) * | 2010-09-24 | 2015-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Noise decoupling structure with through-substrate vias |
| RU2552826C2 (ru) | 2011-03-30 | 2015-06-10 | ДжФЕ СТИЛ КОРПОРЕЙШН | Способ изготовления стальной трубы лазерной сваркой |
| US9385187B2 (en) * | 2014-04-25 | 2016-07-05 | Texas Instruments Incorporated | High breakdown N-type buried layer |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| DE102017103782B4 (de) * | 2017-02-23 | 2021-03-25 | Infineon Technologies Ag | Halbleitervorrichtung mit einer vergrabenen Schicht und Herstellungsverfahren hierfür |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3460006A (en) * | 1966-02-28 | 1969-08-05 | Westinghouse Electric Corp | Semiconductor integrated circuits with improved isolation |
| US3622842A (en) * | 1969-12-29 | 1971-11-23 | Ibm | Semiconductor device having high-switching speed and method of making |
| JPS5411682A (en) * | 1977-06-28 | 1979-01-27 | Nec Corp | Semiconductor device |
| US5218228A (en) * | 1987-08-07 | 1993-06-08 | Siliconix Inc. | High voltage MOS transistors with reduced parasitic current gain |
| JPH0271526A (ja) * | 1988-07-07 | 1990-03-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPH02170571A (ja) * | 1988-12-23 | 1990-07-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1993
- 1993-10-08 JP JP25340793A patent/JP3285435B2/ja not_active Expired - Lifetime
- 1993-10-26 US US08/141,659 patent/US5495124A/en not_active Expired - Lifetime
-
1995
- 1995-12-21 US US08/576,384 patent/US5624858A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5624858A (en) | 1997-04-29 |
| JPH0774264A (ja) | 1995-03-17 |
| US5495124A (en) | 1996-02-27 |
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|---|---|---|---|
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|
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|
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