JP3251968B2 - 半導体記憶装置 - Google Patents
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
- G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
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- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にフラッシュＥＥＰＲＯＭ（ElectricallyErasable P
ROM）と呼ばれている電気的一括消去型プログラマブル
ＲＯＭ、その中でも特に、信頼性の向上したブロック消
去型のフラッシュＥＥＰＲＯＭに関する。
特にフラッシュＥＥＰＲＯＭ（ElectricallyErasable P
ROM）と呼ばれている電気的一括消去型プログラマブル
ＲＯＭ、その中でも特に、信頼性の向上したブロック消
去型のフラッシュＥＥＰＲＯＭに関する。
【０００２】フラッシュＥＥＰＲＯＭは低価格、大容量
の電気的に書き替え可能なＲＯＭとして近年注目を集め
ている。しかし、当初の製品では情報の消去が全ビット
同時に行なわれる為、内容の一部だけを変更する場合で
も全ビットを書き替える必要があった。
の電気的に書き替え可能なＲＯＭとして近年注目を集め
ている。しかし、当初の製品では情報の消去が全ビット
同時に行なわれる為、内容の一部だけを変更する場合で
も全ビットを書き替える必要があった。
【０００３】
【従来の技術】フラッシュＥＥＰＲＯＭの書き替えは、
データの一括消去、再書き込みという手順をとる為、書
き替えの際には、これまで記憶されていた全てのデータ
内容が失われてしまう。従って、データの一部だけを書
き替えたい場合には、変更しない部分を他のメモリに記
憶しておく必要があるが、集積度が増すに従い、書き替
え時間が長くなると共に、変更しない部分を一時記憶す
るのに必要なメモリ領域が大きくなる等の問題があっ
た。この問題に対処するため、最近の素子では、メモリ
セルアレイを幾つかのブロックに分割し、必要なブロッ
クのみを書き替える機能を持つ製品も見られるようにな
ってきている。
データの一括消去、再書き込みという手順をとる為、書
き替えの際には、これまで記憶されていた全てのデータ
内容が失われてしまう。従って、データの一部だけを書
き替えたい場合には、変更しない部分を他のメモリに記
憶しておく必要があるが、集積度が増すに従い、書き替
え時間が長くなると共に、変更しない部分を一時記憶す
るのに必要なメモリ領域が大きくなる等の問題があっ
た。この問題に対処するため、最近の素子では、メモリ
セルアレイを幾つかのブロックに分割し、必要なブロッ
クのみを書き替える機能を持つ製品も見られるようにな
ってきている。
【０００４】しかし、従来のブロック型フラッシュＥＥ
ＰＲＯＭでは、外部アドレスとメモリセルとの関係が固
定である為、同一アドレスは常に同一セルに対応してお
り、同一アドレス（ブロック）の内容を書き替える場合
には、常に同一メモリセル（セルブロック）が書き替え
られていた。
ＰＲＯＭでは、外部アドレスとメモリセルとの関係が固
定である為、同一アドレスは常に同一セルに対応してお
り、同一アドレス（ブロック）の内容を書き替える場合
には、常に同一メモリセル（セルブロック）が書き替え
られていた。
【０００５】また、フラッシュＥＥＰＲＯＭを使用する
プログラムの性質によっては、ブロック毎の書き替え回
数にかなりの偏りのある場合も考えられる。フラッシュ
ＥＥＰＲＯＭの最大書き替え可能回数は、一般的に１万
回から１０万回程度である為、使用プログラムによって
は、多くのブロックでは書き替え回数が最大書き替え可
能回数に比較してまだかなり少ない場合でも、特定のブ
ロックの書き替え回数が最大書き替え可能回数に達して
しまい、素子としての寿命が尽きてしまう場合も考えら
れる。
プログラムの性質によっては、ブロック毎の書き替え回
数にかなりの偏りのある場合も考えられる。フラッシュ
ＥＥＰＲＯＭの最大書き替え可能回数は、一般的に１万
回から１０万回程度である為、使用プログラムによって
は、多くのブロックでは書き替え回数が最大書き替え可
能回数に比較してまだかなり少ない場合でも、特定のブ
ロックの書き替え回数が最大書き替え可能回数に達して
しまい、素子としての寿命が尽きてしまう場合も考えら
れる。
【０００６】この問題を回避する為に、フラッシュＥＥ
ＰＲＯＭを使用しているシステム側において、各ブロッ
ク毎の書き替え回数をモニタして、必要に応じてデータ
を記憶させるアドレスを変更することにより、書き替え
回数の平均化を図ることで素子の寿命を延ばすことも考
えられるが、システムに与える負担は非常に大きくな
る。
ＰＲＯＭを使用しているシステム側において、各ブロッ
ク毎の書き替え回数をモニタして、必要に応じてデータ
を記憶させるアドレスを変更することにより、書き替え
回数の平均化を図ることで素子の寿命を延ばすことも考
えられるが、システムに与える負担は非常に大きくな
る。
【０００７】
【発明が解決しようとする課題】以上のように従来のフ
ラッシュＥＥＰＲＯＭ等の半導体記憶装置では、使用す
るプログラムの性質によっては、ブロック毎の書き替え
回数にかなりの偏りのある場合も考えられ、多くのブロ
ックでは書き替え回数が最大書き替え可能回数に比較し
てまだかなり少ない場合でも、特定のブロックの書き替
え回数が最大書き替え可能回数に達してしまい、素子と
しての寿命が尽きてしまうという問題があった。
ラッシュＥＥＰＲＯＭ等の半導体記憶装置では、使用す
るプログラムの性質によっては、ブロック毎の書き替え
回数にかなりの偏りのある場合も考えられ、多くのブロ
ックでは書き替え回数が最大書き替え可能回数に比較し
てまだかなり少ない場合でも、特定のブロックの書き替
え回数が最大書き替え可能回数に達してしまい、素子と
しての寿命が尽きてしまうという問題があった。
【０００８】本発明は、上記問題点を解決するもので、
ブロック毎の書き替え頻度に偏りがあるプログラムを使
用する場合にも、記憶装置を使用するシステムの側に大
きな負担を与えることなく、素子としての寿命の低下を
もたらすことの少ない半導体記憶装置を提供することを
目的とする。
ブロック毎の書き替え頻度に偏りがあるプログラムを使
用する場合にも、記憶装置を使用するシステムの側に大
きな負担を与えることなく、素子としての寿命の低下を
もたらすことの少ない半導体記憶装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。上記課題を解決するために、本発明の第１の
特徴の半導体記憶装置は、図１に示す如く、メモリセル
アレイ１０を複数のブロック１１〜１ｎに分割し、各ブ
ロック毎にセルデータの消去及び再書き込みが可能な半
導体記憶装置であって、前記メモリセルアレイ１０の有
するブロック数は、当該半導体記憶装置の外部アドレス
でアクセス可能なブロック数以上であると共に、前記メ
モリセルアレイ１０のデータ内容の書き替え時におい
て、前記外部アドレスと前記各ブロックとの対応を変更
するアドレス変更手段１を有する。
図である。上記課題を解決するために、本発明の第１の
特徴の半導体記憶装置は、図１に示す如く、メモリセル
アレイ１０を複数のブロック１１〜１ｎに分割し、各ブ
ロック毎にセルデータの消去及び再書き込みが可能な半
導体記憶装置であって、前記メモリセルアレイ１０の有
するブロック数は、当該半導体記憶装置の外部アドレス
でアクセス可能なブロック数以上であると共に、前記メ
モリセルアレイ１０のデータ内容の書き替え時におい
て、前記外部アドレスと前記各ブロックとの対応を変更
するアドレス変更手段１を有する。
【００１０】また、本発明の第２の特徴は、本発明の第
１の特徴を有する半導体記憶装置において、前記メモリ
セルアレイ１０は、セルトランジスタがフローティング
ゲートを有する電気的に書き替え可能な半導体メモリセ
ルアレイであることである。
１の特徴を有する半導体記憶装置において、前記メモリ
セルアレイ１０は、セルトランジスタがフローティング
ゲートを有する電気的に書き替え可能な半導体メモリセ
ルアレイであることである。
【００１１】
【００１２】また、本発明の第３の特徴は、本発明の第
１又は第２の特徴を有する半導体記憶装置において、前
記アドレス変更手段１は、前記外部アドレスと前記各ブ
ロックとの対応付けを保持するブロック対応テーブル３
１と、前記各ブロックの書き替えの履歴情報を保持する
履歴情報保持手段２と、前記メモリセルアレイ１０のデ
ータ内容の書き替え時には、前記履歴情報に従ってより
少ない書き替え回数のブロックを対応させるアドレス制
御手段３とを有して構成することである。
１又は第２の特徴を有する半導体記憶装置において、前
記アドレス変更手段１は、前記外部アドレスと前記各ブ
ロックとの対応付けを保持するブロック対応テーブル３
１と、前記各ブロックの書き替えの履歴情報を保持する
履歴情報保持手段２と、前記メモリセルアレイ１０のデ
ータ内容の書き替え時には、前記履歴情報に従ってより
少ない書き替え回数のブロックを対応させるアドレス制
御手段３とを有して構成することである。
【００１３】また、本発明の第４の特徴は、本発明の第
１又は第２の特徴を有する半導体記憶装置において、前
記アドレス変更手段１は、前記外部アドレスと前記各ブ
ロックとの対応付けを保持するブロック対応テーブル３
１と、次に書き込みを行なうべきブロック番号を指示
し、書き込み後にはその値を順次更新する書き込み指示
手段３３と、次に外部アドレスとの対応付けを外すべき
ブロックを指示し、書き込み後にはその値を順次更新す
る除外指示手段３２と、前記メモリセルアレイ１０のデ
ータ内容の書き替え時には、前記書き込み指示手段３３
の指示するブロックに該データの書き込みを行ない、前
記除外指示手段３２の指示するブロックの内容を、外部
アドレスに対応するデータがそれまで書込まれていたブ
ロックに移動するよう制御する制御手段３４とを有して
構成することである。
１又は第２の特徴を有する半導体記憶装置において、前
記アドレス変更手段１は、前記外部アドレスと前記各ブ
ロックとの対応付けを保持するブロック対応テーブル３
１と、次に書き込みを行なうべきブロック番号を指示
し、書き込み後にはその値を順次更新する書き込み指示
手段３３と、次に外部アドレスとの対応付けを外すべき
ブロックを指示し、書き込み後にはその値を順次更新す
る除外指示手段３２と、前記メモリセルアレイ１０のデ
ータ内容の書き替え時には、前記書き込み指示手段３３
の指示するブロックに該データの書き込みを行ない、前
記除外指示手段３２の指示するブロックの内容を、外部
アドレスに対応するデータがそれまで書込まれていたブ
ロックに移動するよう制御する制御手段３４とを有して
構成することである。
【００１４】また、本発明の第５の特徴は、本発明の第
３又は第４の特徴を有する半導体記憶装置において、前
記ブロック対応テーブル３１、並びに履歴情報保持手段
２、または書き込み指示手段３３及び除外指示手段３２
は、電気的に書き替え可能な不揮発性の半導体メモリで
構成されることである。
３又は第４の特徴を有する半導体記憶装置において、前
記ブロック対応テーブル３１、並びに履歴情報保持手段
２、または書き込み指示手段３３及び除外指示手段３２
は、電気的に書き替え可能な不揮発性の半導体メモリで
構成されることである。
【００１５】
【００１６】
【作用】本発明の第１〜第３及び第５の特徴の半導体記
憶装置では、図１（１）に示す如く、アドレス変更手段
１内のブロック対応テーブル３１に、外部アドレスと前
記各ブロックとの対応付けを保持し、また履歴情報保持
手段２に各ブロックの書き替えの履歴情報を保持してお
き、メモリセルアレイ１０のデータ内容の書き替え時に
は、アドレス制御手段３により、履歴情報に従ってより
少ない書き替え回数のブロックを対応させて、書き替え
を行なうようにしている。また、書き込み後にブロック
対応テーブル３１の内容を更新し、通常のアクセス時に
はこのブロック対応テーブルを参照して対応するブロッ
クにアクセスする。
憶装置では、図１（１）に示す如く、アドレス変更手段
１内のブロック対応テーブル３１に、外部アドレスと前
記各ブロックとの対応付けを保持し、また履歴情報保持
手段２に各ブロックの書き替えの履歴情報を保持してお
き、メモリセルアレイ１０のデータ内容の書き替え時に
は、アドレス制御手段３により、履歴情報に従ってより
少ない書き替え回数のブロックを対応させて、書き替え
を行なうようにしている。また、書き込み後にブロック
対応テーブル３１の内容を更新し、通常のアクセス時に
はこのブロック対応テーブルを参照して対応するブロッ
クにアクセスする。
【００１７】従って、履歴情報に基づきより少ない書き
替え回数のブロックを対応させて書き替えを行なうこと
により、外部から見てメモリセルアレイ１０のブロック
毎の書き替え頻度に偏りがある場合でも、内部のブロッ
クの書き替え回数は平均化され、素子としての寿命を延
ばすことが可能となる。
替え回数のブロックを対応させて書き替えを行なうこと
により、外部から見てメモリセルアレイ１０のブロック
毎の書き替え頻度に偏りがある場合でも、内部のブロッ
クの書き替え回数は平均化され、素子としての寿命を延
ばすことが可能となる。
【００１８】また、本発明の第１、第２、第４及び第５
の特徴の半導体記憶装置は、図１（２）に示す如く、ア
ドレス変更手段１内のブロック対応テーブル３１に外部
アドレスとメモリセルアレイ１０の各ブロックとの対応
付けを保持し、書き込み指示手段３３に次に書き込みを
行なうべきブロック番号を保持し、また除外指示手段３
２に次に外部アドレスとの対応付けを外すべきブロック
を保持しておき、メモリセルアレイ１０のデータ内容の
書き替え時には、制御手段３４により、書き込み指示手
段３３の指示するブロックに該データの書き込みを行な
い、除外指示手段３２の指示するブロックの内容を、外
部アドレスに対応するデータがそれまで書込まれていた
ブロックに移動する。更に、書き込み後には書き込み指
示手段３３及び除外指示手段３２の値を順次更新する。
また、書き込み後にブロック対応テーブル３１の内容を
更新し、通常のアクセス時にはこのブロック対応テーブ
ルを参照して対応するブロックにアクセスする。尚、書
き込み指示手段３３及び除外指示手段３２の値は同時に
同一の値を持たないよう設定される。
の特徴の半導体記憶装置は、図１（２）に示す如く、ア
ドレス変更手段１内のブロック対応テーブル３１に外部
アドレスとメモリセルアレイ１０の各ブロックとの対応
付けを保持し、書き込み指示手段３３に次に書き込みを
行なうべきブロック番号を保持し、また除外指示手段３
２に次に外部アドレスとの対応付けを外すべきブロック
を保持しておき、メモリセルアレイ１０のデータ内容の
書き替え時には、制御手段３４により、書き込み指示手
段３３の指示するブロックに該データの書き込みを行な
い、除外指示手段３２の指示するブロックの内容を、外
部アドレスに対応するデータがそれまで書込まれていた
ブロックに移動する。更に、書き込み後には書き込み指
示手段３３及び除外指示手段３２の値を順次更新する。
また、書き込み後にブロック対応テーブル３１の内容を
更新し、通常のアクセス時にはこのブロック対応テーブ
ルを参照して対応するブロックにアクセスする。尚、書
き込み指示手段３３及び除外指示手段３２の値は同時に
同一の値を持たないよう設定される。
【００１９】従って、次に書き込むべきブロック及び次
に空き領域とすべきブロックを次々と変更しながら書き
替えを行なうことにより、外部から見てメモリセルアレ
イ１０のブロック毎の書き替え頻度に偏りがある場合で
も、内部のブロックの書き替え回数は平均化され、素子
としての寿命を延ばすことが可能となる。
に空き領域とすべきブロックを次々と変更しながら書き
替えを行なうことにより、外部から見てメモリセルアレ
イ１０のブロック毎の書き替え頻度に偏りがある場合で
も、内部のブロックの書き替え回数は平均化され、素子
としての寿命を延ばすことが可能となる。
【００２０】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図２に本発明の第１実施例に係る半導体記憶装置の構成
図を示す。
説明する。第１実施例 図２に本発明の第１実施例に係る半導体記憶装置の構成
図を示す。
【００２１】同図において、本実施例の半導体記憶装置
は、ブロック消去型フラッシュＥＥＰＲＯＭから成り、
第１ブロック１１から第５ブロック１５の５つのメモリ
セルブロックに分割されているメモリセルアレイ１０
と、外部からのロウアドレスＲＡＤＲに応じて第１ブロ
ック１１から第５ブロック１５の何れかを選択するブロ
ック選択回路２０と、外部からのロウアドレスＲＡＤＲ
とブロック１１〜１５の対応付け、及び次に書き込むべ
きブロック及び次に空き領域とすべきブロックを指定す
ると共に、書き替えの手順を制御するコントロール回路
３０と、ロウデコーダ４０と、外部からのロウアドレス
を一時記憶するアドレスバッファ回路５０とから構成さ
れている。
は、ブロック消去型フラッシュＥＥＰＲＯＭから成り、
第１ブロック１１から第５ブロック１５の５つのメモリ
セルブロックに分割されているメモリセルアレイ１０
と、外部からのロウアドレスＲＡＤＲに応じて第１ブロ
ック１１から第５ブロック１５の何れかを選択するブロ
ック選択回路２０と、外部からのロウアドレスＲＡＤＲ
とブロック１１〜１５の対応付け、及び次に書き込むべ
きブロック及び次に空き領域とすべきブロックを指定す
ると共に、書き替えの手順を制御するコントロール回路
３０と、ロウデコーダ４０と、外部からのロウアドレス
を一時記憶するアドレスバッファ回路５０とから構成さ
れている。
【００２２】図２に示す構成は、半導体記憶装置の一部
を示しており、同図に示す構成を幾つか組み合わせて１
つの記憶装置を構成する。従って、ロウアドレスＲＡＤ
Ｒは全体の記憶装置に対するアドレスの一部のビットで
ある。
を示しており、同図に示す構成を幾つか組み合わせて１
つの記憶装置を構成する。従って、ロウアドレスＲＡＤ
Ｒは全体の記憶装置に対するアドレスの一部のビットで
ある。
【００２３】また、本実施例の半導体装置では、５つの
ブロック１１〜１５で構成されるメモリセルアレイ１０
を備えて、外部からは４つのブロックで構成されるメモ
リセルアレイとしてアドレッシングを行ない、装置内部
では、残りの１ブロックを、ブロックの書き替え回数を
平均化するための空きブロックとして使用する。
ブロック１１〜１５で構成されるメモリセルアレイ１０
を備えて、外部からは４つのブロックで構成されるメモ
リセルアレイとしてアドレッシングを行ない、装置内部
では、残りの１ブロックを、ブロックの書き替え回数を
平均化するための空きブロックとして使用する。
【００２４】ブロック選択回路２０の詳細回路図を図３
に示す。ブロック選択回路２０は、第１ブロック選択回
路２１から第５ブロック選択回路２５の５つのブロック
選択回路で構成されている。
に示す。ブロック選択回路２０は、第１ブロック選択回
路２１から第５ブロック選択回路２５の５つのブロック
選択回路で構成されている。
【００２５】図３において、ＴＬはディプリーション型
トランジスタであり、ＴＣ、ＴＡはフラッシュＥＥＰＲ
ＯＭのメモリセルトランジスタと同じものであり、情報
を不揮発的に記憶可能な（本実施例では、フローティン
グゲートを有する電気的に書き替え可能な）トランジス
タである。尚、トランジスタＴＡは１つのブロック選択
回路に４個備えられている（図３では１個のみ図示）。
トランジスタであり、ＴＣ、ＴＡはフラッシュＥＥＰＲ
ＯＭのメモリセルトランジスタと同じものであり、情報
を不揮発的に記憶可能な（本実施例では、フローティン
グゲートを有する電気的に書き替え可能な）トランジス
タである。尚、トランジスタＴＡは１つのブロック選択
回路に４個備えられている（図３では１個のみ図示）。
【００２６】また、本実施例では、外部から認識するメ
モリセルアレイ１０のブロック数は４であるので、各ブ
ロック選択回路２１〜２５には、アドレス信号Ａ０及び
Ａ１が入力されている。尚、このアドレス入力の本数は
メモリセルアレイ１０を構成するブロックの数によって
定まるものである。
モリセルアレイ１０のブロック数は４であるので、各ブ
ロック選択回路２１〜２５には、アドレス信号Ａ０及び
Ａ１が入力されている。尚、このアドレス入力の本数は
メモリセルアレイ１０を構成するブロックの数によって
定まるものである。
【００２７】次に、コントロール回路３０の構成図を図
４に示す。コントロール回路３０は、メモリセルアレイ
１０内の各ブロック１１〜１５とアドレスＡ０、Ａ１の
対応を示すブロック対応テーブル３１と、次に空き領域
とすべきブロック番号を示す消去位置カウンタ３２と、
次に書き込むべきブロック番号を示す書き込み位置カウ
ンタ３３と、当該記憶装置をアクセスする装置からの制
御信号、アドレスバッファ回路５０からのロウアドレス
ＲＡＤＲ、ブロック対応テーブル３１のブロック１１〜
１５とアドレスＡ０、Ａ１の対応情報、消去位置カウン
タ３２の値、及び書き込み位置カウンタ３３の値から各
ブロック選択回路２１〜２５を制御する信号群を生成す
る制御回路３４から構成されている。尚、ブロック対応
テーブル３１、消去位置カウンタ３２、及び書き込み位
置カウンタ３３内のＲＯＭは、フラッシュＥＥＰＲＯＭ
で構成されている。
４に示す。コントロール回路３０は、メモリセルアレイ
１０内の各ブロック１１〜１５とアドレスＡ０、Ａ１の
対応を示すブロック対応テーブル３１と、次に空き領域
とすべきブロック番号を示す消去位置カウンタ３２と、
次に書き込むべきブロック番号を示す書き込み位置カウ
ンタ３３と、当該記憶装置をアクセスする装置からの制
御信号、アドレスバッファ回路５０からのロウアドレス
ＲＡＤＲ、ブロック対応テーブル３１のブロック１１〜
１５とアドレスＡ０、Ａ１の対応情報、消去位置カウン
タ３２の値、及び書き込み位置カウンタ３３の値から各
ブロック選択回路２１〜２５を制御する信号群を生成す
る制御回路３４から構成されている。尚、ブロック対応
テーブル３１、消去位置カウンタ３２、及び書き込み位
置カウンタ３３内のＲＯＭは、フラッシュＥＥＰＲＯＭ
で構成されている。
【００２８】制御回路３４が生成する制御信号群には、
読み出し信号Ｒ、書き込み信号Ｗ、ＴＣ書込みコントロ
ール信号Ｐ、コントロール信号ＣＧＣ１〜ＣＧＣ５、Ｔ
Ｃソース電源ＶＳＣ１〜ＶＳＣ５、ＴＣ強制選択信号／
ＮＳＣ１〜／ＮＳＣ５、ＴＡコントロール信号ＣＧＡ１
〜ＣＧＡ５、ＴＡソース電源ＶＳＡ１〜ＶＳＡ５、ＴＡ
強制選択信号／ＮＳＡがある。尚、信号の表記法として
信号名の前に“／”の付く信号は、負論理信号であるこ
とを示す。前記ＴＣ書込みコントロール信号Ｐは、ブロ
ックの選択を制御するトランジスタＴＣへの書込みをコ
ントロールする信号である。前記ＴＣコントロール信号
ＣＧＣは、トランジスタＴＣのＯＮ／ＯＦＦをコントロ
ールする信号である。前記ＴＣソース電源ＶＳＣは、ト
ランジスタＴＣのソース電圧を与える信号（電源）であ
る。前記ＴＣ強制選択信号／ＮＳＣは、トランジスタＴ
Ｃの状態にかかわらず、ブロックの選択状態を実現する
ための信号である。前記ＴＡコントロール信号ＣＧＡ
は、トランジスタＴＡのＯＮ／ＯＦＦをコントロールす
る信号である。前記ＴＡソース電源ＶＳＡは、トランジ
スタＴＡのソース電圧を与える信号（電源）である。前
記ＴＡ強制選択信号／ＮＳＡは、トランジスタＴＡの状
態にかかわらず、ブロックの選択状態を実現するための
信号である。
読み出し信号Ｒ、書き込み信号Ｗ、ＴＣ書込みコントロ
ール信号Ｐ、コントロール信号ＣＧＣ１〜ＣＧＣ５、Ｔ
Ｃソース電源ＶＳＣ１〜ＶＳＣ５、ＴＣ強制選択信号／
ＮＳＣ１〜／ＮＳＣ５、ＴＡコントロール信号ＣＧＡ１
〜ＣＧＡ５、ＴＡソース電源ＶＳＡ１〜ＶＳＡ５、ＴＡ
強制選択信号／ＮＳＡがある。尚、信号の表記法として
信号名の前に“／”の付く信号は、負論理信号であるこ
とを示す。前記ＴＣ書込みコントロール信号Ｐは、ブロ
ックの選択を制御するトランジスタＴＣへの書込みをコ
ントロールする信号である。前記ＴＣコントロール信号
ＣＧＣは、トランジスタＴＣのＯＮ／ＯＦＦをコントロ
ールする信号である。前記ＴＣソース電源ＶＳＣは、ト
ランジスタＴＣのソース電圧を与える信号（電源）であ
る。前記ＴＣ強制選択信号／ＮＳＣは、トランジスタＴ
Ｃの状態にかかわらず、ブロックの選択状態を実現する
ための信号である。前記ＴＡコントロール信号ＣＧＡ
は、トランジスタＴＡのＯＮ／ＯＦＦをコントロールす
る信号である。前記ＴＡソース電源ＶＳＡは、トランジ
スタＴＡのソース電圧を与える信号（電源）である。前
記ＴＡ強制選択信号／ＮＳＡは、トランジスタＴＡの状
態にかかわらず、ブロックの選択状態を実現するための
信号である。
【００２９】また、ブロック対応テーブル３１、消去位
置カウンタ３２、及び書き込み位置カウンタ３３のそれ
ぞれの内容は、出荷時に標準状態にリセットされる。即
ち、ブロック対応テーブル３１は、アドレス（Ａ１、Ａ
０）が（０、０）の時に第１ブロック１１、（０、１）
の時に第２ブロック１２、（１、０）の時に第３ブロッ
ク１３、（１、１）の時に第４ブロック１４、第５ブロ
ック１５は対応なし、という情報がセットされ、また、
消去位置カウンタ３２は１、書き込み位置カウンタ３３
は５となる。
置カウンタ３２、及び書き込み位置カウンタ３３のそれ
ぞれの内容は、出荷時に標準状態にリセットされる。即
ち、ブロック対応テーブル３１は、アドレス（Ａ１、Ａ
０）が（０、０）の時に第１ブロック１１、（０、１）
の時に第２ブロック１２、（１、０）の時に第３ブロッ
ク１３、（１、１）の時に第４ブロック１４、第５ブロ
ック１５は対応なし、という情報がセットされ、また、
消去位置カウンタ３２は１、書き込み位置カウンタ３３
は５となる。
【００３０】次に、本実施例の半導体記憶装置におい
て、メモリセルアレイ１０内のデータを書き替える時の
動作を図５及び図６に示す説明図を使用して説明する。
以下の説明では、アドレスＡ１、Ａ０が、（０、０）、
（０、１）、（１、０）、（１、１）に相当するデータ
の内容を、それぞれデータ００、データ０１、データ１
０、データ１１と呼ぶ。尚、各データは１つのメモリセ
ルアレイブロック１１〜１５内のセル数に応じたビット
数で構成されている。
て、メモリセルアレイ１０内のデータを書き替える時の
動作を図５及び図６に示す説明図を使用して説明する。
以下の説明では、アドレスＡ１、Ａ０が、（０、０）、
（０、１）、（１、０）、（１、１）に相当するデータ
の内容を、それぞれデータ００、データ０１、データ１
０、データ１１と呼ぶ。尚、各データは１つのメモリセ
ルアレイブロック１１〜１５内のセル数に応じたビット
数で構成されている。
【００３１】先ず書き替える前の状態として（図５
（０））、第２ブロック１２にはデータ００が、第３ブ
ロック１３にはデータ０１が、第４ブロック１４にはデ
ータ１０が、第５ブロック１５にはデータ１１がそれぞ
れ格納されており、この状態を示す情報がブロック対応
テーブル３１に書き込まれている。また、書き込み位置
カウンタ３３の値は１（第１ブロック１１が空き領域で
あり、次に書き込まれるべき領域であることを示す）、
消去位置カウンタ３２の値は２（次に空き領域となるの
は第２ブロック１２であることを示す）である。以上の
状態において、データ１０の内容が書き替えられる場合
を考える。
（０））、第２ブロック１２にはデータ００が、第３ブ
ロック１３にはデータ０１が、第４ブロック１４にはデ
ータ１０が、第５ブロック１５にはデータ１１がそれぞ
れ格納されており、この状態を示す情報がブロック対応
テーブル３１に書き込まれている。また、書き込み位置
カウンタ３３の値は１（第１ブロック１１が空き領域で
あり、次に書き込まれるべき領域であることを示す）、
消去位置カウンタ３２の値は２（次に空き領域となるの
は第２ブロック１２であることを示す）である。以上の
状態において、データ１０の内容が書き替えられる場合
を考える。
【００３２】データの書き替えは以下の手順で行なわれ
る。尚、各ステップの番号と図５及び図６の番号とは、
対応している。 （１）書き込み位置カウンタ３３にセットされているブ
ロック（第１ブロック１１）を消去する：Ｒ＝ＶCC、Ｗ
＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜ＣＧＣ５＝ＶSS、ＶＳＣ
１〜ＶＳＣ５＝ＶSS、／ＮＳＣ１＝ＶCC、／ＮＳＣ２〜
／ＮＳＣ５＝ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ
１〜ＶＳＡ５＝ＶSS、／ＮＳＡ＝ＶCCとすることで、第
１選択回路２１からの選択信号ＳＥＬ１がＶCC、第２ブ
ロック選択回路２２〜第５ブロック選択回路２５からの
選択信号ＳＥＬ２〜ＳＥＬ５がＶSSとなり、第１ブロッ
ク１１が選択される。この状態で消去を行なうことで、
第１ブロック１１を消去する。尚、消去の方法について
は、通常のフラッシュＥＥＰＲＯＭの消去と同様であ
り、その詳細は省略する。 （２）書き込み位置カウンタ３３にセットされているブ
ロックの選択回路（第１ブロック選択回路２１）内のト
ランジスタＴＣ及びＴＡを消去する：Ｒ＝ＶSS、Ｗ＝Ｖ
SS、Ｐ＝ＶSS、ＣＧＣ１〜ＣＧＣ５＝ＶSS、ＶＳＣ１＝
ＶPP、ＶＳＣ２〜ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳ
Ｃ５＝ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ１＝Ｖ
PP、ＶＳＡ２〜ＶＳＡ５＝ＶSS、／ＮＳＡ＝ＶSSとする
ことで、第１ブロック選択回路２１内のトランジスタＴ
Ｃ及びＴＡのフローティングゲートに蓄積されていた電
子がそれぞれＶＳＣ１及びＶＳＡ１に放出される。 （３）書き込み位置カウンタ３３にセットされているブ
ロック（第１ブロック１１）にデータ（データ１０）を
書き込む：Ｒ＝ＶCC、Ｗ＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜
ＣＧＣ５＝ＶSS、ＶＳＣ１〜ＶＳＣ５＝ＶSS、／ＮＳＣ
１＝ＶCC、／ＮＳＣ２〜／ＮＳＣ５＝ＶSS、ＣＧＡ１〜
ＣＧＡ５＝ＶSS、ＶＳＡ１〜ＶＳＡ５＝ＶSS、／ＮＳＡ
＝ＶCCとすることで、第１選択回路２１からの選択信号
ＳＥＬ１がＶCC、第２ブロック選択回路２２〜第５ブロ
ック選択回路２５からの選択信号ＳＥＬ２〜ＳＥＬ５が
ＶSSとなり、第１ブロック１１が選択される。この状態
で第１ブロック１１にデータ１０を書き込む。尚、書き
込みの方法については、通常のフラッシュＥＥＰＲＯＭ
の書き込みと同様であり、その詳細は省略する。 （４）書き込み位置カウンタ３３にセットされているブ
ロック（第１ブロック１１）内のトランジスタＴＡにデ
ータ１０に対応したデータを書き込む：Ｒ＝ＶSS、Ｗ＝
ＶPP、Ｐ＝ＶSS、ＣＧＣ１〜ＣＧＣ５＝ＶSS、ＶＳＣ１
〜ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳＣ５＝ＶSS、Ｃ
ＧＡ１＝ＶPP、ＣＧＡ２〜ＣＧＡ５＝ＶSS、ＶＳＡ１〜
ＶＳＡ５＝ＶSS、／ＮＳＡ＝ＶSSとする。第１ブロック
選択回路２１に入力されるアドレスバッファ出力の内、
一方はＶSS、他方はＶPPとなる（ここでは詳細回路は省
略する。尚、本実施例では、Ａ０＝ＶSS、／Ａ０＝
ＶPP、Ａ１＝ＶPP、／Ａ１＝ＶSSとなる）。これによ
り、ゲート及びドレインに高電圧（ＶＰＰ）の印加され
たトランジスタＴＡに書き込みが起こり、フローティン
グゲートに電子が蓄積される。 （５）ブロック対応テーブル３１を参照することによ
り、外部アドレスに対応するデータ（データ１０）がこ
れまで格納されていたブロック（第４ブロック１４）を
消去する：Ｒ＝ＶCC、Ｗ＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜
ＣＧＣ５＝ＶSS、ＶＳＣ１〜ＶＳＣ５＝ＶSS、／ＮＳＣ
４＝ＶCC、／ＮＳＣ１〜／ＮＳＣ３＝ＶSS、／ＮＳＣ５
＝ＶＳＳ、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ１〜ＶＳ
Ａ５＝ＶSS、／ＮＳＡ＝Ｖ CCとすることにより、第４選
択回路２４からの選択信号ＳＥＬ４がＶCC、第１ブロッ
ク選択回路２１〜第３ブロック選択回路２３及び第５ブ
ロック選択回路２５からの選択信号ＳＥＬ１〜ＳＥＬ３
及びＳＥＬ５がＶSSとなり、第４ブロック１４が選択さ
れる。この状態で第４ブロック１４を消去する。 （６）外部アドレスに対応したデータが書き込まれてい
たブロック（第４ブロック１４）の選択回路（第４ブロ
ック選択回路２４）内のトランジスタＴＣ及びＴＡを消
去する：Ｒ＝ＶSS、Ｗ＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜Ｃ
ＧＣ５＝ＶSS、ＶＳＣ４＝ＶPP、ＶＳＣ１〜ＶＳＣ３＝
ＶSS、ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳＣ５＝
ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ４＝ＶPP、Ｖ
ＳＡ１〜ＶＳＡ３＝ＶSS、ＶＳＡ５＝ＶSS、／ＮＳＡ＝
ＶSSとすることで、第４ブロック選択回路２４内のトラ
ンジスタＴＣ及びＴＡのフローティングゲートに蓄積さ
れていた電子がそれぞれＶＳＣ４及びＶＳＡ４に放出さ
れる。 （７）消去位置カウンタ３２にセットされているブロッ
ク（第２ブロック１２）の内容を、外部アドレスに対応
したデータがこれまで書き込まれていたブロック
（（５）で消去したブロック、即ち第４ブロック１４）
に移動する：第２ブロック１２よりデータを読み出し、
第４ブロックの該当セルに書き込む。第２ブロック１２
及び第４ブロック１４の選択方法は（１）及び（５）と
同様であり、詳細は省略する。またデータの読み出し及
び書き込みも通常のフラッシュＥＥＰＲＯＭと同様であ
り、詳細は省略する： （８）外部アドレスに対応したデータが書き込まれてい
たブロック（第４ブロック１４）の選択回路（第４ブロ
ック選択回路２４）内のトランジスタＴＡに、消去位置
カウンタ３２が示しているブロック（第２ブロック）に
格納されていたデータ内容に対応するデータ（データ０
０、即ち、アドレスＡ１＝０、Ａ０＝０に対応したデー
タであることを示すデータ）を書き込む：（５）と同様
であり、詳細は省略する。 （９）消去位置カウンタ３２が示しているブロック（第
２ブロック１２）の選択回路（第２ブロック選択回路２
４）内のトランジスタＴＣを書込む：Ｒ＝ＶSS、Ｗ＝Ｖ
PP、Ｐ＝ＶPP、ＣＧＣ１＝ＶPP、ＣＧＣ２〜ＣＧＣ５＝
ＶSS、ＶＳＣ１〜ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳ
Ｃ５＝ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ１〜Ｖ
ＳＡ５＝ＶSS、／ＮＳＡ＝ＶSSとする。 （１０）ブロック対応テーブル３１をデータ内容の変更
にともない変更する： （１１）消去位置カウンタ３２及び書き込み位置カウン
タ３３の内容を変更する：以上説明したように、次に書
き込むべきブロックの番号を書き込みカウンタ３３に、
また次に空き領域とすべきブロック番号を消去カウンタ
３２に保持し、この値をそれぞれ１→２→３→４→５→
１、２→３→４→５→１→２と次々と変更しながら書き
替えを行なうことにより、外部から見てメモリセルアレ
イ１０のブロック毎の書き替え頻度に偏りがある場合で
も、内部のブロックの書き替え回数は平均化され、素子
としての寿命の低下をもたらすことが少なくなる。
る。尚、各ステップの番号と図５及び図６の番号とは、
対応している。 （１）書き込み位置カウンタ３３にセットされているブ
ロック（第１ブロック１１）を消去する：Ｒ＝ＶCC、Ｗ
＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜ＣＧＣ５＝ＶSS、ＶＳＣ
１〜ＶＳＣ５＝ＶSS、／ＮＳＣ１＝ＶCC、／ＮＳＣ２〜
／ＮＳＣ５＝ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ
１〜ＶＳＡ５＝ＶSS、／ＮＳＡ＝ＶCCとすることで、第
１選択回路２１からの選択信号ＳＥＬ１がＶCC、第２ブ
ロック選択回路２２〜第５ブロック選択回路２５からの
選択信号ＳＥＬ２〜ＳＥＬ５がＶSSとなり、第１ブロッ
ク１１が選択される。この状態で消去を行なうことで、
第１ブロック１１を消去する。尚、消去の方法について
は、通常のフラッシュＥＥＰＲＯＭの消去と同様であ
り、その詳細は省略する。 （２）書き込み位置カウンタ３３にセットされているブ
ロックの選択回路（第１ブロック選択回路２１）内のト
ランジスタＴＣ及びＴＡを消去する：Ｒ＝ＶSS、Ｗ＝Ｖ
SS、Ｐ＝ＶSS、ＣＧＣ１〜ＣＧＣ５＝ＶSS、ＶＳＣ１＝
ＶPP、ＶＳＣ２〜ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳ
Ｃ５＝ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ１＝Ｖ
PP、ＶＳＡ２〜ＶＳＡ５＝ＶSS、／ＮＳＡ＝ＶSSとする
ことで、第１ブロック選択回路２１内のトランジスタＴ
Ｃ及びＴＡのフローティングゲートに蓄積されていた電
子がそれぞれＶＳＣ１及びＶＳＡ１に放出される。 （３）書き込み位置カウンタ３３にセットされているブ
ロック（第１ブロック１１）にデータ（データ１０）を
書き込む：Ｒ＝ＶCC、Ｗ＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜
ＣＧＣ５＝ＶSS、ＶＳＣ１〜ＶＳＣ５＝ＶSS、／ＮＳＣ
１＝ＶCC、／ＮＳＣ２〜／ＮＳＣ５＝ＶSS、ＣＧＡ１〜
ＣＧＡ５＝ＶSS、ＶＳＡ１〜ＶＳＡ５＝ＶSS、／ＮＳＡ
＝ＶCCとすることで、第１選択回路２１からの選択信号
ＳＥＬ１がＶCC、第２ブロック選択回路２２〜第５ブロ
ック選択回路２５からの選択信号ＳＥＬ２〜ＳＥＬ５が
ＶSSとなり、第１ブロック１１が選択される。この状態
で第１ブロック１１にデータ１０を書き込む。尚、書き
込みの方法については、通常のフラッシュＥＥＰＲＯＭ
の書き込みと同様であり、その詳細は省略する。 （４）書き込み位置カウンタ３３にセットされているブ
ロック（第１ブロック１１）内のトランジスタＴＡにデ
ータ１０に対応したデータを書き込む：Ｒ＝ＶSS、Ｗ＝
ＶPP、Ｐ＝ＶSS、ＣＧＣ１〜ＣＧＣ５＝ＶSS、ＶＳＣ１
〜ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳＣ５＝ＶSS、Ｃ
ＧＡ１＝ＶPP、ＣＧＡ２〜ＣＧＡ５＝ＶSS、ＶＳＡ１〜
ＶＳＡ５＝ＶSS、／ＮＳＡ＝ＶSSとする。第１ブロック
選択回路２１に入力されるアドレスバッファ出力の内、
一方はＶSS、他方はＶPPとなる（ここでは詳細回路は省
略する。尚、本実施例では、Ａ０＝ＶSS、／Ａ０＝
ＶPP、Ａ１＝ＶPP、／Ａ１＝ＶSSとなる）。これによ
り、ゲート及びドレインに高電圧（ＶＰＰ）の印加され
たトランジスタＴＡに書き込みが起こり、フローティン
グゲートに電子が蓄積される。 （５）ブロック対応テーブル３１を参照することによ
り、外部アドレスに対応するデータ（データ１０）がこ
れまで格納されていたブロック（第４ブロック１４）を
消去する：Ｒ＝ＶCC、Ｗ＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜
ＣＧＣ５＝ＶSS、ＶＳＣ１〜ＶＳＣ５＝ＶSS、／ＮＳＣ
４＝ＶCC、／ＮＳＣ１〜／ＮＳＣ３＝ＶSS、／ＮＳＣ５
＝ＶＳＳ、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ１〜ＶＳ
Ａ５＝ＶSS、／ＮＳＡ＝Ｖ CCとすることにより、第４選
択回路２４からの選択信号ＳＥＬ４がＶCC、第１ブロッ
ク選択回路２１〜第３ブロック選択回路２３及び第５ブ
ロック選択回路２５からの選択信号ＳＥＬ１〜ＳＥＬ３
及びＳＥＬ５がＶSSとなり、第４ブロック１４が選択さ
れる。この状態で第４ブロック１４を消去する。 （６）外部アドレスに対応したデータが書き込まれてい
たブロック（第４ブロック１４）の選択回路（第４ブロ
ック選択回路２４）内のトランジスタＴＣ及びＴＡを消
去する：Ｒ＝ＶSS、Ｗ＝ＶSS、Ｐ＝ＶSS、ＣＧＣ１〜Ｃ
ＧＣ５＝ＶSS、ＶＳＣ４＝ＶPP、ＶＳＣ１〜ＶＳＣ３＝
ＶSS、ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳＣ５＝
ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ４＝ＶPP、Ｖ
ＳＡ１〜ＶＳＡ３＝ＶSS、ＶＳＡ５＝ＶSS、／ＮＳＡ＝
ＶSSとすることで、第４ブロック選択回路２４内のトラ
ンジスタＴＣ及びＴＡのフローティングゲートに蓄積さ
れていた電子がそれぞれＶＳＣ４及びＶＳＡ４に放出さ
れる。 （７）消去位置カウンタ３２にセットされているブロッ
ク（第２ブロック１２）の内容を、外部アドレスに対応
したデータがこれまで書き込まれていたブロック
（（５）で消去したブロック、即ち第４ブロック１４）
に移動する：第２ブロック１２よりデータを読み出し、
第４ブロックの該当セルに書き込む。第２ブロック１２
及び第４ブロック１４の選択方法は（１）及び（５）と
同様であり、詳細は省略する。またデータの読み出し及
び書き込みも通常のフラッシュＥＥＰＲＯＭと同様であ
り、詳細は省略する： （８）外部アドレスに対応したデータが書き込まれてい
たブロック（第４ブロック１４）の選択回路（第４ブロ
ック選択回路２４）内のトランジスタＴＡに、消去位置
カウンタ３２が示しているブロック（第２ブロック）に
格納されていたデータ内容に対応するデータ（データ０
０、即ち、アドレスＡ１＝０、Ａ０＝０に対応したデー
タであることを示すデータ）を書き込む：（５）と同様
であり、詳細は省略する。 （９）消去位置カウンタ３２が示しているブロック（第
２ブロック１２）の選択回路（第２ブロック選択回路２
４）内のトランジスタＴＣを書込む：Ｒ＝ＶSS、Ｗ＝Ｖ
PP、Ｐ＝ＶPP、ＣＧＣ１＝ＶPP、ＣＧＣ２〜ＣＧＣ５＝
ＶSS、ＶＳＣ１〜ＶＳＣ５＝ＶSS、／ＮＳＣ１〜／ＮＳ
Ｃ５＝ＶSS、ＣＧＡ１〜ＣＧＡ５＝ＶSS、ＶＳＡ１〜Ｖ
ＳＡ５＝ＶSS、／ＮＳＡ＝ＶSSとする。 （１０）ブロック対応テーブル３１をデータ内容の変更
にともない変更する： （１１）消去位置カウンタ３２及び書き込み位置カウン
タ３３の内容を変更する：以上説明したように、次に書
き込むべきブロックの番号を書き込みカウンタ３３に、
また次に空き領域とすべきブロック番号を消去カウンタ
３２に保持し、この値をそれぞれ１→２→３→４→５→
１、２→３→４→５→１→２と次々と変更しながら書き
替えを行なうことにより、外部から見てメモリセルアレ
イ１０のブロック毎の書き替え頻度に偏りがある場合で
も、内部のブロックの書き替え回数は平均化され、素子
としての寿命の低下をもたらすことが少なくなる。
【００３３】尚、以上説明した手順は、各手順に応じた
信号を外部から素子に入力して制御することも可能であ
り、また外部からのデータを必要としない一部の手順は
素子内部で発生する信号で制御することも可能である。
信号を外部から素子に入力して制御することも可能であ
り、また外部からのデータを必要としない一部の手順は
素子内部で発生する信号で制御することも可能である。
【００３４】また、素子内部にバッファとしてのＲＡＭ
領域を備えて、このＲＡＭ領域にブロックを選択する外
部アドレス及びデータを記憶しておけば、一連の動作を
システムと切り離して半導体記憶装置内部で独立に行な
うことも可能である。
領域を備えて、このＲＡＭ領域にブロックを選択する外
部アドレス及びデータを記憶しておけば、一連の動作を
システムと切り離して半導体記憶装置内部で独立に行な
うことも可能である。
【００３５】第２実施例 図７に本発明の第２実施例に係る半導体記憶装置の構成
図を示す。第１実施例では、メモリセルアレイ１０内で
同時に書き替えを行なうブロックは１つとしていたが、
フラッシュＥＥＰＲＯＭの使い方によっては、同時に複
数のブロックの内容を書き替える必要も生じてくる。フ
ラッシュＥＥＰＲＯＭの消去に必要な時間は消去ビット
数に余り依存しないため、このような場合には複数ブロ
ックが同時に消去され、その後書き込みが行なわれる。
本実施例はそのような複数ブロックの同時消去に対応可
能な半導体記憶装置である。
図を示す。第１実施例では、メモリセルアレイ１０内で
同時に書き替えを行なうブロックは１つとしていたが、
フラッシュＥＥＰＲＯＭの使い方によっては、同時に複
数のブロックの内容を書き替える必要も生じてくる。フ
ラッシュＥＥＰＲＯＭの消去に必要な時間は消去ビット
数に余り依存しないため、このような場合には複数ブロ
ックが同時に消去され、その後書き込みが行なわれる。
本実施例はそのような複数ブロックの同時消去に対応可
能な半導体記憶装置である。
【００３６】図７において、本実施例の半導体記憶装置
は、第１ブロック１１から第６ブロック１６の６つのメ
モリセルブロックに分割されているメモリセルアレイ１
０と、外部からのロウアドレスに応じて第１ブロック１
１から第６ブロック１６の何れかを選択するブロック選
択回路２０と、外部からのロウアドレスＲＡＤＲとブロ
ック１１〜１６の対応付け、及び次に書き込むべき２つ
のブロック及び次に空き領域とすべき２つのブロックを
指定すると共に、書き替えの手順を制御するコントロー
ル回路３０と、ロウデコーダ４０と、外部からのロウア
ドレスＲＡＤＲを一時記憶するアドレスバッファ回路５
０とから構成されている。尚、第１の実施例（図２）と
対応する構成要素には同一の参照番号を付している。
は、第１ブロック１１から第６ブロック１６の６つのメ
モリセルブロックに分割されているメモリセルアレイ１
０と、外部からのロウアドレスに応じて第１ブロック１
１から第６ブロック１６の何れかを選択するブロック選
択回路２０と、外部からのロウアドレスＲＡＤＲとブロ
ック１１〜１６の対応付け、及び次に書き込むべき２つ
のブロック及び次に空き領域とすべき２つのブロックを
指定すると共に、書き替えの手順を制御するコントロー
ル回路３０と、ロウデコーダ４０と、外部からのロウア
ドレスＲＡＤＲを一時記憶するアドレスバッファ回路５
０とから構成されている。尚、第１の実施例（図２）と
対応する構成要素には同一の参照番号を付している。
【００３７】本実施例の半導体装置では、６つのブロッ
ク１１〜１６で構成されるメモリセルアレイ１０を備え
て、外部からは４つのブロックで構成されるメモリセル
アレイとしてアドレッシングを行ない、装置内部では、
残りの２ブロックを、ブロックの書き替え回数を平均化
するための空きブロックとして使用する。
ク１１〜１６で構成されるメモリセルアレイ１０を備え
て、外部からは４つのブロックで構成されるメモリセル
アレイとしてアドレッシングを行ない、装置内部では、
残りの２ブロックを、ブロックの書き替え回数を平均化
するための空きブロックとして使用する。
【００３８】また、ブロック選択回路２０及びコントロ
ール回路３０は、図３及び図４の構成を拡張したものと
なるが、消去位置カウンタ３２及び書き込み位置カウン
タ３３はそれぞれ２つのブロック番号を保持し、それぞ
れのブロック番号は優先順位が付けられている。
ール回路３０は、図３及び図４の構成を拡張したものと
なるが、消去位置カウンタ３２及び書き込み位置カウン
タ３３はそれぞれ２つのブロック番号を保持し、それぞ
れのブロック番号は優先順位が付けられている。
【００３９】今、第１ブロック１１から第４ブロック１
４にデータ００、０１、１０、１１がそれぞれ格納され
ており、第５ブロック１５及び第６ブロック１６は空き
領域であり、消去位置カウンタ３２には番号１、２が、
第１ブロック１１の方が優先順位を高くして設定され、
また書き込み位置カウンタ３３には番号５、６が、第５
ブロック１５の方が優先順位を高くして設定されてい
る。このような状態で、データ０１、データ１０を書き
替える場合には、以下の手順で行なわれる。 （１）書き込み位置カウンタ３３にセットされている第
５ブロック１５及び第６ブロックを消去し、データ０１
を第５ブロック１５に、データ１０を第６ブロックにそ
れぞれ書き込む。 （２）データ０１及びデータ１０が格納されていた第２
ブロック１２及び第３ブロック１３をそれぞれ消去す
る。 （３）次に空き領域となる第１ブロックの内容（データ
００）を第２ブロック１２に移動し、更に第２ブロック
１２の内容を第３ブロック１３に移動する。 （４）ブロック選択回路２０及びコントロール回路３０
の内容を変更して、外部アドレスとメモリセルアレイ１
０内のブロックの対応を正しく取り直す。
４にデータ００、０１、１０、１１がそれぞれ格納され
ており、第５ブロック１５及び第６ブロック１６は空き
領域であり、消去位置カウンタ３２には番号１、２が、
第１ブロック１１の方が優先順位を高くして設定され、
また書き込み位置カウンタ３３には番号５、６が、第５
ブロック１５の方が優先順位を高くして設定されてい
る。このような状態で、データ０１、データ１０を書き
替える場合には、以下の手順で行なわれる。 （１）書き込み位置カウンタ３３にセットされている第
５ブロック１５及び第６ブロックを消去し、データ０１
を第５ブロック１５に、データ１０を第６ブロックにそ
れぞれ書き込む。 （２）データ０１及びデータ１０が格納されていた第２
ブロック１２及び第３ブロック１３をそれぞれ消去す
る。 （３）次に空き領域となる第１ブロックの内容（データ
００）を第２ブロック１２に移動し、更に第２ブロック
１２の内容を第３ブロック１３に移動する。 （４）ブロック選択回路２０及びコントロール回路３０
の内容を変更して、外部アドレスとメモリセルアレイ１
０内のブロックの対応を正しく取り直す。
【００４０】以上の処理により、第３ブロック１３にデ
ータ００、第４ブロック１４にデータ１１、第５ブロッ
ク１５にデータ０１、第６ブロック１６にデータ１０が
それぞれ格納され、消去位置カウンタ３２には次に空き
領域とすべき第３ブロック１３及び第４ブロック１４の
番号が、また書き込み位置カウンタ３３には次に消去す
べき第１ブロック１１及び第２ブロック１２の番号がそ
れぞれセットされた状態となる。
ータ００、第４ブロック１４にデータ１１、第５ブロッ
ク１５にデータ０１、第６ブロック１６にデータ１０が
それぞれ格納され、消去位置カウンタ３２には次に空き
領域とすべき第３ブロック１３及び第４ブロック１４の
番号が、また書き込み位置カウンタ３３には次に消去す
べき第１ブロック１１及び第２ブロック１２の番号がそ
れぞれセットされた状態となる。
【００４１】以上のように本実施例においても、次に書
き込むべきブロック及び次に空き領域とすべきブロック
を次々と変更しながら書き替えを行なうことにより、外
部から見てメモリセルアレイ１０のブロック毎の書き替
え頻度に偏りがある場合でも、内部のブロックの書き替
え回数は平均化され、素子としての寿命を延ばすことが
可能となる。
き込むべきブロック及び次に空き領域とすべきブロック
を次々と変更しながら書き替えを行なうことにより、外
部から見てメモリセルアレイ１０のブロック毎の書き替
え頻度に偏りがある場合でも、内部のブロックの書き替
え回数は平均化され、素子としての寿命を延ばすことが
可能となる。
【００４２】尚、書き替えるブロック数が同時書き替え
可能ブロック数（余分に持っているブロック数、本実施
例では２）より少ない場合には、優先順位の高いほうか
ら書き替えが行なわれる。また、同時書き替え可能ブロ
ック数以上のブロックを書き替える場合には、本実施例
で示した手順によるブロックの切り換えを行なわず、本
来の外部アドレスとブロックの対応付けに応じたブロッ
クを書き替えることにすれば、任意のブロックの同時書
き替えに対応することが可能となる。
可能ブロック数（余分に持っているブロック数、本実施
例では２）より少ない場合には、優先順位の高いほうか
ら書き替えが行なわれる。また、同時書き替え可能ブロ
ック数以上のブロックを書き替える場合には、本実施例
で示した手順によるブロックの切り換えを行なわず、本
来の外部アドレスとブロックの対応付けに応じたブロッ
クを書き替えることにすれば、任意のブロックの同時書
き替えに対応することが可能となる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
ブロック消去型フラッシュＥＥＰＲＯＭ等の半導体記憶
装置において、各ブロックの書き替えの履歴情報に基づ
き、より少ない書き替え回数のブロックを対応させて書
き替えを行なうこととしたので、外部から見てメモリセ
ルアレイのブロック毎の書き替え頻度に偏りがある場合
でも、特定のブロックの書き替え回数が最大書き替え可
能回数に達して素子全体が使用不可能になる可能性が軽
減され、内部のブロックの書き替え回数は平均化され、
素子としての寿命を延ばすことが可能となる。
ブロック消去型フラッシュＥＥＰＲＯＭ等の半導体記憶
装置において、各ブロックの書き替えの履歴情報に基づ
き、より少ない書き替え回数のブロックを対応させて書
き替えを行なうこととしたので、外部から見てメモリセ
ルアレイのブロック毎の書き替え頻度に偏りがある場合
でも、特定のブロックの書き替え回数が最大書き替え可
能回数に達して素子全体が使用不可能になる可能性が軽
減され、内部のブロックの書き替え回数は平均化され、
素子としての寿命を延ばすことが可能となる。
【００４４】また、本発明によれば、次に書き込むべき
ブロック及び次に空き領域とすべきブロックを次々と変
更しながら書き替えを行なうこととしたので、外部から
見てメモリセルアレイのブロック毎の書き替え頻度に偏
りがある場合でも、内部のブロックの書き替え回数は平
均化され、素子としての寿命を延ばすことが可能とな
る。
ブロック及び次に空き領域とすべきブロックを次々と変
更しながら書き替えを行なうこととしたので、外部から
見てメモリセルアレイのブロック毎の書き替え頻度に偏
りがある場合でも、内部のブロックの書き替え回数は平
均化され、素子としての寿命を延ばすことが可能とな
る。
【００４５】従って、特定アドレスの内容を書き替える
頻度の多いシステム（プログラム）においても、書き替
えの行なわれるアドレス（ブロック）を意識する必要が
なく、結果としてシステム全体の信頼性を向上させ得る
半導体記憶装置を提供することができる。
頻度の多いシステム（プログラム）においても、書き替
えの行なわれるアドレス（ブロック）を意識する必要が
なく、結果としてシステム全体の信頼性を向上させ得る
半導体記憶装置を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例に係る半導体記憶装置の構
成図である。
成図である。
【図３】第１実施例の半導体記憶装置のブロック選択回
路の詳細回路図である。
路の詳細回路図である。
【図４】第１実施例の半導体記憶装置のコントロール回
路の構成図である。
路の構成図である。
【図５】第１実施例の半導体記憶装置の書き替え動作の
説明図である。
説明図である。
【図６】第１実施例の半導体記憶装置の書き替え動作の
説明図（続き）である。
説明図（続き）である。
【図７】本発明の第２実施例に係る半導体記憶装置の構
成図である。
成図である。
１…アドレス変更手段 ２…履歴情報保持手段 ３…アドレス制御手段 ５…バッファ記憶手段 １０…メモリセルアレイ １１〜１６…メモリセルアレイのブロック（第１ブロッ
ク〜第６ブロック） ２０…ブロック選択回路 ２１〜２６…第１ブロック選択回路〜第６ブロック選択
回路 ３０…コントロール回路 ３１…ブロック対応テーブル ３２…消去位置カウンタ（除外指示手段） ３３…書き込み位置カウンタ（書き込み指示手段） ３４…制御回路（制御手段） ４０…ロウデコーダ ５０…アドレスバッファ回路 ＲＡＤＲ…ロウアドレス入力 ＤＡＴＡ…データ入力 ＳＥＬ１〜ＳＥＬ５…選択信号 ＴＬ、ＴＣ、ＴＡ…トランジスタ
ク〜第６ブロック） ２０…ブロック選択回路 ２１〜２６…第１ブロック選択回路〜第６ブロック選択
回路 ３０…コントロール回路 ３１…ブロック対応テーブル ３２…消去位置カウンタ（除外指示手段） ３３…書き込み位置カウンタ（書き込み指示手段） ３４…制御回路（制御手段） ４０…ロウデコーダ ５０…アドレスバッファ回路 ＲＡＤＲ…ロウアドレス入力 ＤＡＴＡ…データ入力 ＳＥＬ１〜ＳＥＬ５…選択信号 ＴＬ、ＴＣ、ＴＡ…トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/02 G06F 12/16
Claims (5)
- 【請求項１】 メモリセルアレイを複数のブロックに分
割し、各ブロック毎にセルデータの消去及び再書き込み
が可能な半導体記憶装置であって、前記メモリセルアレイの有するブロック数は、当該半導
体記憶装置の外部アドレスでアクセス可能なブロック数
以上であると共に、 前記メモリセルアレイのデータ内容の書き替え時におい
て、前記 外部アドレスと前記各ブロックとの対応を変更
するアドレス変更手段を有することを特徴とする半導体
記憶装置。 - 【請求項２】 前記メモリセルアレイは、セルトランジ
スタがフローティングゲートを有する電気的に書き替え
可能な半導体メモリセルアレイであることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記アドレス変更手段は、前記外部アド
レスと前記各ブロックとの対応付けを保持するブロック
対応テーブルと、前記各ブロックの書き替えの履歴情報
を保持する履歴情報保持手段と、前記メモリセルアレイ
のデータ内容の書き替え時には、前記履歴情報に従って
より少ない書き替え回数のブロックを対応させるアドレ
ス制御手段とを有することを特徴とする請求項１または
２に記載の半導体記憶装置。 - 【請求項４】 前記アドレス変更手段は、前記外部アド
レスと前記各ブロックとの対応付けを保持するブロック
対応テーブルと、次に書き込みを行なうべきブロック番
号を指示し、書き込み後にはその値を順次更新する書き
込み指示手段と、次に外部アドレスとの対応付けを外す
べきブロックを指示し、書き込み後にはその値を順次更
新する除外指示手段と、前記メモリセルアレイのデータ
内容の書き替え時には、前記書き込み指示手段の指示す
るブロックに該データの書き込みを行ない、前記除外指
示手段の指示するブロックの内容を、外部アドレスに対
応するデータがそれまで書込まれていたブロックに移動
するよう制御する制御手段とを有することを特徴とする
請求項１または２に記載の半導体記憶装置。 - 【請求項５】 前記ブロック対応テーブル、並びに履歴
情報保持手段、または書き込み指示手段及び除外指示手
段は、電気的に書き替え可能な不揮発性の半導体メモリ
で構成されることを特徴とする請求項３または４に記載
の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP742092A JP3251968B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体記憶装置 |
| US08/004,864 US5297103A (en) | 1992-01-20 | 1993-01-19 | Electrically erasable and programmable semiconductor memory device |
| KR1019930000688A KR960004367B1 (ko) | 1992-01-20 | 1993-01-20 | 전기적으로 소거와 프로그램이 가능한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP742092A JP3251968B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198198A JPH05198198A (ja) | 1993-08-06 |
| JP3251968B2 true JP3251968B2 (ja) | 2002-01-28 |
Family
ID=11665382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP742092A Expired - Lifetime JP3251968B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5297103A (ja) |
| JP (1) | JP3251968B2 (ja) |
| KR (1) | KR960004367B1 (ja) |
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| DE69034227T2 (de) | 1989-04-13 | 2007-05-03 | Sandisk Corp., Sunnyvale | EEprom-System mit Blocklöschung |
| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| JP3587204B2 (ja) * | 1991-11-28 | 2004-11-10 | 株式会社日立製作所 | 記憶装置 |
| JP3407317B2 (ja) * | 1991-11-28 | 2003-05-19 | 株式会社日立製作所 | フラッシュメモリを使用した記憶装置 |
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| JPH0750558B2 (ja) * | 1992-09-22 | 1995-05-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性メモリ |
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| JP6167646B2 (ja) | 2013-04-30 | 2017-07-26 | 富士通株式会社 | 情報処理装置、制御回路、制御プログラム、および制御方法 |
| JP2015001909A (ja) | 2013-06-17 | 2015-01-05 | 富士通株式会社 | 情報処理装置、制御回路、制御プログラム、および制御方法 |
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| JPS63200398A (ja) * | 1987-02-16 | 1988-08-18 | Hitachi Ltd | 情報処理装置 |
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| JPH03228298A (ja) * | 1990-01-31 | 1991-10-09 | Nec Corp | データ格納方式 |
| JPH03237696A (ja) * | 1990-02-13 | 1991-10-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
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1992
- 1992-01-20 JP JP742092A patent/JP3251968B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-19 US US08/004,864 patent/US5297103A/en not_active Expired - Lifetime
- 1993-01-20 KR KR1019930000688A patent/KR960004367B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| US5297103A (en) | 1994-03-22 |
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