JP3250884B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- JP3250884B2 JP3250884B2 JP23275793A JP23275793A JP3250884B2 JP 3250884 B2 JP3250884 B2 JP 3250884B2 JP 23275793 A JP23275793 A JP 23275793A JP 23275793 A JP23275793 A JP 23275793A JP 3250884 B2 JP3250884 B2 JP 3250884B2
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Description
【０００１】
【産業上の利用分野】本発明は、演算増幅器に関し、特
に、例えば、ＡＤ変換器、ＤＡ変換器、スイッチド・キ
ャパシタ・フィルタ、サンプル・ホ−ルド回路、アクテ
ィブ・フィルタなどの、演算増幅器に高利得、高帯域に
加えて低電源電圧での高出力振幅を要求される用途に適
した、演算増幅器に関する。
に、例えば、ＡＤ変換器、ＤＡ変換器、スイッチド・キ
ャパシタ・フィルタ、サンプル・ホ−ルド回路、アクテ
ィブ・フィルタなどの、演算増幅器に高利得、高帯域に
加えて低電源電圧での高出力振幅を要求される用途に適
した、演算増幅器に関する。
【０００２】
【従来の技術】演算増幅器の構成としては、一般に、１
段の増幅器を有する１段型と、２段の増幅器を縦続する
２段型がある。
段の増幅器を有する１段型と、２段の増幅器を縦続する
２段型がある。
【０００３】１段構成で高利得が要求される場合、通
常、利得を上げる手段としてカスコ−ド回路を有し、そ
の詳細については、P. R. Gray他著、John Wiley & Son
s 1984年第２版発行、「Analysis and Design of Analo
g Integrated Circuits」に述べられている。この構成
では、高インピ−ダンス端子は出力だけであるため、位
相補償は適当な容量を出力端子に接続することにより達
成される。しかし、カスコ−ド回路のために、増幅器の
出力振幅は大幅に制限されてしまい、特に、低電源電圧
で高出力振幅を達成するのは極めて困難である。
常、利得を上げる手段としてカスコ−ド回路を有し、そ
の詳細については、P. R. Gray他著、John Wiley & Son
s 1984年第２版発行、「Analysis and Design of Analo
g Integrated Circuits」に述べられている。この構成
では、高インピ−ダンス端子は出力だけであるため、位
相補償は適当な容量を出力端子に接続することにより達
成される。しかし、カスコ−ド回路のために、増幅器の
出力振幅は大幅に制限されてしまい、特に、低電源電圧
で高出力振幅を達成するのは極めて困難である。
【０００４】２段型構成で高利得が要求される場合、そ
れぞれの増幅段には、通常、前記１段型構成ほどの利得
は必要ないので、利得を上げるためのカスコ−ド回路は
必要とされない。したがって、低電源電圧で高出力振幅
が可能になる。しかし、２段型構成の場合、二つの高イ
ンピ−ダンス端子（第２段の入力と第２段の出力）が存
在する結果、極が二つ存在するので、ミラ−位相補償を
施して、極分離を行なわなければならない。その詳細に
ついては、同じく前掲文献に述べられている。
れぞれの増幅段には、通常、前記１段型構成ほどの利得
は必要ないので、利得を上げるためのカスコ−ド回路は
必要とされない。したがって、低電源電圧で高出力振幅
が可能になる。しかし、２段型構成の場合、二つの高イ
ンピ−ダンス端子（第２段の入力と第２段の出力）が存
在する結果、極が二つ存在するので、ミラ−位相補償を
施して、極分離を行なわなければならない。その詳細に
ついては、同じく前掲文献に述べられている。
【０００５】図３に、上記ミラ−位相補償を施した２段
型演算増幅器の構成の概要を示す。ミラ−位相補償は、
第２段の反転増幅器の出力を、容量を介して、該増幅器
の入力へ帰還することによって行なわれる。この帰還容
量は、第２段増幅器の利得に起因するミラー効果によ
り、第１段増幅器の出力端子に、等価的に増大されて現
れ、それにより極分離が実現される。また、抵抗を帰還
容量と直列に接続することにより、ゼロを除去すること
ができる。
型演算増幅器の構成の概要を示す。ミラ−位相補償は、
第２段の反転増幅器の出力を、容量を介して、該増幅器
の入力へ帰還することによって行なわれる。この帰還容
量は、第２段増幅器の利得に起因するミラー効果によ
り、第１段増幅器の出力端子に、等価的に増大されて現
れ、それにより極分離が実現される。また、抵抗を帰還
容量と直列に接続することにより、ゼロを除去すること
ができる。
【０００６】
【発明が解決しようとする課題】前述したように、カス
コ−ド回路を有する１段型演算増幅器は、位相補償が比
較的に簡単であり、高利得、高帯域を要求する用途に適
しているが、その反面、低電源電圧での高出力振幅は達
成し難く、他方、従来の２段型演算増幅器は、出力振幅
を制限するカスコ−ド回路を必要としないので、低電源
電圧でも高出力振幅を達成することが可能であるが、ミ
ラ−位相補償を施さなければならない。ミラー位相補償
の難点は、第２の極が、比較的大きい帰還容量と第２段
出力の負荷容量により、低い周波数のところに制限され
てしまい、その結果、帯域を１段型構成で可能なほどに
は伸ばせない点にある。
コ−ド回路を有する１段型演算増幅器は、位相補償が比
較的に簡単であり、高利得、高帯域を要求する用途に適
しているが、その反面、低電源電圧での高出力振幅は達
成し難く、他方、従来の２段型演算増幅器は、出力振幅
を制限するカスコ−ド回路を必要としないので、低電源
電圧でも高出力振幅を達成することが可能であるが、ミ
ラ−位相補償を施さなければならない。ミラー位相補償
の難点は、第２の極が、比較的大きい帰還容量と第２段
出力の負荷容量により、低い周波数のところに制限され
てしまい、その結果、帯域を１段型構成で可能なほどに
は伸ばせない点にある。
【０００７】本発明の目的は、上記のような従来の１段
型構成と２段型構成の欠点がなく、それらの長所を併せ
持ち、すなわち、高帯域、高利得で、かつ、低電源電圧
で高出力振幅が得られ、しかも、回路構成が簡単な演算
増幅器を、提供することにある。
型構成と２段型構成の欠点がなく、それらの長所を併せ
持ち、すなわち、高帯域、高利得で、かつ、低電源電圧
で高出力振幅が得られ、しかも、回路構成が簡単な演算
増幅器を、提供することにある。
【０００８】
【課題を解決するための手段】本発明は、２段型の演算
増幅器におけるミラ−位相補償を改善して、ミラ−帰還
のル−プ帯域を高めることにより、前記の目的を達成す
るものである。すなわち、本発明の演算増幅器は、トラ
ンスコンダクタンス・アンプと、前記トランスコンダク
タンス・アンプの出力端子に少なくとも第１のトランジ
スタを介して接続された第１の定電流源と、前記出力端
子に少なくとも第２のトランジスタを介して接続された
第２の定電流源とを有する増幅回路、前記第２のトラン
ジスタと第２の定電流源との接続点に入力端子が接続さ
れた出力段増幅回路、及び前記第１のトランジスタと第
１の定電流源との接続点と前記出力段増幅回路の出力端
子の間に接続された容量素子を備える。
増幅器におけるミラ−位相補償を改善して、ミラ−帰還
のル−プ帯域を高めることにより、前記の目的を達成す
るものである。すなわち、本発明の演算増幅器は、トラ
ンスコンダクタンス・アンプと、前記トランスコンダク
タンス・アンプの出力端子に少なくとも第１のトランジ
スタを介して接続された第１の定電流源と、前記出力端
子に少なくとも第２のトランジスタを介して接続された
第２の定電流源とを有する増幅回路、前記第２のトラン
ジスタと第２の定電流源との接続点に入力端子が接続さ
れた出力段増幅回路、及び前記第１のトランジスタと第
１の定電流源との接続点と前記出力段増幅回路の出力端
子の間に接続された容量素子を備える。
【０００９】トランスコンダクタンス・アンプを入出力
完全差動型とし、その１対の出力端子のそれぞれを前記
と同様な回路に接続すれば、入出力完全差動型の演算増
幅器が得られる。
完全差動型とし、その１対の出力端子のそれぞれを前記
と同様な回路に接続すれば、入出力完全差動型の演算増
幅器が得られる。
【００１０】
【作用】本発明に係る演算増幅器においては、ミラ−位
相補償のル−プ帯域が、前記第１のトランジスタから第
２のトランジスタまでの利得の分だけ高くなるので、第
２の極周波数がこの利得の分だけ高くなり、したがっ
て、安定性の得られる周波数帯域がそれだけ高くなる。
こうして、従来の２段型演算増幅器の欠点であった帶域
の制限が大幅に緩和されるので、前掲目的が達成され
る。
相補償のル−プ帯域が、前記第１のトランジスタから第
２のトランジスタまでの利得の分だけ高くなるので、第
２の極周波数がこの利得の分だけ高くなり、したがっ
て、安定性の得られる周波数帯域がそれだけ高くなる。
こうして、従来の２段型演算増幅器の欠点であった帶域
の制限が大幅に緩和されるので、前掲目的が達成され
る。
【００１１】
【実施例】以下、本発明の一実施例を、図面を参照しな
がら詳細に説明する。図１は、本発明による演算増幅器
の一実施例を示す回路図であり、それは、ＣＭＯＳ加工
技術を用いて実現しうる。図において、Ｍ３、Ｍ７及び
Ｍ１６はＰＭＯＳトランジスタ、Ｍ５はＮＭＯＳトラン
ジスタ、１は入力端子、２〜４は増幅器の内部の端子、
５は出力端子、６（ＶＤＤ）は電圧源端子、７はグウラ
ンド端子、８及び９は定電流源、１０は入力トランスコ
ンダクタンス・アンプ、ＣＣは位相補償用容量、ＣＬは
出力端子における負荷容量、ＶＢ１、ＶＢ２及びＶＢ３
はバイアス電源を、それぞれ表わす。バイアス電源ＶＢ
１、ＶＢ２及びＶＢ３は、それぞれトランジスタＭ３、
Ｍ１６及びＭ７を、飽和領域にバイアスする。
がら詳細に説明する。図１は、本発明による演算増幅器
の一実施例を示す回路図であり、それは、ＣＭＯＳ加工
技術を用いて実現しうる。図において、Ｍ３、Ｍ７及び
Ｍ１６はＰＭＯＳトランジスタ、Ｍ５はＮＭＯＳトラン
ジスタ、１は入力端子、２〜４は増幅器の内部の端子、
５は出力端子、６（ＶＤＤ）は電圧源端子、７はグウラ
ンド端子、８及び９は定電流源、１０は入力トランスコ
ンダクタンス・アンプ、ＣＣは位相補償用容量、ＣＬは
出力端子における負荷容量、ＶＢ１、ＶＢ２及びＶＢ３
はバイアス電源を、それぞれ表わす。バイアス電源ＶＢ
１、ＶＢ２及びＶＢ３は、それぞれトランジスタＭ３、
Ｍ１６及びＭ７を、飽和領域にバイアスする。
【００１２】次に、この演算増幅器の動作を説明する。
入力端子１から入力されたアナログ電圧は、入力トラン
スコンダクタンス・アンプ１０により電流信号に変換さ
れ、端子２に出力される。この電流信号は、トランジス
タＭ３及びＭ１６で構成される定電流源に比べてインピ
ーダンスが低いトランジスタＭ７に流れ、端子４におけ
るインピ−ダンスにより電圧信号に変換され、そして、
トランジスタＭ５と定電流源８で構成されるソ−ス接地
回路により増幅されて、出力端子５に出力される。
入力端子１から入力されたアナログ電圧は、入力トラン
スコンダクタンス・アンプ１０により電流信号に変換さ
れ、端子２に出力される。この電流信号は、トランジス
タＭ３及びＭ１６で構成される定電流源に比べてインピ
ーダンスが低いトランジスタＭ７に流れ、端子４におけ
るインピ−ダンスにより電圧信号に変換され、そして、
トランジスタＭ５と定電流源８で構成されるソ−ス接地
回路により増幅されて、出力端子５に出力される。
【００１３】この増幅器は二つの増幅段から構成されて
いるため、安定性を得るには位相補償を行なう必要があ
る。従来の位相補償は、端子５と４の間に容量・抵抗回
路を設けたものに相当する。本実施例における位相補償
は、端子５の出力信号を、位相補償用容量ＣＣとトラン
ジスタＭ１６及びＭ７を介して、端子４に帰還すること
によって行なわれる。したがって、本実施例における位
相補償用容量ＣＣは、トランジスタＭ５と定電流源８で
構成されるソ−ス接地回路の利得により、端子４におい
て等価的に増大される。その結果、増幅器の第１と第２
の極は極分離されて、安定な周波数特性が得られる。こ
の位相補償では、従来のミラー位相補償と異なり、端子
４から出力端子５へフィ-ドフォワ-ド・パスがないた
め、ゼロはできず、したがって、帰還路に抵抗を挿入す
る必要はない。
いるため、安定性を得るには位相補償を行なう必要があ
る。従来の位相補償は、端子５と４の間に容量・抵抗回
路を設けたものに相当する。本実施例における位相補償
は、端子５の出力信号を、位相補償用容量ＣＣとトラン
ジスタＭ１６及びＭ７を介して、端子４に帰還すること
によって行なわれる。したがって、本実施例における位
相補償用容量ＣＣは、トランジスタＭ５と定電流源８で
構成されるソ−ス接地回路の利得により、端子４におい
て等価的に増大される。その結果、増幅器の第１と第２
の極は極分離されて、安定な周波数特性が得られる。こ
の位相補償では、従来のミラー位相補償と異なり、端子
４から出力端子５へフィ-ドフォワ-ド・パスがないた
め、ゼロはできず、したがって、帰還路に抵抗を挿入す
る必要はない。
【００１４】上記実施例の位相補償では、ミラ−帰還の
ル−プ帯域が、従来の回路と比較して、端子３から端子
４までの電圧利得、すなわち、トランジスタＭ１６及び
Ｍ７と定電流源９で構成されるゲ−ト接地回路の利得の
分だけ、高くなり、したがって、第二の極周波数が、従
来の回路におけるよりも、上記ゲ−ト接地回路の利得の
分だけ高くなる。すなわち、安定性の得られる周波数帯
域が、従来の回路よりも、上記ゲ−ト接地回路の利得の
分だけ高くなるのである。
ル−プ帯域が、従来の回路と比較して、端子３から端子
４までの電圧利得、すなわち、トランジスタＭ１６及び
Ｍ７と定電流源９で構成されるゲ−ト接地回路の利得の
分だけ、高くなり、したがって、第二の極周波数が、従
来の回路におけるよりも、上記ゲ−ト接地回路の利得の
分だけ高くなる。すなわち、安定性の得られる周波数帯
域が、従来の回路よりも、上記ゲ−ト接地回路の利得の
分だけ高くなるのである。
【００１５】図２は、本発明の第２の実施例を示し、こ
れは、図１に示されたのと同じ位相補償回路を有する入
出力完全差動型の演算増幅器である。Ｍ１、Ｍ２、Ｍ
５、Ｍ８、Ｍ９、Ｍ１２〜Ｍ１５及びＭ１８はＮＭＯＳ
トランジスタ、Ｍ３、Ｍ４、Ｍ６、Ｍ７、Ｍ１０、Ｍ１
１、Ｍ１６及びＭ１７はＰＭＯＳトランジスタ、ＣＣ１
及びＣＣ２は位相補償用容量、ＶＩＮ＋及びＶＩＮ−は
入力端子対、ＶＯ＋及びＶＯ−は出力端子対、ＶＤＤ及
びＶＳＳは電源端子、ＶＣＦ１、ＶＣＦ２、ＶＢＮ１、
ＶＢＮ２、及びＶＢＰ１〜ＶＢＰ３はバイアス電源端子
を、それぞれ表わす。トランジスタＭ１、Ｍ２、Ｍ１８
及びＭ１３は、差動型の入力トランスコンダクタンス・
アンプを構成する。
れは、図１に示されたのと同じ位相補償回路を有する入
出力完全差動型の演算増幅器である。Ｍ１、Ｍ２、Ｍ
５、Ｍ８、Ｍ９、Ｍ１２〜Ｍ１５及びＭ１８はＮＭＯＳ
トランジスタ、Ｍ３、Ｍ４、Ｍ６、Ｍ７、Ｍ１０、Ｍ１
１、Ｍ１６及びＭ１７はＰＭＯＳトランジスタ、ＣＣ１
及びＣＣ２は位相補償用容量、ＶＩＮ＋及びＶＩＮ−は
入力端子対、ＶＯ＋及びＶＯ−は出力端子対、ＶＤＤ及
びＶＳＳは電源端子、ＶＣＦ１、ＶＣＦ２、ＶＢＮ１、
ＶＢＮ２、及びＶＢＰ１〜ＶＢＰ３はバイアス電源端子
を、それぞれ表わす。トランジスタＭ１、Ｍ２、Ｍ１８
及びＭ１３は、差動型の入力トランスコンダクタンス・
アンプを構成する。
【００１６】トランジスタＭ３、Ｍ１６、Ｍ７及びＭ５
は、図１で同じ符号を付されたトランジスタに対応し、
トランジスタＭ６は同じく定電流源８に対応し、トラン
ジスタＭ８及びＭ１４は同じく定電流源９に対応する。
これと同等な回路が、トランジスタＭ４、Ｍ１７、Ｍ１
１、Ｍ１２、Ｍ１５、Ｍ１０及びＭ９により構成されて
いる。上記のように構成された本実施例の動作は、第１
の実施例の動作から容易に類推できるので、説明を省略
する。
は、図１で同じ符号を付されたトランジスタに対応し、
トランジスタＭ６は同じく定電流源８に対応し、トラン
ジスタＭ８及びＭ１４は同じく定電流源９に対応する。
これと同等な回路が、トランジスタＭ４、Ｍ１７、Ｍ１
１、Ｍ１２、Ｍ１５、Ｍ１０及びＭ９により構成されて
いる。上記のように構成された本実施例の動作は、第１
の実施例の動作から容易に類推できるので、説明を省略
する。
【００１７】図４は、本発明による演算増幅器の周波数
特性をコンピュータ・シミュレーションにより求めた結
果を示す。□印を結ぶグラフは利得を表わし、○印を結
ぶグラフは位相を表わす。この図から明らかなように、
第２の極は約２００ＭHzで生じており、これは、従来の
２段型演算増幅器の第２の極が約数十ＭHzで生じるのと
比較して、帯域が大幅に拡張されたことを示している。
特性をコンピュータ・シミュレーションにより求めた結
果を示す。□印を結ぶグラフは利得を表わし、○印を結
ぶグラフは位相を表わす。この図から明らかなように、
第２の極は約２００ＭHzで生じており、これは、従来の
２段型演算増幅器の第２の極が約数十ＭHzで生じるのと
比較して、帯域が大幅に拡張されたことを示している。
【００１８】なお、上記各実施例は本発明の一例を示し
たものであり、本発明はこれらに限定されるものでない
ことは言うまでもない。例えば、上記実施例はＦＥＴを
用いて構成されているが、他の素子も用いることができ
るし、また、上記実施例はＣＭＯＳ加工技術による回路
であるが、他の加工技術、例えばＢｉＣＭＯＳ加工技術
による回路でもできる。回路構成においても、種々の変
形が可能であり、例えば、図１において、トランジスタ
Ｍ１６と端子３の間、及び／又はトランジスタＭ７と端
子４の間に、更に別のトランジスタが挿入されてもよ
い。
たものであり、本発明はこれらに限定されるものでない
ことは言うまでもない。例えば、上記実施例はＦＥＴを
用いて構成されているが、他の素子も用いることができ
るし、また、上記実施例はＣＭＯＳ加工技術による回路
であるが、他の加工技術、例えばＢｉＣＭＯＳ加工技術
による回路でもできる。回路構成においても、種々の変
形が可能であり、例えば、図１において、トランジスタ
Ｍ１６と端子３の間、及び／又はトランジスタＭ７と端
子４の間に、更に別のトランジスタが挿入されてもよ
い。
【００１９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、２段型の演算増幅器に必要とされるミラ−位相
補償のル−プ帯域を拡張することにより、安定な周波数
帯域を広げて、高帯域、高利得で、かつ、低電源電圧で
高出力振幅が得られる演算増幅器を、回路構成をさほど
複雑化せずに実現できるという、顕著な効果を奏するも
のである。
よれば、２段型の演算増幅器に必要とされるミラ−位相
補償のル−プ帯域を拡張することにより、安定な周波数
帯域を広げて、高帯域、高利得で、かつ、低電源電圧で
高出力振幅が得られる演算増幅器を、回路構成をさほど
複雑化せずに実現できるという、顕著な効果を奏するも
のである。
【図１】本発明の第一の実施例としての演算増幅器を示
す回路図。
す回路図。
【図２】本発明の第二の実施例としての完全差動型演算
増幅器を示す回路図。
増幅器を示す回路図。
【図３】従来のミラ−位相補償を用いた２段型演算増幅
器を示す回路図。
器を示す回路図。
【図４】本発明による演算増幅器の周波数特性を示すグ
ラフ。
ラフ。
４：第１段増幅回路の出力端子 ５：第２段増幅回路としてのトランジスタ １０：入力トランスコンダクタンス・アンプ ＣＣ：位相補償用容量 Ｍ１６、Ｍ７：位相補償用容量と第１段増幅回路の出力
端子の間に設けられたトランジスタ
端子の間に設けられたトランジスタ
Claims (2)
- 【請求項１】トランスコンダクタンス・アンプと、前記
トランスコンダクタンス・アンプの出力端子に少なくと
も第１のトランジスタを介して接続された第１の定電流
源と、前記出力端子に少なくとも第２のトランジスタを
介して接続された第２の定電流源とを有する増幅回路、
前記第２のトランジスタと第２の定電流源との接続点に
入力端子が接続された出力段増幅回路、及び前記第１の
トランジスタと第１の定電流源との接続点と前記出力段
増幅回路の出力端子の間に接続された容量素子を備える
ことを特徴とする演算増幅器。 - 【請求項２】第１及び第２の入力端子と第１及び第２の
出力端子を有する入出力完全差動型のトランスコンダク
タンス・アンプと、前記第１の出力端子に少なくとも第
１のトランジスタを介して接続された第１の定電流源
と、前記第１の出力端子に少なくとも第２のトランジス
タを介して接続された第２の定電流源と、前記第２の出
力端子に少なくとも第３のトランジスタを介して接続さ
れた第３の定電流源と、前記第２の出力端子に少なくと
も第４のトランジスタを介して接続された第４の定電流
源とを有する増幅回路、前記第２のトランジスタと第２
の定電流源との接続点に入力端子が接続された第１の出
力段増幅回路、前記第４のトランジスタと第４の定電流
源との接続点に入力端子が接続された第２の出力段増幅
回路、前記第１のトランジスタと第１の定電流源との接
続点と前記第１の出力段増幅回路の出力端子の間に接続
された第１の容量素子、及び前記第３のトランジスタと
第３の定電流源との接続点と前記第２の出力段増幅回路
の出力端子の間に接続された第２の容量素子を備えるこ
とを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23275793A JP3250884B2 (ja) | 1993-09-20 | 1993-09-20 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23275793A JP3250884B2 (ja) | 1993-09-20 | 1993-09-20 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794978A JPH0794978A (ja) | 1995-04-07 |
| JP3250884B2 true JP3250884B2 (ja) | 2002-01-28 |
Family
ID=16944282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23275793A Expired - Lifetime JP3250884B2 (ja) | 1993-09-20 | 1993-09-20 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250884B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2815196B1 (fr) | 2000-10-06 | 2003-03-21 | St Microelectronics Sa | Amplificateur d'erreur integre |
| JP5109874B2 (ja) * | 2008-08-28 | 2012-12-26 | アイコム株式会社 | 低雑音増幅器 |
| CN114189217B (zh) * | 2021-12-17 | 2022-08-30 | 中船重工安谱（湖北）仪器有限公司 | 高增益脉冲电流放大电路 |
-
1993
- 1993-09-20 JP JP23275793A patent/JP3250884B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794978A (ja) | 1995-04-07 |
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