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JP3125719B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Publication number
JP3125719B2
JP3125719B2 JP09201832A JP20183297A JP3125719B2 JP 3125719 B2 JP3125719 B2 JP 3125719B2 JP 09201832 A JP09201832 A JP 09201832A JP 20183297 A JP20183297 A JP 20183297A JP 3125719 B2 JP3125719 B2 JP 3125719B2
Authority
JP
Japan
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insulating film
semiconductor device
semiconductor substrate
manufacturing
groove
Prior art date
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JP09201832A
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Japanese (ja)
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Inventor
幸重 斎藤
兼一 上沢
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH1145996A publication Critical patent/JPH1145996A/en
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  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法、及びその方法により得られる半導体装置に関し、
特に半導体基板上にトレンチ素子分離構造を有する半導
体装置の製造方法に関する。
The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device obtained by the method.
In particular, the present invention relates to a method for manufacturing a semiconductor device having a trench element isolation structure on a semiconductor substrate.

【0002】[0002]

【従来の技術】従来、トレンチ埋め込み酸化膜の平坦化
にCMP(Chemical Mechanical
Polishing)法を用いたトレンチ素子分離の形
成方法として、例えば、1989年、アイ・イー・イー
・イー・インターナショナル・エレクトロンデバイセス
・ミーティング61項〜64項や1994年、シンポジ
ウム・オン・ブイエルエスアイ・テクノロジィーの97
項〜98項に示されるような方法がある。
2. Description of the Related Art Conventionally, CMP (Chemical Mechanical) has been used to planarize an oxide film embedded in a trench.
As a method of forming a trench element isolation using the Polishing method, for example, IEE International Electron Devices Meeting, Paragraphs 61 to 64 in 1989, and a symposium on VSI in 1994.・ Technology 97
There are methods as shown in items -98.

【0003】この従来法を図3を参照して説明する。ま
ず、図3(A)に示されるように、P型シリコン基板3
0上に堆積したシリコン酸化膜31及びシリコン窒化膜
32をフォトリソグラフィ及び反応性イオンエッチング
法によりパターニングし、続いて、シリコン酸化膜31
及びシリコン窒化膜32をマスクとして、反応性イオン
エッチングによりトレンチ溝33を形成する。さらに、
トレンチ溝33内を熱酸化してシリコン酸化膜34を形
成する。次に、図3(B)に示されるように、CVD法
を用いてトレンチ埋め込み酸化膜35を堆積する。次
に、図3(C)に示されるようにCMPを用いてトレン
チ埋め込み酸化膜35の平坦化を行い、トレンチ素子分
離を形成する。
[0003] This conventional method will be described with reference to FIG. First, as shown in FIG.
The silicon oxide film 31 and the silicon nitride film 32 deposited on the silicon oxide film 31 are patterned by photolithography and reactive ion etching.
Using the silicon nitride film 32 as a mask, a trench groove 33 is formed by reactive ion etching. further,
The inside of the trench 33 is thermally oxidized to form a silicon oxide film 34. Next, as shown in FIG. 3B, a trench buried oxide film 35 is deposited using a CVD method. Next, as shown in FIG. 3C, the trench buried oxide film 35 is planarized by using CMP to form a trench isolation.

【0004】次に、図3(D)に示されるように、シリ
コン窒化膜32をウェットエッチングにより除去し、シ
リコン基板30を露出させる。次に、図3(E)に示さ
れるように、トランジスタが形成されるシリコン基板3
0中にイオン注入によりPウェル領域を形成し、さらに
nMOSFETにおけるしきい値電圧制御の為の不純物
(ボロン)36をイオン注入により打ち込む。その後、
図3(F)に示されるようにゲート酸化膜37、ゲート
ポリシリコン38を形成し、配線工程を経てトレンチ分
離MOSFETが完成する。
Next, as shown in FIG. 3D, the silicon nitride film 32 is removed by wet etching to expose the silicon substrate 30. Next, as shown in FIG. 3E, a silicon substrate 3 on which a transistor is formed is formed.
A P-well region is formed by ion implantation in 0, and an impurity (boron) 36 for controlling a threshold voltage in the nMOSFET is implanted by ion implantation. afterwards,
As shown in FIG. 3F, a gate oxide film 37 and a gate polysilicon 38 are formed, and a trench isolation MOSFET is completed through a wiring process.

【0005】[0005]

【発明が解決しようとする課題】このような従来法で
は、図3(F)に示されるように、ゲート酸化の際にチ
ャネル端に存在するチャネル不純物(特にボロン)36
がトレンチ埋め込み酸化膜35中へ拡散する為、チャネ
ル端でチャネル濃度が低下し、トランジスタのゲート幅
が短くなるとしきい値電圧が低下する現象(逆狭チャネ
ル効果)が発生し、微細化及び高集積化を図る上での障
害となっている。
In such a conventional method, as shown in FIG. 3F, channel impurities (particularly, boron) 36 present at the channel edge during gate oxidation are formed.
Is diffused into the trench buried oxide film 35, the channel concentration decreases at the channel end, and the phenomenon that the threshold voltage lowers when the gate width of the transistor decreases (reverse narrow channel effect) occurs. This is an obstacle to achieving integration.

【0006】本発明は、この様な課題を解決すべくなさ
れたものであり、チャネル不純物がトレンチ埋め込み酸
化膜中へ拡散するのを抑制し、これにより逆狭チャネル
効果を抑制できる半導体装置の製造方法、及びその方法
により得られる微細化及び高集積化された半導体装置を
提供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and is intended to suppress the diffusion of channel impurities into an oxide film buried in a trench, thereby manufacturing a semiconductor device capable of suppressing the reverse narrow channel effect. It is an object of the present invention to provide a method and a miniaturized and highly integrated semiconductor device obtained by the method.

【0007】[0007]

【課題を解決するための手段】本発明では、分離溝を有
し且つ素子領域以外の表面に絶縁膜が形成された半導体
基板の表面を窒化することにより、少なくとも該素子領
域に窒素含有領域を形成する工程と、該素子領域の表面
から基板中に不純物を導入する工程とを含むことを特徴
とする半導体装置の製造方法を提供する。
According to the present invention, a nitrogen-containing region is formed in at least the element region by nitriding the surface of a semiconductor substrate having an isolation groove and having an insulating film formed on a surface other than the element region. A method for manufacturing a semiconductor device, comprising: forming a semiconductor device; and introducing an impurity into a substrate from a surface of the element region.

【0008】また、前記記述において、半導体基板の表
面を窒化する方法として、急速熱窒化法を用いることを
特徴とする半導体装置の製造方法を提供する。
Further, in the above description, there is provided a method of manufacturing a semiconductor device, wherein a rapid thermal nitridation method is used as a method of nitriding a surface of a semiconductor substrate.

【0009】また、前記記述において、半導体基板の表
面に分離溝を形成した後に第1の絶縁膜を基板上に形成
する工程と、素子領域上の第1の絶縁膜を選択的に除去
する工程とにより、分離溝を有し且つ素子領域以外の表
面に絶縁膜が形成された半導体基板を製造することを特
徴とする半導体装置の製造方法を提供する。
Further, in the above description, a step of forming a first insulating film on a substrate after forming an isolation groove on a surface of a semiconductor substrate, and a step of selectively removing the first insulating film on an element region. Accordingly, there is provided a method for manufacturing a semiconductor device, comprising manufacturing a semiconductor substrate having an isolation groove and an insulating film formed on a surface other than the element region.

【0010】また、前記記述において、素子領域上の絶
縁膜を選択的に除去する方法として、化学的機械研磨法
を用いることを特徴とする半導体装置の製造方法を提供
する。
Further, in the above description, there is provided a method for manufacturing a semiconductor device, wherein a chemical mechanical polishing method is used as a method for selectively removing an insulating film on an element region.

【0011】また、分離溝を有し且つ該分離溝以外の表
に絶縁膜が形成された半導体基板の表面に窒素を拡散
することにより、少なくとも該分離溝の側壁に窒素含有
領域を形成する工程と、該分離溝上に絶縁膜を形成し
素子領域上の絶縁膜を選択的に除去する工程と、該素
子領域の表面から基板中に不純物を導入する工程とを含
むことを特徴とする半導体装置の製造方法を提供する。
Further, by diffusing nitrogen into and the insulation film on a surface other than the separation groove is formed in a semiconductor substrate surface have a separation groove, to form a nitrogen-containing region on the side wall of at least the separation grooves a step, forming a insulation Enmaku to the separation-grooves
Selectively removing the insulation Enmaku the element region One, to provide a method of manufacturing a semiconductor device which comprises a step of introducing an impurity from the surface of the element region in the substrate.

【0012】また、前記記述において、半導体基板の表
面の窒素の拡散を、回転斜めイオン注入により行うこと
を特徴とする半導体装置の製造方法を提供する。
Further, in the above description, the semiconductor substrate
Disclosed is a method for manufacturing a semiconductor device, characterized in that diffusion of nitrogen on a surface is performed by rotational oblique ion implantation .

【0013】また、前記記述において、半導体基板上に
第2の絶縁膜と第3の絶縁膜を形成した後に分離溝を形
成する工程により、分離溝を有し且つ該分離溝以外の表
面に絶縁膜が形成された半導体基板を製造し、また該分
離溝上に絶縁膜を形成し且つ素子領域上の絶縁膜を選択
的に除去する工程は、基板上に第1の絶縁膜を形成する
工程と、素子領域上の全ての絶縁膜を選択的に除去する
工程であることを特徴とする半導体装置の製造方法を提
供する。
[0013] In the above description, the semiconductor device may be provided on a semiconductor substrate.
After forming the second insulating film and the third insulating film, a separation groove is formed.
Depending on the step of forming, a surface having a separation groove and a surface other than the separation groove
Manufacturing a semiconductor substrate having an insulating film formed on its surface;
Form an insulating film on the groove and select an insulating film on the device area
Forming the first insulating film on the substrate
Process and selectively removing all insulating films on the element region
A method for manufacturing a semiconductor device, comprising:

【0014】また、前記記述において、素子領域上の絶
縁膜を選択的に除去する方法として、化学的機械研磨法
を用いることを特徴とする半導体装置の製造方法を提供
する。
Further, in the above description, there is provided a method for manufacturing a semiconductor device, wherein a chemical mechanical polishing method is used as a method for selectively removing an insulating film on an element region.

【0015】また、少なくとも半導体基板と、該半導体
基板上に形成された素子分離構造とを有し、該半導体基
板の素子領域に不純物が導入されている半導体装置であ
って、該不純物が該素子分離構造側に拡散するのを抑制
するための窒素含有領域が、該半導体基板の素子領域又
は分離溝の側壁に形成されていることを特徴とする半導
体装置を提供する。
A semiconductor device having at least a semiconductor substrate and an element isolation structure formed on the semiconductor substrate, wherein an impurity is introduced into an element region of the semiconductor substrate. A semiconductor device is provided, wherein a nitrogen-containing region for suppressing diffusion to the isolation structure side is formed in an element region of the semiconductor substrate or a side wall of the isolation groove.

【0016】本発明は、窒素がボロンやヒ素等のドーパ
ントの熱拡散に及ぼす作用に基づくものである。すなわ
ち、シリコン基板中に拡散したボロンでは拡散速度が約
5×10-14cm2/secであるが、基板中の窒素濃度
を高めることによりボロンの拡散速度は1〜2桁程度低
下する。これは、基板中の窒素がボロンやヒ素の拡散を
抑制する作用を奏することによると考えられる。図4
は、窒素濃度とボロンの拡散速度の関係を示すグラフで
ある。
The present invention is based on the effect of nitrogen on the thermal diffusion of dopants such as boron and arsenic. That is, the diffusion rate of boron diffused into the silicon substrate is about 5 × 10 −14 cm 2 / sec, but the diffusion rate of boron is reduced by about one to two digits by increasing the nitrogen concentration in the substrate. This is presumably because nitrogen in the substrate has an effect of suppressing the diffusion of boron and arsenic. FIG.
Is a graph showing the relationship between the nitrogen concentration and the boron diffusion rate.

【0017】本発明においては、この現象を利用し、シ
リコン基板を直接窒化すること、あるいは、シリコン窒
化膜等をマスクとしてトレンチ素子分離側壁(及び底面
等)に選択的に窒素イオン注入を行うことで、シリコン
基板中へ窒素原子を拡散させ、この窒素原子の作用によ
り、ドーパントが素子分離領域の絶縁膜中に拡散するこ
とを防ぐことができる。
In the present invention, utilizing this phenomenon, the silicon substrate is directly nitrided, or nitrogen ions are selectively implanted into the trench isolation side walls (and the bottom surface, etc.) using a silicon nitride film or the like as a mask. Then, the nitrogen atoms are diffused into the silicon substrate, and the action of the nitrogen atoms can prevent the dopant from diffusing into the insulating film in the element isolation region.

【0018】[0018]

【発明の実施の形態】次に、本発明の好適な実施の形態
について図面を参照して説明する。図1及び図2は、本
発明の実施の形態であるMOSFETの製造方法の各工
程の一部断面図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a preferred embodiment of the present invention will be described with reference to the drawings. 1 and 2 are partial cross-sectional views of each step of a method for manufacturing a MOSFET according to an embodiment of the present invention.

【0019】先ず、図1を用いて、本発明の半導体装置
の製造方法の第1の実施の形態を説明する。図1(A)
に示されるように、P型シリコン基板10上に厚さ5〜
100nmのシリコン酸化膜11と厚さ50〜1000
nmのシリコン窒化膜12を形成する。続いて、シリコ
ン酸化膜11とシリコン窒化膜12をマスクとして、深
さ100〜1000nmのトレンチ溝13を形成し、さ
らに、トレンチ内を熱酸化してシリコン酸化膜14を形
成する。次に、図1(B)に示されるように、熱CVD
法あるいはバイアスCVD法によりトレンチ埋め込み酸
化膜15をトレンチ深さの1〜3倍の膜厚だけ堆積す
る。次に、図1(C)に示されるように、CMPを用い
てトレンチ埋め込み酸化膜15の平坦化を行いトレンチ
素子分離を形成する。
First, a first embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. FIG. 1 (A)
As shown in FIG.
100 nm silicon oxide film 11 and thickness 50 to 1000
A silicon nitride film 12 of nm is formed. Subsequently, using the silicon oxide film 11 and the silicon nitride film 12 as a mask, a trench 13 having a depth of 100 to 1000 nm is formed, and the inside of the trench is thermally oxidized to form a silicon oxide film 14. Next, as shown in FIG.
A trench buried oxide film 15 is deposited by a method or a bias CVD method to a thickness of 1 to 3 times the trench depth. Next, as shown in FIG. 1C, the trench buried oxide film 15 is planarized using CMP to form a trench isolation.

【0020】次に、図1(D)に示されるように、シリ
コン窒化膜12を除去し、シリコン基板10を露出させ
る。次に、図1(E)に示されるように、シリコン基板
が露出された状態でNH3、N2O、NO等の窒素を含有
するガス中で500〜1100℃にて熱処理を行う。こ
のとき、シリコン基板表面が窒化されると同時に窒素1
6がシリコン基板表面に拡散した状態になる。この窒素
16の含有量は5〜25atomic%程度が好ましい。次
に、図1(F)に示されるように、しきい値電圧制御用
のチャネルボロン17注入を行う。次に、図1(G)に
示されるように、ゲート酸化膜17及びゲートポリシリ
コン18を形成し、配線工程を経てトレンチ分離MOS
FETが完成する。
Next, as shown in FIG. 1D, the silicon nitride film 12 is removed and the silicon substrate 10 is exposed. Next, as shown in FIG. 1E, a heat treatment is performed at 500 to 1100 ° C. in a gas containing nitrogen such as NH 3 , N 2 O, and NO while the silicon substrate is exposed. At this time, the surface of the silicon substrate is
6 diffuses into the silicon substrate surface. The content of this nitrogen 16 is preferably about 5 to 25 atomic%. Next, as shown in FIG. 1F, implantation of channel boron 17 for controlling a threshold voltage is performed. Next, as shown in FIG. 1G, a gate oxide film 17 and a gate polysilicon 18 are formed, and a trench isolation MOS is formed through a wiring process.
The FET is completed.

【0021】次に、図2を用いて、本発明の半導体装置
の製造方法の第2の実施の形態を説明する。先ず、図2
(A)に示されるように、P型シリコン基板20上に厚
さ3〜300nmのシリコン酸化膜21と厚さ30〜3
000nmのシリコン窒化膜22を形成する。続いて、
シリコン酸化膜21とシリコン窒化膜22をマスクとし
て、深さ200〜2000nmのトレンチ溝23を形成
した後、シリコン窒化膜22をマスクとして窒素25を
5〜60゜の回転斜めイオン注入によりトレンチ分離側
面及びトレンチ分離底面にドーズ量1E14〜1E16
cm-2だけドーピングする。次に、図2(B)に示され
るように、トレンチ埋め込み酸化膜26を堆積した後、
図2(C)に示されるように、CMPを用いてトレンチ
埋め込み酸化膜26の平坦化を行いトレンチ素子分離を
形成する。次に、図2(D)に示されるように、シリコ
ン窒化膜22を除去する。続いて、図2(E)に示され
るようにチャネルボロン27をドーピングした後、図2
(F)に示されるようにゲート酸化膜27及びゲートポ
リシリコン28を形成し、配線工程を経てトレンチ分離
MOSFETが完成する。
Next, a second embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG. First, FIG.
As shown in FIG. 1A, a silicon oxide film 21 having a thickness of 3 to 300 nm and a thickness of 30 to 3 nm are formed on a P-type silicon substrate 20.
A 000 nm silicon nitride film 22 is formed. continue,
After a trench groove 23 having a depth of 200 to 2000 nm is formed using the silicon oxide film 21 and the silicon nitride film 22 as a mask, the trench isolation side surface is formed by rotationally oblique ion implantation of nitrogen 25 at 5 to 60 ° using the silicon nitride film 22 as a mask. And a dose of 1E14 to 1E16 on the bottom of the trench isolation.
Doping only by cm -2 . Next, as shown in FIG. 2B, after a trench buried oxide film 26 is deposited,
As shown in FIG. 2C, the trench buried oxide film 26 is planarized using CMP to form a trench isolation. Next, as shown in FIG. 2D, the silicon nitride film 22 is removed. Subsequently, after doping channel boron 27 as shown in FIG.
As shown in (F), a gate oxide film 27 and a gate polysilicon 28 are formed, and a trench isolation MOSFET is completed through a wiring process.

【0022】[0022]

【実施例】以下、本発明を実施例により更に詳細に説明
する。
The present invention will be described in more detail with reference to the following examples.

【0023】<実施例1>図1の工程に従い、以下の通
り本発明を実施した。
<Example 1> The present invention was carried out according to the steps shown in FIG. 1 as follows.

【0024】図1(A)に示されるように、P型シリコ
ン基板10上に厚さ10nmのシリコン酸化膜11と厚
さ200nmのシリコン窒化膜12を形成した。続い
て、シリコン酸化膜11とシリコン窒化膜12をマスク
として用い、フォトリソグラフィと反応性イオンエッチ
ングにより深さ500nmのトレンチ溝13を形成し、
さらに、1100℃、H2−O2雰囲気中でトレンチ内を
熱酸化し、厚さ20nmのシリコン酸化膜14を形成し
た。次に、図1(B)に示されるように、熱CVD法あ
るいはバイアスCVD法により、1000nmのトレン
チ埋め込み酸化膜15を堆積した。次に、図1(C)に
示されるように、CMP技術を用い、シリコン窒化12
が露出されるまで埋め込み酸化膜15の平坦化を行いト
レンチ素子分離を形成した。
As shown in FIG. 1A, a 10 nm thick silicon oxide film 11 and a 200 nm thick silicon nitride film 12 were formed on a P-type silicon substrate 10. Subsequently, using the silicon oxide film 11 and the silicon nitride film 12 as a mask, a trench groove 13 having a depth of 500 nm is formed by photolithography and reactive ion etching.
Further, the inside of the trench was thermally oxidized at 1100 ° C. in an H 2 —O 2 atmosphere to form a silicon oxide film 14 having a thickness of 20 nm. Next, as shown in FIG. 1B, a 1000 nm trench buried oxide film 15 was deposited by a thermal CVD method or a bias CVD method. Next, as shown in FIG. 1C, silicon nitride 12
The buried oxide film 15 was flattened until the trenches were exposed to form trench element isolation.

【0025】次に、図1(D)に示されるように、ウェ
ットエッチングによりシリコン窒化膜12を除去し、シ
リコン基板10を露出させた。次に、図1(E)に示さ
れるように、シリコン基板10が露出された状態でNH
3ガス中で急速熱窒化処理を行った。あるいは窒化ガス
として、N2O、NO等のガスでも良い。この際、熱処
理温度は1000℃で行った。このとき、シリコン基板
表面が窒化されると同時に窒素16が15atomic%程度
シリコン基板表面に拡散した状態になった。次に、図1
(E)に示されるように、しきい値電圧制御用のチャネ
ルボロン17をドーピングした。次に、図1(G)に示
されるように、ゲート酸化膜17及びゲートポリシリコ
ン膜18を形成し、配線工程を経てトレンチ分離MOS
FETが完成した。
Next, as shown in FIG. 1D, the silicon nitride film 12 was removed by wet etching, and the silicon substrate 10 was exposed. Next, as shown in FIG. 1E, with the silicon substrate 10 exposed, NH
Rapid thermal nitriding was performed in three gases. Alternatively, a gas such as N 2 O or NO may be used as the nitriding gas. At this time, the heat treatment was performed at 1000 ° C. At this time, the silicon substrate surface was nitrided and, at the same time, nitrogen 16 was diffused to the silicon substrate surface by about 15 atomic%. Next, FIG.
As shown in (E), channel boron 17 for controlling the threshold voltage was doped. Next, as shown in FIG. 1G, a gate oxide film 17 and a gate polysilicon film 18 are formed, and a trench isolation MOS is formed through a wiring process.
The FET is completed.

【0026】<実施例2>図2の工程に従い、以下の通
り本発明を実施した。
<Example 2> The present invention was carried out as follows in accordance with the process shown in FIG.

【0027】図2(A)に示されるように、P型シリコ
ン基板20上に厚さ15nmのシリコン酸化膜21と厚
さ300nmのシリコン窒化膜22を形成した。続い
て、シリコン酸化膜21とシリコン窒化膜22をマスク
として用い、フォトリソグラフィと反応性イオンエッチ
ングにより深さ800nmのトレンチ溝23を形成した
後、シリコン窒化膜22をマスクとして窒素25を20
゜の回転斜めイオン注入によりトレンチ分離側面及びト
レンチ分離底面にドーズ量5E14cm-2でドーピング
した。次に、図2(B)に示されるように、熱CVD法
あるいはバイアスCVD法により、1200nmのトレ
ンチ埋め込み酸化膜26を堆積した。次に、図2(C)
に示されように、CMP技術を用いてシリコン窒化膜2
2が露出されるまで埋め込み酸化膜26の平坦化を行い
トレンチ素子分離を形成した。次に、図2(D)に示さ
れるように、シリコン窒化膜22を除去した。続いて、
図2(E)に示されるように、しきい値電圧制御用のチ
ャネルボロン27をドーピングした後、図2(F)に示
されるようにゲート酸化膜27及びゲートポリシリコン
膜28を形成し、配線工程を経てトレンチ分離MOSF
ETが完成した。
As shown in FIG. 2A, a silicon oxide film 21 having a thickness of 15 nm and a silicon nitride film 22 having a thickness of 300 nm were formed on a P-type silicon substrate 20. Subsequently, using the silicon oxide film 21 and the silicon nitride film 22 as a mask, a trench groove 23 having a depth of 800 nm is formed by photolithography and reactive ion etching.
The trench isolation side surface and the trench isolation bottom surface were doped at a dose of 5E14 cm −2 by oblique rotation ion implantation of ゜. Next, as shown in FIG. 2B, a 1200 nm thick trench buried oxide film 26 was deposited by a thermal CVD method or a bias CVD method. Next, FIG.
As shown in FIG.
The buried oxide film 26 was flattened until 2 was exposed, thereby forming a trench isolation. Next, as shown in FIG. 2D, the silicon nitride film 22 was removed. continue,
After doping channel boron 27 for controlling the threshold voltage as shown in FIG. 2E, a gate oxide film 27 and a gate polysilicon film 28 are formed as shown in FIG. Trench isolation MOSF after wiring process
ET is completed.

【0028】[0028]

【発明の効果】以上説明した様に、本発明によれば、シ
リコン基板を直接窒化すること、あるいは、シリコン窒
化膜等をマスクとしてトレンチ素子分離側壁及び底面等
に選択的に窒素イオン注入を行うことで、シリコン基板
中へ窒素原子を拡散させ、この窒素原子の作用により、
チャネル不純物がトレンチ埋め込み酸化膜中へ拡散する
のを抑制でき、逆狭チャネル効果を抑制できる。
As described above, according to the present invention, a silicon substrate is directly nitrided, or nitrogen ions are selectively implanted into a trench element isolation side wall and a bottom surface using a silicon nitride film or the like as a mask. By diffusing nitrogen atoms into the silicon substrate, the action of these nitrogen atoms
Diffusion of channel impurities into the trench buried oxide film can be suppressed, and the reverse narrow channel effect can be suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(A)〜(G)は、本発明の製造方法の第1の
実施形態の各工程を示す一部断面図である。
FIGS. 1A to 1G are partial cross-sectional views showing each step of a first embodiment of a manufacturing method of the present invention.

【図2】(A)〜(F)は、本発明の製造方法の第2の
実施形態の各工程を示す一部断面図である。
FIGS. 2A to 2F are partial cross-sectional views showing respective steps of a second embodiment of the manufacturing method of the present invention.

【図3】(A)〜(F)は、従来の製造方法の各工程を
示す一部断面図である。
FIGS. 3A to 3F are partial cross-sectional views showing each step of a conventional manufacturing method.

【図4】窒素濃度とボロンの拡散速度の関係を示すグラ
フである。
FIG. 4 is a graph showing a relationship between a nitrogen concentration and a boron diffusion rate.

【符号の説明】[Explanation of symbols]

10、20、30 シリコン基板 11、21、31 シリコン酸化膜 12、22、32 シリコン窒化膜 13、23、33 トレンチ溝 14、24、34 シリコン酸化膜 15、26、35 トレンチ埋め込み酸化膜 16、25 窒素 17、27、36 チャネルボロン 18、28、37 ゲート酸化膜 19、29、38 ゲートポリシリコン 10, 20, 30 Silicon substrate 11, 21, 31 Silicon oxide film 12, 22, 32 Silicon nitride film 13, 23, 33 Trench groove 14, 24, 34 Silicon oxide film 15, 26, 35 Trench buried oxide film 16, 25 Nitrogen 17, 27, 36 Channel boron 18, 28, 37 Gate oxide film 19, 29, 38 Gate polysilicon

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 分離溝を有し且つ素子領域以外の表面に
絶縁膜が形成された半導体基板の表面を窒化することに
より、少なくとも該素子領域に窒素含有領域を形成する
工程と、該素子領域の表面から基板中に不純物を導入す
る工程とを含むことを特徴とする半導体装置の製造方
法。
A step of forming a nitrogen-containing region in at least the element region by nitriding a surface of a semiconductor substrate having an isolation groove and an insulating film formed on a surface other than the element region; Introducing an impurity into the substrate from the surface of the semiconductor device.
【請求項2】 半導体基板の表面を窒化する方法とし
て、急速熱窒化法を用いることを特徴とする請求項1記
載の半導体装置の製造方法。
2. The method for manufacturing a semiconductor device according to claim 1, wherein a rapid thermal nitridation method is used as a method for nitriding the surface of the semiconductor substrate.
【請求項3】 半導体基板の表面に分離溝を形成した後
に第1の絶縁膜を基板上に形成する工程と、素子領域上
の第1の絶縁膜を選択的に除去する工程とにより、分離
溝を有し且つ素子領域以外の表面に絶縁膜が形成された
半導体基板を製造することを特徴とする請求項1又は2
記載の半導体装置の製造方法。
3. A method of forming a first insulating film on a substrate after forming an isolation groove on a surface of a semiconductor substrate and a step of selectively removing the first insulating film on an element region. 3. A semiconductor substrate having a groove and an insulating film formed on a surface other than the element region is manufactured.
The manufacturing method of the semiconductor device described in the above.
【請求項4】 素子領域上の絶縁膜を選択的に除去する
方法として、化学的機械研磨法を用いることを特徴とす
る請求項3記載の半導体装置の製造方法。
4. The method for manufacturing a semiconductor device according to claim 3, wherein a chemical mechanical polishing method is used as a method for selectively removing the insulating film on the element region.
【請求項5】 分離溝を有し且つ該分離溝以外の表面
縁膜が形成された半導体基板の表面に窒素を拡散する
ことにより、少なくとも該分離溝の側壁に窒素含有領域
を形成する工程と、該分離溝上に絶縁膜を形成し且つ
子領域上の絶縁膜を選択的に除去する工程と、該素子領
域の表面から基板中に不純物を導入する工程とを含むこ
とを特徴とする半導体装置の製造方法。
5. A has a separation groove and the separating groove than the surface
By diffusing nitrogen into the surface of the semiconductor substrate that insulation film is formed, forming a nitrogen-containing region on the side wall of at least the separation grooves, to form the insulation Enmaku to the separation-groove and containing <br / > selectively removing the insulation Enmaku on the child areas, a method of manufacturing a semiconductor device which comprises a step of introducing an impurity from the surface of the element region in the substrate.
【請求項6】 半導体基板の表面の窒素の拡散を、回転
斜めイオン注入により行うことを特徴とする請求項5記
載の半導体装置の製造方法。
6. Diffusion of nitrogen on the surface of the semiconductor substrate is rotated.
6. The method according to claim 5, wherein the oblique ion implantation is performed.
Manufacturing method of the semiconductor device described above.
【請求項7】 半導体基板上に第2の絶縁膜と第3の絶
縁膜を形成した後に分離溝を形成する工程により、分離
溝を有し且つ該分離溝以外の表面に絶縁膜が形成された
半導体基板を製造し、また該分離溝上に絶縁膜を形成し
且つ素子領域上の絶縁膜を選択的に除去する工程は、基
板上に第1の絶縁膜を形成する工程と、素子領域上の全
ての絶縁膜を選択的に除去する工程であることを特徴と
する請求項5又は6記載の半導体装置の製造方法。
7. A third insulating film and a third insulating film on a semiconductor substrate.
Separation grooves are formed after forming the edge film.
An insulating film is formed on a surface other than the separation groove having the groove
Manufacturing a semiconductor substrate, and forming an insulating film on the separation groove;
In addition, the step of selectively removing the insulating film on the element region is based on
Forming a first insulating film on the plate;
7. The method according to claim 5, further comprising the step of selectively removing all the insulating films .
【請求項8】 素子領域上の絶縁膜を選択的に除去する
方法として、化学的機械研磨法を用いることを特徴とす
る請求項5〜7の何れか一項記載の半導体装置の製造方
法。
8. The method for manufacturing a semiconductor device according to claim 5, wherein a chemical mechanical polishing method is used as a method for selectively removing the insulating film on the element region.
【請求項9】 少なくとも半導体基板と、該半導体基板
上に形成された素子分離構造とを有し、該半導体基板の
素子領域に不純物が導入されている半導体装置であっ
て、該不純物が該素子分離構造側に拡散するのを抑制す
るための窒素含有領域が、該半導体基板の素子領域又は
分離溝の側壁に形成されていることを特徴とする半導体
装置。
9. A semiconductor device having at least a semiconductor substrate and an element isolation structure formed on the semiconductor substrate, wherein an impurity is introduced into an element region of the semiconductor substrate, wherein the impurity is contained in the element. A semiconductor device, wherein a nitrogen-containing region for suppressing diffusion to the isolation structure side is formed in an element region of the semiconductor substrate or a side wall of the isolation groove.
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