JP3125353B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- 238000003860 storage Methods 0.000 title claims description 82
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000000034 method Methods 0.000 claims description 47
- 239000003990 capacitor Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 9
- 239000000460 chlorine Substances 0.000 claims description 7
- 229910052794 bromium Inorganic materials 0.000 claims description 5
- 229910052801 chlorine Inorganic materials 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 17
- 230000005684 electric field Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- -1 CF 4 Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009774 resonance method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスタック型のダイナミッ
ク・ランダムアクセス・メモリ（ＤＲＡＭ）等の半導体
記憶装置およびその製造方法に関する。
ク・ランダムアクセス・メモリ（ＤＲＡＭ）等の半導体
記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】現在ＤＲＡＭは高集積化の一途を辿り、
容量形成部を３次元的に形成する方法が提案されてい
る．このうち容量形成部を基板の上部に積み上げ記憶ノ
ードとするスタック型のＤＲＡＭは容量を増加するた
め、参考文献T.Ema et al."3-Dimensional Stacked Cap
acitor Cell for 16M and 64M DRAMs"IEEE Internation
al Electron Device MeetingTechical Digest,p592-59
5,Dec.1988等に各種の構造が提案されている。
容量形成部を３次元的に形成する方法が提案されてい
る．このうち容量形成部を基板の上部に積み上げ記憶ノ
ードとするスタック型のＤＲＡＭは容量を増加するた
め、参考文献T.Ema et al."3-Dimensional Stacked Cap
acitor Cell for 16M and 64M DRAMs"IEEE Internation
al Electron Device MeetingTechical Digest,p592-59
5,Dec.1988等に各種の構造が提案されている。
【０００３】図５に従来の記憶ノ−ドを有する半導体装
置およびその製造方法の工程断面図を示す。図５（ａ）
に示すように半導体基板１上に素子間分離絶縁膜２およ
びスイッチングトランジスタのゲートであるワ−ド線３
を形成しスイッチングトランジスタの活性領域４を形成
した後、同図（ｂ）に示すように層間絶縁膜５−Ａ、５
−ＢとしてＳｉＮ膜、第１の酸化膜６−Ａ、第１の導電
性膜７−Ａとしてポリシリコン膜、第２の酸化膜６−Ｂ
を順次堆積し、その後にスイッチングトランジスタの活
性領域に達するコンタクト窓８を異方性エッチングによ
り開口する。その上に同図（ｃ）に示すように第２の導
電性膜７−Ｂとしてポリシリコンを堆積し、レジストパ
タ−ン９を形成する。このレジストパタ−ン９をマスク
として、同図（ｄ）に示すようにＲＩＥ（Reactive Ion
Etching）法を用いて第２の導電性膜７−Ｂ、第２の酸
化膜６−Ｂ、第１の導電性膜７−Ａ、第１の酸化膜６−
Ａを順次エッチングした後、ＨＦ系のエッチング液で第
１の酸化膜６−Ａ並びに第２の酸化膜６−Ｂをエッチン
グし、記憶ノ−ド１０を形成する。次に同図（ｅ）に示
すように、記憶ノ−ド１０の表面にＳｉＯ2 とＳｉＮの
多層膜よりなる誘電体膜１１を形成し、この誘電体を介
して第３の導電性膜１２を堆積しセル・プレ−トを形成
し、続いてビット線１３を形成する。
置およびその製造方法の工程断面図を示す。図５（ａ）
に示すように半導体基板１上に素子間分離絶縁膜２およ
びスイッチングトランジスタのゲートであるワ−ド線３
を形成しスイッチングトランジスタの活性領域４を形成
した後、同図（ｂ）に示すように層間絶縁膜５−Ａ、５
−ＢとしてＳｉＮ膜、第１の酸化膜６−Ａ、第１の導電
性膜７−Ａとしてポリシリコン膜、第２の酸化膜６−Ｂ
を順次堆積し、その後にスイッチングトランジスタの活
性領域に達するコンタクト窓８を異方性エッチングによ
り開口する。その上に同図（ｃ）に示すように第２の導
電性膜７−Ｂとしてポリシリコンを堆積し、レジストパ
タ−ン９を形成する。このレジストパタ−ン９をマスク
として、同図（ｄ）に示すようにＲＩＥ（Reactive Ion
Etching）法を用いて第２の導電性膜７−Ｂ、第２の酸
化膜６−Ｂ、第１の導電性膜７−Ａ、第１の酸化膜６−
Ａを順次エッチングした後、ＨＦ系のエッチング液で第
１の酸化膜６−Ａ並びに第２の酸化膜６−Ｂをエッチン
グし、記憶ノ−ド１０を形成する。次に同図（ｅ）に示
すように、記憶ノ−ド１０の表面にＳｉＯ2 とＳｉＮの
多層膜よりなる誘電体膜１１を形成し、この誘電体を介
して第３の導電性膜１２を堆積しセル・プレ−トを形成
し、続いてビット線１３を形成する。
【０００４】
【発明が解決しようとする課題】このような従来の半導
体装置およびその製造方法では、記憶ノ−ドを形成する
際にＲＩＥ法を用いているため図６（ａ）に示すように
記憶ノ−ド１０の端部に急峻な角ができた。この記憶ノ
−ドの端部の急峻な角では図６（ｂ）のように電界が集
中し誘電体膜１１の絶縁破壊が発生し易くなるという問
題があった。さらにこの急峻な角では誘電体膜を形成す
る際に８５０℃程度で酸化を行うと、参考文献Extended
Abstructs of the 16th (1984 International)Confere
nce on Solid State Devices and Materials,Kobe,198
4,pp.475-478に示すようなホーン現象のためより急峻な
角が発生することになる。更に多重フィン型のスタック
ＤＲＡＭ以外の構造においても急峻な角は存在し、製造
が困難であった。
体装置およびその製造方法では、記憶ノ−ドを形成する
際にＲＩＥ法を用いているため図６（ａ）に示すように
記憶ノ−ド１０の端部に急峻な角ができた。この記憶ノ
−ドの端部の急峻な角では図６（ｂ）のように電界が集
中し誘電体膜１１の絶縁破壊が発生し易くなるという問
題があった。さらにこの急峻な角では誘電体膜を形成す
る際に８５０℃程度で酸化を行うと、参考文献Extended
Abstructs of the 16th (1984 International)Confere
nce on Solid State Devices and Materials,Kobe,198
4,pp.475-478に示すようなホーン現象のためより急峻な
角が発生することになる。更に多重フィン型のスタック
ＤＲＡＭ以外の構造においても急峻な角は存在し、製造
が困難であった。
【０００５】図６(b)には急峻な角として角度θが９０
°の図を示した。誘電体膜への電界は急峻な角の角度に
より異なる。この角度と角へ集中する電界強度の関係を
図７に示す。図７では平坦な部分の電界強度を１として
計算している。図７に示すように電界は角度が小さくな
るに従い集中し、誘電体膜の絶縁膜破壊が発生し易くな
ることがわかる。さらに図８に同じ構造のＤＲＡＭを微
細化したときの断面図を示す。図８から明らかなよう
に、微細化を進めるに伴いストレージノード１０の角度
は小さくなり（θ1＞θ2＞θ3）、図７の関係から誘電
体膜の絶縁破壊が発生し易くなる。また微細化を進める
とセルの容量が小さくなるため、これを補うためより表
面積の大きいストレージノードを形成する必要がある
が、多重フィン型をはじめとして急峻な角は増える。従
ってこの意味からも誘電体膜の絶縁破壊は発生しやすく
なる。
°の図を示した。誘電体膜への電界は急峻な角の角度に
より異なる。この角度と角へ集中する電界強度の関係を
図７に示す。図７では平坦な部分の電界強度を１として
計算している。図７に示すように電界は角度が小さくな
るに従い集中し、誘電体膜の絶縁膜破壊が発生し易くな
ることがわかる。さらに図８に同じ構造のＤＲＡＭを微
細化したときの断面図を示す。図８から明らかなよう
に、微細化を進めるに伴いストレージノード１０の角度
は小さくなり（θ1＞θ2＞θ3）、図７の関係から誘電
体膜の絶縁破壊が発生し易くなる。また微細化を進める
とセルの容量が小さくなるため、これを補うためより表
面積の大きいストレージノードを形成する必要がある
が、多重フィン型をはじめとして急峻な角は増える。従
ってこの意味からも誘電体膜の絶縁破壊は発生しやすく
なる。
【０００６】本発明は上記課題を解決するもので、記憶
ノ−ドの端部に急峻な角を有せず、誘電体膜の絶縁破壊
が発生し難い半導体記憶装置およびその製造方法を提供
することを目的とする。
ノ−ドの端部に急峻な角を有せず、誘電体膜の絶縁破壊
が発生し難い半導体記憶装置およびその製造方法を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、多重フィン型の記憶ノードと、前記記憶ノードの表
面に形成された容量絶縁膜と、前記容量絶縁膜上に形成
されたプレート電極とで構成された蓄積容量を有する半
導体記憶装置であって、前記記憶ノードが、角部が角ば
った形状である第１の導電性膜と、前記第１の導電性膜
の角部を覆う第２の導電性膜から構成され、前記第２の
導電性膜により前記記憶ノードの多重フィン内に存在す
る全角部が丸味を持つ形状であることを特徴とする。
は、多重フィン型の記憶ノードと、前記記憶ノードの表
面に形成された容量絶縁膜と、前記容量絶縁膜上に形成
されたプレート電極とで構成された蓄積容量を有する半
導体記憶装置であって、前記記憶ノードが、角部が角ば
った形状である第１の導電性膜と、前記第１の導電性膜
の角部を覆う第２の導電性膜から構成され、前記第２の
導電性膜により前記記憶ノードの多重フィン内に存在す
る全角部が丸味を持つ形状であることを特徴とする。
【０００８】
【０００９】本発明の第１、第２及び第３の半導体記憶
装置の製造方法は、多重フィン型の記憶ノードと、前記
記憶ノード上に形成された容量絶縁膜と、前記容量絶縁
膜上に形成されたプレート電極とで構成された蓄積容量
を有する半導体記憶装置の製造方法であって、前記蓄積
容量を形成する方法が、半導体基板上に第１の導電性膜
からなる前記多重フィン型の記憶ノードを形成する工程
と、前記記憶ノードの多重フィン内に存在する全角部に
丸味を形成する工程と、前記角部に丸味の形成された前
記記憶ノードの多重フィンの表面に前記容量絶縁膜を形
成する工程と、前記容量絶縁膜上にプレート電極を形成
する工程とを備えている。
装置の製造方法は、多重フィン型の記憶ノードと、前記
記憶ノード上に形成された容量絶縁膜と、前記容量絶縁
膜上に形成されたプレート電極とで構成された蓄積容量
を有する半導体記憶装置の製造方法であって、前記蓄積
容量を形成する方法が、半導体基板上に第１の導電性膜
からなる前記多重フィン型の記憶ノードを形成する工程
と、前記記憶ノードの多重フィン内に存在する全角部に
丸味を形成する工程と、前記角部に丸味の形成された前
記記憶ノードの多重フィンの表面に前記容量絶縁膜を形
成する工程と、前記容量絶縁膜上にプレート電極を形成
する工程とを備えている。
【００１０】本発明の第１の半導体記憶装置の製造方法
は、前記半導体記憶装置の製造方法において、前記第１
の導電性膜が、不純物を含むポリシリコン膜からなり、
前記記憶ノードの多重フィン内に存在する全角部に丸味
を形成する工程が、前記不純物を含むポリシリコン膜を
フッ素もしくは臭素もしくは塩素のいずれかを含むガス
を用いた等方性エッチングによって行われることを特徴
とする。
は、前記半導体記憶装置の製造方法において、前記第１
の導電性膜が、不純物を含むポリシリコン膜からなり、
前記記憶ノードの多重フィン内に存在する全角部に丸味
を形成する工程が、前記不純物を含むポリシリコン膜を
フッ素もしくは臭素もしくは塩素のいずれかを含むガス
を用いた等方性エッチングによって行われることを特徴
とする。
【００１１】本発明の第２の半導体記憶装置の製造方法
は、前記半導体記憶装置の製造方法において、前記記憶
ノードの多重フィン内に存在する全角部に丸味を形成す
る工程が、前記第１の導電性膜の角部を覆う第２の導電
性膜を形成することによって行われることを特徴とす
る。
は、前記半導体記憶装置の製造方法において、前記記憶
ノードの多重フィン内に存在する全角部に丸味を形成す
る工程が、前記第１の導電性膜の角部を覆う第２の導電
性膜を形成することによって行われることを特徴とす
る。
【００１２】本発明の第３の半導体記憶装置の製造方法
は、前記半導体記憶装置の製造方法において、前記記憶
ノードの多重フィン内に存在する全角部に丸味を形成す
る工程が、前記第１の導電性膜の表面を１０００℃以上
の酸化温度で酸化膜を形成した後、前記酸化膜を除去す
ることによって行われることを特徴とする。
は、前記半導体記憶装置の製造方法において、前記記憶
ノードの多重フィン内に存在する全角部に丸味を形成す
る工程が、前記第１の導電性膜の表面を１０００℃以上
の酸化温度で酸化膜を形成した後、前記酸化膜を除去す
ることによって行われることを特徴とする。
【００１３】
【作用】本発明は上記した構成により、全ての角が丸め
られた記憶ノードを有することとにより、誘電体膜に電
界が集中しなくなることにより、誘電体膜が絶縁破壊を
起こすことを防ぐことができる。
られた記憶ノードを有することとにより、誘電体膜に電
界が集中しなくなることにより、誘電体膜が絶縁破壊を
起こすことを防ぐことができる。
【００１４】
【実施例】（実施例１）図１は第１の実施例の半導体装
置の製造方法の工程断面図である。図１（ａ）から図１
（ｄ）までは従来例の図５（ａ）〜図５（ｄ）と基本的
に同じであるが、さらに詳しく説明する。
置の製造方法の工程断面図である。図１（ａ）から図１
（ｄ）までは従来例の図５（ａ）〜図５（ｄ）と基本的
に同じであるが、さらに詳しく説明する。
【００１５】図１（ａ）では、半導体基板１としてｐ型
シリコン基板上に素子間分離絶縁膜２として約400nmの
酸化膜をLOCOS法で形成し、スイッチングトランジスタ
のゲートであるワ−ド線３としてＰを拡散したポリシリ
コン配線を形成し、スイッチングトランジスタの活性領
域４としてＰおよびAsをイオン注入しｎ層を形成した
後、同図（ｂ）に示すように層間絶縁膜５−Ａとして40
0nmのＢＰＳＧ(BorondopedPhospho-Silicate Glass)を
常圧ＣＶＤ法により堆積し熱処理により平坦化した後に
層間絶縁膜５−Ｂとして約20nmのSiN膜をＣＶＤ法によ
り堆積した後、第１の酸化膜６−ＡとしてＰ（燐）を含
む酸化膜、第１の導電性膜７−ＡとしてＰを含むポリシ
リコン膜、第２の酸化膜６−ＢとしてＰを含む酸化膜を
順次ＣＶＤ法により堆積し、その後に通常のフォトリソ
グラフィ法によりレジストパタ−ンを形成し、スイッチ
ングトランジスタの活性領域４に達するコンタクト窓８
を異方性エッチング、例えばＲＩＥ法により開口する。
本実施例では第１の酸化膜６−Ａと第２の酸化膜６−Ｂ
はＣＨＦ3とＯ2の混合ガス、第１の導電性材料７−Ａは
ＨＢｒとＨＣｌの混合ガスによりエッチングした。
シリコン基板上に素子間分離絶縁膜２として約400nmの
酸化膜をLOCOS法で形成し、スイッチングトランジスタ
のゲートであるワ−ド線３としてＰを拡散したポリシリ
コン配線を形成し、スイッチングトランジスタの活性領
域４としてＰおよびAsをイオン注入しｎ層を形成した
後、同図（ｂ）に示すように層間絶縁膜５−Ａとして40
0nmのＢＰＳＧ(BorondopedPhospho-Silicate Glass)を
常圧ＣＶＤ法により堆積し熱処理により平坦化した後に
層間絶縁膜５−Ｂとして約20nmのSiN膜をＣＶＤ法によ
り堆積した後、第１の酸化膜６−ＡとしてＰ（燐）を含
む酸化膜、第１の導電性膜７−ＡとしてＰを含むポリシ
リコン膜、第２の酸化膜６−ＢとしてＰを含む酸化膜を
順次ＣＶＤ法により堆積し、その後に通常のフォトリソ
グラフィ法によりレジストパタ−ンを形成し、スイッチ
ングトランジスタの活性領域４に達するコンタクト窓８
を異方性エッチング、例えばＲＩＥ法により開口する。
本実施例では第１の酸化膜６−Ａと第２の酸化膜６−Ｂ
はＣＨＦ3とＯ2の混合ガス、第１の導電性材料７−Ａは
ＨＢｒとＨＣｌの混合ガスによりエッチングした。
【００１６】その上に同図（ｃ）では、第２の導電性膜
７−ＢとしてＰを含むポリシリコンを堆積し、レジスト
パタ−ン９を形成する。このレジストパタ−ン９をマス
クとして、同図（ｄ）に示すようにＲＩＥ法を用いて第
１回目の異方性エッチング、例えばＨＢｒガスを主成分
としたＲＩＥ法を用いて第２の導電性膜７−Ｂと第１の
導電性膜７−Ａを、ＣＨＦ3＋Ｏ2系のガスを用いたＲＩ
Ｅ法により第２の酸化膜６−Ｂと第１の酸化膜６−Ａを
順次エッチングした後、ＨＦ系のエッチング液で第１の
酸化膜６−Ａ並びに第２の酸化膜６−Ｂをエッチング
し、記憶ノ−ド１０を形成する。本実施例では第１の導
電性膜７−Ａ、第２の導電性膜７−ＢとしてそれぞれＰ
を含むポリシリコンを約２００ｎｍ堆積した。ここでＰ
等の不純物を含むポリシリコンを用いた理由は不純物を
含むポリシリコンは減圧CVD法等により容易にコンタク
ト窓８を充填するように堆積でき、しかもＦ（フッ素）
もしくはＢｒ（臭素）もしくはＣｌ（塩素）のいずれか
を少なくとも含むガスにより容易にエッチングでき、従
来の技術と整合性が優れるためである。
７−ＢとしてＰを含むポリシリコンを堆積し、レジスト
パタ−ン９を形成する。このレジストパタ−ン９をマス
クとして、同図（ｄ）に示すようにＲＩＥ法を用いて第
１回目の異方性エッチング、例えばＨＢｒガスを主成分
としたＲＩＥ法を用いて第２の導電性膜７−Ｂと第１の
導電性膜７−Ａを、ＣＨＦ3＋Ｏ2系のガスを用いたＲＩ
Ｅ法により第２の酸化膜６−Ｂと第１の酸化膜６−Ａを
順次エッチングした後、ＨＦ系のエッチング液で第１の
酸化膜６−Ａ並びに第２の酸化膜６−Ｂをエッチング
し、記憶ノ−ド１０を形成する。本実施例では第１の導
電性膜７−Ａ、第２の導電性膜７−ＢとしてそれぞれＰ
を含むポリシリコンを約２００ｎｍ堆積した。ここでＰ
等の不純物を含むポリシリコンを用いた理由は不純物を
含むポリシリコンは減圧CVD法等により容易にコンタク
ト窓８を充填するように堆積でき、しかもＦ（フッ素）
もしくはＢｒ（臭素）もしくはＣｌ（塩素）のいずれか
を少なくとも含むガスにより容易にエッチングでき、従
来の技術と整合性が優れるためである。
【００１７】次に同図（ｅ）では、レジストパタ−ン９
を除去した後に、本発明の特徴とする記憶ノ−ド１０を
等方性エッチングする。本実施例ではECR(Electron Cyc
lotron Resonance)法を用いＳＦ6ガス流量：50sccm、圧
力：7Pa、マイクロ（μ）波：220mAにより約10nmエッチ
ングし記憶ノ−ド１０の全ての急峻な角を除去した。本
実施例では多重フィン型の記憶ノードを用いたがｎ層の
フィン型や円筒型の記憶ノードを用いた場合などどのよ
うな構造の記憶ノードにおいても等方性エッチングとす
ることにより全ての急峻な角が除去できる。
を除去した後に、本発明の特徴とする記憶ノ−ド１０を
等方性エッチングする。本実施例ではECR(Electron Cyc
lotron Resonance)法を用いＳＦ6ガス流量：50sccm、圧
力：7Pa、マイクロ（μ）波：220mAにより約10nmエッチ
ングし記憶ノ−ド１０の全ての急峻な角を除去した。本
実施例では多重フィン型の記憶ノードを用いたがｎ層の
フィン型や円筒型の記憶ノードを用いた場合などどのよ
うな構造の記憶ノードにおいても等方性エッチングとす
ることにより全ての急峻な角が除去できる。
【００１８】次に従来例と同じように図１（ｆ）では、
記憶ノ−ド１０の表面に誘電体膜１１としてＳｉＯ2を
約2nmと減圧ＣＶＤ法によりＳｉＮを約5nmを形成し、こ
の誘電体膜１１を介して第３の導電性膜１２として減圧
ＣＶＤ法にＰ等の不純物を含むポリシリコン膜を200nm
を形成しセル・プレートとし、続いてビット線１３を形
成する。
記憶ノ−ド１０の表面に誘電体膜１１としてＳｉＯ2を
約2nmと減圧ＣＶＤ法によりＳｉＮを約5nmを形成し、こ
の誘電体膜１１を介して第３の導電性膜１２として減圧
ＣＶＤ法にＰ等の不純物を含むポリシリコン膜を200nm
を形成しセル・プレートとし、続いてビット線１３を形
成する。
【００１９】このように全ての角が丸められた記憶ノー
ドの一番急峻な部分は、ストレージノードの形状が直方
体になった場合は３面が集まる角になる。しかし、一般
にフォトグラフィ技術の解像度限界等によりシリコン基
板上方から見たストレージノードの角の曲率半径は２５
００Å以上ある。さらに通常用いられる容量絶縁膜は熱
酸化膜に換算した場合の１００Å以下であるため、容量
絶縁膜に対して十分丸まっているといえる。従ってスト
レージノードの角の電界集中は図９のように２次元で考
えられる。この場合は角の部分においても電荷は均一に
分布すると考えると、角の部分の電界集中は容量絶縁膜
の外周と内周の比に反比例する。
ドの一番急峻な部分は、ストレージノードの形状が直方
体になった場合は３面が集まる角になる。しかし、一般
にフォトグラフィ技術の解像度限界等によりシリコン基
板上方から見たストレージノードの角の曲率半径は２５
００Å以上ある。さらに通常用いられる容量絶縁膜は熱
酸化膜に換算した場合の１００Å以下であるため、容量
絶縁膜に対して十分丸まっているといえる。従ってスト
レージノードの角の電界集中は図９のように２次元で考
えられる。この場合は角の部分においても電荷は均一に
分布すると考えると、角の部分の電界集中は容量絶縁膜
の外周と内周の比に反比例する。
【００２０】図１０に平坦部分の電界強度Ｅflatと角の
部分の電界強度Ｅcornerの比に対する容量絶縁膜膜厚Ｔ
oxと角の部分の曲率半径ｒの比の関係を示す。一般に平
坦な部分の１.２５倍程度に電界集中を抑えることによ
り、容量絶縁膜の破壊を減少することができる。図１０
の関係からこの場合、容量絶縁膜の膜厚の４倍の相対曲
率半径をもたせることが必要であることがわかる。さら
に平坦な部分の１.２倍以下にする場合には容量絶縁膜
の膜厚の５倍の相対曲率半径を、１.１倍以下にする場
合には容量絶縁膜の膜厚の１０倍の相対曲率半径を持た
せることが必要となる。
部分の電界強度Ｅcornerの比に対する容量絶縁膜膜厚Ｔ
oxと角の部分の曲率半径ｒの比の関係を示す。一般に平
坦な部分の１.２５倍程度に電界集中を抑えることによ
り、容量絶縁膜の破壊を減少することができる。図１０
の関係からこの場合、容量絶縁膜の膜厚の４倍の相対曲
率半径をもたせることが必要であることがわかる。さら
に平坦な部分の１.２倍以下にする場合には容量絶縁膜
の膜厚の５倍の相対曲率半径を、１.１倍以下にする場
合には容量絶縁膜の膜厚の１０倍の相対曲率半径を持た
せることが必要となる。
【００２１】なお、上記第１の実施例では等方性エッチ
ングとしてＥＣＲ法でＳＦ6ガスを用いたが、ＣＦ4，Ｈ
Ｂｒ，ＨＣｌ等のＦもしくはＢｒもしくはＣｌのいずれ
かを含むガスを少なくとも用いることにより同様の効果
が得られる。さらにはＥＣＲ法以外のエッチング方法、
例えばトライオード法、ダウンフロー法もしくはサイド
エッチングのはいる条件でのＲＩＥ法等でも同様の効果
が得られる。またその等方性エッチングを弗硝酸を主成
分とする液で行うこともできる。
ングとしてＥＣＲ法でＳＦ6ガスを用いたが、ＣＦ4，Ｈ
Ｂｒ，ＨＣｌ等のＦもしくはＢｒもしくはＣｌのいずれ
かを含むガスを少なくとも用いることにより同様の効果
が得られる。さらにはＥＣＲ法以外のエッチング方法、
例えばトライオード法、ダウンフロー法もしくはサイド
エッチングのはいる条件でのＲＩＥ法等でも同様の効果
が得られる。またその等方性エッチングを弗硝酸を主成
分とする液で行うこともできる。
【００２２】また図１（ｂ）において第１の導電性膜７
−Ａは一組の場合を示したが、さらに酸化膜を介して複
数組積み重ねてもよい。
−Ａは一組の場合を示したが、さらに酸化膜を介して複
数組積み重ねてもよい。
【００２３】（実施例２）図２は第２の実施例の半導体
装置の製造方法の工程断面図である。図２（ａ）は図１
（ｄ）に相当し、その工程までは図１と全く同一である
ので省略する。すなわち第２の実施例の特徴は同図
（ｂ）に示すように、レジストパタ−ン８を除去した後
に第２回目の異方性エッチングを行うことである。本実
施例ではRIE法を用いHBrガス流量：60sccm、HClガス流
量：20sccm、圧力：15Pa、RF電力：150Wにより約10nmエ
ッチングした。この際スパッタ効果により記憶ノ−ド１
０の急峻な角が除去されるようにエッチングされる傾向
を利用した。本実施例で上記のガス系を利用した理由は
ポリシリコンとガスの反応を利用することにより角を丸
める効果を強調するためである。次に図２（ｃ）では、
記憶ノ−ド１０の表面に誘電体膜１１を形成し、この誘
電体膜１１を介して第３の導電性膜１２を形成し、続い
てビット線１３を形成する。
装置の製造方法の工程断面図である。図２（ａ）は図１
（ｄ）に相当し、その工程までは図１と全く同一である
ので省略する。すなわち第２の実施例の特徴は同図
（ｂ）に示すように、レジストパタ−ン８を除去した後
に第２回目の異方性エッチングを行うことである。本実
施例ではRIE法を用いHBrガス流量：60sccm、HClガス流
量：20sccm、圧力：15Pa、RF電力：150Wにより約10nmエ
ッチングした。この際スパッタ効果により記憶ノ−ド１
０の急峻な角が除去されるようにエッチングされる傾向
を利用した。本実施例で上記のガス系を利用した理由は
ポリシリコンとガスの反応を利用することにより角を丸
める効果を強調するためである。次に図２（ｃ）では、
記憶ノ−ド１０の表面に誘電体膜１１を形成し、この誘
電体膜１１を介して第３の導電性膜１２を形成し、続い
てビット線１３を形成する。
【００２４】なお、本実施例では第２回目の異方性エッ
チングとしてＲＩＥ法によりHBr,HClの混合ガスを用い
たが、ＣＦ4，ＨＢｒ，ＨＣｌ等のＦもしくはＢｒもし
くはＣｌのいずれかを含むガスを少なくとも用いること
により同様の効果が得られる。またAr等のスパッタガス
においても同様の効果が得ることができる。さらにはＲ
ＩＥ法以外のエッチング方法例えばＲＦ（高周波）を印
加したＥＣＲ法等でも可能である。
チングとしてＲＩＥ法によりHBr,HClの混合ガスを用い
たが、ＣＦ4，ＨＢｒ，ＨＣｌ等のＦもしくはＢｒもし
くはＣｌのいずれかを含むガスを少なくとも用いること
により同様の効果が得られる。またAr等のスパッタガス
においても同様の効果が得ることができる。さらにはＲ
ＩＥ法以外のエッチング方法例えばＲＦ（高周波）を印
加したＥＣＲ法等でも可能である。
【００２５】（実施例３）図３は第３の実施例の半導体
装置の製造方法の工程断面図である。すなわち図３
（ａ）は図１（ｄ）に相当し、その工程までは図１と全
く同一であるので省略する。すなわち第３の実施例の特
徴とする工程について述べる。
装置の製造方法の工程断面図である。すなわち図３
（ａ）は図１（ｄ）に相当し、その工程までは図１と全
く同一であるので省略する。すなわち第３の実施例の特
徴とする工程について述べる。
【００２６】同図（ｂ）では、レジストパタ−ン９を除
去した後に第４の導電性膜１４を堆積する。通常、記憶
ノ−ド１０に第４の導電性膜１４を堆積した際には記憶
ノ−ド１０の角は凸部も凹部も丸く堆積される。第４の
導電性膜１４のカバレッジが一様（表面と側面で１：
１）であれば、堆積膜厚が曲率半径となり、第４の導電
性膜１４の膜厚を容量絶縁膜の４倍以上の膜厚に設定す
ればよい。本実施例では第４の導電性膜１４として第２
の導電性膜７−Ｂと同様に、Ｐを含むポリシリコンを約
７０ｎｍ堆積した。この第４の導電性膜１４の膜厚は容
量絶縁膜の１０倍の膜厚に相当する。ここで第４の導電
性膜１４として第２の導電性膜７−Ｂと同様な膜を用い
た理由は、次の工程でのエッチング速度を第４の導電性
膜１４と第２の導電性膜７−Ｂとで同じにすることによ
りオーバーエッチングによる急峻な角ができることを防
ぐためである。
去した後に第４の導電性膜１４を堆積する。通常、記憶
ノ−ド１０に第４の導電性膜１４を堆積した際には記憶
ノ−ド１０の角は凸部も凹部も丸く堆積される。第４の
導電性膜１４のカバレッジが一様（表面と側面で１：
１）であれば、堆積膜厚が曲率半径となり、第４の導電
性膜１４の膜厚を容量絶縁膜の４倍以上の膜厚に設定す
ればよい。本実施例では第４の導電性膜１４として第２
の導電性膜７−Ｂと同様に、Ｐを含むポリシリコンを約
７０ｎｍ堆積した。この第４の導電性膜１４の膜厚は容
量絶縁膜の１０倍の膜厚に相当する。ここで第４の導電
性膜１４として第２の導電性膜７−Ｂと同様な膜を用い
た理由は、次の工程でのエッチング速度を第４の導電性
膜１４と第２の導電性膜７−Ｂとで同じにすることによ
りオーバーエッチングによる急峻な角ができることを防
ぐためである。
【００２７】次に同図（ｃ）では、第４の導電性膜１４
を異方性エッチングにより記憶ノード１０以外の部分を
除去し、再度記憶ノ−ド１０を形成する。この時、第４
の導電性膜１４を堆積した際の記憶ノ−ド１０の最上部
の丸い角はそのままの形が維持される。次に同図（ｄ）
に示すように従来例と同じく記憶ノ−ド１０の表面に誘
電体膜１１を形成し、この誘電体膜１１を介して第３の
導電性膜１２を形成しセル・プレートとし、ビット線１
３を形成する。
を異方性エッチングにより記憶ノード１０以外の部分を
除去し、再度記憶ノ−ド１０を形成する。この時、第４
の導電性膜１４を堆積した際の記憶ノ−ド１０の最上部
の丸い角はそのままの形が維持される。次に同図（ｄ）
に示すように従来例と同じく記憶ノ−ド１０の表面に誘
電体膜１１を形成し、この誘電体膜１１を介して第３の
導電性膜１２を形成しセル・プレートとし、ビット線１
３を形成する。
【００２８】なお、本実施例では第２の導電性膜７−Ｂ
と第４の導電性膜１４として同様の材質を用いたが異な
る材質でもよい。
と第４の導電性膜１４として同様の材質を用いたが異な
る材質でもよい。
【００２９】（実施例４）図４は第４の実施例の半導体
装置の製造方法の工程断面図である。すなわち図４
（ａ）は図１（ｄ）に相当し、その工程までは図１と同
一であるので省略する。すなわち第４の実施例の特徴と
する工程について述べる。すなわち同図（ｂ）に示すよ
うに、レジストパタ−ン９を除去した後に記憶ノ−ド１
０を酸化する。この際に９００℃以下の温度で酸化する
とホーン現象のためより急峻な角が発生することにな
る。しかし酸化温度を１０００℃以上とすることにより
急峻な角が丸められるように酸化され酸化膜１５が形成
される。本実施例では１１００℃で約50nm酸化した。
装置の製造方法の工程断面図である。すなわち図４
（ａ）は図１（ｄ）に相当し、その工程までは図１と同
一であるので省略する。すなわち第４の実施例の特徴と
する工程について述べる。すなわち同図（ｂ）に示すよ
うに、レジストパタ−ン９を除去した後に記憶ノ−ド１
０を酸化する。この際に９００℃以下の温度で酸化する
とホーン現象のためより急峻な角が発生することにな
る。しかし酸化温度を１０００℃以上とすることにより
急峻な角が丸められるように酸化され酸化膜１５が形成
される。本実施例では１１００℃で約50nm酸化した。
【００３０】次に同図（ｃ）では、酸化膜１５をＨＦ系
のエッチング液により除去した。この酸化膜の除去工程
は本実施例のようにウェットエッチング法を用いてもＣ
ＨＦ 3等のガスを用いた等方性のプラズマエッチング法
を用いても同様の効果が得られる。次に同図（ｄ）に示
すように従来例同様記憶ノ−ド１０の表面に誘電体膜１
１を形成し、この誘電体膜１１を介して第３の導電性膜
１２を形成しセル・プレートとし、続いてビット線１３
を形成する。
のエッチング液により除去した。この酸化膜の除去工程
は本実施例のようにウェットエッチング法を用いてもＣ
ＨＦ 3等のガスを用いた等方性のプラズマエッチング法
を用いても同様の効果が得られる。次に同図（ｄ）に示
すように従来例同様記憶ノ−ド１０の表面に誘電体膜１
１を形成し、この誘電体膜１１を介して第３の導電性膜
１２を形成しセル・プレートとし、続いてビット線１３
を形成する。
【００３１】なお、第１、第２、第３および第４の実施
例では、第１並びに第２の導電性膜として、不純物とし
てＰを含むポリシリコンを用いたが、Ａｓ等のｎ型不純
物であればよい。また、Ｗ等の他の導電性膜でもよい。
さらには第１と第２の導電性膜が異なる材質でもよい。
例では、第１並びに第２の導電性膜として、不純物とし
てＰを含むポリシリコンを用いたが、Ａｓ等のｎ型不純
物であればよい。また、Ｗ等の他の導電性膜でもよい。
さらには第１と第２の導電性膜が異なる材質でもよい。
【００３２】また各実施例では、２重のフィン構造のス
タック型ＤＲＡＭを用いたが、ｎ重のフィン型でもよ
く、また図１１に示すような円筒型等他のスタック型の
ＤＲＡＭでも同様の効果が得られる。また、半導体基板
１として、ｐ型シリコン基板を用いたが、ＧａＡｓ等の
他の半導体基板でもよい。また誘電体膜として、SiO2と
SiNの多層膜を用いたが、Si02,SiN,TaO等の他の誘電体
膜でもよい。さらに各実施例においてｐ型とｎ型をそれ
ぞれ逆に構成しても同様の効果が得られる。
タック型ＤＲＡＭを用いたが、ｎ重のフィン型でもよ
く、また図１１に示すような円筒型等他のスタック型の
ＤＲＡＭでも同様の効果が得られる。また、半導体基板
１として、ｐ型シリコン基板を用いたが、ＧａＡｓ等の
他の半導体基板でもよい。また誘電体膜として、SiO2と
SiNの多層膜を用いたが、Si02,SiN,TaO等の他の誘電体
膜でもよい。さらに各実施例においてｐ型とｎ型をそれ
ぞれ逆に構成しても同様の効果が得られる。
【００３３】
【発明の効果】以上の説明から明らかなように本発明に
よれば、記憶ノ−ドの角を丸めることができ、誘電体膜
の絶縁破壊の発生しない半導体装置およびその製造方法
を提供できる。
よれば、記憶ノ−ドの角を丸めることができ、誘電体膜
の絶縁破壊の発生しない半導体装置およびその製造方法
を提供できる。
【図１】本発明の第１の実施例の半導体装置の製造方法
の工程断面図
の工程断面図
【図２】本発明の第２の実施例の半導体装置の製造方法
の工程断面図
の工程断面図
【図３】本発明の第３の実施例の半導体装置の製造方法
の工程断面図
の工程断面図
【図４】本発明の第４の実施例の半導体装置の製造方法
の工程断面図
の工程断面図
【図５】従来の半導体装置の製造方法を示す工程断面図
【図６】従来の半導体装置における誘電体膜にかかる電
界を示す模式図
界を示す模式図
【図７】ストレージノードの角度と相対電界強度の特性
図
図
【図８】異なる設計ルールを用いたＤＲＡＭの断面図
【図９】ストレージノードの曲率半径と容量絶縁膜厚と
を示した模式図
を示した模式図
【図１０】平坦部分の電界強度Ｅflatと角の部分の電界
強度Ｅcornerの比に対する容量絶縁膜膜厚Ｔoxと角の部
分の曲率半径ｒの比の関係図
強度Ｅcornerの比に対する容量絶縁膜膜厚Ｔoxと角の部
分の曲率半径ｒの比の関係図
【図１１】円筒スタック型のＤＲＡＭの断面図
１ 半導体基板 ４ 活性領域 ７−Ａ 第１の導電性膜 ７−Ｂ 第２の導電性膜 １０ 記憶ノード １１ 誘電体膜 １２ 第３の導電性膜
フロントページの続き (56)参考文献 特開 平１−147857（ＪＰ，Ａ) 特開 平１−96950（ＪＰ，Ａ) 特開 昭62−185353（ＪＰ，Ａ) 特開 平２−95421（ＪＰ，Ａ) 特開 平２−291162（ＪＰ，Ａ) 特開 平３−11629（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (4)
- 【請求項１】 多重フィン型の記憶ノードと、前記記憶
ノードの表面に形成された容量絶縁膜と、前記容量絶縁
膜上に形成されたプレート電極とで構成された蓄積容量
を有する半導体記憶装置であって、前記記憶ノードが、角部が角ばった形状である第１の導
電性膜と、前記第１の導電性膜の角部を覆う第２の導電
性膜から構成され、前記第２の導電性膜により 前記記憶
ノードの多重フィン内に存在する全角部が丸味を持つ形
状であることを特徴とする半導体記憶装置。 - 【請求項２】 多重フィン型の記憶ノードと、前記記憶
ノード上に形成された容量絶縁膜と、前記容量絶縁膜上
に形成されたプレート電極とで構成された蓄積容量を有
する半導体記憶装置の製造方法であって、 前記蓄積容量を形成する方法が、半導体基板上に第１の
導電性膜からなる前記多重フィン型の記憶ノードを形成
する工程と、前記記憶ノードの多重フィン内に存在する
全角部に丸味を形成する工程と、前記角部に丸味の形成
された前記記憶ノードの多重フィンの表面に前記容量絶
縁膜を形成する工程と、前記容量絶縁膜上にプレート電
極を形成する工程とを備え、 前記第１の導電性膜が、不純物を含むポリシリコン膜か
らなり、 前記記憶ノードの多重フィン内に存在する全角部に丸味
を形成する工程が、前記不純物を含むポリシリコン膜を
フッ素もしくは臭素もしくは塩素のいずれかを含むガス
を用いた等方性エッチングによって行われることを特徴
とする半導体記憶装置の製造方法。 - 【請求項３】 多重フィン型の記憶ノードと、前記記憶
ノード上に形成された容量絶縁膜と、前記容量絶縁膜上
に形成されたプレート電極とで構成された蓄積容量を有
する半導体記憶装置の製造方法であって、 前記蓄積容量を形成する方法が、半導体基板上に第１の
導電性膜からなる前記多重フィン型の記憶ノードを形成
する工程と、前記記憶ノードの多重フィン内に存在する
全角部に丸味を形成する工程と、前記角部に丸味の形成
された前記記憶ノードの多重フィンの表面に前記容量絶
縁膜を形成する工程と、前記容量絶縁膜上にプレート電
極を形成する工程とを備え、 前記記憶ノードの多重フィン内に存在する全角部に丸味
を形成する工程が、前記第１の導電性膜の角部を覆う第
２の導電性膜を形成することによって行われることを特
徴とする半導体記憶装置の製造方法。 - 【請求項４】 多重フィン型の記憶ノードと、前記記憶
ノード上に形成された容量絶縁膜と、前記容量絶縁膜上
に形成されたプレート電極とで構成された蓄積容量を有
する半導体記憶装置の製造方法であって、 前記蓄積容量を形成する方法が、半導体基板上に第１の
導電性膜からなる前記多重フィン型の記憶ノードを形成
する工程と、前記記憶ノードの多重フィン内に存在する
全角部に丸味を形成する工程と、前記角部に丸味の形成
された前記記憶ノードの多重フィンの表面に前記容量絶
縁膜を形成する工程と、前記容量絶縁膜上にプレート電
極を形成する工程とを備え、 前記記憶ノードの多重フィン内に存在する全角部に丸味
を形成する工程が、前記第１の導電性膜の表面を１００
０℃以上の酸化温度で酸化膜を形成した後、前記酸化膜
を除去することによって行われることを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03245549A JP3125353B2 (ja) | 1990-09-26 | 1991-09-25 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25805090 | 1990-09-26 | ||
| JP2-258050 | 1990-09-26 | ||
| JP03245549A JP3125353B2 (ja) | 1990-09-26 | 1991-09-25 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056975A JPH056975A (ja) | 1993-01-14 |
| JP3125353B2 true JP3125353B2 (ja) | 2001-01-15 |
Family
ID=26537279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03245549A Expired - Fee Related JP3125353B2 (ja) | 1990-09-26 | 1991-09-25 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125353B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234384B1 (ko) * | 1996-08-20 | 1999-12-15 | 윤종용 | 반도체 소자의 스페이서 형성방법 및 이를 이용한 원통형 커패시터 제조방법 |
| JP3060995B2 (ja) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | 半導体容量素子構造および製造方法 |
| KR100715228B1 (ko) * | 2005-06-18 | 2007-05-04 | 삼성전자주식회사 | 곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법 |
| US7851848B2 (en) * | 2006-11-01 | 2010-12-14 | Macronix International Co., Ltd. | Cylindrical channel charge trapping devices with effectively high coupling ratios |
-
1991
- 1991-09-25 JP JP03245549A patent/JP3125353B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH056975A (ja) | 1993-01-14 |
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