JP3123450B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に多層配線の構造およびその形成
方法に関する。
の製造方法に関し、特に多層配線の構造およびその形成
方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、半導体装置
の形成には微細多層配線の採用が必須になる。このよう
な多層配線を有する半導体装置の層間絶縁膜としては、
上層の配線層と下層の配線層との間および同層の配線層
間の寄生容量を低減する目的から、誘電率が小さく品質
の安定したシリコン酸化膜系の絶縁膜が主流になってい
る。
の形成には微細多層配線の採用が必須になる。このよう
な多層配線を有する半導体装置の層間絶縁膜としては、
上層の配線層と下層の配線層との間および同層の配線層
間の寄生容量を低減する目的から、誘電率が小さく品質
の安定したシリコン酸化膜系の絶縁膜が主流になってい
る。
【０００３】この半導体素子の微細化により、下層の配
線層の線幅および配線間隔は縮小されるが、配線抵抗の
増加を避けるためには、ある程度の配線層の断面積の確
保が必要である。その結果として、配線層のアスペクト
比（配線層の高さ／配線層の線幅）と共に配線間のアス
ペクト比（配線層の高さ／配線層の配線間隔）は大きく
なる。そして、下層の配線層の配線間に層間絶縁膜を充
填しその表面を平坦化することが要求される。
線層の線幅および配線間隔は縮小されるが、配線抵抗の
増加を避けるためには、ある程度の配線層の断面積の確
保が必要である。その結果として、配線層のアスペクト
比（配線層の高さ／配線層の線幅）と共に配線間のアス
ペクト比（配線層の高さ／配線層の配線間隔）は大きく
なる。そして、下層の配線層の配線間に層間絶縁膜を充
填しその表面を平坦化することが要求される。
【０００４】また、層間絶縁膜の表面に大きな段差があ
る場合、上層の配線層の形成時に、フォトリソグラフィ
ー技術において、フォーカス・マージンの不足から微細
なレジストパターンが形成できず、形成できたとして
も、大きな段差のために上層の配線層の断線および段差
部での配線材料のエッチング残りが発生する。このた
め、層間絶縁膜の表面が平滑であることも要求される。
る場合、上層の配線層の形成時に、フォトリソグラフィ
ー技術において、フォーカス・マージンの不足から微細
なレジストパターンが形成できず、形成できたとして
も、大きな段差のために上層の配線層の断線および段差
部での配線材料のエッチング残りが発生する。このた
め、層間絶縁膜の表面が平滑であることも要求される。
【０００５】そして、アルミニウム系の金属配線上の層
間絶縁膜の場合には、層間絶縁膜の形成温度は高々４５
０℃であることも要求される。
間絶縁膜の場合には、層間絶縁膜の形成温度は高々４５
０℃であることも要求される。
【０００６】このようなアルミニウム系金属の微細多層
配線のための層間絶縁膜の形成方法として、ＳＯＧ（ス
ピン オン グラス）法が一般的に用いられている。し
かし、このようなＳＯＧ法では、半導体チップ全体を均
一に平坦化することが難しくなっている。
配線のための層間絶縁膜の形成方法として、ＳＯＧ（ス
ピン オン グラス）法が一般的に用いられている。し
かし、このようなＳＯＧ法では、半導体チップ全体を均
一に平坦化することが難しくなっている。
【０００７】以下、この様子を図８に基づいて説明す
る。図８は、ＳＯＧ膜を層間絶縁膜の平坦化材として使
用する場合の下層の配線層と上層の配線層の形成工程順
の断面図である。ここで、図８の断面図では、半導体チ
ップの内部と共に半導体チップの端部およびスクライブ
線部が示されている。
る。図８は、ＳＯＧ膜を層間絶縁膜の平坦化材として使
用する場合の下層の配線層と上層の配線層の形成工程順
の断面図である。ここで、図８の断面図では、半導体チ
ップの内部と共に半導体チップの端部およびスクライブ
線部が示されている。
【０００８】図８（ａ）に示すように、シリコン基板１
０１上にフィールド酸化膜１０２が形成される。そし
て、フィールド酸化膜１０２上に化学気相成長（ＣＶ
Ｄ）法で第１層間絶縁膜１０３が形成される。この第１
層間絶縁膜１０３はシリコン酸化膜である。
０１上にフィールド酸化膜１０２が形成される。そし
て、フィールド酸化膜１０２上に化学気相成長（ＣＶ
Ｄ）法で第１層間絶縁膜１０３が形成される。この第１
層間絶縁膜１０３はシリコン酸化膜である。
【０００９】次に、この第１層間絶縁膜１０３上に下層
配線１０４，１０４ａ，１０４ｂ，１０４ｃが形成され
る。ここで、下層配線１０４および１０４ａは半導体チ
ップ内部に形成される下層の配線層である。そして、下
層配線１０４ｂは半導体チップ端部に形成される下層の
配線層である。これらの下層の配線は、アルミニウムや
タングステン金属で形成され、電源線、ＧＮＤ線あるい
は信号線として使用される。この図では、線幅の大き
な、例えば２０μｍ程度の電源線あるいはＧＮＤ線が示
されている。また、同様にアルミニウムやタングステン
金属で形成される下層配線１０４ｃがスクライブ線部に
形成され、シリコン基板１０１に接続されている。
配線１０４，１０４ａ，１０４ｂ，１０４ｃが形成され
る。ここで、下層配線１０４および１０４ａは半導体チ
ップ内部に形成される下層の配線層である。そして、下
層配線１０４ｂは半導体チップ端部に形成される下層の
配線層である。これらの下層の配線は、アルミニウムや
タングステン金属で形成され、電源線、ＧＮＤ線あるい
は信号線として使用される。この図では、線幅の大き
な、例えば２０μｍ程度の電源線あるいはＧＮＤ線が示
されている。また、同様にアルミニウムやタングステン
金属で形成される下層配線１０４ｃがスクライブ線部に
形成され、シリコン基板１０１に接続されている。
【００１０】この下層配線１０４ｃは、フィールド酸化
膜下でのチャネル性のリーク電流発生を半導体チップ周
辺で防止するために必須となる。なお、この下層配線１
０４ｃは、ＤＲＡＭとの半導体装置では基板電位発生回
路の配線として用いられたり、ＥＳＤ（Ｅｒｅｃｔｒｏ
−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ）のための放電線
としても使用される。
膜下でのチャネル性のリーク電流発生を半導体チップ周
辺で防止するために必須となる。なお、この下層配線１
０４ｃは、ＤＲＡＭとの半導体装置では基板電位発生回
路の配線として用いられたり、ＥＳＤ（Ｅｒｅｃｔｒｏ
−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ）のための放電線
としても使用される。
【００１１】次に、これらの下層の配線層を被覆するよ
うに第２層間絶縁膜１０５が形成される。この第２層間
絶縁膜１０５はプラズマＣＶＤ法で堆積される膜厚３０
０ｎｍ程度のシリコン酸化膜である。
うに第２層間絶縁膜１０５が形成される。この第２層間
絶縁膜１０５はプラズマＣＶＤ法で堆積される膜厚３０
０ｎｍ程度のシリコン酸化膜である。
【００１２】次に、ＳＯＧ膜１０６，１０６ａが第２層
間絶縁膜１０５上に形成される。このＳＯＧ膜は、ＳＯ
Ｇ塗布溶液が第２層間絶縁膜１０５上に回転塗布され熱
処理による熱硬化が施されて形成される。なお、このよ
うなＳＯＧ膜は有機シリカ膜である。
間絶縁膜１０５上に形成される。このＳＯＧ膜は、ＳＯ
Ｇ塗布溶液が第２層間絶縁膜１０５上に回転塗布され熱
処理による熱硬化が施されて形成される。なお、このよ
うなＳＯＧ膜は有機シリカ膜である。
【００１３】しかし、このようにしてＳＯＧ膜を形成す
ると、その膜厚が半導体チップ内部と端部で大きく異な
る。例えば、半導体チップ内部のＳＯＧ膜１０６の膜厚
を３００ｎｍ程度に設定しようとすると、半導体チップ
端部のＳＯＧ膜１０６ａの膜厚は６００ｎｍ程度にな
る。これは、半導体チップ端部でＳＯＧ膜がその表面張
力により下層配線上に残りやすくなるためである。ＳＯ
Ｇ膜１０６ａが半導体チップ端部で厚くなる現象は、半
導体チップ端部に配設される下層配線１０４ｂの配線幅
が大きくなるほど顕著になる。
ると、その膜厚が半導体チップ内部と端部で大きく異な
る。例えば、半導体チップ内部のＳＯＧ膜１０６の膜厚
を３００ｎｍ程度に設定しようとすると、半導体チップ
端部のＳＯＧ膜１０６ａの膜厚は６００ｎｍ程度にな
る。これは、半導体チップ端部でＳＯＧ膜がその表面張
力により下層配線上に残りやすくなるためである。ＳＯ
Ｇ膜１０６ａが半導体チップ端部で厚くなる現象は、半
導体チップ端部に配設される下層配線１０４ｂの配線幅
が大きくなるほど顕著になる。
【００１４】次に、ＳＯＧ膜全面のドライエッチングに
よるエッチバックが施される。このエッチバックによ
り、図８（ｂ）に示すように、半導体チップ内部の下層
配線１０４，１０４ａ上のＳＯＧ膜が除去される。但
し、この場合に下層配線１０４および１０４ａ間にはＳ
ＯＧ膜１０６が残存する。このようにして、層間絶縁膜
の平坦化がなされる。
よるエッチバックが施される。このエッチバックによ
り、図８（ｂ）に示すように、半導体チップ内部の下層
配線１０４，１０４ａ上のＳＯＧ膜が除去される。但
し、この場合に下層配線１０４および１０４ａ間にはＳ
ＯＧ膜１０６が残存する。このようにして、層間絶縁膜
の平坦化がなされる。
【００１５】しかし、半導体チップ端部では下層配線１
０４ｂおよび１０４ｃ上にＳＯＧ膜１０６ａが残存する
ようになる。これは、先述したように半導体チップ端部
のＳＯＧ膜の膜厚が半導体内部のそれより大きくなるた
めである。
０４ｂおよび１０４ｃ上にＳＯＧ膜１０６ａが残存する
ようになる。これは、先述したように半導体チップ端部
のＳＯＧ膜の膜厚が半導体内部のそれより大きくなるた
めである。
【００１６】このようになった後、第３層間絶縁膜１０
７がプラズマＣＶＤ法で形成される。この第３層間絶縁
膜１０７は膜厚４００ｎｍ程度のシリコン酸化膜であ
る。ここで、半導体チップ内部の下層配線１０４および
１０４ａ上では、第３層間絶縁膜１０７は第２層間絶縁
膜１０５に接して形成される。これに対し、半導体チッ
プ端部では、下層配線１０４ｂおよび１０４ｃ上に第２
層間絶縁膜／ＳＯＧ膜／第３層間絶縁膜が積層して形成
されるようになる。
７がプラズマＣＶＤ法で形成される。この第３層間絶縁
膜１０７は膜厚４００ｎｍ程度のシリコン酸化膜であ
る。ここで、半導体チップ内部の下層配線１０４および
１０４ａ上では、第３層間絶縁膜１０７は第２層間絶縁
膜１０５に接して形成される。これに対し、半導体チッ
プ端部では、下層配線１０４ｂおよび１０４ｃ上に第２
層間絶縁膜／ＳＯＧ膜／第３層間絶縁膜が積層して形成
されるようになる。
【００１７】次に、図８（ｃ）に示すように、下層配線
１０４および１０４ａ上の第２層間絶縁膜１０５と第３
層間絶縁膜１０７との積層する層間絶縁膜にスルーホー
ル１０８および１０８ａが形成される。同時に、下層配
線１０４ｂ上の第２層間絶縁膜１０５／ＳＯＧ膜１０６
ａ／第３層間絶縁膜１０７にスルーホール１０８ｂが形
成される。
１０４および１０４ａ上の第２層間絶縁膜１０５と第３
層間絶縁膜１０７との積層する層間絶縁膜にスルーホー
ル１０８および１０８ａが形成される。同時に、下層配
線１０４ｂ上の第２層間絶縁膜１０５／ＳＯＧ膜１０６
ａ／第３層間絶縁膜１０７にスルーホール１０８ｂが形
成される。
【００１８】そして、スルーホール１０８を通して下層
配線１０４に接続される上層配線１０９が形成される。
同様に、下層配線１０４ａおよび１０４ｂにそれぞれ接
続される上層配線１０９ａ，１０９ｂが形成されること
になる。
配線１０４に接続される上層配線１０９が形成される。
同様に、下層配線１０４ａおよび１０４ｂにそれぞれ接
続される上層配線１０９ａ，１０９ｂが形成されること
になる。
【００１９】
【発明が解決しようとする課題】しかし、上述したよう
な従来の技術では、半導体チップの周辺すなわち半導体
チップ端部のＳＯＧ膜が半導体チップ内部のそれより厚
くなるように形成されてしまう。
な従来の技術では、半導体チップの周辺すなわち半導体
チップ端部のＳＯＧ膜が半導体チップ内部のそれより厚
くなるように形成されてしまう。
【００２０】このために、以下のような２つの大きな問
題が生じる。すなわち、その第１は、半導体チップ端部
の下層配線と上層配線との接続部で上層配線が腐食し、
下層配線と上層配線との電気的接続が劣化してくること
である。このために、半導体装置の信頼性は大幅に低下
するようになる。
題が生じる。すなわち、その第１は、半導体チップ端部
の下層配線と上層配線との接続部で上層配線が腐食し、
下層配線と上層配線との電気的接続が劣化してくること
である。このために、半導体装置の信頼性は大幅に低下
するようになる。
【００２１】このような電気接続の劣化は以下のように
して生じる。上述したように、半導体チップ端部では、
配線幅の広い下層配線上にＳＯＧ膜が残存する。このた
めにスルーホール１０８ｂの側壁にＳＯＧ膜が露出する
ようになる。そして、ＳＯＧ膜は吸湿性が高く水分が含
まれやすい。このＳＯＧ膜の水分がスルーホール１０８
ｂ部で上層配線を腐食し配線の断線あるいは抵抗の上昇
を引き起こすようになる。このような問題を解決するた
めに、スルーホール側壁にＳＯＧ膜を露出させない方法
が特開平５−２０６２８４号公報に記載されている。し
かし、この方法では配線層の線幅が大きくなると効果が
なくなる。
して生じる。上述したように、半導体チップ端部では、
配線幅の広い下層配線上にＳＯＧ膜が残存する。このた
めにスルーホール１０８ｂの側壁にＳＯＧ膜が露出する
ようになる。そして、ＳＯＧ膜は吸湿性が高く水分が含
まれやすい。このＳＯＧ膜の水分がスルーホール１０８
ｂ部で上層配線を腐食し配線の断線あるいは抵抗の上昇
を引き起こすようになる。このような問題を解決するた
めに、スルーホール側壁にＳＯＧ膜を露出させない方法
が特開平５−２０６２８４号公報に記載されている。し
かし、この方法では配線層の線幅が大きくなると効果が
なくなる。
【００２２】その第２は、同様に半導体チップ端部の下
層配線と上層配線との接続において、上層配線のカバレ
ッジが悪くなり電気接続が難しくなることである。
層配線と上層配線との接続において、上層配線のカバレ
ッジが悪くなり電気接続が難しくなることである。
【００２３】これも同様に、半導体チップ端部の下層配
線上にＳＯＧ膜が残存するようになるため、スルーホー
ル１０８ｂが深くなりスルーホールのアスペクト比が大
きくなるためである。
線上にＳＯＧ膜が残存するようになるため、スルーホー
ル１０８ｂが深くなりスルーホールのアスペクト比が大
きくなるためである。
【００２４】本発明の目的は、上述した半導体チップ端
部でのＳＯＧ膜の膜厚増大を防止し、高い信頼性と高い
歩留まりを有するようになる半導体装置とその製造方法
を提供することにある。
部でのＳＯＧ膜の膜厚増大を防止し、高い信頼性と高い
歩留まりを有するようになる半導体装置とその製造方法
を提供することにある。
【００２５】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に第１の層間絶縁膜を介して
第１の配線層が形成され、さらに前記第１の配線層上に
ＳＯＧ膜を含む第２の層間絶縁膜を介して第２の配線層
が形成されている配線の構造において、半導体チップの
周辺部に配設される線幅の広い第１の配線層が狭い線幅
を有する配線パターンに分割され、前記線幅の広い第１
の配線層は前記配線パターンの集合体で構成されてい
る。
体装置では、半導体基板上に第１の層間絶縁膜を介して
第１の配線層が形成され、さらに前記第１の配線層上に
ＳＯＧ膜を含む第２の層間絶縁膜を介して第２の配線層
が形成されている配線の構造において、半導体チップの
周辺部に配設される線幅の広い第１の配線層が狭い線幅
を有する配線パターンに分割され、前記線幅の広い第１
の配線層は前記配線パターンの集合体で構成されてい
る。
【００２６】あるいは、半導体基板上に第１の層間絶縁
膜を介して第１の配線層が形成され、さらに前記第１の
配線層上にＳＯＧ膜を含む第２の層間絶縁膜を介して第
２の配線層が形成されている配線の構造において、半導
体チップの周辺部の前記第１の層間絶縁膜が一定の厚さ
だけエッチングされ、前記半導体チップの周辺部に配設
される第１の配線層が半導体チップの内部に配設される
第１の配線層より低い位置に形成されている。
膜を介して第１の配線層が形成され、さらに前記第１の
配線層上にＳＯＧ膜を含む第２の層間絶縁膜を介して第
２の配線層が形成されている配線の構造において、半導
体チップの周辺部の前記第１の層間絶縁膜が一定の厚さ
だけエッチングされ、前記半導体チップの周辺部に配設
される第１の配線層が半導体チップの内部に配設される
第１の配線層より低い位置に形成されている。
【００２７】ここで、前記半導体チップの周辺部は、半
導体チップ端からの距離が半導体チップ内部１００μｍ
内となる領域である。
導体チップ端からの距離が半導体チップ内部１００μｍ
内となる領域である。
【００２８】また、前記狭い線幅を有する配線パターン
の線幅は１０μｍ以下になるように設定されている。
の線幅は１０μｍ以下になるように設定されている。
【００２９】そして、前記第１の配線層と第２の配線層
は、前記分割された配線パターン上の前記第２の層間絶
縁膜に形成されたスルーホールを通して接続され、前記
スルーホール部の第２の層間絶縁膜にはＳＯＧ膜が存在
しないようになっている。
は、前記分割された配線パターン上の前記第２の層間絶
縁膜に形成されたスルーホールを通して接続され、前記
スルーホール部の第２の層間絶縁膜にはＳＯＧ膜が存在
しないようになっている。
【００３０】また、本発明の半導体装置の製造方法は、
半導体基板上に第１の層間絶縁膜を形成し前記第１の層
間絶縁膜上であって半導体チップ端からの距離が半導体
チップ内部１００μｍ内となる領域にある半導体チップ
の周辺部でパターン分割された第１の配線層を形成する
工程と、前記第１の配線層を被覆する第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上にＳＯＧ膜を形成す
る工程と、前記ＳＯＧ膜を一定の厚さだけエッチバック
し前記第１の配線層上の第１の絶縁膜を露出させる工程
と、前記ＳＯＧ膜上および前記第１の絶縁膜上に第２の
絶縁膜を形成し前記第１の絶縁膜と第２の絶縁膜あるい
はＳＯＧ膜とで第２の層間絶縁膜を形成する工程と、前
記第２の絶縁膜上に第２の配線層を形成する工程とを含
む。
半導体基板上に第１の層間絶縁膜を形成し前記第１の層
間絶縁膜上であって半導体チップ端からの距離が半導体
チップ内部１００μｍ内となる領域にある半導体チップ
の周辺部でパターン分割された第１の配線層を形成する
工程と、前記第１の配線層を被覆する第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上にＳＯＧ膜を形成す
る工程と、前記ＳＯＧ膜を一定の厚さだけエッチバック
し前記第１の配線層上の第１の絶縁膜を露出させる工程
と、前記ＳＯＧ膜上および前記第１の絶縁膜上に第２の
絶縁膜を形成し前記第１の絶縁膜と第２の絶縁膜あるい
はＳＯＧ膜とで第２の層間絶縁膜を形成する工程と、前
記第２の絶縁膜上に第２の配線層を形成する工程とを含
む。
【００３１】あるいは、半導体基板上に第１の層間絶縁
膜を形成した後、半導体チップの周辺部の前記第１の層
間絶縁膜を一定の深さだけエッチング除去する工程と、
前記半導体チップの周辺部の第１の層間絶縁膜上に狭い
線幅の配線パターンに分割された第１の配線層を形成す
る工程と、前記第１の配線層を被覆する第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上にＳＯＧ膜を形成
する工程と、前記ＳＯＧ膜を一定の厚さだけエッチバッ
クし前記第１の配線層上の第１の絶縁膜を露出させる工
程と、前記ＳＯＧ膜上および前記第１の絶縁膜上に第２
の絶縁膜を形成し前記第１の絶縁膜と第２の絶縁膜ある
いはＳＯＧ膜とで第２の層間絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の配線層を形成する工程とを
含む。
膜を形成した後、半導体チップの周辺部の前記第１の層
間絶縁膜を一定の深さだけエッチング除去する工程と、
前記半導体チップの周辺部の第１の層間絶縁膜上に狭い
線幅の配線パターンに分割された第１の配線層を形成す
る工程と、前記第１の配線層を被覆する第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上にＳＯＧ膜を形成
する工程と、前記ＳＯＧ膜を一定の厚さだけエッチバッ
クし前記第１の配線層上の第１の絶縁膜を露出させる工
程と、前記ＳＯＧ膜上および前記第１の絶縁膜上に第２
の絶縁膜を形成し前記第１の絶縁膜と第２の絶縁膜ある
いはＳＯＧ膜とで第２の層間絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の配線層を形成する工程とを
含む。
【００３２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図４に基づいて説明する。図１、図２および
図４は本発明の半導体装置のある製造工程での断面図で
ある。また、図３は半導体チップ上での下層配線の平面
図である。ここで、図１、図２および図４の断面図で
は、従来の技術の場合と同様に、半導体チップの内部と
共に半導体チップの端部およびスクライブ線部が示され
ている。
を図１乃至図４に基づいて説明する。図１、図２および
図４は本発明の半導体装置のある製造工程での断面図で
ある。また、図３は半導体チップ上での下層配線の平面
図である。ここで、図１、図２および図４の断面図で
は、従来の技術の場合と同様に、半導体チップの内部と
共に半導体チップの端部およびスクライブ線部が示され
ている。
【００３３】図１に示すように、シリコン基板１上にフ
ィールド酸化膜２が形成される。ここで、フィールド酸
化膜２は膜厚４００ｎｍ程度のシリコン酸化膜である。
そして、フィールド酸化膜２上にＣＶＤ法で第１層間絶
縁膜３が形成される。この第１層間絶縁膜３は膜厚３０
０ｎｍ程度のシリコン酸化膜である。このフイールド酸
化膜２と第１層間絶縁膜３とで第１の層間絶縁膜が構成
される。
ィールド酸化膜２が形成される。ここで、フィールド酸
化膜２は膜厚４００ｎｍ程度のシリコン酸化膜である。
そして、フィールド酸化膜２上にＣＶＤ法で第１層間絶
縁膜３が形成される。この第１層間絶縁膜３は膜厚３０
０ｎｍ程度のシリコン酸化膜である。このフイールド酸
化膜２と第１層間絶縁膜３とで第１の層間絶縁膜が構成
される。
【００３４】次に、この第１層間絶縁膜３上に下層配線
４，４ａ，４ｂ，４ｃが形成される。ここで、下層配線
４は半導体チップ内部に形成される下層の配線層であ
る。そして、下層配線４ａ，４ｂ，４ｃは半導体チップ
端部に形成される下層の配線層である。これらの下層の
配線は、膜厚４００ｎｍのアルミニウム金属で形成され
る。そして、下層配線４の配線幅は２０μｍ程度に形成
される。
４，４ａ，４ｂ，４ｃが形成される。ここで、下層配線
４は半導体チップ内部に形成される下層の配線層であ
る。そして、下層配線４ａ，４ｂ，４ｃは半導体チップ
端部に形成される下層の配線層である。これらの下層の
配線は、膜厚４００ｎｍのアルミニウム金属で形成され
る。そして、下層配線４の配線幅は２０μｍ程度に形成
される。
【００３５】しかし、半導体チップ端部の下層配線４ａ
および４ｂの配線幅は５μｍ程度に細くされる。なお、
これらの下層配線間の間隔は１０μｍ程度に設定され
る。
および４ｂの配線幅は５μｍ程度に細くされる。なお、
これらの下層配線間の間隔は１０μｍ程度に設定され
る。
【００３６】次に、これらの下層の配線層を被覆するよ
うに第１の絶縁膜である第２層間絶縁膜５が形成され
る。この第２層間絶縁膜５はプラズマＣＶＤ法で堆積さ
れる膜厚４００ｎｍ程度のシリコン酸化膜である。
うに第１の絶縁膜である第２層間絶縁膜５が形成され
る。この第２層間絶縁膜５はプラズマＣＶＤ法で堆積さ
れる膜厚４００ｎｍ程度のシリコン酸化膜である。
【００３７】次に、ＳＯＧ膜６が第２層間絶縁膜５上に
形成される。このＳＯＧ膜６は、全く従来と同様に形成
される。すなわち、ＳＯＧ塗布溶液が第２層間絶縁膜５
上に回転塗布され熱処理による熱硬化が施されてＳＯＧ
膜６形成される。
形成される。このＳＯＧ膜６は、全く従来と同様に形成
される。すなわち、ＳＯＧ塗布溶液が第２層間絶縁膜５
上に回転塗布され熱処理による熱硬化が施されてＳＯＧ
膜６形成される。
【００３８】本発明のように、半導体チップ端部の下層
配線幅を小さくして、この下層配線４，４ａ，４ｂ，４
ｃ上にＳＯＧ膜を形成すると、その膜厚が半導体チップ
内部および半導体チップ端部でほぼ同一になる。例え
ば、半導体チップ内部のＳＯＧ膜６の膜厚を３５０ｎｍ
程度に設定すると、半導体チップ端部のＳＯＧ膜６の膜
厚は３８０ｎｍ程度になった。これは、後述するように
下層配線４ａ，４ｂの配線幅が５μｍ程度と細く形成さ
れたためである。
配線幅を小さくして、この下層配線４，４ａ，４ｂ，４
ｃ上にＳＯＧ膜を形成すると、その膜厚が半導体チップ
内部および半導体チップ端部でほぼ同一になる。例え
ば、半導体チップ内部のＳＯＧ膜６の膜厚を３５０ｎｍ
程度に設定すると、半導体チップ端部のＳＯＧ膜６の膜
厚は３８０ｎｍ程度になった。これは、後述するように
下層配線４ａ，４ｂの配線幅が５μｍ程度と細く形成さ
れたためである。
【００３９】次に、ＳＯＧ膜全面のドライエッチングに
よるエッチバックが施される。このエッチバックによ
り、図２に示すように、半導体チップ内部の下層配線４
上のＳＯＧ膜が除去される。この場合には、半導体チッ
プ端部では下層配線４ａおよび４ｂ上のＳＯＧ膜も除去
される。そして、下層配線間にＳＯＧ膜６が残存するよ
うになる。このようにして、層間絶縁膜の平坦化がなさ
れる。
よるエッチバックが施される。このエッチバックによ
り、図２に示すように、半導体チップ内部の下層配線４
上のＳＯＧ膜が除去される。この場合には、半導体チッ
プ端部では下層配線４ａおよび４ｂ上のＳＯＧ膜も除去
される。そして、下層配線間にＳＯＧ膜６が残存するよ
うになる。このようにして、層間絶縁膜の平坦化がなさ
れる。
【００４０】このようになった後、第２の絶縁膜である
第３層間絶縁膜７がプラズマＣＶＤ法で形成される。こ
の第３層間絶縁膜７は膜厚４００ｎｍ程度のシリコン酸
化膜である。ここで、半導体チップ内部の下層配線４お
よび半導体チップ端部の下層配線４ａ，４ｂ上で、第３
層間絶縁膜７は第２層間絶縁膜５に接して形成されるよ
うになる。そして、第２層間絶縁膜５と第３層間絶縁膜
７あるいはＳＯＧ膜６とで第２の層間絶縁膜が構成され
る。
第３層間絶縁膜７がプラズマＣＶＤ法で形成される。こ
の第３層間絶縁膜７は膜厚４００ｎｍ程度のシリコン酸
化膜である。ここで、半導体チップ内部の下層配線４お
よび半導体チップ端部の下層配線４ａ，４ｂ上で、第３
層間絶縁膜７は第２層間絶縁膜５に接して形成されるよ
うになる。そして、第２層間絶縁膜５と第３層間絶縁膜
７あるいはＳＯＧ膜６とで第２の層間絶縁膜が構成され
る。
【００４１】次に、図２状態での下層配線の形態につい
て図３の平面図で説明する。図３に示すように、半導体
チップ８の端部には下層配線９および１０が配設されて
いる。そして、半導体チップ８の端部に沿って、下層配
線９は配線幅の狭い下層配線９ａ，９ｂ，９ｃに細分割
される。同様に、下層配線１０も配線幅の狭い下層配線
１０ａ，１０ｂ，１０ｃに細分割される。なお、これら
の下層配線９，１０は、半導体チップ８の端部に沿わな
いところではその配線幅は太いままである。これに対
し、半導体チップ８の内部の下層配線１１は細分割され
ない。
て図３の平面図で説明する。図３に示すように、半導体
チップ８の端部には下層配線９および１０が配設されて
いる。そして、半導体チップ８の端部に沿って、下層配
線９は配線幅の狭い下層配線９ａ，９ｂ，９ｃに細分割
される。同様に、下層配線１０も配線幅の狭い下層配線
１０ａ，１０ｂ，１０ｃに細分割される。なお、これら
の下層配線９，１０は、半導体チップ８の端部に沿わな
いところではその配線幅は太いままである。これに対
し、半導体チップ８の内部の下層配線１１は細分割され
ない。
【００４２】ここで、下層配線９および１０の細分割さ
れたところ、すなわち細い下層配線９ａ，９ｂ，９ｃあ
るいは１０ａ，１０ｂ，１０ｃのところに後述するスル
ーホールが形成される。しかし、半導体チップ８の端部
に沿い且つ配線幅の広い下層配線９あるいは１０上には
スルーホールは形成されない。
れたところ、すなわち細い下層配線９ａ，９ｂ，９ｃあ
るいは１０ａ，１０ｂ，１０ｃのところに後述するスル
ーホールが形成される。しかし、半導体チップ８の端部
に沿い且つ配線幅の広い下層配線９あるいは１０上には
スルーホールは形成されない。
【００４３】次に、図４に示すように、下層配線４，４
ａ，４ｂ上の第２層間絶縁膜５と第３層間絶縁膜７との
積層する層間絶縁膜にスルーホール１２，１２ａおよび
１２ｂが形成される。そして、スルーホール１２を通し
て下層配線４に接続される上層配線１３が形成される。
同様に、下層配線４ａおよび４ｂにそれぞれ接続される
上層配線１３ａ，１３ｂが形成される。これらの上層配
線は膜厚８００ｎｍ程度のアルミニウム金属である。
ａ，４ｂ上の第２層間絶縁膜５と第３層間絶縁膜７との
積層する層間絶縁膜にスルーホール１２，１２ａおよび
１２ｂが形成される。そして、スルーホール１２を通し
て下層配線４に接続される上層配線１３が形成される。
同様に、下層配線４ａおよび４ｂにそれぞれ接続される
上層配線１３ａ，１３ｂが形成される。これらの上層配
線は膜厚８００ｎｍ程度のアルミニウム金属である。
【００４４】このようにして、シリコン基板１上に形成
されたフィールド酸化膜２上に第１層間絶縁膜３が形成
され、半導体チップ内部の下層配線４は細分割されるこ
となく、半導体チップ端部の下層配線４ａ、４ｂあるい
は４ｃは細分割されて多層の配線が形成される。
されたフィールド酸化膜２上に第１層間絶縁膜３が形成
され、半導体チップ内部の下層配線４は細分割されるこ
となく、半導体チップ端部の下層配線４ａ、４ｂあるい
は４ｃは細分割されて多層の配線が形成される。
【００４５】次に、本発明の効果について図５と図６で
説明する。ここで、図５および図６は下層配線と上層配
線がＳＯＧ膜を含む層間絶縁膜のスルーホールを通して
接続されている場合の信頼性を示すグラフである。この
な配線構造の信頼性は、高温、高湿での加速試験で評価
されている。
説明する。ここで、図５および図６は下層配線と上層配
線がＳＯＧ膜を含む層間絶縁膜のスルーホールを通して
接続されている場合の信頼性を示すグラフである。この
な配線構造の信頼性は、高温、高湿での加速試験で評価
されている。
【００４６】図５では、横軸は下層配線の配設される半
導体チップ上の位置すなわち半導体チップの端からの距
離である。そして、縦軸はスルーホールでの断線率を表
す。なお、同図では下層配線幅１０μｍと２０μｍの場
合が示されている。
導体チップ上の位置すなわち半導体チップの端からの距
離である。そして、縦軸はスルーホールでの断線率を表
す。なお、同図では下層配線幅１０μｍと２０μｍの場
合が示されている。
【００４７】図５に示すように、下層配線幅が２０μｍ
の場合は、半導体チップの端から１００μｍ内ではスル
ーホールでの断線が生じる。しかし、半導体チップ内部
へ１００μｍを越えて入った領域では、スルーホール断
線率はゼロになる。このスルーホール断線率は、下層配
線の線幅が大きくなるほど増大するが、半導体チップ内
部へ１００μｍを越えて入った領域ではほとんどがゼロ
となる。このことは、半導体チップの端から１００μｍ
以下で半導体チップ端部に配設される下層配線が細分割
されると配線の信頼性が非常に大きくなることを示す。
但し、下層配線幅が１０以下になると、スルーホール断
線率は半導体チップの位置に関係なくゼロになる。
の場合は、半導体チップの端から１００μｍ内ではスル
ーホールでの断線が生じる。しかし、半導体チップ内部
へ１００μｍを越えて入った領域では、スルーホール断
線率はゼロになる。このスルーホール断線率は、下層配
線の線幅が大きくなるほど増大するが、半導体チップ内
部へ１００μｍを越えて入った領域ではほとんどがゼロ
となる。このことは、半導体チップの端から１００μｍ
以下で半導体チップ端部に配設される下層配線が細分割
されると配線の信頼性が非常に大きくなることを示す。
但し、下層配線幅が１０以下になると、スルーホール断
線率は半導体チップの位置に関係なくゼロになる。
【００４８】図６では、横軸は下層配線幅となってい
る。そして、縦軸は同様にスルーホールでの断線率を表
す。ここで、下層配線は半導体チップの端から１０μｍ
の領域に形成されている。図６から判るように、スルー
ホール断線率は、下層配線の線幅が大きくなるほど増大
するが、線幅が１０μｍ以下になるとスルーホール断線
は皆無になる。
る。そして、縦軸は同様にスルーホールでの断線率を表
す。ここで、下層配線は半導体チップの端から１０μｍ
の領域に形成されている。図６から判るように、スルー
ホール断線率は、下層配線の線幅が大きくなるほど増大
するが、線幅が１０μｍ以下になるとスルーホール断線
は皆無になる。
【００４９】以上に説明したように、半導体チップ端部
に配設される下層配線が細分割されると、このような配
線構造体の信頼性が大幅に向上するようになる。
に配設される下層配線が細分割されると、このような配
線構造体の信頼性が大幅に向上するようになる。
【００５０】次に、本発明の第２の実施の形態を図７に
基づいて説明する。図７は本発明の半導体装置の断面構
造図である。ここで、図７の断面図では、半導体チップ
の内部と共に半導体チップの端部およびスクライブ線部
が示されている。
基づいて説明する。図７は本発明の半導体装置の断面構
造図である。ここで、図７の断面図では、半導体チップ
の内部と共に半導体チップの端部およびスクライブ線部
が示されている。
【００５１】図７に示すように、シリコン基板２１上に
フィールド酸化膜２２が形成される。ここで、フィール
ド酸化膜２２は膜厚６００ｎｍ程度のシリコン酸化膜で
ある。そして、フィールド酸化膜２２上にＣＶＤ法で第
１層間絶縁膜２３が形成される。この第１層間絶縁膜２
３は膜厚２００ｎｍ程度のシリコン酸化膜である。ここ
で、半導体チップ端部の第１層間絶縁膜は除去される。
フィールド酸化膜２２が形成される。ここで、フィール
ド酸化膜２２は膜厚６００ｎｍ程度のシリコン酸化膜で
ある。そして、フィールド酸化膜２２上にＣＶＤ法で第
１層間絶縁膜２３が形成される。この第１層間絶縁膜２
３は膜厚２００ｎｍ程度のシリコン酸化膜である。ここ
で、半導体チップ端部の第１層間絶縁膜は除去される。
【００５２】次に、この第１層間絶縁膜２３上に下層配
線２４が形成される。ここで、下層配線２４は半導体チ
ップ内部に形成される下層の配線層である。そして、下
層配線２４ａ，２４ｂが半導体チップ端部のフィールド
酸化膜２２上に形成される。また、下層配線２４ｃがフ
ィールド酸化膜２２上とシリコン基板２１上に付着する
ように形成される。これらの下層の配線は、膜厚７００
ｎｍのアルミニウム金属で形成される。そして、下層配
線４の配線幅は２０μｍ程度に形成され、半導体チップ
端部の下層配線２４ａおよび２４ｂの配線幅は１０μｍ
程度に細くされる。なお、これらの下層配線間の間隔は
５μｍ程度に設定される。
線２４が形成される。ここで、下層配線２４は半導体チ
ップ内部に形成される下層の配線層である。そして、下
層配線２４ａ，２４ｂが半導体チップ端部のフィールド
酸化膜２２上に形成される。また、下層配線２４ｃがフ
ィールド酸化膜２２上とシリコン基板２１上に付着する
ように形成される。これらの下層の配線は、膜厚７００
ｎｍのアルミニウム金属で形成される。そして、下層配
線４の配線幅は２０μｍ程度に形成され、半導体チップ
端部の下層配線２４ａおよび２４ｂの配線幅は１０μｍ
程度に細くされる。なお、これらの下層配線間の間隔は
５μｍ程度に設定される。
【００５３】次に、これらの下層の配線層を被覆するよ
うに第２層間絶縁膜２５が形成される。この第２層間絶
縁膜２５はプラズマＣＶＤ法で堆積される膜厚３００ｎ
ｍ程度のシリコン酸化膜である。
うに第２層間絶縁膜２５が形成される。この第２層間絶
縁膜２５はプラズマＣＶＤ法で堆積される膜厚３００ｎ
ｍ程度のシリコン酸化膜である。
【００５４】次に、ＳＯＧ膜２６が第２層間絶縁膜２５
上に形成される。このＳＯＧ膜２６は、従来の技術と全
く同様にして形成される。そして、ＳＯＧ膜全面のドラ
イエッチングによるエッチバックが施される。このエッ
チバックにより、下層配線２４，２４ａ，２４ｂ上のＳ
ＯＧ膜が除去される。このようにして、層間絶縁膜の平
坦化がなされる。
上に形成される。このＳＯＧ膜２６は、従来の技術と全
く同様にして形成される。そして、ＳＯＧ膜全面のドラ
イエッチングによるエッチバックが施される。このエッ
チバックにより、下層配線２４，２４ａ，２４ｂ上のＳ
ＯＧ膜が除去される。このようにして、層間絶縁膜の平
坦化がなされる。
【００５５】次に、第３層間絶縁膜２７がプラズマＣＶ
Ｄ法で形成される。この第３層間絶縁膜２７は膜厚３０
０ｎｍ程度のシリコン酸化膜である。ここで、半導体チ
ップ内部の下層配線２４および半導体チップ端部の下層
配線２４ａ，２４ｂ上で、第３層間絶縁膜２７は第２層
間絶縁膜２５に接して形成される。
Ｄ法で形成される。この第３層間絶縁膜２７は膜厚３０
０ｎｍ程度のシリコン酸化膜である。ここで、半導体チ
ップ内部の下層配線２４および半導体チップ端部の下層
配線２４ａ，２４ｂ上で、第３層間絶縁膜２７は第２層
間絶縁膜２５に接して形成される。
【００５６】次に、下層配線２４，２４ａ，２４ｂ上の
第２層間絶縁膜２５と第３層間絶縁膜２７との積層する
層間絶縁膜にスルーホール２８，２８ａおよび２８ｂが
形成される。そして、スルーホール２８を通して下層配
線２４に接続される上層配線２９が形成される。同様
に、下層配線２４ａおよび２４ｂにそれぞれ接続される
上層配線２９ａ，２９ｂが形成される。これらの上層配
線は膜厚１μｍのアルミニウム金属である。
第２層間絶縁膜２５と第３層間絶縁膜２７との積層する
層間絶縁膜にスルーホール２８，２８ａおよび２８ｂが
形成される。そして、スルーホール２８を通して下層配
線２４に接続される上層配線２９が形成される。同様
に、下層配線２４ａおよび２４ｂにそれぞれ接続される
上層配線２９ａ，２９ｂが形成される。これらの上層配
線は膜厚１μｍのアルミニウム金属である。
【００５７】この第２の実施の形態では、第１層間絶縁
膜は、半導体チップ端部で選択的に除去される。そし
て、半導体チップ端部の下層配線は、半導体チップ内部
の下層配線より低い位置に形成されるようになる。この
ために、ＳＯＧ膜は、第１の実施の形態より、半導体チ
ップ内部と端部で均一に形成されるようになる。そし
て、下層配線の配線幅は第１の実施の形態より太くでき
るしその膜厚も厚く設定できるようになる。
膜は、半導体チップ端部で選択的に除去される。そし
て、半導体チップ端部の下層配線は、半導体チップ内部
の下層配線より低い位置に形成されるようになる。この
ために、ＳＯＧ膜は、第１の実施の形態より、半導体チ
ップ内部と端部で均一に形成されるようになる。そし
て、下層配線の配線幅は第１の実施の形態より太くでき
るしその膜厚も厚く設定できるようになる。
【００５８】
【発明の効果】以上に説明したように、本発明では、半
導体チップの周辺すなわち半導体チップ端部のＳＯＧ膜
が半導体チップ内部のそれと同程度になるように形成さ
れるようになる。
導体チップの周辺すなわち半導体チップ端部のＳＯＧ膜
が半導体チップ内部のそれと同程度になるように形成さ
れるようになる。
【００５９】このために、従来の技術で生じていたよう
な問題、すなわち半導体チップ端部の下層配線と上層配
線との接続部で上層配線が腐食し、下層配線と上層配線
との電気的接続が劣化してくるという問題は皆無にな
る。このために、半導体装置の信頼性は大幅に向上する
ようになる。
な問題、すなわち半導体チップ端部の下層配線と上層配
線との接続部で上層配線が腐食し、下層配線と上層配線
との電気的接続が劣化してくるという問題は皆無にな
る。このために、半導体装置の信頼性は大幅に向上する
ようになる。
【００６０】また、下層配線と上層配線との接続におい
て、半導体チップ内部と端部とでスルーホールの形成さ
れる層間絶縁膜（第２層間絶縁膜／第３層間絶縁膜の積
層膜）の膜厚は全く同じになる。このために、従来の技
術で生じた、半導体チップ端部で上層配線のカバレッジ
が悪くなり電気接続が難しくなるという問題も皆無にな
る。
て、半導体チップ内部と端部とでスルーホールの形成さ
れる層間絶縁膜（第２層間絶縁膜／第３層間絶縁膜の積
層膜）の膜厚は全く同じになる。このために、従来の技
術で生じた、半導体チップ端部で上層配線のカバレッジ
が悪くなり電気接続が難しくなるという問題も皆無にな
る。
【００６１】このようにして、本発明は、高い信頼性を
有する半導体装置と高い歩留まりの製造方法を提供でき
るようになる。
有する半導体装置と高い歩留まりの製造方法を提供でき
るようになる。
【図１】本発明の第１の実施の形態を説明する一製造工
程での断面図である。
程での断面図である。
【図２】本発明の第１の実施の形態を説明する一製造工
程での断面図である。
程での断面図である。
【図３】本発明の第１の実施の形態を説明する下層配線
の平面図である。
の平面図である。
【図４】本発明の第１の実施の形態を説明する一製造工
程での断面図である。
程での断面図である。
【図５】本発明の効果を説明する配線層の信頼性を示す
グラフである。
グラフである。
【図６】本発明の効果を説明する配線層の信頼性を示す
グラフである。
グラフである。
【図７】本発明の第２の実施の形態を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【図８】従来の技術を説明するための多層配線の製造工
程順の断面図である。
程順の断面図である。
１，２１，１０１ シリコン基板 ２，２２，１０２ フィールド酸化膜 ３，２３，１０３ 第１層間絶縁膜 ４，４ａ，４ｂ，４ｃ，２４，２４ａ，２４ｂ，２４ｃ
下層配線 ５，２５，１０５ 第２層間絶縁膜 ６，２６，１０６ ＳＯＧ膜 ７，２７，１０７ 第３層間絶縁膜 ８ 半導体チップ ９，１０，１１，１０４，１０４ａ，１０４ｂ，１０４
ｃ 下層配線 ９ａ，９ｂ，９ｃ，１０ａ，１０ｂ，１０ｃ 狭い下
層配線 １２，１２ａ，１２ｂ，２８，２８ａ，２８ｂ スル
ーホール １３，１３ａ，１３ｂ，２９，２９ａ，２９ｂ 上層
配線 １０８，１０８ａ，１０８ｂ スルーホール １０９，１０９ａ，１０９ｂ 上層配線
下層配線 ５，２５，１０５ 第２層間絶縁膜 ６，２６，１０６ ＳＯＧ膜 ７，２７，１０７ 第３層間絶縁膜 ８ 半導体チップ ９，１０，１１，１０４，１０４ａ，１０４ｂ，１０４
ｃ 下層配線 ９ａ，９ｂ，９ｃ，１０ａ，１０ｂ，１０ｃ 狭い下
層配線 １２，１２ａ，１２ｂ，２８，２８ａ，２８ｂ スル
ーホール １３，１３ａ，１３ｂ，２９，２９ａ，２９ｂ 上層
配線 １０８，１０８ａ，１０８ｂ スルーホール １０９，１０９ａ，１０９ｂ 上層配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 半導体基板上に第１の層間絶縁膜を介し
て第１の配線層が形成され、さらに前記第１の配線層上
にＳＯＧ膜を含む第２の層間絶縁膜を介して第２の配線
層が形成されている配線の構造において、半導体チップ
端からの距離が半導体チップ内部１００μｍ内となる領
域にある半導体チップの周辺部に配設される線幅の広い
第１の配線層が狭い線幅を有する配線パターンに分割さ
れ、前記線幅の広い第１の配線層は前記配線パターンの
集合体で構成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１の層間絶縁膜を介し
て第１の配線層が形成され、さらに前記第１の配線層上
にＳＯＧ膜を含む第２の層間絶縁膜を介して第２の配線
層が形成されている配線の構造において、半導体チップ
の周辺部の第１の層間絶縁膜が一定の厚さだけエッチン
グされ、前記半導体チップの周辺部に配設される第１の
配線層が半導体チップの内部に配設される第１の配線層
より低い位置に形成され、且つ前記半導体チップの周辺
部に配設される第１の配線層のうち線幅の広い第１の配
線層は狭い線幅を有する配線パターンに分割され配線パ
ターンの集合体で構成されていることを特徴とする半導
体装置。 - 【請求項３】 前記半導体チップの周辺部は、半導体チ
ップ端からの距離が半導体チップ内部１００μｍ内とな
る領域であることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】 前記狭い線幅を有する配線パターンの線
幅は１０μｍ以下になるように設定されていることを特
徴とする請求項２または請求項３記載の半導体装置。 - 【請求項５】 前記第１の配線層と第２の配線層とは、
前記分割された配線パターン上の前記第２の層間絶縁膜
に形成されたスルーホールを通して接続され、前記スル
ーホール部の第２の層間絶縁膜にはＳＯＧ膜が存在しな
いことを特徴とする請求項１から請求項５のうち１つの
請求項に記載の半導体装置。 - 【請求項６】 半導体基板上に第１の層間絶縁膜を形成
し前記第１の層間絶縁膜上であって半導体チップ端から
の距離が半導体チップ内部１００μｍ内となる領域にあ
る半導体チップの周辺部でパターン分割された第１の配
線層を形成する工程と、前記第１の配線層を被覆する第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上にＳ
ＯＧ膜を形成する工程と、前記ＳＯＧ膜を一定の厚さだ
けエッチバックし前記第１の配線層上の第１の絶縁膜を
露出させる工程と、前記ＳＯＧ膜上および前記第１の絶
縁膜上に第２の絶縁膜を形成し前記第１の絶縁膜と第２
の絶縁膜あるいはＳＯＧ膜とで第２の層間絶縁膜を形成
する工程と、前記第２の絶縁膜上に第２の配線層を形成
する工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項７】 半導体基板上に第１の層間絶縁膜を形成
した後、半導体チップの周辺部の前記第１の層間絶縁膜
を一定の深さだけエッチング除去する工程と、前記半導
体チップの周辺部の第１の層間絶縁膜上に狭い線幅の配
線パターンに分割された第１の配線層を形成する工程
と、前記第１の配線層を被覆する第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上にＳＯＧ膜を形成する工
程と、前記ＳＯＧ膜を一定の厚さだけエッチバックし前
記第１の配線層上の第１の絶縁膜を露出させる工程と、
前記ＳＯＧ膜上および前記第１の絶縁膜上に第２の絶縁
膜を形成し前記第１の絶縁膜と第２の絶縁膜あるいはＳ
ＯＧ膜とで第２の層間絶縁膜を形成する工程と、前記第
２の絶縁膜上に第２の配線層を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP08315116A JP3123450B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体装置およびその製造方法 |
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| KR1019970062980A KR100261826B1 (ko) | 1996-11-26 | 1997-11-26 | 반도체 장치 및 그 제조 방법 |
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-
1996
- 1996-11-26 JP JP08315116A patent/JP3123450B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-22 TW TW086117477A patent/TW451328B/zh not_active IP Right Cessation
- 1997-11-26 US US08/979,685 patent/US6236106B1/en not_active Expired - Lifetime
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