JP3122865B2 - Ａ／ｄコンバータ - Google Patents
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フラッシュ型のＡ／Ｄ
コンバータに関する。
コンバータに関する。
【０００２】
【従来の技術】Ａ／Ｄコンバータは、アナログ信号をデ
ィジタル信号に変換する一種のインタフェース回路であ
り、ディジタル技術およびマイコン技術の普及に伴って
幅広い分野で利用されている。Ａ／Ｄコンバータには大
きく分けて、フラッシュ型（並列型）、逐次積分型、積
分型の３つの変換方式があるが、高い変換速度を必要と
する応用分野ではフラッシュ型が多く用いられている。
ィジタル信号に変換する一種のインタフェース回路であ
り、ディジタル技術およびマイコン技術の普及に伴って
幅広い分野で利用されている。Ａ／Ｄコンバータには大
きく分けて、フラッシュ型（並列型）、逐次積分型、積
分型の３つの変換方式があるが、高い変換速度を必要と
する応用分野ではフラッシュ型が多く用いられている。
【０００３】図２２に、従来の代表的なフラッシュ型Ａ
／Ｄコンバータの回路構成を示す。分解能Ｎビットのフ
ラッシュ型Ａ／Ｄコンバータでは、入力アナログ信号に
対して（２N −１）個のコンパレータが並列接続され
る。したがって、８ビットの場合は、図２２に示すよう
に、２５５個のコンパレータＣＯ1,ＣＯ2,…ＣＯ255 が
設けられ、それぞれの一方の入力端子にアナログ信号入
力端子１００が並列（共通）接続される。これらのコン
パレータＣＯ1,ＣＯ2,…ＣＯ255 の他方の入力端子に
は、フルスケール電圧に相当する基準電圧（Ｖref,T −
Ｖref,B ）を同一抵抗値を有する２５５個の抵抗ｒ1,ｒ
2,…ｒ255 で分圧して得られる２５５段階の比較用基準
電圧Ｖ1,Ｖ2,…Ｖ255 がそれぞれ与えられる。
／Ｄコンバータの回路構成を示す。分解能Ｎビットのフ
ラッシュ型Ａ／Ｄコンバータでは、入力アナログ信号に
対して（２N −１）個のコンパレータが並列接続され
る。したがって、８ビットの場合は、図２２に示すよう
に、２５５個のコンパレータＣＯ1,ＣＯ2,…ＣＯ255 が
設けられ、それぞれの一方の入力端子にアナログ信号入
力端子１００が並列（共通）接続される。これらのコン
パレータＣＯ1,ＣＯ2,…ＣＯ255 の他方の入力端子に
は、フルスケール電圧に相当する基準電圧（Ｖref,T −
Ｖref,B ）を同一抵抗値を有する２５５個の抵抗ｒ1,ｒ
2,…ｒ255 で分圧して得られる２５５段階の比較用基準
電圧Ｖ1,Ｖ2,…Ｖ255 がそれぞれ与えられる。
【０００４】各コンパレータＣＯi では、入力アナログ
信号ＶINの電圧レベルと各比較用基準電圧Ｖi との比較
が行われる。そして、ＶIN＞Ｖi の関係が成立する各コ
ンパレータＣＯi の非反転出力端子にはＨレベルの出力
電圧が得られ、ＶIN＜Ｖi の関係が成立する各コンパレ
ータＣＯi の非反転出力端子にはＬレベルの出力電圧が
得られる。これらのコンパレータＣＯ1,ＣＯ2,…ＣＯ25
5 は、ラッチド・コンパレータであって、クロック・ド
ライバ１０２からのクロックが入力された瞬間に各々の
出力電圧レベルを保持する。
信号ＶINの電圧レベルと各比較用基準電圧Ｖi との比較
が行われる。そして、ＶIN＞Ｖi の関係が成立する各コ
ンパレータＣＯi の非反転出力端子にはＨレベルの出力
電圧が得られ、ＶIN＜Ｖi の関係が成立する各コンパレ
ータＣＯi の非反転出力端子にはＬレベルの出力電圧が
得られる。これらのコンパレータＣＯ1,ＣＯ2,…ＣＯ25
5 は、ラッチド・コンパレータであって、クロック・ド
ライバ１０２からのクロックが入力された瞬間に各々の
出力電圧レベルを保持する。
【０００５】これらのコンパレータＣＯ1,ＣＯ2,…ＣＯ
255 の出力側には同数（２５５個）のＡＮＤ回路ＡＧ1,
ＡＧ2,…ＡＧ255 が設けられ、各コンパレータＣＯi の
非反転出力端子はそのコンパレータと対応するＡＮＤゲ
ートＡＧi の一方の入力端子に接続され、反転入力端子
は隣のコンパレータと対応するＡＮＤゲートＡＧi+1の
他方の入力端子に接続されている。これにより、最も低
い比較用基準電圧で出力電圧レベルがＨレベルになって
いるコンパレータＣＯi の非反転出力端子に接続された
ＡＮＤ回路ＡＧi の出力端子にのみＨレベルの出力電圧
が得られ、他のＡＮＤ回路の出力端子には全てＬレベル
の出力電圧が得られる。エンコーダ１０４は、ＡＮＤ回
路ＡＧ1,ＡＧ2,…ＡＧ255 の出力端子より入力された２
５５個の二値論理出力を８ビットのディジタル信号に変
換する。エンコーダ１０４より出力された８ビットのデ
ィジタル信号は、いったん出力バッファ１０６に格納さ
れたのち、クロックに同期して送出される。
255 の出力側には同数（２５５個）のＡＮＤ回路ＡＧ1,
ＡＧ2,…ＡＧ255 が設けられ、各コンパレータＣＯi の
非反転出力端子はそのコンパレータと対応するＡＮＤゲ
ートＡＧi の一方の入力端子に接続され、反転入力端子
は隣のコンパレータと対応するＡＮＤゲートＡＧi+1の
他方の入力端子に接続されている。これにより、最も低
い比較用基準電圧で出力電圧レベルがＨレベルになって
いるコンパレータＣＯi の非反転出力端子に接続された
ＡＮＤ回路ＡＧi の出力端子にのみＨレベルの出力電圧
が得られ、他のＡＮＤ回路の出力端子には全てＬレベル
の出力電圧が得られる。エンコーダ１０４は、ＡＮＤ回
路ＡＧ1,ＡＧ2,…ＡＧ255 の出力端子より入力された２
５５個の二値論理出力を８ビットのディジタル信号に変
換する。エンコーダ１０４より出力された８ビットのデ
ィジタル信号は、いったん出力バッファ１０６に格納さ
れたのち、クロックに同期して送出される。
【０００６】図２３に、フラッシュ型Ａ／Ｄコンバータ
の改良版としてよく知られている２ステップ・フラッシ
ュ型Ａ／Ｄコンバータの回路構成を示す。２ステップ・
フラッシュ型では、Ａ／Ｄ変換動作を上位ステップと下
位ステップの２ステップに分けて行う。
の改良版としてよく知られている２ステップ・フラッシ
ュ型Ａ／Ｄコンバータの回路構成を示す。２ステップ・
フラッシュ型では、Ａ／Ｄ変換動作を上位ステップと下
位ステップの２ステップに分けて行う。
【０００７】図２３において、アナログ信号入力端子１
１０に入力されたアナログ信号ＶINは、サンプル・ホー
ルド回路１１２を介して、差分増幅器１１４の一方の入
力端子に与えられるとともに上位Ａ／Ｄ変換器１１６に
与えられる。上位Ａ／Ｄ変換器１１６は、入力アナログ
信号ＶINを、たとえば上位４ビットのディジタル・デー
タにＡ／Ｄ変換する。この上位４ビットのデータは、Ｄ
／Ａ変換器１１８でアナログ信号に再変換されたうえ
で、差分増幅器１１４の他方の入力端子に与えられる。
差分増幅器１１４は、入力アナログ信号ＶINから上位４
ビット分のアナログ量を減算し、その差分を下位Ａ／Ｄ
変換器１２０に与える。下位Ａ／Ｄ変換器１２０は、入
力した差分信号を、たとえば４ビットのデータにＡ／Ｄ
変換する。下位Ａ／Ｄ変換器１２０より出力された４ビ
ット・データは、下位４ビットのデータとして上位Ａ／
Ｄ変換器１１４からの上位４ビットのデータと合成され
る。したがって、最終的には８ビットのディジタル信号
が得られる。
１０に入力されたアナログ信号ＶINは、サンプル・ホー
ルド回路１１２を介して、差分増幅器１１４の一方の入
力端子に与えられるとともに上位Ａ／Ｄ変換器１１６に
与えられる。上位Ａ／Ｄ変換器１１６は、入力アナログ
信号ＶINを、たとえば上位４ビットのディジタル・デー
タにＡ／Ｄ変換する。この上位４ビットのデータは、Ｄ
／Ａ変換器１１８でアナログ信号に再変換されたうえ
で、差分増幅器１１４の他方の入力端子に与えられる。
差分増幅器１１４は、入力アナログ信号ＶINから上位４
ビット分のアナログ量を減算し、その差分を下位Ａ／Ｄ
変換器１２０に与える。下位Ａ／Ｄ変換器１２０は、入
力した差分信号を、たとえば４ビットのデータにＡ／Ｄ
変換する。下位Ａ／Ｄ変換器１２０より出力された４ビ
ット・データは、下位４ビットのデータとして上位Ａ／
Ｄ変換器１１４からの上位４ビットのデータと合成され
る。したがって、最終的には８ビットのディジタル信号
が得られる。
【０００８】２ステップ・フラッシュ型では、このよう
にＡ／Ｄ変換動作が上位ビットと下位ビットについて２
回に分けて（２ステップで）行われるため、Ａ／Ｄ変換
時間中に入力アナログ信号が変化しないよう入力段にサ
ンプル・ホールド回路１１２が設けられている。
にＡ／Ｄ変換動作が上位ビットと下位ビットについて２
回に分けて（２ステップで）行われるため、Ａ／Ｄ変換
時間中に入力アナログ信号が変化しないよう入力段にサ
ンプル・ホールド回路１１２が設けられている。
【０００９】
【発明が解決しようとする課題】上記した従来の代表的
なフラッシュ型Ａ／Ｄコンバータでは、全コンパレータ
の比較動作が同時に行われるので非常に高い変換速度が
得られるが、分解能が上がるにつれて回路素子数が指数
関数的に増大し、回路規模が大きくなるという欠点があ
る。上記のように、分解能をＮビットとした場合は（２
N −１）個のコンパレータが必要となるが、それにも増
して回路面積に大きく影響するのはエンコーダである。
図２４に、エンコーダの一般的な回路構成を示す。この
エンコーダ回路は、４ビットのフラッシュ型Ａ／Ｄコン
バータに用いられるもので、１５個の二値論理電圧Ｙ1
〜Ｙ15を入力し、それら二値論理電圧を内部のトランジ
スタ・ロジック回路網によって４ビット（Ｄ0,Ｄ1,Ｄ2,
Ｄ3 ）のディジタル信号に符号化するものである。この
ように、エンコーダの入力端子数は４ビットの場合は１
５個であるが、８ビットの場合は２５５個になり、１０
ビットの場合は１０２３個にもなり、入力端子数の増大
に対応して内部のトランジスタ・ロジック回路網の素子
数は指数関数的に倍増し、回路面積も大幅に増大する。
なフラッシュ型Ａ／Ｄコンバータでは、全コンパレータ
の比較動作が同時に行われるので非常に高い変換速度が
得られるが、分解能が上がるにつれて回路素子数が指数
関数的に増大し、回路規模が大きくなるという欠点があ
る。上記のように、分解能をＮビットとした場合は（２
N −１）個のコンパレータが必要となるが、それにも増
して回路面積に大きく影響するのはエンコーダである。
図２４に、エンコーダの一般的な回路構成を示す。この
エンコーダ回路は、４ビットのフラッシュ型Ａ／Ｄコン
バータに用いられるもので、１５個の二値論理電圧Ｙ1
〜Ｙ15を入力し、それら二値論理電圧を内部のトランジ
スタ・ロジック回路網によって４ビット（Ｄ0,Ｄ1,Ｄ2,
Ｄ3 ）のディジタル信号に符号化するものである。この
ように、エンコーダの入力端子数は４ビットの場合は１
５個であるが、８ビットの場合は２５５個になり、１０
ビットの場合は１０２３個にもなり、入力端子数の増大
に対応して内部のトランジスタ・ロジック回路網の素子
数は指数関数的に倍増し、回路面積も大幅に増大する。
【００１０】その点、２ステップ・フラッシュ型は、素
子数を大幅に減らし、回路面積を小さくすることができ
る。たとえば、図２３の２ステップ・フラッシュ型Ａ／
Ｄコンバータの場合、上位Ａ／Ｄ変換器１１６および下
位Ａ／Ｄ変換器１２０の分解能はそれぞれ４ビットなの
で、必要なコンパレータの個数はそれぞれ（２4 −１）
＝１５個であり、両者を足し合わせても３０個で済む。
これは、図２２の代表的なフラッシュ型Ａ／Ｄコンバー
タにおけるコンパレータの使用数（２５５個）と比較す
ると大幅に少ない。また、コンパレータの個数が少ない
ので、エンコーダは入力端子数の少ない小型のもので済
む。しかし、２ステップ・フラッシュ型は、Ａ／Ｄ変換
動作を上位ステップと下位ステップの２ステップに分け
て行うので、サンプル・ホールドにて入力を一定に保つ
必要がある。また、変換速度が制限されるという基本性
能上の欠点がある。また、上位Ａ／Ｄ変換器で入力アナ
ログ信号を粗くＡ／Ｄ変換するので、上位ビットの精度
が低く、上位ビットの誤差によってディジタル信号の値
に大きな誤差が生じてしまうため、エラー補正回路が必
要となる。
子数を大幅に減らし、回路面積を小さくすることができ
る。たとえば、図２３の２ステップ・フラッシュ型Ａ／
Ｄコンバータの場合、上位Ａ／Ｄ変換器１１６および下
位Ａ／Ｄ変換器１２０の分解能はそれぞれ４ビットなの
で、必要なコンパレータの個数はそれぞれ（２4 −１）
＝１５個であり、両者を足し合わせても３０個で済む。
これは、図２２の代表的なフラッシュ型Ａ／Ｄコンバー
タにおけるコンパレータの使用数（２５５個）と比較す
ると大幅に少ない。また、コンパレータの個数が少ない
ので、エンコーダは入力端子数の少ない小型のもので済
む。しかし、２ステップ・フラッシュ型は、Ａ／Ｄ変換
動作を上位ステップと下位ステップの２ステップに分け
て行うので、サンプル・ホールドにて入力を一定に保つ
必要がある。また、変換速度が制限されるという基本性
能上の欠点がある。また、上位Ａ／Ｄ変換器で入力アナ
ログ信号を粗くＡ／Ｄ変換するので、上位ビットの精度
が低く、上位ビットの誤差によってディジタル信号の値
に大きな誤差が生じてしまうため、エラー補正回路が必
要となる。
【００１１】本発明は、かかる問題点に鑑みてなされた
もので、高い変換速度および高い分解精度を保証し、回
路素子数を大幅に少なくできるＡ／Ｄコンバータを提供
することを目的とする。
もので、高い変換速度および高い分解精度を保証し、回
路素子数を大幅に少なくできるＡ／Ｄコンバータを提供
することを目的とする。
【００１２】
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＡ／Ｄコンバータは、複数のタップより
段階的に一定の値ずつ電圧値の異なる比較用基準電圧を
与える基準電圧発生手段と、各々が前記基準電圧発生手
段のタップに１対１の対応関係で接続された一方の入力
端子と共通のアナログ信号入力端子に接続された他方の
入力端子と前記一方の入力端子に与えられる一方の入力
電圧と前記他方の入力端子に与えられる他方の入力電圧
との差に応じた相補的な出力電圧を発生する非反転出力
端子および反転出力端子とを有する複数の差動増幅器か
らなり、それらの差動増幅器を１つまたは複数のブロッ
クに分割し、かつ各ブロック内で第１の組と第２の組と
に分けてなる第１の比較部と、各々の一方の入力端子が
前記第１の比較部の各ブロックの第１の組に属する差動
増幅器の非反転出力端子に１対１の対応関係で接続され
るとともに第２の組に属する差動増幅器の反転出力端子
に１対１の対応関係で接続され、各々の他方の入力端子
が前記第１の比較部の各ブロックの第１の組に属する差
動比較器の反転出力端子に１対１の対応関係で接続され
るとともに第２の組に属する差動比較器の非反転出力端
子に１対１の対応関係で接続された複数の第１の比較器
からなる第２の比較部と、前記第１の比較部と前記第２
の比較部との間にそれぞれ設けられ、前記第２の比較部
の各比較器の一方の入力端子に共通接続された前記第１
の比較部の差動増幅器の出力を加算する第１の加算手段
および前記第２の比較部の各比較器の他方の入力端子に
共通接続された前記第１の比較部の差動増幅器の出力を
加算する第２の加算手段を有する加算部と、前記第１の
比較部の各ブロック内で前記基準電圧発生手段より１段
階だけ異なる任意の２つの比較用基準電圧を入力する任
意の２つの前記差動増幅器の非反転出力端子にそれぞれ
接続された前記第２の比較部の２つの前記第１の比較器
の一方の入力端子の間に直列接続される２個以上の所定
数の抵抗からなる第１の抵抗回路と、前記任意の２つの
差動増幅器の反転入力端子にそれぞれ接続された２つの
前記第１の比較器の一方の入力端子の間に直列接続され
る前記所定数の抵抗からなる第２の抵抗回路と、前記第
１の比較部の各ブロック内で前記基準電圧発生手段より
最も高い比較用基準電圧を入力する前記差動増幅器の非
反転入力端子に接続さ れた前記第２の比較部の第１の比
較器の一方の入力端子と前記第１の比較部の各ブロック
内で前記基準電圧発生手段より最も低い比較用基準電圧
を入力する前記差動増幅器の反転出力端子に接続された
前記第２の比較部の第１の比較器の他方の入力端子との
間に直列接続される前記所定数の抵抗からなる第３の抵
抗回路と、前記第１の比較部の各ブロック内で前記基準
電圧発生手段より最も高い比較用基準電圧を入力する前
記差動増幅器の反転入力端子に接続された前記第２の比
較部の第１の比較器の他方の入力端子と前記第１の比較
部の各ブロック内で前記基準電圧発生手段より最も低い
比較用基準電圧を入力する前記差動増幅器の非反転出力
端子に接続された前記第２の比較部の第１の比較器の一
方の入力端子との間に直列接続される前記所定数の抵抗
からなる第４の抵抗回路とを含む抵抗回路網と、各々の
一方の入力端子が前記抵抗回路網の前記第１の抵抗回路
のノードおよび前記第３の抵抗回路のノードに１対１の
対応関係で接続され、各々の一方の入力端子が前記抵抗
回路網の前記第２の抵抗回路のノードおよび前記第４の
抵抗回路のノードに１対１の対応関係で接続された複数
の第２の比較器からなる第３の比較部と、前記第２およ
び前記第３の比較部の比較器の出力端子に接続され、そ
れら比較器の出力端子にそれぞれ得られる二値論理出力
を合わせて所定ビット数のディジタル信号に符号化する
符号化手段とを有する構成とした。
めに、本発明のＡ／Ｄコンバータは、複数のタップより
段階的に一定の値ずつ電圧値の異なる比較用基準電圧を
与える基準電圧発生手段と、各々が前記基準電圧発生手
段のタップに１対１の対応関係で接続された一方の入力
端子と共通のアナログ信号入力端子に接続された他方の
入力端子と前記一方の入力端子に与えられる一方の入力
電圧と前記他方の入力端子に与えられる他方の入力電圧
との差に応じた相補的な出力電圧を発生する非反転出力
端子および反転出力端子とを有する複数の差動増幅器か
らなり、それらの差動増幅器を１つまたは複数のブロッ
クに分割し、かつ各ブロック内で第１の組と第２の組と
に分けてなる第１の比較部と、各々の一方の入力端子が
前記第１の比較部の各ブロックの第１の組に属する差動
増幅器の非反転出力端子に１対１の対応関係で接続され
るとともに第２の組に属する差動増幅器の反転出力端子
に１対１の対応関係で接続され、各々の他方の入力端子
が前記第１の比較部の各ブロックの第１の組に属する差
動比較器の反転出力端子に１対１の対応関係で接続され
るとともに第２の組に属する差動比較器の非反転出力端
子に１対１の対応関係で接続された複数の第１の比較器
からなる第２の比較部と、前記第１の比較部と前記第２
の比較部との間にそれぞれ設けられ、前記第２の比較部
の各比較器の一方の入力端子に共通接続された前記第１
の比較部の差動増幅器の出力を加算する第１の加算手段
および前記第２の比較部の各比較器の他方の入力端子に
共通接続された前記第１の比較部の差動増幅器の出力を
加算する第２の加算手段を有する加算部と、前記第１の
比較部の各ブロック内で前記基準電圧発生手段より１段
階だけ異なる任意の２つの比較用基準電圧を入力する任
意の２つの前記差動増幅器の非反転出力端子にそれぞれ
接続された前記第２の比較部の２つの前記第１の比較器
の一方の入力端子の間に直列接続される２個以上の所定
数の抵抗からなる第１の抵抗回路と、前記任意の２つの
差動増幅器の反転入力端子にそれぞれ接続された２つの
前記第１の比較器の一方の入力端子の間に直列接続され
る前記所定数の抵抗からなる第２の抵抗回路と、前記第
１の比較部の各ブロック内で前記基準電圧発生手段より
最も高い比較用基準電圧を入力する前記差動増幅器の非
反転入力端子に接続さ れた前記第２の比較部の第１の比
較器の一方の入力端子と前記第１の比較部の各ブロック
内で前記基準電圧発生手段より最も低い比較用基準電圧
を入力する前記差動増幅器の反転出力端子に接続された
前記第２の比較部の第１の比較器の他方の入力端子との
間に直列接続される前記所定数の抵抗からなる第３の抵
抗回路と、前記第１の比較部の各ブロック内で前記基準
電圧発生手段より最も高い比較用基準電圧を入力する前
記差動増幅器の反転入力端子に接続された前記第２の比
較部の第１の比較器の他方の入力端子と前記第１の比較
部の各ブロック内で前記基準電圧発生手段より最も低い
比較用基準電圧を入力する前記差動増幅器の非反転出力
端子に接続された前記第２の比較部の第１の比較器の一
方の入力端子との間に直列接続される前記所定数の抵抗
からなる第４の抵抗回路とを含む抵抗回路網と、各々の
一方の入力端子が前記抵抗回路網の前記第１の抵抗回路
のノードおよび前記第３の抵抗回路のノードに１対１の
対応関係で接続され、各々の一方の入力端子が前記抵抗
回路網の前記第２の抵抗回路のノードおよび前記第４の
抵抗回路のノードに１対１の対応関係で接続された複数
の第２の比較器からなる第３の比較部と、前記第２およ
び前記第３の比較部の比較器の出力端子に接続され、そ
れら比較器の出力端子にそれぞれ得られる二値論理出力
を合わせて所定ビット数のディジタル信号に符号化する
符号化手段とを有する構成とした。
【００１４】上記の構成においては、入力アナログ信号
の電圧レベルが任意のブロックにおける基準電圧範囲内
にあるとき、より詳細にはそのブロック内の第１組の基
準電圧範囲もしくは第２の基準電圧範囲内にあるとき
は、そのブロックの第１組の比較器もしくは第２の組の
比較器の比較出力値に対応した二値論理出力が第２の比
較部の比較器の出力端子にそれぞれ得られる。このよう
に、入力アナログ信号の電圧レベルが任意のブロックに
おける第１組の基準電圧範囲内もしくは第２組の基準電
圧範囲内にあっても、第２の比較部の比較器の出力端子
にはその第１組もしくは第２組の比較器の比較出力値に
対応した所定数の二値論理出力が得られる。これら所定
数の二値論理出力は、加算部、抵抗回路網、第３段の比
較部および符号化手段によって所定ビット数のディジタ
ル信号に変換される。抵抗回路網では、各抵抗回路のノ
ードに隣合う加算手段の出力の中間値が得られ、そのぶ
ん比較サンプリング点が増加し、分解能が高くなる。
の電圧レベルが任意のブロックにおける基準電圧範囲内
にあるとき、より詳細にはそのブロック内の第１組の基
準電圧範囲もしくは第２の基準電圧範囲内にあるとき
は、そのブロックの第１組の比較器もしくは第２の組の
比較器の比較出力値に対応した二値論理出力が第２の比
較部の比較器の出力端子にそれぞれ得られる。このよう
に、入力アナログ信号の電圧レベルが任意のブロックに
おける第１組の基準電圧範囲内もしくは第２組の基準電
圧範囲内にあっても、第２の比較部の比較器の出力端子
にはその第１組もしくは第２組の比較器の比較出力値に
対応した所定数の二値論理出力が得られる。これら所定
数の二値論理出力は、加算部、抵抗回路網、第３段の比
較部および符号化手段によって所定ビット数のディジタ
ル信号に変換される。抵抗回路網では、各抵抗回路のノ
ードに隣合う加算手段の出力の中間値が得られ、そのぶ
ん比較サンプリング点が増加し、分解能が高くなる。
【００１５】本発明のＡ／Ｄコンバータにおいて、好ま
しくは、各々の一方の入力端子が前記第１の比較部の各
ブロックの第１および第２の組に対する基準電圧範囲内
に設定された基準電圧を与える前記基準電圧発生手段の
タップに接続され、各々の他方の入力端子が前記アナロ
グ信号入力端子に接続された複数の比較器からなる第４
の比較部と、前記第４の比較部の比較器の出力端子に接
続され、それら比較器の出力端子に得られる二値論理出
力と前記第１の比較部の比較器の出力端子に得られる二
値論理出力とに基づいて所定ビット数のディジタル信号
を生成する上位ビット符号化手段とを有する構成として
よい。
しくは、各々の一方の入力端子が前記第１の比較部の各
ブロックの第１および第２の組に対する基準電圧範囲内
に設定された基準電圧を与える前記基準電圧発生手段の
タップに接続され、各々の他方の入力端子が前記アナロ
グ信号入力端子に接続された複数の比較器からなる第４
の比較部と、前記第４の比較部の比較器の出力端子に接
続され、それら比較器の出力端子に得られる二値論理出
力と前記第１の比較部の比較器の出力端子に得られる二
値論理出力とに基づいて所定ビット数のディジタル信号
を生成する上位ビット符号化手段とを有する構成として
よい。
【００１６】かかる構成によれば、上位Ａ／Ｄ変換部が
下位Ａ／Ｄ変換部と並行して同時に動作するので、上位
ビットと下位ビットが同時に得られる。また、下位Ａ／
Ｄ変換部の出力に基づいて上位ビットを決定するので、
上位Ａ／Ｄ変換部においても下位Ａ／Ｄ変換部と同等の
分解精度が得られる。
下位Ａ／Ｄ変換部と並行して同時に動作するので、上位
ビットと下位ビットが同時に得られる。また、下位Ａ／
Ｄ変換部の出力に基づいて上位ビットを決定するので、
上位Ａ／Ｄ変換部においても下位Ａ／Ｄ変換部と同等の
分解精度が得られる。
【００１７】
【００１８】
【実施例】以下、図１〜図２１を参照して本発明の実施
例を説明する。先ず、図１〜図１０につき本発明の第１
の実施例を説明する。図１は、第１の実施例によるＡ／
Ｄコンバータの全体の回路構成を示す。このＡ／Ｄコン
バータは、分解能６ビットのフラッシュ型Ａ／Ｄコンバ
ータであり、３ビットの上位Ａ／Ｄ変換部と３ビットの
下位Ａ／Ｄ変換部とを有している。
例を説明する。先ず、図１〜図１０につき本発明の第１
の実施例を説明する。図１は、第１の実施例によるＡ／
Ｄコンバータの全体の回路構成を示す。このＡ／Ｄコン
バータは、分解能６ビットのフラッシュ型Ａ／Ｄコンバ
ータであり、３ビットの上位Ａ／Ｄ変換部と３ビットの
下位Ａ／Ｄ変換部とを有している。
【００１９】下位Ａ／Ｄ変換部は、入力アナログ信号を
段階的に一定の値ずつ電圧値の異なる比較用基準電圧と
比較する所定数のコンパレータを有する第１段の比較部
１０と、この第１段の比較部１０のコンパレータのそれ
ぞれの出力を所定の関係で組み合わせて各組毎に加算す
る加算部１２と、この加算部１２で得られる所定数の加
算結果を所定の関係で一対ずつ組み合わせて各組毎に比
較する第２の比較部１４と、この第２の比較部１４で得
られる所定数の比較結果を下位エンコーダ１８に識別可
能な８個の二値論理出力に変換するプリエンコーダ１６
と、このプリエンコーダ１６からの８個の二値論理電圧
を下位３ビットのディジタル信号に符号化する下位エン
コーダ１８と、この下位エンコーダ１８より得られる下
位３ビットのディジタル信号を上位ビットと同期または
合成して出力する出力バッファ２０とから構成される。
段階的に一定の値ずつ電圧値の異なる比較用基準電圧と
比較する所定数のコンパレータを有する第１段の比較部
１０と、この第１段の比較部１０のコンパレータのそれ
ぞれの出力を所定の関係で組み合わせて各組毎に加算す
る加算部１２と、この加算部１２で得られる所定数の加
算結果を所定の関係で一対ずつ組み合わせて各組毎に比
較する第２の比較部１４と、この第２の比較部１４で得
られる所定数の比較結果を下位エンコーダ１８に識別可
能な８個の二値論理出力に変換するプリエンコーダ１６
と、このプリエンコーダ１６からの８個の二値論理電圧
を下位３ビットのディジタル信号に符号化する下位エン
コーダ１８と、この下位エンコーダ１８より得られる下
位３ビットのディジタル信号を上位ビットと同期または
合成して出力する出力バッファ２０とから構成される。
【００２０】第１段の比較部１０は、入力アナログ信号
をフルスケール・レンジ（有意のＡ／Ｄ変換電圧範囲）
内の比較用基準電圧と比較するコンパレータからなる第
１〜第４の比較ブロック２２〜２８と、入力アナログ信
号をフルスケール・レンジ外のダミーの比較基準電圧と
比較するコンパレータからなる一対のダミー比較ブロッ
ク３０，３２とで構成され、それら６つの比較ブロック
を図示のような並び（３２，２２〜２８，３０）でアナ
ログ信号入力端子３４および基準電圧発生回路３６に対
して並列接続してなるものである。以下、図２〜図７に
つき、これらの比較ブロック２２〜２８，３０，３２の
回路構成を説明する。
をフルスケール・レンジ（有意のＡ／Ｄ変換電圧範囲）
内の比較用基準電圧と比較するコンパレータからなる第
１〜第４の比較ブロック２２〜２８と、入力アナログ信
号をフルスケール・レンジ外のダミーの比較基準電圧と
比較するコンパレータからなる一対のダミー比較ブロッ
ク３０，３２とで構成され、それら６つの比較ブロック
を図示のような並び（３２，２２〜２８，３０）でアナ
ログ信号入力端子３４および基準電圧発生回路３６に対
して並列接続してなるものである。以下、図２〜図７に
つき、これらの比較ブロック２２〜２８，３０，３２の
回路構成を説明する。
【００２１】図２は、第１の比較ブロック２２内の回路
構成を示す。この比較ブロック２２では、１６個のコン
パレータＣ1A1 〜Ｃ1B8 がアナログ信号入力端子３４
（図１）および基準電圧発生回路３６に対して並列接続
され、左半分の８個のコンパレータＣ1A1 〜Ｃ1A8 はＡ
組に、右半分の８個のコンパレータＣ1B1 〜Ｃ1B8 はＢ
組にそれぞれ組分けされている。
構成を示す。この比較ブロック２２では、１６個のコン
パレータＣ1A1 〜Ｃ1B8 がアナログ信号入力端子３４
（図１）および基準電圧発生回路３６に対して並列接続
され、左半分の８個のコンパレータＣ1A1 〜Ｃ1A8 はＡ
組に、右半分の８個のコンパレータＣ1B1 〜Ｃ1B8 はＢ
組にそれぞれ組分けされている。
【００２２】ここで、基準電圧発生回路３６は、同一の
抵抗値を有する所定数の抵抗ｒを基準電圧端子３８，４
０（図１）間に直列接続してなる抵抗ラダー回路であ
る。これらの基準電圧端子３８，４０にはＡ／Ｄ変換の
フルスケール・レンジよりも幾らか大きな電圧差を有す
る比較的低い基準電圧ＶREF,L および比較的高い基準電
圧ＶREF,H がそれぞれ与えられ、その差電圧（ＶREF,H
−ＶREF,L ）が基準電圧発生回路３６の所定数の抵抗ｒ
で均等に分圧される。
抵抗値を有する所定数の抵抗ｒを基準電圧端子３８，４
０（図１）間に直列接続してなる抵抗ラダー回路であ
る。これらの基準電圧端子３８，４０にはＡ／Ｄ変換の
フルスケール・レンジよりも幾らか大きな電圧差を有す
る比較的低い基準電圧ＶREF,L および比較的高い基準電
圧ＶREF,H がそれぞれ与えられ、その差電圧（ＶREF,H
−ＶREF,L ）が基準電圧発生回路３６の所定数の抵抗ｒ
で均等に分圧される。
【００２３】この第１の比較ブロック２２では、基準電
圧発生回路３６内の１６個のタップＴ1A1 〜Ｔ1A8 ，Ｔ
1B1 〜Ｔ1B8 より段階的に一定の値ずつ電圧値が高くな
る１６個の比較用基準電圧Ｖ1A1 〜Ｖ1A8 ，Ｖ1B1 〜Ｖ
1B8 がそれぞれ発生されている。第１の比較ブロック２
２において、左端のタップＴ1A1 より発生される比較用
基準電圧Ｖ1A1 は、フルスケール・レンジの中では電圧
値の最も低い比較用基準電圧である。
圧発生回路３６内の１６個のタップＴ1A1 〜Ｔ1A8 ，Ｔ
1B1 〜Ｔ1B8 より段階的に一定の値ずつ電圧値が高くな
る１６個の比較用基準電圧Ｖ1A1 〜Ｖ1A8 ，Ｖ1B1 〜Ｖ
1B8 がそれぞれ発生されている。第１の比較ブロック２
２において、左端のタップＴ1A1 より発生される比較用
基準電圧Ｖ1A1 は、フルスケール・レンジの中では電圧
値の最も低い比較用基準電圧である。
【００２４】Ａ組およびＢ組のコンパレータＣ1A1 〜Ｃ
1A8 ，Ｃ1B1 〜Ｃ1B8 は全て同一の回路構成で、相補的
な二値論理出力を発生する一対の出力端子つまり非反転
出力端子および反転出力端子を有している。これらのコ
ンパレータは、出力をワイヤード論理接続可能な、たと
えば一定電流ｉを出力できるようなコンパレータであ
る。
1A8 ，Ｃ1B1 〜Ｃ1B8 は全て同一の回路構成で、相補的
な二値論理出力を発生する一対の出力端子つまり非反転
出力端子および反転出力端子を有している。これらのコ
ンパレータは、出力をワイヤード論理接続可能な、たと
えば一定電流ｉを出力できるようなコンパレータであ
る。
【００２５】Ａ組において、第１のコンパレータＣ1A1
は、一方の入力端子がタップＴ1A1に接続され、他方の
入力端子がアナログ信号入力端子３４に接続され、非反
転出力端子がラインＬ1 を介して第２段の比較部１４の
第１のラッチド・コンパレータＬＣ1 の一方の入力端子
に接続され、反転出力端子がラインＬ1-を介して上記第
１のラッチド・コンパレータＬＣ1 の他方の入力端子に
接続されている。第２のコンパレータＣ1A2 は、一方の
入力端子がタップＴ1A2 に接続され、他方の入力端子が
アナログ信号入力端子３４に接続され、非反転出力端子
がラインＬ2 を介して第２段の比較部１４の第２のラッ
チド・コンパレータＬＣ2 の一方の入力端子に接続さ
れ、反転出力端子がラインＬ2-を介して上記第２のラッ
チド・コンパレータＬＣ2 の他方の入力端子に接続され
ている。第３のコンパレータＣ1A3は、一方の入力端子
がタップＴ1A3 に接続され、他方の入力端子がアナログ
信号入力端子３４に接続され、非反転出力端子がライン
Ｌ3 を介して第２段の比較部１４の第３のラッチド・コ
ンパレータＬＣ3 （図３）の一方の入力端子に接続さ
れ、反転出力端子がラインＬ3-を介して第３のラッチド
・コンパレータＬＣ2 の他方の入力端子に接続されてい
る。第４のコンパレータＣ1A4 は、一方の入力端子がタ
ップＴ1A4 に接続され、他方の入力端子がアナログ信号
入力端子３４に接続され、非反転出力端子がラインＬ4
を介して第２段の比較部１４の第４のラッチド・コンパ
レータＬＣ4 （図３）の一方の入力端子に接続され、反
転出力端子がラインＬ4-を介して第４のラッチド・コン
パレータＬＣ2 の他方の入力端子に接続されている。第
５のコンパレータＣ1A5 は、一方の入力端子がタップＴ
1A5に接続され、他方の入力端子がアナログ信号入力端
子３４に接続され、非反転出力端子がラインＬ5 を介し
て第２段の比較部１４の第５のラッチド・コンパレータ
ＬＣ5 （図４）の一方の入力端子に接続され、反転出力
端子がラインＬ5-を介して上記第５のラッチド・コンパ
レータＬＣ5 の他方の入力端子に接続されている。第６
のコンパレータＣ1A6 は、一方の入力端子がタップＴ1A
6 に接続され、他方の入力端子がアナログ信号入力端子
３４に接続され、非反転出力端子がラインＬ6 を介して
第２段の比較部１４の第６のラッチド・コンパレータＬ
Ｃ6 （図４）の一方の入力端子に接続され、反転出力端
子がラインＬ6-を介して上記第６のラッチド・コンパレ
ータＬＣ6 の他方の入力端子に接続されている。第７の
コンパレータＣ1A7 は、一方の入力端子がタップＴ1A7
に接続され、他方の入力端子がアナログ信号入力端子３
４に接続され、非反転出力端子がラインＬ7 を介して第
２段の比較部１４の第７のラッチド・コンパレータＬＣ
7 （図５）の一方の入力端子に接続され、反転出力端子
がラインＬ7-を介して第７のラッチド・コンパレータＬ
Ｃ7 の他方の入力端子に接続されている。第８のコンパ
レータＣ1A8は、一方の入力端子がタップＴ1A8 に接続
され、他方の入力端子がアナログ信号入力端子３４に接
続され、非反転出力端子がラインＬ8 を介して第２段の
比較部１４の第８のラッチド・コンパレータＬＣ8 （図
５）の一方の入力端子に接続され、反転出力端子がライ
ンＬ8-を介して第８のラッチド・コンパレータＬＣ8 の
他方の入力端子に接続されている。
は、一方の入力端子がタップＴ1A1に接続され、他方の
入力端子がアナログ信号入力端子３４に接続され、非反
転出力端子がラインＬ1 を介して第２段の比較部１４の
第１のラッチド・コンパレータＬＣ1 の一方の入力端子
に接続され、反転出力端子がラインＬ1-を介して上記第
１のラッチド・コンパレータＬＣ1 の他方の入力端子に
接続されている。第２のコンパレータＣ1A2 は、一方の
入力端子がタップＴ1A2 に接続され、他方の入力端子が
アナログ信号入力端子３４に接続され、非反転出力端子
がラインＬ2 を介して第２段の比較部１４の第２のラッ
チド・コンパレータＬＣ2 の一方の入力端子に接続さ
れ、反転出力端子がラインＬ2-を介して上記第２のラッ
チド・コンパレータＬＣ2 の他方の入力端子に接続され
ている。第３のコンパレータＣ1A3は、一方の入力端子
がタップＴ1A3 に接続され、他方の入力端子がアナログ
信号入力端子３４に接続され、非反転出力端子がライン
Ｌ3 を介して第２段の比較部１４の第３のラッチド・コ
ンパレータＬＣ3 （図３）の一方の入力端子に接続さ
れ、反転出力端子がラインＬ3-を介して第３のラッチド
・コンパレータＬＣ2 の他方の入力端子に接続されてい
る。第４のコンパレータＣ1A4 は、一方の入力端子がタ
ップＴ1A4 に接続され、他方の入力端子がアナログ信号
入力端子３４に接続され、非反転出力端子がラインＬ4
を介して第２段の比較部１４の第４のラッチド・コンパ
レータＬＣ4 （図３）の一方の入力端子に接続され、反
転出力端子がラインＬ4-を介して第４のラッチド・コン
パレータＬＣ2 の他方の入力端子に接続されている。第
５のコンパレータＣ1A5 は、一方の入力端子がタップＴ
1A5に接続され、他方の入力端子がアナログ信号入力端
子３４に接続され、非反転出力端子がラインＬ5 を介し
て第２段の比較部１４の第５のラッチド・コンパレータ
ＬＣ5 （図４）の一方の入力端子に接続され、反転出力
端子がラインＬ5-を介して上記第５のラッチド・コンパ
レータＬＣ5 の他方の入力端子に接続されている。第６
のコンパレータＣ1A6 は、一方の入力端子がタップＴ1A
6 に接続され、他方の入力端子がアナログ信号入力端子
３４に接続され、非反転出力端子がラインＬ6 を介して
第２段の比較部１４の第６のラッチド・コンパレータＬ
Ｃ6 （図４）の一方の入力端子に接続され、反転出力端
子がラインＬ6-を介して上記第６のラッチド・コンパレ
ータＬＣ6 の他方の入力端子に接続されている。第７の
コンパレータＣ1A7 は、一方の入力端子がタップＴ1A7
に接続され、他方の入力端子がアナログ信号入力端子３
４に接続され、非反転出力端子がラインＬ7 を介して第
２段の比較部１４の第７のラッチド・コンパレータＬＣ
7 （図５）の一方の入力端子に接続され、反転出力端子
がラインＬ7-を介して第７のラッチド・コンパレータＬ
Ｃ7 の他方の入力端子に接続されている。第８のコンパ
レータＣ1A8は、一方の入力端子がタップＴ1A8 に接続
され、他方の入力端子がアナログ信号入力端子３４に接
続され、非反転出力端子がラインＬ8 を介して第２段の
比較部１４の第８のラッチド・コンパレータＬＣ8 （図
５）の一方の入力端子に接続され、反転出力端子がライ
ンＬ8-を介して第８のラッチド・コンパレータＬＣ8 の
他方の入力端子に接続されている。
【００２６】Ｂ組において、第１のコンパレータＣ1B1
は、一方の入力端子がタップＴ1B1に接続され、他方の
入力端子がアナログ信号入力端子３４に接続され、反転
出力端子がラインＬ1 を介して第１のラッチド・コンパ
レータＬＣ1 の一方の入力端子に接続され、非反転出力
端子がラインＬ1-を介して第１のラッチド・コンパレー
タＬＣ1 の他方の入力端子に接続されている。第２のコ
ンパレータＣ1B2 は、一方の入力端子がタップＴ1B2 に
接続され、他方の入力端子がアナログ信号入力端子３４
に接続され、反転出力端子がラインＬ2 を介して第２の
ラッチド・コンパレータＬＣ2 の一方の入力端子に接続
され、非反転出力端子がラインＬ2-を介して第２のラッ
チド・コンパレータＬＣ2 の他方の入力端子に接続され
ている。第３のコンパレータＣ1B3 は、一方の入力端子
がタップＴ1B3 に接続され、他方の入力端子がアナログ
信号入力端子３４に接続され、反転出力端子がラインＬ
3を介して第３のラッチド・コンパレータＬＣ3 （図
３）の一方の入力端子に接続され、非反転出力端子がラ
インＬ3-を介して第３のラッチド・コンパレータＬＣ2
の他方の入力端子に接続されている。第４のコンパレー
タＣ1B4 は、一方の入力端子がタップＴ1B4 に接続さ
れ、他方の入力端子がアナログ信号入力端子３４に接続
され、反転出力端子がラインＬ4 を介して第２段の比較
部１４の第４のラッチド・コンパレータＬＣ4 （図３）
の一方の入力端子に接続され、非反転出力端子がライン
Ｌ4-を介して第４のラッチド・コンパレータＬＣ2 の他
方の入力端子に接続されている。第５のコンパレータＣ
1B5 は、一方の入力端子がタップＴ1B5 に接続され、他
方の入力端子がアナログ信号入力端子３４に接続され、
反転出力端子がラインＬ5 を介して第２段の比較部１４
の第５のラッチド・コンパレータＬＣ5 （図４）の一方
の入力端子に接続され、非反転出力端子がラインＬ5-を
介して第５のラッチド・コンパレータＬＣ5 の他方の入
力端子に接続されている。第６のコンパレータＣ1B6
は、一方の入力端子がタップＴ1B6 に接続され、他方の
入力端子がアナログ信号入力端子３４に接続され、反転
出力端子がラインＬ6 を介して第２段の比較部１４の第
６のラッチド・コンパレータＬＣ6 （図４）の一方の入
力端子に接続され、非反転出力端子がラインＬ6-を介し
て第６のラッチド・コンパレータＬＣ6 の他方の入力端
子に接続されている。第７のコンパレータＣ1B7 は、一
方の入力端子がタップＴ1B7 に接続され、他方の入力端
子がアナログ信号入力端子３４に接続され、反転出力端
子がラインＬ7 を介して第２段の比較部１４の第７のラ
ッチド・コンパレータＬＣ7 （図５）の一方の入力端子
に接続され、非反転出力端子がラインＬ7-を介して第７
のラッチド・コンパレータＬＣ7 の他方の入力端子に接
続されている。第８のコンパレータＣ1B8 は、一方の入
力端子がタップＴ1B8 に接続され、他方の入力端子がア
ナログ信号入力端子３４に接続され、反転出力端子がラ
インＬ8 を介して第２段の比較部１４の第８のラッチド
・コンパレータＬＣ8 （図５）の一方の入力端子に接続
され、非反転出力端子がラインＬ8-を介して第８のラッ
チド・コンパレータＬＣ8 の他方の入力端子に接続され
ている。
は、一方の入力端子がタップＴ1B1に接続され、他方の
入力端子がアナログ信号入力端子３４に接続され、反転
出力端子がラインＬ1 を介して第１のラッチド・コンパ
レータＬＣ1 の一方の入力端子に接続され、非反転出力
端子がラインＬ1-を介して第１のラッチド・コンパレー
タＬＣ1 の他方の入力端子に接続されている。第２のコ
ンパレータＣ1B2 は、一方の入力端子がタップＴ1B2 に
接続され、他方の入力端子がアナログ信号入力端子３４
に接続され、反転出力端子がラインＬ2 を介して第２の
ラッチド・コンパレータＬＣ2 の一方の入力端子に接続
され、非反転出力端子がラインＬ2-を介して第２のラッ
チド・コンパレータＬＣ2 の他方の入力端子に接続され
ている。第３のコンパレータＣ1B3 は、一方の入力端子
がタップＴ1B3 に接続され、他方の入力端子がアナログ
信号入力端子３４に接続され、反転出力端子がラインＬ
3を介して第３のラッチド・コンパレータＬＣ3 （図
３）の一方の入力端子に接続され、非反転出力端子がラ
インＬ3-を介して第３のラッチド・コンパレータＬＣ2
の他方の入力端子に接続されている。第４のコンパレー
タＣ1B4 は、一方の入力端子がタップＴ1B4 に接続さ
れ、他方の入力端子がアナログ信号入力端子３４に接続
され、反転出力端子がラインＬ4 を介して第２段の比較
部１４の第４のラッチド・コンパレータＬＣ4 （図３）
の一方の入力端子に接続され、非反転出力端子がライン
Ｌ4-を介して第４のラッチド・コンパレータＬＣ2 の他
方の入力端子に接続されている。第５のコンパレータＣ
1B5 は、一方の入力端子がタップＴ1B5 に接続され、他
方の入力端子がアナログ信号入力端子３４に接続され、
反転出力端子がラインＬ5 を介して第２段の比較部１４
の第５のラッチド・コンパレータＬＣ5 （図４）の一方
の入力端子に接続され、非反転出力端子がラインＬ5-を
介して第５のラッチド・コンパレータＬＣ5 の他方の入
力端子に接続されている。第６のコンパレータＣ1B6
は、一方の入力端子がタップＴ1B6 に接続され、他方の
入力端子がアナログ信号入力端子３４に接続され、反転
出力端子がラインＬ6 を介して第２段の比較部１４の第
６のラッチド・コンパレータＬＣ6 （図４）の一方の入
力端子に接続され、非反転出力端子がラインＬ6-を介し
て第６のラッチド・コンパレータＬＣ6 の他方の入力端
子に接続されている。第７のコンパレータＣ1B7 は、一
方の入力端子がタップＴ1B7 に接続され、他方の入力端
子がアナログ信号入力端子３４に接続され、反転出力端
子がラインＬ7 を介して第２段の比較部１４の第７のラ
ッチド・コンパレータＬＣ7 （図５）の一方の入力端子
に接続され、非反転出力端子がラインＬ7-を介して第７
のラッチド・コンパレータＬＣ7 の他方の入力端子に接
続されている。第８のコンパレータＣ1B8 は、一方の入
力端子がタップＴ1B8 に接続され、他方の入力端子がア
ナログ信号入力端子３４に接続され、反転出力端子がラ
インＬ8 を介して第２段の比較部１４の第８のラッチド
・コンパレータＬＣ8 （図５）の一方の入力端子に接続
され、非反転出力端子がラインＬ8-を介して第８のラッ
チド・コンパレータＬＣ8 の他方の入力端子に接続され
ている。
【００２７】このように、Ａ組もＢ組も第１〜第８のコ
ンパレータＣ1A1 〜Ｃ1A8 ，Ｃ1B1〜Ｃ1B8 がそれぞれ
第２段の比較部１４の第１〜第８のラッチド・コンパレ
ータＬＣ1 〜ＬＣ8 に接続されのであるが、Ａ組の各コ
ンパレータＣ1Ai はその非反転入力端子および反転入力
端子が対応するラッチド・コンパレータＬＣi の一方の
入力端子および他方の入力端子にそれぞれ接続されるの
に対し、Ｂ組の各コンパレータＣ1Bi はその非反転入力
端子および反転入力端子が対応するラッチド・コンパレ
ータＬＣi の他方の入力端子および一方の入力端子にそ
れぞれ接続されている。つまり、第２段の比較部１４側
からみると、第Ｎ番目のラッチド・コンパレータＬＣN
は、一方の入力端子がＡ組の第Ｎ番目のコンパレータＣ
1AN の非反転出力端子に接続されるとともにＢ組の第Ｎ
番目のコンパレータＣ1BN の反転出力端子に接続され、
他方の入力端子がＡ組の第Ｎ番目のコンパレータＣ1AN
の反転出力端子に接続されるとともにＢ組の第Ｎ番目の
コンパレータＣ1BN の非反転出力端子に接続されてい
る。
ンパレータＣ1A1 〜Ｃ1A8 ，Ｃ1B1〜Ｃ1B8 がそれぞれ
第２段の比較部１４の第１〜第８のラッチド・コンパレ
ータＬＣ1 〜ＬＣ8 に接続されのであるが、Ａ組の各コ
ンパレータＣ1Ai はその非反転入力端子および反転入力
端子が対応するラッチド・コンパレータＬＣi の一方の
入力端子および他方の入力端子にそれぞれ接続されるの
に対し、Ｂ組の各コンパレータＣ1Bi はその非反転入力
端子および反転入力端子が対応するラッチド・コンパレ
ータＬＣi の他方の入力端子および一方の入力端子にそ
れぞれ接続されている。つまり、第２段の比較部１４側
からみると、第Ｎ番目のラッチド・コンパレータＬＣN
は、一方の入力端子がＡ組の第Ｎ番目のコンパレータＣ
1AN の非反転出力端子に接続されるとともにＢ組の第Ｎ
番目のコンパレータＣ1BN の反転出力端子に接続され、
他方の入力端子がＡ組の第Ｎ番目のコンパレータＣ1AN
の反転出力端子に接続されるとともにＢ組の第Ｎ番目の
コンパレータＣ1BN の非反転出力端子に接続されてい
る。
【００２８】図３、図４および図５は、第２、第３およ
び第４の比較ブロック２４，２６，２８の回路構成をそ
れぞれ示す。これらの各比較ブロック２４，２６，２８
は、基準電圧発生回路３６のタップが異なる点、つまり
比較用基準電圧の値が異なる点を除いて、上記した第１
の比較ブロック２２と同様の回路構成を有している。
び第４の比較ブロック２４，２６，２８の回路構成をそ
れぞれ示す。これらの各比較ブロック２４，２６，２８
は、基準電圧発生回路３６のタップが異なる点、つまり
比較用基準電圧の値が異なる点を除いて、上記した第１
の比較ブロック２２と同様の回路構成を有している。
【００２９】すなわち、これら第２、第３および第４の
比較ブロック２４，２６，２８においても、１６個のコ
ンパレータ（Ｃ2A1 〜Ｃ2B8 ），（Ｃ3A1 〜Ｃ3B8 ），
（Ｃ4A1 〜Ｃ4B8 ）がアナログ信号入力端子３４（図
１）および基準電圧発生回路３６に対して並列接続さ
れ、左半分の８個のコンパレータ（Ｃ2A1 〜Ｃ2A8 ）
（Ｃ3A1 〜Ｃ3A8 ），（Ｃ4A1 〜Ｃ4A8 ）はＡ組に、右
半分の８個のコンパレータ（Ｃ2B1 〜Ｃ2B8 ），（Ｃ4B
1 〜Ｃ4B8 ），（Ｃ4B1 〜Ｃ4B8 ）はＢ組にそれぞれ組
分けされている。そして、Ａ組の第１〜第８のコンパレ
ータ（Ｃ2A1 〜Ｃ2A8），（Ｃ3A1 〜Ｃ3A8 ），（Ｃ4A1
〜Ｃ4A8 ）は、非反転出力端子が第２段の比較部１４
の第１〜第８のラッチド・コンパレータＬＣ1 〜ＬＣ8
の一方の入力端子にそれぞれ接続され、反転出力端子が
第１〜第８のラッチド・コンパレータＬＣ1 〜ＬＣ8 の
他方の入力端子にそれぞれ接続される。これに対して、
Ｂ組の第１〜第８のコンパレータ（Ｃ2B1 〜Ｃ2B8 ），
（Ｃ3B1 〜Ｃ3B8 ），（Ｃ4B1 〜Ｃ4B8 ）は、反転出力
端子が第２段の比較部１４の第１〜第８のラッチド・コ
ンパレータＬＣ1 〜ＬＣ8 の一方の入力端子にそれぞれ
接続され、非反転出力端子が第１〜第８のラッチド・コ
ンパレータＬＣ1 〜ＬＣ8 の他方の入力端子にそれぞれ
接続されている。つまり、第２段の比較部１４側からみ
ると、第Ｎ番目のラッチド・コンパレータＬＣN は、一
方の入力端子が各比較ブロック２４，２６，２８のＡ組
の第Ｎ番目のコンパレータＣ2AN ，Ｃ3AN ，Ｃ4AN の非
反転出力端子に接続されるとともに各比較ブロック２
４，２６，２８のＢ組の第Ｎ番目のコンパレータＣ2BN
，Ｃ3BN ，Ｃ4BN の反転出力端子に接続され、他方の
入力端子がＡ組の第Ｎ番目のコンパレータＣ2AN ，Ｃ3A
N ，Ｃ4AN の反転出力端子に接続されるとともにＢ組の
第Ｎ番目のコンパレータＣ2BN ，Ｃ3BN ，Ｃ4BN の非反
転出力端子に接続されている。なお、図５に示す第４の
比較ブロック２８において、右端のタップＴ4B8 より発
生される比較用基準電圧Ｖ4B8 は、フルスケール・レン
ジの中では電圧値の最も高い比較用基準電圧である。
比較ブロック２４，２６，２８においても、１６個のコ
ンパレータ（Ｃ2A1 〜Ｃ2B8 ），（Ｃ3A1 〜Ｃ3B8 ），
（Ｃ4A1 〜Ｃ4B8 ）がアナログ信号入力端子３４（図
１）および基準電圧発生回路３６に対して並列接続さ
れ、左半分の８個のコンパレータ（Ｃ2A1 〜Ｃ2A8 ）
（Ｃ3A1 〜Ｃ3A8 ），（Ｃ4A1 〜Ｃ4A8 ）はＡ組に、右
半分の８個のコンパレータ（Ｃ2B1 〜Ｃ2B8 ），（Ｃ4B
1 〜Ｃ4B8 ），（Ｃ4B1 〜Ｃ4B8 ）はＢ組にそれぞれ組
分けされている。そして、Ａ組の第１〜第８のコンパレ
ータ（Ｃ2A1 〜Ｃ2A8），（Ｃ3A1 〜Ｃ3A8 ），（Ｃ4A1
〜Ｃ4A8 ）は、非反転出力端子が第２段の比較部１４
の第１〜第８のラッチド・コンパレータＬＣ1 〜ＬＣ8
の一方の入力端子にそれぞれ接続され、反転出力端子が
第１〜第８のラッチド・コンパレータＬＣ1 〜ＬＣ8 の
他方の入力端子にそれぞれ接続される。これに対して、
Ｂ組の第１〜第８のコンパレータ（Ｃ2B1 〜Ｃ2B8 ），
（Ｃ3B1 〜Ｃ3B8 ），（Ｃ4B1 〜Ｃ4B8 ）は、反転出力
端子が第２段の比較部１４の第１〜第８のラッチド・コ
ンパレータＬＣ1 〜ＬＣ8 の一方の入力端子にそれぞれ
接続され、非反転出力端子が第１〜第８のラッチド・コ
ンパレータＬＣ1 〜ＬＣ8 の他方の入力端子にそれぞれ
接続されている。つまり、第２段の比較部１４側からみ
ると、第Ｎ番目のラッチド・コンパレータＬＣN は、一
方の入力端子が各比較ブロック２４，２６，２８のＡ組
の第Ｎ番目のコンパレータＣ2AN ，Ｃ3AN ，Ｃ4AN の非
反転出力端子に接続されるとともに各比較ブロック２
４，２６，２８のＢ組の第Ｎ番目のコンパレータＣ2BN
，Ｃ3BN ，Ｃ4BN の反転出力端子に接続され、他方の
入力端子がＡ組の第Ｎ番目のコンパレータＣ2AN ，Ｃ3A
N ，Ｃ4AN の反転出力端子に接続されるとともにＢ組の
第Ｎ番目のコンパレータＣ2BN ，Ｃ3BN ，Ｃ4BN の非反
転出力端子に接続されている。なお、図５に示す第４の
比較ブロック２８において、右端のタップＴ4B8 より発
生される比較用基準電圧Ｖ4B8 は、フルスケール・レン
ジの中では電圧値の最も高い比較用基準電圧である。
【００３０】図６は、ダミー比較ブロック３０の回路構
成を示す。このダミー比較ブロック３０では、４個のコ
ンパレータＣDA1 〜ＣDA4 がアナログ信号入力端子３４
（図１）および基準電圧発生回路３６に対して並列接続
されている。これらのコンパレータＣDA1 〜ＣDA4 の一
方の入力端子には、基準電圧発生回路３６のタップＴDA
1 〜ＴDA4 よりフルスケール・レンジを越えたレンジで
段階的に一定の値ずつ電圧値が高くなる比較用基準電圧
ＶDA1 〜ＶDA4 がそれぞれ与えられ、他方の入力端子に
はアナログ信号入力端子３６よりラインＬ9 を介してア
ナログ入力信号ＶINが与えられる。
成を示す。このダミー比較ブロック３０では、４個のコ
ンパレータＣDA1 〜ＣDA4 がアナログ信号入力端子３４
（図１）および基準電圧発生回路３６に対して並列接続
されている。これらのコンパレータＣDA1 〜ＣDA4 の一
方の入力端子には、基準電圧発生回路３６のタップＴDA
1 〜ＴDA4 よりフルスケール・レンジを越えたレンジで
段階的に一定の値ずつ電圧値が高くなる比較用基準電圧
ＶDA1 〜ＶDA4 がそれぞれ与えられ、他方の入力端子に
はアナログ信号入力端子３６よりラインＬ9 を介してア
ナログ入力信号ＶINが与えられる。
【００３１】ダミー比較ブロック３０における４つのコ
ンパレータＣDA1 〜ＣDA4 の非反転出力端子および反転
出力端子は、第１〜第４の比較ブロック２２〜２８にお
ける各Ａ組の第１〜第４のコンパレータ（Ｃ1A1 〜Ｃ1A
4 ），（Ｃ2A1 〜Ｃ2A4 ），（Ｃ3A1 〜Ｃ3A4 ），（Ｃ
4A1 〜Ｃ4A4 ）の非反転出力端子および反転出力端子と
ラインＬ1,Ｌ1-〜Ｌ4,Ｌ4-を介して共通接続されてい
る。したがって、第２の比較部１４における第１番目の
ラッチド・コンパレータＬＣ1 の一方の入力端子および
他方の入力端子はコンパレータＣDA1 の非反転出力端子
および反転出力端子にそれぞれ接続され、第２番目のラ
ッチド・コンパレータＬＣ2 の一方の入力端子および他
方の入力端子はコンパレータＣDA2 の非反転出力端子お
よび反転出力端子にそれぞれ接続され、第３番目のラッ
チド・コンパレータＬＣ3 の一方の入力端子および他方
の入力端子はコンパレータＣDA3 の非反転出力端子およ
び反転出力端子にそれぞれ接続され、第４番目のラッチ
ド・コンパレータＬＣ4 の一方の入力端子および他方の
入力端子はコンパレータＣDA4 の非反転出力端子および
反転出力端子にそれぞれ接続されている。
ンパレータＣDA1 〜ＣDA4 の非反転出力端子および反転
出力端子は、第１〜第４の比較ブロック２２〜２８にお
ける各Ａ組の第１〜第４のコンパレータ（Ｃ1A1 〜Ｃ1A
4 ），（Ｃ2A1 〜Ｃ2A4 ），（Ｃ3A1 〜Ｃ3A4 ），（Ｃ
4A1 〜Ｃ4A4 ）の非反転出力端子および反転出力端子と
ラインＬ1,Ｌ1-〜Ｌ4,Ｌ4-を介して共通接続されてい
る。したがって、第２の比較部１４における第１番目の
ラッチド・コンパレータＬＣ1 の一方の入力端子および
他方の入力端子はコンパレータＣDA1 の非反転出力端子
および反転出力端子にそれぞれ接続され、第２番目のラ
ッチド・コンパレータＬＣ2 の一方の入力端子および他
方の入力端子はコンパレータＣDA2 の非反転出力端子お
よび反転出力端子にそれぞれ接続され、第３番目のラッ
チド・コンパレータＬＣ3 の一方の入力端子および他方
の入力端子はコンパレータＣDA3 の非反転出力端子およ
び反転出力端子にそれぞれ接続され、第４番目のラッチ
ド・コンパレータＬＣ4 の一方の入力端子および他方の
入力端子はコンパレータＣDA4 の非反転出力端子および
反転出力端子にそれぞれ接続されている。
【００３２】図７は、ダミー比較ブロック３２の回路構
成を示す。このダミー比較ブロック３２では、４個のコ
ンパレータＣDB5 〜ＣDB8 がアナログ信号入力端子３４
（図１）および基準電圧発生回路３６に対して並列接続
されている。これらのコンパレータＣDB5 〜ＣDB8 の一
方の入力端子には、基準電圧発生回路３６のタップＴDB
5 〜ＴDB8 よりフルスケール・レンジより低いレンジで
段階的に一定の値ずつ電圧値が高くなる比較用基準電圧
ＶDB5 〜ＶDB8 がそれぞれ与えられ、他方の入力端子に
はアナログ信号入力端子３６よりラインＬ9 を介してア
ナログ入力信号ＶINが与えられる。
成を示す。このダミー比較ブロック３２では、４個のコ
ンパレータＣDB5 〜ＣDB8 がアナログ信号入力端子３４
（図１）および基準電圧発生回路３６に対して並列接続
されている。これらのコンパレータＣDB5 〜ＣDB8 の一
方の入力端子には、基準電圧発生回路３６のタップＴDB
5 〜ＴDB8 よりフルスケール・レンジより低いレンジで
段階的に一定の値ずつ電圧値が高くなる比較用基準電圧
ＶDB5 〜ＶDB8 がそれぞれ与えられ、他方の入力端子に
はアナログ信号入力端子３６よりラインＬ9 を介してア
ナログ入力信号ＶINが与えられる。
【００３３】ダミー比較ブロック３２における４つのコ
ンパレータＣDB5 〜ＣDB8 の反転出力端子および非反転
出力端子は、第１〜第４の比較ブロック２２〜２８にお
けるＢ組の第５〜第８のコンパレータ（Ｃ1B5 〜Ｃ1B8
），（Ｃ2B5 〜Ｃ2B8 ），（Ｃ3B5 〜Ｃ3B8 ），（Ｃ4
B5 〜Ｃ4B8 ）の反転出力端子および非反転出力端子と
ラインＬ5,Ｌ5-〜Ｌ8,Ｌ8-を介して共通接続されてい
る。したがって、第２比較部１４における第５番目のラ
ッチド・コンパレータＬＣ5 の一方の入力端子および他
方の入力端子はコンパレータＣDB5 の反転出力端子およ
び非反転出力端子にそれぞれ接続され、第６番目のラッ
チド・コンパレータＬＣ6 の一方の入力端子および他方
の入力端子はコンパレータＣDB6 の反転出力端子および
非反転出力端子にそれぞれ接続され、第７番目のラッチ
ド・コンパレータＬＣ7 の一方の入力端子および他方の
入力端子はコンパレータＣDB7 の反転出力端子および非
反転出力端子にそれぞれ接続され、第８番目のラッチド
・コンパレータＬＣ8 の一方の入力端子および他方の入
力端子はコンパレータＣDB8 の反転出力端子および非反
転出力端子にそれぞれ接続されている。
ンパレータＣDB5 〜ＣDB8 の反転出力端子および非反転
出力端子は、第１〜第４の比較ブロック２２〜２８にお
けるＢ組の第５〜第８のコンパレータ（Ｃ1B5 〜Ｃ1B8
），（Ｃ2B5 〜Ｃ2B8 ），（Ｃ3B5 〜Ｃ3B8 ），（Ｃ4
B5 〜Ｃ4B8 ）の反転出力端子および非反転出力端子と
ラインＬ5,Ｌ5-〜Ｌ8,Ｌ8-を介して共通接続されてい
る。したがって、第２比較部１４における第５番目のラ
ッチド・コンパレータＬＣ5 の一方の入力端子および他
方の入力端子はコンパレータＣDB5 の反転出力端子およ
び非反転出力端子にそれぞれ接続され、第６番目のラッ
チド・コンパレータＬＣ6 の一方の入力端子および他方
の入力端子はコンパレータＣDB6 の反転出力端子および
非反転出力端子にそれぞれ接続され、第７番目のラッチ
ド・コンパレータＬＣ7 の一方の入力端子および他方の
入力端子はコンパレータＣDB7 の反転出力端子および非
反転出力端子にそれぞれ接続され、第８番目のラッチド
・コンパレータＬＣ8 の一方の入力端子および他方の入
力端子はコンパレータＣDB8 の反転出力端子および非反
転出力端子にそれぞれ接続されている。
【００３４】図１において、加算部１２は、第２の加算
部１４の第１〜第８のラッチド・コンパレータＬＣ1 〜
ＬＣ8 の一対の入力端子と電源電圧端子４２との間にほ
ぼ同一の抵抗値を有する１６個（８対）の抵抗（Ｒ1a，
Ｒ1b）〜（Ｒ8a，Ｒ8b）を接続してなるものである。た
とえば、第１の抵抗対（Ｒ1a，Ｒ1b）において、一方の
抵抗Ｒ1aは、一方の端子がラインＬV を介して電源電圧
端子４２に接続され、他方の端子が第１のラッチド・コ
ンパレータＬＣ1 の一方（左側）の入力端子に接続され
るとともにラインＬ1 を介して第１〜第４の比較ブロッ
ク２２〜２８のＡ組の第１のコンパレータＣ1A1 〜Ｃ4A
1 の非反転出力端子、Ｂ組の第１のコンパレータＣ1B1
〜Ｃ4B1 の反転出力端子、およびダミー比較ブロック３
０のコンパレータＣDA1 の非反転出力端子に接続されて
いる。第１の抵抗対（Ｒ1a，Ｒ1b）の他方の抵抗Ｒ1b
は、一方の端子がラインＬV を介して電源電圧端子４２
に接続され、他方の端子が第１のラッチド・コンパレー
タＬＣ1 の他方（右側）の入力端子に接続されるととも
にラインＬ1-を介して第１〜第４の比較ブロック２２〜
２８のＡ組の第１のコンパレータＣ1A1 〜Ｃ4A1 の反転
出力端子、Ｂ組の第１のコンパレータＣ1B1 〜Ｃ4B1 の
非反転出力端子、およびダミー比較ブロック３０のコン
パレータＣDA1 の反転出力端子に接続されている。ま
た、第８の抵抗対（Ｒ8a，Ｒ8b）における一方の抵抗Ｒ
8aは、一方の端子がラインＬV を介して電源電圧端子４
２に接続され、他方の端子が第８のラッチド・コンパレ
ータＬＣ8の一方（左側）の入力端子に接続されるとと
もにラインＬ8 を介して第１〜第４の比較ブロック２２
〜２８のＡ組の第８のコンパレータＣ1A8 〜Ｃ4A8 の非
反転出力端子、Ｂ組の第８のコンパレータＣ1B8 〜Ｃ4B
8 の反転出力端子、およびダミー比較ブロック３２のコ
ンパレータＣDB8 の反転出力端子に接続されている。そ
して、他方の抵抗Ｒ8bは、一方の端子がラインＬV を介
して電源電圧端子４２に接続され、他方の端子が第８の
ラッチド・コンパレータＬＣ8 の他方（右側）の入力端
子に接続されるとともにラインＬ8-を介して第１〜第４
の比較ブロック２２〜２８のＡ組の第８のコンパレータ
Ｃ1A8 〜Ｃ4A8 の反転入力端子、Ｂ組の第８のコンパレ
ータＣ1B8 〜Ｃ4B8 の非反転入力端子、およびダミー比
較ブロック３２のコンパレータＣDB8 の非反転入力端子
に接続されている。
部１４の第１〜第８のラッチド・コンパレータＬＣ1 〜
ＬＣ8 の一対の入力端子と電源電圧端子４２との間にほ
ぼ同一の抵抗値を有する１６個（８対）の抵抗（Ｒ1a，
Ｒ1b）〜（Ｒ8a，Ｒ8b）を接続してなるものである。た
とえば、第１の抵抗対（Ｒ1a，Ｒ1b）において、一方の
抵抗Ｒ1aは、一方の端子がラインＬV を介して電源電圧
端子４２に接続され、他方の端子が第１のラッチド・コ
ンパレータＬＣ1 の一方（左側）の入力端子に接続され
るとともにラインＬ1 を介して第１〜第４の比較ブロッ
ク２２〜２８のＡ組の第１のコンパレータＣ1A1 〜Ｃ4A
1 の非反転出力端子、Ｂ組の第１のコンパレータＣ1B1
〜Ｃ4B1 の反転出力端子、およびダミー比較ブロック３
０のコンパレータＣDA1 の非反転出力端子に接続されて
いる。第１の抵抗対（Ｒ1a，Ｒ1b）の他方の抵抗Ｒ1b
は、一方の端子がラインＬV を介して電源電圧端子４２
に接続され、他方の端子が第１のラッチド・コンパレー
タＬＣ1 の他方（右側）の入力端子に接続されるととも
にラインＬ1-を介して第１〜第４の比較ブロック２２〜
２８のＡ組の第１のコンパレータＣ1A1 〜Ｃ4A1 の反転
出力端子、Ｂ組の第１のコンパレータＣ1B1 〜Ｃ4B1 の
非反転出力端子、およびダミー比較ブロック３０のコン
パレータＣDA1 の反転出力端子に接続されている。ま
た、第８の抵抗対（Ｒ8a，Ｒ8b）における一方の抵抗Ｒ
8aは、一方の端子がラインＬV を介して電源電圧端子４
２に接続され、他方の端子が第８のラッチド・コンパレ
ータＬＣ8の一方（左側）の入力端子に接続されるとと
もにラインＬ8 を介して第１〜第４の比較ブロック２２
〜２８のＡ組の第８のコンパレータＣ1A8 〜Ｃ4A8 の非
反転出力端子、Ｂ組の第８のコンパレータＣ1B8 〜Ｃ4B
8 の反転出力端子、およびダミー比較ブロック３２のコ
ンパレータＣDB8 の反転出力端子に接続されている。そ
して、他方の抵抗Ｒ8bは、一方の端子がラインＬV を介
して電源電圧端子４２に接続され、他方の端子が第８の
ラッチド・コンパレータＬＣ8 の他方（右側）の入力端
子に接続されるとともにラインＬ8-を介して第１〜第４
の比較ブロック２２〜２８のＡ組の第８のコンパレータ
Ｃ1A8 〜Ｃ4A8 の反転入力端子、Ｂ組の第８のコンパレ
ータＣ1B8 〜Ｃ4B8 の非反転入力端子、およびダミー比
較ブロック３２のコンパレータＣDB8 の非反転入力端子
に接続されている。
【００３５】第２の比較部１４の第１〜第８のラッチド
・コンパレータＬＣ1 〜ＬＣ8 は、それぞれ相補的な二
値論理出力を発生する一対の出力端子つまり非反転出力
端子および反転出力端子を有しており、クロックバッフ
ァ４４からのクロックＣＬＫを入力した瞬間に各出力電
圧を保持するようになっている。
・コンパレータＬＣ1 〜ＬＣ8 は、それぞれ相補的な二
値論理出力を発生する一対の出力端子つまり非反転出力
端子および反転出力端子を有しており、クロックバッフ
ァ４４からのクロックＣＬＫを入力した瞬間に各出力電
圧を保持するようになっている。
【００３６】プリエンコーダ１６は、Ａ組とＢ組に８個
ずつ組分けされた１６個のＮＯＲ回路ＮＡ1 〜ＮＡ8 ，
ＮＢ1 〜ＮＢ8 からなる。Ａ組（ＮＡ1 〜ＮＡ8 ）にお
いて第Ｎ番目のＮＯＲ回路ＮＡN は、一方（左側）の入
力端子が第２の比較部１４の第Ｎ番目のラッチド・コン
パレータＬＣN の非反転出力端子に接続され、他方（右
側）の入力端子が第２の比較部１４の第（Ｎ＋１）番目
のラッチド・コンパレータＬＣN+1 の反転出力端子に接
続されている。ただし、第８番目のＮＯＲ回路ＮＡ8
は、一方（左側）の入力端子がそれと対応する第８番目
のラッチド・コンパレータＬＣ8 の非反転出力端子に接
続されるが、他方（右側）の入力端子は第１番目のラッ
チド・コンパレータＬＣ1 の非反転出力端子に接続され
ている。Ｂ組（ＮＢ1 〜ＮＢ8 ）において、第Ｎ番目の
ＮＯＲ回路ＮＢNは、一方（左側）の入力端子が第２の
比較部１４の第Ｎ番目のラッチド・コンパレータＬＣN
の反転出力端子に接続され、他方（右側）の入力端子が
第（Ｎ＋１）番目のラッチド・コンパレータＬＣN+1 の
非反転出力端子に接続されている。ただし、第８番目の
ＮＯＲ回路ＮＢ8 は、一方（左側）の入力端子がそれと
対応する第８番目のラッチド・コンパレータＬＣ8 の反
転出力端子に接続されるが、他方（右側）の入力端子は
第１番目のラッチドコンパレータＬＣ1 の反転出力端子
に接続されている。
ずつ組分けされた１６個のＮＯＲ回路ＮＡ1 〜ＮＡ8 ，
ＮＢ1 〜ＮＢ8 からなる。Ａ組（ＮＡ1 〜ＮＡ8 ）にお
いて第Ｎ番目のＮＯＲ回路ＮＡN は、一方（左側）の入
力端子が第２の比較部１４の第Ｎ番目のラッチド・コン
パレータＬＣN の非反転出力端子に接続され、他方（右
側）の入力端子が第２の比較部１４の第（Ｎ＋１）番目
のラッチド・コンパレータＬＣN+1 の反転出力端子に接
続されている。ただし、第８番目のＮＯＲ回路ＮＡ8
は、一方（左側）の入力端子がそれと対応する第８番目
のラッチド・コンパレータＬＣ8 の非反転出力端子に接
続されるが、他方（右側）の入力端子は第１番目のラッ
チド・コンパレータＬＣ1 の非反転出力端子に接続され
ている。Ｂ組（ＮＢ1 〜ＮＢ8 ）において、第Ｎ番目の
ＮＯＲ回路ＮＢNは、一方（左側）の入力端子が第２の
比較部１４の第Ｎ番目のラッチド・コンパレータＬＣN
の反転出力端子に接続され、他方（右側）の入力端子が
第（Ｎ＋１）番目のラッチド・コンパレータＬＣN+1 の
非反転出力端子に接続されている。ただし、第８番目の
ＮＯＲ回路ＮＢ8 は、一方（左側）の入力端子がそれと
対応する第８番目のラッチド・コンパレータＬＣ8 の反
転出力端子に接続されるが、他方（右側）の入力端子は
第１番目のラッチドコンパレータＬＣ1 の反転出力端子
に接続されている。
【００３７】Ａ組の第１〜第８のＮＯＲ回路ＮＡ1 〜Ｎ
Ａ8 の出力端子およびＢ組の第１〜第８のＮＯＲ回路Ｎ
Ｂ1 〜ＮＢ8 の出力端子は、下位エンコーダ１８の第１
〜第８の入力端子にそれぞれ接続されている。下位エン
コーダ１８は、図２１の４ビット・エンコーダを８ビッ
ト・タイプに拡張したものでよく、Ａ組もしくはＢ組の
ＮＯＲ回路ＮＡ1 〜ＮＡ8 ，ＮＢ1 〜ＮＢ8 のいずれか
１つ（第Ｎ番目のＮＯＲ回路）の出力端子にのみ排他的
にＨレベルの出力電圧が得られると、その出力端子に接
続されている（第Ｎ番目の）エンコーダ入力端子に予め
割り当てられている３ビットのデータを出力するように
構成されている。たとえば、Ａ組の第１のＮＯＲ回路Ａ
Ｎ1 の出力端子にのみ排他的にＨレベルの出力電圧が得
られたときは、第１の入力端子に割り当てられている３
ビット・データ「０００」を出力するようになってい
る。
Ａ8 の出力端子およびＢ組の第１〜第８のＮＯＲ回路Ｎ
Ｂ1 〜ＮＢ8 の出力端子は、下位エンコーダ１８の第１
〜第８の入力端子にそれぞれ接続されている。下位エン
コーダ１８は、図２１の４ビット・エンコーダを８ビッ
ト・タイプに拡張したものでよく、Ａ組もしくはＢ組の
ＮＯＲ回路ＮＡ1 〜ＮＡ8 ，ＮＢ1 〜ＮＢ8 のいずれか
１つ（第Ｎ番目のＮＯＲ回路）の出力端子にのみ排他的
にＨレベルの出力電圧が得られると、その出力端子に接
続されている（第Ｎ番目の）エンコーダ入力端子に予め
割り当てられている３ビットのデータを出力するように
構成されている。たとえば、Ａ組の第１のＮＯＲ回路Ａ
Ｎ1 の出力端子にのみ排他的にＨレベルの出力電圧が得
られたときは、第１の入力端子に割り当てられている３
ビット・データ「０００」を出力するようになってい
る。
【００３８】次に、図８〜図１２を参照して本実施例の
Ａ／Ｄコンバータにおける下位Ａ／Ｄ変換部の動作を説
明する。
Ａ／Ｄコンバータにおける下位Ａ／Ｄ変換部の動作を説
明する。
【００３９】図８は、第１の比較部１０内の任意の第ｉ
番目の比較ブロックにおけるＡ組およびＢ組の第１〜第
４番目の中の任意の（第Ｎ番目の）コンパレータＣiAN
，ＣiBN と、ダミー比較ブロック３０におけるコンパ
レータＣDAN と、加算部１２における第Ｎ番目の抵抗Ｒ
Na，ＲNbと、第２の比較部１４における第Ｎ番目のラッ
チド・コンパレータＬＣN との間の接続関係を示す。コ
ンパレータＣiAN ，ＣiBN ，ＣDAN の一方の入力端子に
は基準電圧発生回路３６（図示せず）より比較用基準電
圧ＶiAN,ＶiBN ，ＶDAｉがそれぞれ与えられ、他方の入
力端子にはアナログ信号入力端子３４よりラインＬ9 を
介してアナログ信号ＶINが与えられる。
番目の比較ブロックにおけるＡ組およびＢ組の第１〜第
４番目の中の任意の（第Ｎ番目の）コンパレータＣiAN
，ＣiBN と、ダミー比較ブロック３０におけるコンパ
レータＣDAN と、加算部１２における第Ｎ番目の抵抗Ｒ
Na，ＲNbと、第２の比較部１４における第Ｎ番目のラッ
チド・コンパレータＬＣN との間の接続関係を示す。コ
ンパレータＣiAN ，ＣiBN ，ＣDAN の一方の入力端子に
は基準電圧発生回路３６（図示せず）より比較用基準電
圧ＶiAN,ＶiBN ，ＶDAｉがそれぞれ与えられ、他方の入
力端子にはアナログ信号入力端子３４よりラインＬ9 を
介してアナログ信号ＶINが与えられる。
【００４０】これらのコンパレータＣiAN ，ＣiBN ，Ｃ
DAN は、アナログ信号ＶINの電圧レベルを比較用基準電
圧ＶiAN ，ＶiBN ，ＶDAｉとそれぞれ比較し、前者（Ｖ
IN）が後者（ＶiAN ，ＶiBN ，ＶDAｉ）より高いときは
それぞれの非反転出力端子がＨレベルで反転出力端子Ｐ
iAN-，ＰiBN-，ＰDAｉ- がＬレベルとなり、前者が後者
よりも低いときは各出力電圧が逆論理のレベルになる。
各コンパレータの非反転出力端子および反転出力端子は
いずれもオープン・コレクタ端子からなり、Ｌレベルの
ときは電源ラインＬ9 から加算部１２の抵抗ＲNaもしく
はＲNbを介してその出力端子に一定の電流ｉを引き込
み、Ｈレベルのときはそのような電流ｉを引き込まない
ようになっている。
DAN は、アナログ信号ＶINの電圧レベルを比較用基準電
圧ＶiAN ，ＶiBN ，ＶDAｉとそれぞれ比較し、前者（Ｖ
IN）が後者（ＶiAN ，ＶiBN ，ＶDAｉ）より高いときは
それぞれの非反転出力端子がＨレベルで反転出力端子Ｐ
iAN-，ＰiBN-，ＰDAｉ- がＬレベルとなり、前者が後者
よりも低いときは各出力電圧が逆論理のレベルになる。
各コンパレータの非反転出力端子および反転出力端子は
いずれもオープン・コレクタ端子からなり、Ｌレベルの
ときは電源ラインＬ9 から加算部１２の抵抗ＲNaもしく
はＲNbを介してその出力端子に一定の電流ｉを引き込
み、Ｈレベルのときはそのような電流ｉを引き込まない
ようになっている。
【００４１】したがって、入力アナログ信号ＶINの電圧
レベルに応じてこれら３つのコンパレータＣiAN ，ＣiB
N ，ＣDAN の非反転出力端子および反転出力端子（ＰiA
N ，ＰiAN-），（ＰiBN ，ＰiBN-），（ＰDAN ，ＰDAN
-）に相補的な二値論理出力がそれぞれ得られ、Ｌレベ
ルになった出力端子には電源ラインＬ9 から加算部１２
の抵抗ＲNa，ＲNbを通って一定の電流ｉが流れ込むこと
によって、両抵抗ＲNa，ＲNbのそれぞれの他方の端子
（第１の比較部１０側の端子）には電流量ＩNa，ＩNbに
応じた電圧ＶNA，ＶNBが得られる。そして、第２の比較
部１４のラッチド・コンパレータＬＣN において、それ
らの電圧ＶNA，ＶNBが比較され、その大小関係に対応し
た相補的な二値論理電圧が非反転出力端子および反転出
力端子Ｑ1a，Ｑ1bに得られるようになっている。
レベルに応じてこれら３つのコンパレータＣiAN ，ＣiB
N ，ＣDAN の非反転出力端子および反転出力端子（ＰiA
N ，ＰiAN-），（ＰiBN ，ＰiBN-），（ＰDAN ，ＰDAN
-）に相補的な二値論理出力がそれぞれ得られ、Ｌレベ
ルになった出力端子には電源ラインＬ9 から加算部１２
の抵抗ＲNa，ＲNbを通って一定の電流ｉが流れ込むこと
によって、両抵抗ＲNa，ＲNbのそれぞれの他方の端子
（第１の比較部１０側の端子）には電流量ＩNa，ＩNbに
応じた電圧ＶNA，ＶNBが得られる。そして、第２の比較
部１４のラッチド・コンパレータＬＣN において、それ
らの電圧ＶNA，ＶNBが比較され、その大小関係に対応し
た相補的な二値論理電圧が非反転出力端子および反転出
力端子Ｑ1a，Ｑ1bに得られるようになっている。
【００４２】図９に、入力アナログ信号ＶINの電圧レベ
ルの各場合における図８の各部の値を示す。入力アナロ
グ信号ＶINがコンパレータＣiAN に対する比較用基準電
圧ＶiAN よりも低い場合（の場合）は、コンパレータ
ＣiAN ，ＣiBN ，ＣDAN のいずれも、非反転出力端子が
Ｈレベル、反転出力端子がＬレベルとなり、それぞれの
反転出力端子に電流ｉが流れる。したがって、加算部１
２において、抵抗ＲNaにはコンパレータＣiBN の反転出
力端子ＰiBN-に引き込まれる電流ｉが流れ、抵抗ＲNab
はコンパレータＣiAN ，ＣDAN の反転出力端子ＰiAN-，
ＰDAN-にそれぞれ引き込まれる電流ｉ，ｉが多重に流れ
る。その結果、ラッチド・コンパレータＬＣN の入力電
圧ＶNa，ＶNbはそれぞれ（Ｖcc−Ｒｉ），（Ｖcc−２Ｒ
ｉ）となり、その非反転出力端子ＱN および反転出力端
子ＱN-にはそれぞれＨレベル、Ｌレベルの出力電圧が得
られる。
ルの各場合における図８の各部の値を示す。入力アナロ
グ信号ＶINがコンパレータＣiAN に対する比較用基準電
圧ＶiAN よりも低い場合（の場合）は、コンパレータ
ＣiAN ，ＣiBN ，ＣDAN のいずれも、非反転出力端子が
Ｈレベル、反転出力端子がＬレベルとなり、それぞれの
反転出力端子に電流ｉが流れる。したがって、加算部１
２において、抵抗ＲNaにはコンパレータＣiBN の反転出
力端子ＰiBN-に引き込まれる電流ｉが流れ、抵抗ＲNab
はコンパレータＣiAN ，ＣDAN の反転出力端子ＰiAN-，
ＰDAN-にそれぞれ引き込まれる電流ｉ，ｉが多重に流れ
る。その結果、ラッチド・コンパレータＬＣN の入力電
圧ＶNa，ＶNbはそれぞれ（Ｖcc−Ｒｉ），（Ｖcc−２Ｒ
ｉ）となり、その非反転出力端子ＱN および反転出力端
子ＱN-にはそれぞれＨレベル、Ｌレベルの出力電圧が得
られる。
【００４３】入力アナログ信号ＶINがコンパレータＣiA
N に対する比較用基準電圧ＶiAN よりは高くコンパレー
タＣiBN に対する比較用基準電圧ＶiBN よりは低い場合
（の場合）は、コンパレータＣiAN の出力（ＰiAN ，
ＰiAN-）が反転するだけで、コンパレータＣiBN ，ＣDA
N の出力（ＰiBN ，ＰiBN-），（ＰDAN ，ＰDAN-）は上
記の場合と同じである。したがって、加算部１２の抵
抗ＲNaにはコンパレータＣiAN ，ＣiBN の反転出力端子
ＰiBN-にそれぞれ引き込まれる電流ｉ，ｉが多重に流
れ、抵抗ＲNab はコンパレータＣDAN の反転出力端子Ｐ
DAN-に引き込まれる電流ｉが流れる。その結果、ラッチ
ド・コンパレータＬＣN の入力電圧ＶNa，ＶNbはそれぞ
れ（Ｖcc−２Ｒｉ），（Ｖcc−Ｒｉ）となり、その非反
転出力端子ＱN および反転出力端子ＱN-にはそれぞれＬ
レベル、Ｈレベルの出力電圧が得られる。
N に対する比較用基準電圧ＶiAN よりは高くコンパレー
タＣiBN に対する比較用基準電圧ＶiBN よりは低い場合
（の場合）は、コンパレータＣiAN の出力（ＰiAN ，
ＰiAN-）が反転するだけで、コンパレータＣiBN ，ＣDA
N の出力（ＰiBN ，ＰiBN-），（ＰDAN ，ＰDAN-）は上
記の場合と同じである。したがって、加算部１２の抵
抗ＲNaにはコンパレータＣiAN ，ＣiBN の反転出力端子
ＰiBN-にそれぞれ引き込まれる電流ｉ，ｉが多重に流
れ、抵抗ＲNab はコンパレータＣDAN の反転出力端子Ｐ
DAN-に引き込まれる電流ｉが流れる。その結果、ラッチ
ド・コンパレータＬＣN の入力電圧ＶNa，ＶNbはそれぞ
れ（Ｖcc−２Ｒｉ），（Ｖcc−Ｒｉ）となり、その非反
転出力端子ＱN および反転出力端子ＱN-にはそれぞれＬ
レベル、Ｈレベルの出力電圧が得られる。
【００４４】同様の動作により、入力アナログ信号ＶIN
がコンパレータＣiBN に対する比較用基準電圧ＶiBN よ
りは高くコンパレータＣDAN に対する比較用基準電圧Ｖ
DANよりは低い場合（の場合）は、ラッチド・コンパ
レータＬＣN の非反転出力端子ＱN および反転出力端子
ＱN-にそれぞれＨレベル、Ｌレベルの出力電圧が得ら
れ、入力アナログ信号ＶINがコンパレータＣDAN に対す
る比較用基準電圧ＶDAよりも高い場合（の場合）は、
ラッチド・コンパレータＬＣN の非反転出力端子ＱN お
よび反転出力端子ＱN-がそれぞれＬレベル、Ｈレベルに
なる。
がコンパレータＣiBN に対する比較用基準電圧ＶiBN よ
りは高くコンパレータＣDAN に対する比較用基準電圧Ｖ
DANよりは低い場合（の場合）は、ラッチド・コンパ
レータＬＣN の非反転出力端子ＱN および反転出力端子
ＱN-にそれぞれＨレベル、Ｌレベルの出力電圧が得ら
れ、入力アナログ信号ＶINがコンパレータＣDAN に対す
る比較用基準電圧ＶDAよりも高い場合（の場合）は、
ラッチド・コンパレータＬＣN の非反転出力端子ＱN お
よび反転出力端子ＱN-がそれぞれＬレベル、Ｈレベルに
なる。
【００４５】図１０は、第１の比較部１０内の任意の第
ｉ番目の比較ブロックにおけるＡ組およびＢ組の第５〜
第８番目の中の任意の（第Ｎ番目の）コンパレータＣiA
N ，ＣiBN と、ダミー比較ブロック３２におけるコンパ
レータＣDBN と、加算部１２における第Ｎ番目の抵抗Ｒ
Na，ＲNbと、第２の比較部１４における第Ｎ番目のラッ
チド・コンパレータＬＣN との間の接続関係を示す。図
８の接続関係と異なるのは、出力端子を各比較ブロック
のＡ組およびＢ組の第Ｎ番目のコンパレータＣiAN ，Ｃ
iBN と共通接続するダミー・コンパレータが右側のダミ
ー比較ブロック３０のコンパレータＣDAN から左側のダ
ミー比較ブロック３２のコンパレータＣDBN に変わった
点である。
ｉ番目の比較ブロックにおけるＡ組およびＢ組の第５〜
第８番目の中の任意の（第Ｎ番目の）コンパレータＣiA
N ，ＣiBN と、ダミー比較ブロック３２におけるコンパ
レータＣDBN と、加算部１２における第Ｎ番目の抵抗Ｒ
Na，ＲNbと、第２の比較部１４における第Ｎ番目のラッ
チド・コンパレータＬＣN との間の接続関係を示す。図
８の接続関係と異なるのは、出力端子を各比較ブロック
のＡ組およびＢ組の第Ｎ番目のコンパレータＣiAN ，Ｃ
iBN と共通接続するダミー・コンパレータが右側のダミ
ー比較ブロック３０のコンパレータＣDAN から左側のダ
ミー比較ブロック３２のコンパレータＣDBN に変わった
点である。
【００４６】図１１に、入力アナログ信号ＶINの電圧レ
ベルの各場合における図１０の各部の値を示す。各比較
ブロック内のＡ組およびＢ組のコンパレータＣiAN ，Ｃ
iBNについてみると、図１１の，，の場合はそれ
ぞれ図９の，，の場合と対応している。
ベルの各場合における図１０の各部の値を示す。各比較
ブロック内のＡ組およびＢ組のコンパレータＣiAN ，Ｃ
iBNについてみると、図１１の，，の場合はそれ
ぞれ図９の，，の場合と対応している。
【００４７】なお、図９および図１１において、加算部
１２の第Ｎ番目の抵抗ＲNa，ＲNbにおける電流量ＩNa，
ＩNbおよび端子電圧ＶNa，ＶNbの各値は、図８、図１０
に示される３つのコンパレータ、つまり１つの比較ブロ
ック内のＡ組およびＢ組の第Ｎ番目のコンパレータＣiA
N ，ＣiBN とダミー比較ブロック３０（３２）内の対応
するコンパレータＣDAN （ＣDBN ）のそれぞれの出力を
合成した値であり、ラインＬN ，ＬN-を介して加算部１
２の抵抗ＲNa，ＲNbおよび第２の比較部１４における第
Ｎ番目のラッチド・コンパレータＬＣN に共通接続され
ている他の全てのブロックのＡ組およびＢ組の第Ｎ番目
のコンパレータの出力を無視している。
１２の第Ｎ番目の抵抗ＲNa，ＲNbにおける電流量ＩNa，
ＩNbおよび端子電圧ＶNa，ＶNbの各値は、図８、図１０
に示される３つのコンパレータ、つまり１つの比較ブロ
ック内のＡ組およびＢ組の第Ｎ番目のコンパレータＣiA
N ，ＣiBN とダミー比較ブロック３０（３２）内の対応
するコンパレータＣDAN （ＣDBN ）のそれぞれの出力を
合成した値であり、ラインＬN ，ＬN-を介して加算部１
２の抵抗ＲNa，ＲNbおよび第２の比較部１４における第
Ｎ番目のラッチド・コンパレータＬＣN に共通接続され
ている他の全てのブロックのＡ組およびＢ組の第Ｎ番目
のコンパレータの出力を無視している。
【００４８】実際は、それら他の全てのＡ組およびＢ組
の第Ｎ番目のコンパレータも相補的二値論理出力のＬレ
ベル側で電流ｉを引き込むので、加算部１２の第Ｎ番目
の抵抗ＲNa，ＲNbではそれぞれ引き込み電流ｉが比較ブ
ロックの数だけ多重に流れ、それらの多重に流れる電流
ｉの和がそれぞれの電流量ＩNa，ＩNbの値になる。しか
し、各比較ブロックにおいて、Ａ組の第Ｎ番目のコンパ
レータＣiAN はその非反転出力端子および反転出力端子
が加算部１２の抵抗ＲNa，ＲNbにそれぞれ接続されてい
るのに対し、Ｂ組の第Ｎ番目のコンパレータＣiBN はそ
の反転出力端子および非反転出力端子が加算部１２の抵
抗ＲNa，ＲNbにそれぞれ接続されているので、抵抗ＲN
a，ＲNbの電流量ＩNa，ＩNbの間の差（相対値）は図
９、図１１の各場合と同様に単位引き込み電流ｉだけの
値になる。正確には、〜の各場合において、抵抗Ｒ
Na，ＲNbの電流量（ＩNa，ＩNb）は（４ｉ，５ｉ）もし
くは（５ｉ，４ｉ）になる。これにより、抵抗ＲNa，Ｒ
Nbの端子電圧ＶNa，ＶNbの間の差電圧は図９、図１１の
各場合と同じ単位引き込み電流ｉ分の電圧降下に相当す
る差電圧Ｒｉとなり、結果的にラッチド・コンパレータ
ＬＣN の出力端子ＱN ，ＱN-には図９、図１１の各場合
と同一の二値論理出力が得られる。
の第Ｎ番目のコンパレータも相補的二値論理出力のＬレ
ベル側で電流ｉを引き込むので、加算部１２の第Ｎ番目
の抵抗ＲNa，ＲNbではそれぞれ引き込み電流ｉが比較ブ
ロックの数だけ多重に流れ、それらの多重に流れる電流
ｉの和がそれぞれの電流量ＩNa，ＩNbの値になる。しか
し、各比較ブロックにおいて、Ａ組の第Ｎ番目のコンパ
レータＣiAN はその非反転出力端子および反転出力端子
が加算部１２の抵抗ＲNa，ＲNbにそれぞれ接続されてい
るのに対し、Ｂ組の第Ｎ番目のコンパレータＣiBN はそ
の反転出力端子および非反転出力端子が加算部１２の抵
抗ＲNa，ＲNbにそれぞれ接続されているので、抵抗ＲN
a，ＲNbの電流量ＩNa，ＩNbの間の差（相対値）は図
９、図１１の各場合と同様に単位引き込み電流ｉだけの
値になる。正確には、〜の各場合において、抵抗Ｒ
Na，ＲNbの電流量（ＩNa，ＩNb）は（４ｉ，５ｉ）もし
くは（５ｉ，４ｉ）になる。これにより、抵抗ＲNa，Ｒ
Nbの端子電圧ＶNa，ＶNbの間の差電圧は図９、図１１の
各場合と同じ単位引き込み電流ｉ分の電圧降下に相当す
る差電圧Ｒｉとなり、結果的にラッチド・コンパレータ
ＬＣN の出力端子ＱN ，ＱN-には図９、図１１の各場合
と同一の二値論理出力が得られる。
【００４９】上述した動作から、次のことが理解されよ
う。すなわち、各比較ブロック２２〜２８において、入
力アナログ信号ＶINの電圧レベルが最も低い比較用基準
電圧ＶiA1 よりも低い場合または当該ブロック内の最も
高い比較用基準電圧ＶiB8 よりも高い場合、つまり当該
ブロック内の比較用基準電圧範囲（ＶiA1 〜ＶiB8 ）外
にある場合、当該ブロック内のＡ組およびＢ組のいずれ
のコンパレータも第２の比較部１４の各ラッチド・コン
パレータＬＣ1 〜ＬＣ8 の比較結果には何の影響も与え
ることはなく、当該比較ブロックは全体的にも部分的に
も第２の比較部１４の出力には関係しない。しかし、図
１２および図１３に示すように、入力アナログ信号ＶIN
の電圧レベルが当該ブロック内の比較用基準電圧範囲
（ＶiA1 〜ＶiB8 ）内にある場合は、当該ブロック内の
Ａ組もしくはＢ組の第１〜第８のコンパレータＣiA1 〜
ＣiA8 もしくはＣiB1 〜ＣiB8 の比較結果が第２の比較
部１４の第１〜第８のラッチド・コンパレータＬＣ1 〜
ＬＣ8 の二値論理出力にそれぞれ反映される。
う。すなわち、各比較ブロック２２〜２８において、入
力アナログ信号ＶINの電圧レベルが最も低い比較用基準
電圧ＶiA1 よりも低い場合または当該ブロック内の最も
高い比較用基準電圧ＶiB8 よりも高い場合、つまり当該
ブロック内の比較用基準電圧範囲（ＶiA1 〜ＶiB8 ）外
にある場合、当該ブロック内のＡ組およびＢ組のいずれ
のコンパレータも第２の比較部１４の各ラッチド・コン
パレータＬＣ1 〜ＬＣ8 の比較結果には何の影響も与え
ることはなく、当該比較ブロックは全体的にも部分的に
も第２の比較部１４の出力には関係しない。しかし、図
１２および図１３に示すように、入力アナログ信号ＶIN
の電圧レベルが当該ブロック内の比較用基準電圧範囲
（ＶiA1 〜ＶiB8 ）内にある場合は、当該ブロック内の
Ａ組もしくはＢ組の第１〜第８のコンパレータＣiA1 〜
ＣiA8 もしくはＣiB1 〜ＣiB8 の比較結果が第２の比較
部１４の第１〜第８のラッチド・コンパレータＬＣ1 〜
ＬＣ8 の二値論理出力にそれぞれ反映される。
【００５０】図１２において、Ｑ1 〜Ｑ8 は第２の比較
部１４における第１〜第８のラッチド・コンパレータＬ
Ｃ1 〜ＬＣ8 の非反転出力端子の電圧レベルを表し、Ｑ
1-〜Ｑ8-はそれら第１〜第８のラッチド・コンパレータ
ＬＣ1 〜ＬＣ8 の反転出力端子の電圧レベルを表し、Ｎ
Ａ1 〜ＮＡ8 はプリエンコーダ１６のＡ組のＮＯＲ回路
ＮＡ1 〜ＮＡ8 の出力電圧レベルを表し、ＮＢ1 〜ＮＢ
8 はプリエンコーダ１６のＢ組のＮＯＲ回路ＮＢ1 〜Ｎ
Ｂ8 の出力電圧レベルを表す。
部１４における第１〜第８のラッチド・コンパレータＬ
Ｃ1 〜ＬＣ8 の非反転出力端子の電圧レベルを表し、Ｑ
1-〜Ｑ8-はそれら第１〜第８のラッチド・コンパレータ
ＬＣ1 〜ＬＣ8 の反転出力端子の電圧レベルを表し、Ｎ
Ａ1 〜ＮＡ8 はプリエンコーダ１６のＡ組のＮＯＲ回路
ＮＡ1 〜ＮＡ8 の出力電圧レベルを表し、ＮＢ1 〜ＮＢ
8 はプリエンコーダ１６のＢ組のＮＯＲ回路ＮＢ1 〜Ｎ
Ｂ8 の出力電圧レベルを表す。
【００５１】図１２に示すように、プリエンコーダ１６
においては、入力アナログ電圧ＶINの電圧レベルが第１
〜第４の比較ブロック２２〜２８のいずれか１つにおい
てＡ組の第Ｎ番目のコンパレータＣiAN に対する比較用
基準電圧ＶiAN と第Ｎ＋１番目のコンパレータＣiAN+1
に対する比較用基準電圧ＶiAN+1 との間にあるとき、Ａ
組の第Ｎ番目のＮＯＲ回路ＮＡN の出力端子にのみ排他
的にＨレベルが得られる。また、入力アナログ電圧ＶIN
の電圧レベルが第１〜第４の比較ブロック２２〜２８の
いずれか１つにおいてＢ組の第Ｎ番目のコンパレータＣ
iBN に対する比較用基準電圧ＶiBN と第Ｎ＋１番目のコ
ンパレータＣiBN+1 に対する比較用基準電圧ＶiBN+1 と
の間にあるときは、Ｂ組の第Ｎ番目のＮＯＲ回路ＮＢN
の出力端子にのみ排他的にＨレベルが得られる。このよ
うに、プリエンコーダ１６のＡ組のＮＯＲ回路ＮＡ1 〜
ＮＡ8 もしくはＢ組のＮＯＲ回路ＮＢ1 〜ＮＢ8 に排他
的に１つのＨレベルの出力電圧が得られることによっ
て、下位エンコーダ１８はそのＨレベルの二値論理出力
を入力したエンコーダ入力端子に予め割り当てられてい
る３ビットの下位ビットを出力する。たとえば、ＮＡ8
〜ＮＡ1 が（０００００００１）のときは下位３ビット
「０００」を出力し、ＮＡ8 〜ＮＡ1 が（００００００
１０）のときは下位３ビット「００１」を出力する。な
お、図１２に示すように、Ａ組のＮＯＲ回路ＮＡ1 〜Ｎ
Ａ8 の１つからＨレベルの出力が得られるときＢ組のＮ
ＯＲ回路ＮＢ1 〜ＮＢ8 の出力は全てＬレベルであり、
逆にＢ組のＮＯＲ回路ＮＢ1 〜ＮＢ8 の１つからＨレベ
ルの出力が得られるときＡ組のＮＯＲ回路ＮＡ1 〜ＮＡ
8 の出力は全てＬレベルである。
においては、入力アナログ電圧ＶINの電圧レベルが第１
〜第４の比較ブロック２２〜２８のいずれか１つにおい
てＡ組の第Ｎ番目のコンパレータＣiAN に対する比較用
基準電圧ＶiAN と第Ｎ＋１番目のコンパレータＣiAN+1
に対する比較用基準電圧ＶiAN+1 との間にあるとき、Ａ
組の第Ｎ番目のＮＯＲ回路ＮＡN の出力端子にのみ排他
的にＨレベルが得られる。また、入力アナログ電圧ＶIN
の電圧レベルが第１〜第４の比較ブロック２２〜２８の
いずれか１つにおいてＢ組の第Ｎ番目のコンパレータＣ
iBN に対する比較用基準電圧ＶiBN と第Ｎ＋１番目のコ
ンパレータＣiBN+1 に対する比較用基準電圧ＶiBN+1 と
の間にあるときは、Ｂ組の第Ｎ番目のＮＯＲ回路ＮＢN
の出力端子にのみ排他的にＨレベルが得られる。このよ
うに、プリエンコーダ１６のＡ組のＮＯＲ回路ＮＡ1 〜
ＮＡ8 もしくはＢ組のＮＯＲ回路ＮＢ1 〜ＮＢ8 に排他
的に１つのＨレベルの出力電圧が得られることによっ
て、下位エンコーダ１８はそのＨレベルの二値論理出力
を入力したエンコーダ入力端子に予め割り当てられてい
る３ビットの下位ビットを出力する。たとえば、ＮＡ8
〜ＮＡ1 が（０００００００１）のときは下位３ビット
「０００」を出力し、ＮＡ8 〜ＮＡ1 が（００００００
１０）のときは下位３ビット「００１」を出力する。な
お、図１２に示すように、Ａ組のＮＯＲ回路ＮＡ1 〜Ｎ
Ａ8 の１つからＨレベルの出力が得られるときＢ組のＮ
ＯＲ回路ＮＢ1 〜ＮＢ8 の出力は全てＬレベルであり、
逆にＢ組のＮＯＲ回路ＮＢ1 〜ＮＢ8 の１つからＨレベ
ルの出力が得られるときＡ組のＮＯＲ回路ＮＡ1 〜ＮＡ
8 の出力は全てＬレベルである。
【００５２】以上のように、本実施例の下位Ａ／Ｄ変換
部においては、入力アナログ信号ＶINをフルスケール・
レンジ内で段階的に一定の値ずつ電圧値が高くなる６４
個の比較用基準電圧と比較する６４個のコンパレータが
１６個ずつ４つの比較ブロック２２〜２８にグループ分
けされ、各比較ブロックにおいては１６個のコンパレー
タが８個ずつＡ組およびＢ組に組分けされている。ま
た、入力アナログ信号ＶINをフルスケール・レンジの外
で段階的に一定の値ずつ電圧値が高くなる８個の比較用
基準電圧と比較する８個のダミーのコンパレータが比較
ブロック２２〜２８の両側に４個ずつダミー比較ブロッ
ク３０，３２に分配されている。比較ブロック２２〜２
８およびダミー比較ブロック３０，３２内のいずれのコ
ンパレータも相補的な二値論理出力を出力する非反転出
力端子および反転出力端子を有している。各々の比較ブ
ロック２２〜２８において、Ａ組の第Ｎ番目のコンパレ
ータＣiAN は、その非反転出力端子および反転出力端子
が加算部１２の第Ｎ番目の一方の抵抗ＲNa、他方のＲNb
および比較部１４の第Ｎ番目のラッチド・コンパレータ
ＬＣN の一方の入力端子、他方の入力端子にそれぞれ接
続されるのに対し、Ｂ組の第Ｎ番目のコンパレータＣiB
N は、その反転出力端子および非反転出力端子が加算部
１２の第Ｎ番目の一方の抵抗ＲNa、他方の抵抗ＲNbおよ
び比較部１４の第Ｎ番目のラッチド・コンパレータＬＣ
N の一方の入力端子、他方の入力端子にそれぞれ接続さ
れている。電圧値の高いダミー比較用基準電圧ＶDA1 〜
ＶDA4 を受けるダミー比較ブロック３０内の４個のコン
パレータＣDA1 〜ＣDA4 の各々の非反転出力端子および
反転出力端子は、各比較ブロック２２〜２８内のＡ組の
第１〜第４番目のコンパレータＣiA1 〜ＣiA4 の各々の
非反転出力端子および反転出力端子とそれぞれ共通接続
されている。電圧値の低いダミー比較用基準電圧ＶDB1
〜ＶDB4 を受けるダミー比較ブロック３２内の４個のコ
ンパレータＣDB1 〜ＣDB4 の各々の非反転出力端子およ
び反転出力端子は、各比較ブロック２２〜２８内のＢ組
の第１〜第４番目のコンパレータＣiB1 〜ＣiB4 の各々
の非反転出力端子および反転出力端子とそれぞれ共通接
続されている。
部においては、入力アナログ信号ＶINをフルスケール・
レンジ内で段階的に一定の値ずつ電圧値が高くなる６４
個の比較用基準電圧と比較する６４個のコンパレータが
１６個ずつ４つの比較ブロック２２〜２８にグループ分
けされ、各比較ブロックにおいては１６個のコンパレー
タが８個ずつＡ組およびＢ組に組分けされている。ま
た、入力アナログ信号ＶINをフルスケール・レンジの外
で段階的に一定の値ずつ電圧値が高くなる８個の比較用
基準電圧と比較する８個のダミーのコンパレータが比較
ブロック２２〜２８の両側に４個ずつダミー比較ブロッ
ク３０，３２に分配されている。比較ブロック２２〜２
８およびダミー比較ブロック３０，３２内のいずれのコ
ンパレータも相補的な二値論理出力を出力する非反転出
力端子および反転出力端子を有している。各々の比較ブ
ロック２２〜２８において、Ａ組の第Ｎ番目のコンパレ
ータＣiAN は、その非反転出力端子および反転出力端子
が加算部１２の第Ｎ番目の一方の抵抗ＲNa、他方のＲNb
および比較部１４の第Ｎ番目のラッチド・コンパレータ
ＬＣN の一方の入力端子、他方の入力端子にそれぞれ接
続されるのに対し、Ｂ組の第Ｎ番目のコンパレータＣiB
N は、その反転出力端子および非反転出力端子が加算部
１２の第Ｎ番目の一方の抵抗ＲNa、他方の抵抗ＲNbおよ
び比較部１４の第Ｎ番目のラッチド・コンパレータＬＣ
N の一方の入力端子、他方の入力端子にそれぞれ接続さ
れている。電圧値の高いダミー比較用基準電圧ＶDA1 〜
ＶDA4 を受けるダミー比較ブロック３０内の４個のコン
パレータＣDA1 〜ＣDA4 の各々の非反転出力端子および
反転出力端子は、各比較ブロック２２〜２８内のＡ組の
第１〜第４番目のコンパレータＣiA1 〜ＣiA4 の各々の
非反転出力端子および反転出力端子とそれぞれ共通接続
されている。電圧値の低いダミー比較用基準電圧ＶDB1
〜ＶDB4 を受けるダミー比較ブロック３２内の４個のコ
ンパレータＣDB1 〜ＣDB4 の各々の非反転出力端子およ
び反転出力端子は、各比較ブロック２２〜２８内のＢ組
の第１〜第４番目のコンパレータＣiB1 〜ＣiB4 の各々
の非反転出力端子および反転出力端子とそれぞれ共通接
続されている。
【００５３】かかる構成によれば、上述したように、入
力アナログ信号ＶINの電圧レベルが任意の比較ブロック
における比較用基準電圧範囲（ＶiA1 〜ＶiB8 ）内にあ
るとき、より詳細にはその比較ブロック内のＡ組の比較
用基準電圧範囲（ＶiA1 〜ＶiA8 ）もしくはＢ組の比較
用基準電圧範囲（ＶiB1 〜ＶiB8 ）内にあるときは、そ
の比較ブロックのＡ組の８個のコンパレータＣiA1 〜Ｃ
iA8 もしくはＢ組の８個のコンパレータＣiB1 〜ＣiB8
の比較出力値に対応した二値論理出力が第２段の比較部
１４の８個のラッチド・コンパレータＬＣ1 〜ＬＣ8 の
出力端子にそれぞれ得られる。このように、入力アナロ
グ信号ＶINの電圧レベルが任意の比較ブロックにおける
Ａ組の比較用基準電圧範囲（ＶiA1 〜ＶiA8 ）内もしく
はＢ組の比較用基準電圧範囲（ＶiA1 〜ＶiA8 ）内にあ
っても、第２段の比較部１４の８個のラッチド・コンパ
レータＬＣ1 〜ＬＣ8 の出力端子にはそのＡ組の８個の
コンパレータＣiA1 〜ＣiA8 もしくはＢ組の８個のコン
パレータＣiB1 〜ＣiB8 の比較出力値に対応した下位３
ビット分の二値論理出力が得られる。
力アナログ信号ＶINの電圧レベルが任意の比較ブロック
における比較用基準電圧範囲（ＶiA1 〜ＶiB8 ）内にあ
るとき、より詳細にはその比較ブロック内のＡ組の比較
用基準電圧範囲（ＶiA1 〜ＶiA8 ）もしくはＢ組の比較
用基準電圧範囲（ＶiB1 〜ＶiB8 ）内にあるときは、そ
の比較ブロックのＡ組の８個のコンパレータＣiA1 〜Ｃ
iA8 もしくはＢ組の８個のコンパレータＣiB1 〜ＣiB8
の比較出力値に対応した二値論理出力が第２段の比較部
１４の８個のラッチド・コンパレータＬＣ1 〜ＬＣ8 の
出力端子にそれぞれ得られる。このように、入力アナロ
グ信号ＶINの電圧レベルが任意の比較ブロックにおける
Ａ組の比較用基準電圧範囲（ＶiA1 〜ＶiA8 ）内もしく
はＢ組の比較用基準電圧範囲（ＶiA1 〜ＶiA8 ）内にあ
っても、第２段の比較部１４の８個のラッチド・コンパ
レータＬＣ1 〜ＬＣ8 の出力端子にはそのＡ組の８個の
コンパレータＣiA1 〜ＣiA8 もしくはＢ組の８個のコン
パレータＣiB1 〜ＣiB8 の比較出力値に対応した下位３
ビット分の二値論理出力が得られる。
【００５４】したがって、本実施例では６４個のコンパ
レータを１６個ずつ４つの比較ブロックにグループ分け
したが、たとえば１２８個のコンパレータを１６個ずつ
８つの比較ブロックにグループ分けした場合でも、第２
段の比較部１４のラッチド・コンパレータは８個で済
み、したがってエンコーダ１８の入力端子数も８個で済
む。また、たとえば６４個のコンパレータを８個ずつ８
つの比較ブロックにグループ分けした場合には、各比較
ブロック内では８個のコンパレータが４個ずつＡ組とＢ
組とに組み分けされるので、第２段の比較部１４のラッ
チド・コンパレータは４個で済み、エンコーダ１８の入
力端子数も４個で済む。このように、本実施例の下位Ａ
／Ｄ変換部は、エンコーダの入力端子数を増やすことな
く、コンパレータの個数を増やして分解能を上げること
が可能である。
レータを１６個ずつ４つの比較ブロックにグループ分け
したが、たとえば１２８個のコンパレータを１６個ずつ
８つの比較ブロックにグループ分けした場合でも、第２
段の比較部１４のラッチド・コンパレータは８個で済
み、したがってエンコーダ１８の入力端子数も８個で済
む。また、たとえば６４個のコンパレータを８個ずつ８
つの比較ブロックにグループ分けした場合には、各比較
ブロック内では８個のコンパレータが４個ずつＡ組とＢ
組とに組み分けされるので、第２段の比較部１４のラッ
チド・コンパレータは４個で済み、エンコーダ１８の入
力端子数も４個で済む。このように、本実施例の下位Ａ
／Ｄ変換部は、エンコーダの入力端子数を増やすことな
く、コンパレータの個数を増やして分解能を上げること
が可能である。
【００５５】なお、上述した実施例では、入力アナログ
信号ＶINをフルスケール・レンジ外のダミーの比較用基
準電圧ＶDA1 〜ＶDA4 ，ＶDB1 〜ＶDB4 と比較する８個
のコンパレータＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 を比較
ブロック２２〜２８の両側のダミー比較ブロック３０，
３２に設けた。これらダミーのコンパレータＣDA1 〜Ｃ
DA4 ，ＣDB1 〜ＣDB4 の相補的な二値論理出力が加算部
１２の抵抗対（Ｒ1a，Ｒ1b）〜（Ｒ4a，Ｒ4b），（Ｒ5
a，Ｒ5b）〜（Ｒ8a，Ｒ8b）に作用することによって、
図９および図１１に示すようなロジックが得られる。し
かし、フルスケール・レンジ外のＡ／Ｄ変換は本来不要
なものであるから、図９のの場合および図１１のの
場合は、必ずしも判別されなければならないものではな
い。したがって、入力アナログ信号ＶINの電圧レベルの
如何に関係なく、図９の，，の場合および図１１
の，，の場合と同じ一定の相補的な二値論理出力
をコンパレータＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 が出力
し続けても、フルスケール・レンジ内でのみＡ／Ｄ変換
を行う限り、特に支障が生じるものではない。このこと
は、コンパレータＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 の入
力端子をアナログ信号入力端子３４に接続しなくても可
能であることを意味し、さらにはこれらのコンパレータ
ＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 に代えて一定の相補的
な二値論理出力を加算部１２の各抵抗対（Ｒ1a，Ｒ1b）
〜（Ｒ4a，Ｒ4b），（Ｒ5a，Ｒ5b）〜（Ｒ8a，Ｒ8b）に
与える任意の他の回路を使用できることを意味する。
信号ＶINをフルスケール・レンジ外のダミーの比較用基
準電圧ＶDA1 〜ＶDA4 ，ＶDB1 〜ＶDB4 と比較する８個
のコンパレータＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 を比較
ブロック２２〜２８の両側のダミー比較ブロック３０，
３２に設けた。これらダミーのコンパレータＣDA1 〜Ｃ
DA4 ，ＣDB1 〜ＣDB4 の相補的な二値論理出力が加算部
１２の抵抗対（Ｒ1a，Ｒ1b）〜（Ｒ4a，Ｒ4b），（Ｒ5
a，Ｒ5b）〜（Ｒ8a，Ｒ8b）に作用することによって、
図９および図１１に示すようなロジックが得られる。し
かし、フルスケール・レンジ外のＡ／Ｄ変換は本来不要
なものであるから、図９のの場合および図１１のの
場合は、必ずしも判別されなければならないものではな
い。したがって、入力アナログ信号ＶINの電圧レベルの
如何に関係なく、図９の，，の場合および図１１
の，，の場合と同じ一定の相補的な二値論理出力
をコンパレータＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 が出力
し続けても、フルスケール・レンジ内でのみＡ／Ｄ変換
を行う限り、特に支障が生じるものではない。このこと
は、コンパレータＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 の入
力端子をアナログ信号入力端子３４に接続しなくても可
能であることを意味し、さらにはこれらのコンパレータ
ＣDA1 〜ＣDA4 ，ＣDB1 〜ＣDB4 に代えて一定の相補的
な二値論理出力を加算部１２の各抵抗対（Ｒ1a，Ｒ1b）
〜（Ｒ4a，Ｒ4b），（Ｒ5a，Ｒ5b）〜（Ｒ8a，Ｒ8b）に
与える任意の他の回路を使用できることを意味する。
【００５６】次に、本実施例のフラッシュ型Ａ／Ｄコン
バータの上位Ａ／Ｄ変換部について説明する。上述した
ように、本実施例の下位Ａ／Ｄ変換部は、入力アナログ
信号ＶINの電圧レベルがいずれか１つの比較ブロックに
おけるＡ組もしくはＢ組の比較用基準電圧範囲内のいか
なる値であるかを表す下位３ビットのデータを出力す
る。したがって、上位Ａ／Ｄ変換部においては、入力ア
ナログ信号ＶINの電圧レベルがいずれの比較ブロックの
Ａ組もしくはＢ組の比較用基準電圧範囲内に入っている
のかを表す上位３ビットのデータを生成すればよい。そ
こで、入力アナログ信号ＶINの電圧レベルを比較ブロッ
クの境界部またはＡ組とＢ組との境界部に対応した比較
用基準電圧と比較することによって、入力アナログ信号
ＶINの電圧レベルが入っている比較用基準電圧範囲の位
置を判別することが可能である。しかし、この方式によ
ると、コンパレータのわずかな誤差によって、たとえば
本来は第２の比較ブロックのＢ組であるところが、誤っ
て第３の比較ブロックのＡ組であると誤認識されるおそ
れがある。このような上位ビットの誤差はディジタル信
号の値に大きな誤差をもたらすことになる。
バータの上位Ａ／Ｄ変換部について説明する。上述した
ように、本実施例の下位Ａ／Ｄ変換部は、入力アナログ
信号ＶINの電圧レベルがいずれか１つの比較ブロックに
おけるＡ組もしくはＢ組の比較用基準電圧範囲内のいか
なる値であるかを表す下位３ビットのデータを出力す
る。したがって、上位Ａ／Ｄ変換部においては、入力ア
ナログ信号ＶINの電圧レベルがいずれの比較ブロックの
Ａ組もしくはＢ組の比較用基準電圧範囲内に入っている
のかを表す上位３ビットのデータを生成すればよい。そ
こで、入力アナログ信号ＶINの電圧レベルを比較ブロッ
クの境界部またはＡ組とＢ組との境界部に対応した比較
用基準電圧と比較することによって、入力アナログ信号
ＶINの電圧レベルが入っている比較用基準電圧範囲の位
置を判別することが可能である。しかし、この方式によ
ると、コンパレータのわずかな誤差によって、たとえば
本来は第２の比較ブロックのＢ組であるところが、誤っ
て第３の比較ブロックのＡ組であると誤認識されるおそ
れがある。このような上位ビットの誤差はディジタル信
号の値に大きな誤差をもたらすことになる。
【００５７】本実施例の上位Ａ／Ｄ変換部においては、
コンパレータの接続位置または比較用基準電圧の選定に
特別な工夫を施しており、そのような上位ビットの誤差
を防止し、精度の高い上位ビット・データを得るように
している。
コンパレータの接続位置または比較用基準電圧の選定に
特別な工夫を施しており、そのような上位ビットの誤差
を防止し、精度の高い上位ビット・データを得るように
している。
【００５８】図１において、上位Ａ／Ｄ変換部は、アナ
ログ信号入力端子３４と基準電圧発生回路３６とに並列
接続された９個のラッチド・コンパレータＵＣ0 〜ＵＣ
8からなる比較部５０と、この比較部５０より得られる
所定数の二値論理出力を上位エンコーダ５４に識別可能
な９個の二値論理出力に変換するプリエンコーダ５２
と、このプリエンコーダ５２からの９個の二値論理電圧
をそれぞれ所定の変換パターンにしたがって３ビットの
ディジタル信号に符号化する一対のエンコーダからなる
上位エンコーダ５４と、上記した下位Ａ／Ｄ変換部のプ
リエンコーダ１６のＡ組およびＢ組の８個のＮＯＲ回路
ＮＡ1 〜ＮＡ8 ，ＮＢ1 〜ＮＢ8 の出力の論理和を求め
る一対の８入力型ＯＲ回路５６，５８と、これらＯＲ回
路５６，５８の出力信号に基づいて上位エンコーダ５４
からの一対の３ビット・データのいずれか１つを上位３
ビット・データとして選択するセレクタ６０と、このセ
レクタ６０で選択された上位３ビット・データを下位ビ
ットと同期または合成して出力する出力バッファ６２と
から構成される。
ログ信号入力端子３４と基準電圧発生回路３６とに並列
接続された９個のラッチド・コンパレータＵＣ0 〜ＵＣ
8からなる比較部５０と、この比較部５０より得られる
所定数の二値論理出力を上位エンコーダ５４に識別可能
な９個の二値論理出力に変換するプリエンコーダ５２
と、このプリエンコーダ５２からの９個の二値論理電圧
をそれぞれ所定の変換パターンにしたがって３ビットの
ディジタル信号に符号化する一対のエンコーダからなる
上位エンコーダ５４と、上記した下位Ａ／Ｄ変換部のプ
リエンコーダ１６のＡ組およびＢ組の８個のＮＯＲ回路
ＮＡ1 〜ＮＡ8 ，ＮＢ1 〜ＮＢ8 の出力の論理和を求め
る一対の８入力型ＯＲ回路５６，５８と、これらＯＲ回
路５６，５８の出力信号に基づいて上位エンコーダ５４
からの一対の３ビット・データのいずれか１つを上位３
ビット・データとして選択するセレクタ６０と、このセ
レクタ６０で選択された上位３ビット・データを下位ビ
ットと同期または合成して出力する出力バッファ６２と
から構成される。
【００５９】比較部５０において、ラッチド・コンパレ
ータＵＣ0 〜ＵＣ8 の一方の入力端子には、図７、図２
〜図５に示すように、比較用基準電圧発生回路３６のダ
ミー比較用ブロック３２および第１〜第４の比較ブロッ
ク２２〜２８のＡ組およびＢ組における各中点タップＴ
DBC ，Ｔ1AC ，Ｔ1BC ，Ｔ2AC ，Ｔ2BC ，Ｔ3AC ，Ｔ3B
C ，Ｔ4AC ，Ｔ4BC より比較用基準電圧ＶDBC ，Ｖ1AC
，Ｖ1BC ，Ｖ2AC ，Ｖ2BC ，Ｖ3AC ，Ｖ3BC ，Ｖ4AC
，Ｖ4BC がそれぞれ与えられる。これらの比較用基準
電圧ＶDBC ，Ｖ1AC ，Ｖ1BC ，Ｖ2AC ，Ｖ2BC ，Ｖ3AC
，Ｖ3BC ，Ｖ4AC ，Ｖ4BC は、当該ブロックまたはＡ
組もしくはＢ組における比較用基準電圧範囲の中点の電
圧値を有しており、たとえばＶ1AC は（Ｖ1A8 −Ｖ1A1
）／２の値を有している。ラッチド・コンパレータＵ
Ｃ0 〜ＵＣ8 の他方の入力端子には、アナログ信号入力
端子３４より電源ラインＬE を介して入力アナログ信号
ＶINが与えられる。
ータＵＣ0 〜ＵＣ8 の一方の入力端子には、図７、図２
〜図５に示すように、比較用基準電圧発生回路３６のダ
ミー比較用ブロック３２および第１〜第４の比較ブロッ
ク２２〜２８のＡ組およびＢ組における各中点タップＴ
DBC ，Ｔ1AC ，Ｔ1BC ，Ｔ2AC ，Ｔ2BC ，Ｔ3AC ，Ｔ3B
C ，Ｔ4AC ，Ｔ4BC より比較用基準電圧ＶDBC ，Ｖ1AC
，Ｖ1BC ，Ｖ2AC ，Ｖ2BC ，Ｖ3AC ，Ｖ3BC ，Ｖ4AC
，Ｖ4BC がそれぞれ与えられる。これらの比較用基準
電圧ＶDBC ，Ｖ1AC ，Ｖ1BC ，Ｖ2AC ，Ｖ2BC ，Ｖ3AC
，Ｖ3BC ，Ｖ4AC ，Ｖ4BC は、当該ブロックまたはＡ
組もしくはＢ組における比較用基準電圧範囲の中点の電
圧値を有しており、たとえばＶ1AC は（Ｖ1A8 −Ｖ1A1
）／２の値を有している。ラッチド・コンパレータＵ
Ｃ0 〜ＵＣ8 の他方の入力端子には、アナログ信号入力
端子３４より電源ラインＬE を介して入力アナログ信号
ＶINが与えられる。
【００６０】各ラッチド・コンパレータＵＣi は、入力
アナログ信号ＶINが当該比較用基準電圧よりも低いとき
は非反転出力端子にＨレベル、反転出力端子にＬレベル
の出力電圧をそれぞれ発生し、入力アナログ信号ＶINが
当該比較用基準電圧よりも高いときは反転出力端子にＬ
レベル、非反転出力端子にＨレベルの出力電圧をそれぞ
れ発生する。それらの二値論理出力は、クロックバッフ
ァ４４からのクロックのタイミングで下位Ａ／Ｄ変換部
の第２の比較部１４における各ラッチド・コンパレータ
ＬＣi の出力と同期して発生される。たとえば、ラッチ
ド・コンパレータＵＣ5 は、入力アナログ信号ＶINが比
較用基準電圧Ｖ3AC よりも低いときは非反転出力端子が
Ｈレベル、反転出力端子がＬレベルになり、入力アナロ
グ信号ＶINが比較用基準電圧Ｖ3AC よりも高いときは非
反転出力端子がＬレベル、反転出力端子がＨレベルにな
る。ラッチド・コンパレータＵＣ5 の非反転出力端子が
Ｈレベル、反転出力端子がＬレベルのときはそれより上
位の全てのラッチド・コンパレータＵＣ6 〜ＵＣ8 の非
反転出力端子がＨレベル、反転出力端子がＬレベルとな
り、ラッチド・コンパレータＵＣ5 の非反転出力端子が
Ｌレベル、反転出力端子がＨレベルのときはそれより下
位の全てのラッチド・コンパレータＵＣ0 ，ＵＣ1 〜Ｕ
Ｃ4 の非反転出力端子がＬレベル、反転出力端子がＨレ
ベルとなる。
アナログ信号ＶINが当該比較用基準電圧よりも低いとき
は非反転出力端子にＨレベル、反転出力端子にＬレベル
の出力電圧をそれぞれ発生し、入力アナログ信号ＶINが
当該比較用基準電圧よりも高いときは反転出力端子にＬ
レベル、非反転出力端子にＨレベルの出力電圧をそれぞ
れ発生する。それらの二値論理出力は、クロックバッフ
ァ４４からのクロックのタイミングで下位Ａ／Ｄ変換部
の第２の比較部１４における各ラッチド・コンパレータ
ＬＣi の出力と同期して発生される。たとえば、ラッチ
ド・コンパレータＵＣ5 は、入力アナログ信号ＶINが比
較用基準電圧Ｖ3AC よりも低いときは非反転出力端子が
Ｈレベル、反転出力端子がＬレベルになり、入力アナロ
グ信号ＶINが比較用基準電圧Ｖ3AC よりも高いときは非
反転出力端子がＬレベル、反転出力端子がＨレベルにな
る。ラッチド・コンパレータＵＣ5 の非反転出力端子が
Ｈレベル、反転出力端子がＬレベルのときはそれより上
位の全てのラッチド・コンパレータＵＣ6 〜ＵＣ8 の非
反転出力端子がＨレベル、反転出力端子がＬレベルとな
り、ラッチド・コンパレータＵＣ5 の非反転出力端子が
Ｌレベル、反転出力端子がＨレベルのときはそれより下
位の全てのラッチド・コンパレータＵＣ0 ，ＵＣ1 〜Ｕ
Ｃ4 の非反転出力端子がＬレベル、反転出力端子がＨレ
ベルとなる。
【００６１】プリエンコーダ５２は、比較部５０のラッ
チド・コンパレータＵＣ0 〜ＵＣ8と上位エンコーダ５
４の９つの入力端子との間に並列接続された９個のＮＯ
Ｒ回路ＮＥ0 〜ＮＥ8 からなる。プリエンコーダ５２に
おいて、第Ｎ番目のＮＯＲ回路ＮＥN は、一方（図では
左側）の入力端子が比較部５０の第Ｎ番目のラッチド・
コンパレータＵＣN の非反転出力端子に接続され、他方
（図では右側）の入力端子が比較部５０の第（Ｎ＋１）
番目のラッチド・コンパレータＵＣN+1 の反転出力端子
に接続されている。ただし、第９番目のＮＯＲ回路ＮＥ
8 は、一方（左側）の入力端子も他方（右側）の入力端
子も共に第９番目のラッチド・コンパレータＬＣ8 の非
反転出力端子に接続されている。
チド・コンパレータＵＣ0 〜ＵＣ8と上位エンコーダ５
４の９つの入力端子との間に並列接続された９個のＮＯ
Ｒ回路ＮＥ0 〜ＮＥ8 からなる。プリエンコーダ５２に
おいて、第Ｎ番目のＮＯＲ回路ＮＥN は、一方（図では
左側）の入力端子が比較部５０の第Ｎ番目のラッチド・
コンパレータＵＣN の非反転出力端子に接続され、他方
（図では右側）の入力端子が比較部５０の第（Ｎ＋１）
番目のラッチド・コンパレータＵＣN+1 の反転出力端子
に接続されている。ただし、第９番目のＮＯＲ回路ＮＥ
8 は、一方（左側）の入力端子も他方（右側）の入力端
子も共に第９番目のラッチド・コンパレータＬＣ8 の非
反転出力端子に接続されている。
【００６２】かかるプリエンコーダ５２においては、比
較部５０において非反転出力端子よりＨレベルの出力電
圧を発生している最上位の第Ｎ番目のラッチド・コンパ
レータＵＣi に対応した第Ｎ番目のＮＯＲ回路ＮＥN の
出力端子にのみ排他的にＨレベルの出力電圧が得られ
る。たとえば、ラッチド・コンパレータＵＣ0 〜ＵＣ5
の非反転出力端子が全てＨレベルで、ラッチド・コンパ
レータＵＣ6 〜ＵＣ8 の非反転出力端子が全てＬレベル
のときは、ラッチド・コンパレータＵＣ5 に対応したＮ
ＯＲ回路ＮＥ5 の出力端子だけがＨレベルになり、他の
全てのＮＯＲ回路ＮＥ0 〜ＮＥ4 ，ＮＥ6 〜ＮＥ8 の出
力端子はＬレベルになる。
較部５０において非反転出力端子よりＨレベルの出力電
圧を発生している最上位の第Ｎ番目のラッチド・コンパ
レータＵＣi に対応した第Ｎ番目のＮＯＲ回路ＮＥN の
出力端子にのみ排他的にＨレベルの出力電圧が得られ
る。たとえば、ラッチド・コンパレータＵＣ0 〜ＵＣ5
の非反転出力端子が全てＨレベルで、ラッチド・コンパ
レータＵＣ6 〜ＵＣ8 の非反転出力端子が全てＬレベル
のときは、ラッチド・コンパレータＵＣ5 に対応したＮ
ＯＲ回路ＮＥ5 の出力端子だけがＨレベルになり、他の
全てのＮＯＲ回路ＮＥ0 〜ＮＥ4 ，ＮＥ6 〜ＮＥ8 の出
力端子はＬレベルになる。
【００６３】上位エンコーダ５４において、一方の３ビ
ット・エンコーダは、プリエンコーダ５２のＮＯＲ回路
ＮＥ0 〜ＮＥ8 のそれぞれが排他的にＨレベルを出力し
た場合にそれぞれ３ビット・データ（０００），（００
０），（０１０），（０１０），（１００），（１０
０），（１１０），（１１０），（１１１）を出力する
ように構成されている。他方の３ビット・エンコーダ
は、ＮＯＲ回路ＮＥ0 〜ＮＥ8 のそれぞれが排他的にＨ
レベルを出力した場合にそれぞれ３ビット・データ（０
００），（００１），（００１），（０１１），（０１
１），（１０１），（１０１），（１１１），（１１
１）を出力するように構成されている。
ット・エンコーダは、プリエンコーダ５２のＮＯＲ回路
ＮＥ0 〜ＮＥ8 のそれぞれが排他的にＨレベルを出力し
た場合にそれぞれ３ビット・データ（０００），（００
０），（０１０），（０１０），（１００），（１０
０），（１１０），（１１０），（１１１）を出力する
ように構成されている。他方の３ビット・エンコーダ
は、ＮＯＲ回路ＮＥ0 〜ＮＥ8 のそれぞれが排他的にＨ
レベルを出力した場合にそれぞれ３ビット・データ（０
００），（００１），（００１），（０１１），（０１
１），（１０１），（１０１），（１１１），（１１
１）を出力するように構成されている。
【００６４】ここで、（０００），（００１）は第１の
比較ブロック２２のＡ組およびＢ組にそれぞれ割り当て
られたコードであり、（０１０），（０１１）は第２の
比較ブロック２４のＡ組およびＢ組にそれぞれ割り当て
られたコードであり、（１００），（１０１）は第３の
比較ブロック２６のＡ組およびＢ組にそれぞれ割り当て
られたコードであり、（１１０），（１１１）は第４の
比較ブロック２８のＡ組およびＢ組にそれぞれ割り当て
られたコードである。
比較ブロック２２のＡ組およびＢ組にそれぞれ割り当て
られたコードであり、（０１０），（０１１）は第２の
比較ブロック２４のＡ組およびＢ組にそれぞれ割り当て
られたコードであり、（１００），（１０１）は第３の
比較ブロック２６のＡ組およびＢ組にそれぞれ割り当て
られたコードであり、（１１０），（１１１）は第４の
比較ブロック２８のＡ組およびＢ組にそれぞれ割り当て
られたコードである。
【００６５】たとえば、プリエンコーダ５２においてＮ
ＯＲ回路ＮＥ5 の出力端子だけがＨレベルになったと
き、上位エンコーダ５４においては、一方の３ビット・
エンコーダからは第３の比較ブロック２６内のＡ組およ
びＢ組をそれぞれを表す（１００），（１０１）が出力
される。ここで、ＮＯＲ回路ＮＥ5 の出力端子だけがＨ
レベルになるということは、図４から理解されるよう
に、入力アナログ信号ＶINの電圧レベルが第３の比較ブ
ロック２６におけるＡ組の比較用基準電圧範囲の中点Ｖ
3AC よりは高くＢ組の比較用基準電圧範囲の中点Ｖ3BC
よりは低いということである。つまり、入力アナログ信
号ＶINの電圧レベルが第３の比較ブロック２６において
Ａ組の比較用基準電圧範囲に属しているのかＢ組の比較
用基準電圧範囲に属しているのかはまだわからない。
ＯＲ回路ＮＥ5 の出力端子だけがＨレベルになったと
き、上位エンコーダ５４においては、一方の３ビット・
エンコーダからは第３の比較ブロック２６内のＡ組およ
びＢ組をそれぞれを表す（１００），（１０１）が出力
される。ここで、ＮＯＲ回路ＮＥ5 の出力端子だけがＨ
レベルになるということは、図４から理解されるよう
に、入力アナログ信号ＶINの電圧レベルが第３の比較ブ
ロック２６におけるＡ組の比較用基準電圧範囲の中点Ｖ
3AC よりは高くＢ組の比較用基準電圧範囲の中点Ｖ3BC
よりは低いということである。つまり、入力アナログ信
号ＶINの電圧レベルが第３の比較ブロック２６において
Ａ組の比較用基準電圧範囲に属しているのかＢ組の比較
用基準電圧範囲に属しているのかはまだわからない。
【００６６】しかし、下位Ａ／Ｄ変換部においては、上
述したように、入力アナログ信号ＶINの電圧レベルがＡ
組の比較用基準電圧範囲に属しているのかＢ組の比較用
基準電圧範囲に属しているのかは判別されている。たと
えば、図１２に示すように、プリエンコーダ１６におい
ては、入力アナログ信号ＶINの電圧レベルがＡ組の比較
用基準電圧範囲に属しているときは、Ａ組のＮＯＲ回路
ＮＡ1 〜ＮＡ8 の出力端子に排他的に１つのＨレベルが
得られる一方、Ｂ組のＮＯＲ回路ＮＢ1 〜ＮＢ8 の出力
端子は全てＬＨレベルになり、入力アナログ信号ＶINの
電圧レベルがＢ組の比較用基準電圧範囲に属していると
きは、反対に、Ｂ組のＮＯＲ回路ＮＢ1〜ＮＢ8 の出力
端子に排他的に１つのＨレベルが得られる一方、Ａ組の
ＮＯＲ回路ＮＡ1 〜ＮＡ1 の出力端子は全てＬレベルに
なっている。このようなＡ組とＢ組の出力状態はＮＯＲ
回路５６，５８の出力端子にそれぞれ反転して現れる。
述したように、入力アナログ信号ＶINの電圧レベルがＡ
組の比較用基準電圧範囲に属しているのかＢ組の比較用
基準電圧範囲に属しているのかは判別されている。たと
えば、図１２に示すように、プリエンコーダ１６におい
ては、入力アナログ信号ＶINの電圧レベルがＡ組の比較
用基準電圧範囲に属しているときは、Ａ組のＮＯＲ回路
ＮＡ1 〜ＮＡ8 の出力端子に排他的に１つのＨレベルが
得られる一方、Ｂ組のＮＯＲ回路ＮＢ1 〜ＮＢ8 の出力
端子は全てＬＨレベルになり、入力アナログ信号ＶINの
電圧レベルがＢ組の比較用基準電圧範囲に属していると
きは、反対に、Ｂ組のＮＯＲ回路ＮＢ1〜ＮＢ8 の出力
端子に排他的に１つのＨレベルが得られる一方、Ａ組の
ＮＯＲ回路ＮＡ1 〜ＮＡ1 の出力端子は全てＬレベルに
なっている。このようなＡ組とＢ組の出力状態はＮＯＲ
回路５６，５８の出力端子にそれぞれ反転して現れる。
【００６７】したがって、上記の例で上位エンコーダ５
４より２つの３ビット・データ（１００），（１０１）
が出力された場合、セレクタ６０は、ＮＯＲ回路５６，
５８の出力が（０，１）のときは第３のブロック２６の
Ａ組を表す（１００）を選択し、ＮＯＲ回路５６，５８
の出力が（１，０）のときは第３のブロック２６のＢ組
を表す（１０１）を選択する。同様にして、たとえばプ
リエンコーダ５２でＮＯＲ回路ＮＥ2 の出力端子だけが
Ｈレベルになった場合、上位エンコーダ５４からは第２
の比較ブロック２４のＡ組を表す３ビット・データ（０
１０）と第１の比較ブロック２２のＢ組を表す３ビット
・データ（００１）とが出力され、セレクタ６０は、Ｎ
ＯＲ回路５６，５８の出力が（０，１）のときはＡ組
（０１０）を選択し、ＮＯＲ回路５６，５８の出力が
（１，０）のときはＢ組（００１）を選択する。このよ
うにしてセレクタ６０によって選択された３ビット・デ
ータが上位ビットとして出力バッファ６２より出力され
る。その結果、下位Ａ／Ｄ変換部の出力バッファ２０か
らの下位３ビット・データと上位Ａ／Ｄ変換部の出力バ
ッファ６２からの上位３ビット・データとが結合して、
６ビットのディジタル信号が得られる。
４より２つの３ビット・データ（１００），（１０１）
が出力された場合、セレクタ６０は、ＮＯＲ回路５６，
５８の出力が（０，１）のときは第３のブロック２６の
Ａ組を表す（１００）を選択し、ＮＯＲ回路５６，５８
の出力が（１，０）のときは第３のブロック２６のＢ組
を表す（１０１）を選択する。同様にして、たとえばプ
リエンコーダ５２でＮＯＲ回路ＮＥ2 の出力端子だけが
Ｈレベルになった場合、上位エンコーダ５４からは第２
の比較ブロック２４のＡ組を表す３ビット・データ（０
１０）と第１の比較ブロック２２のＢ組を表す３ビット
・データ（００１）とが出力され、セレクタ６０は、Ｎ
ＯＲ回路５６，５８の出力が（０，１）のときはＡ組
（０１０）を選択し、ＮＯＲ回路５６，５８の出力が
（１，０）のときはＢ組（００１）を選択する。このよ
うにしてセレクタ６０によって選択された３ビット・デ
ータが上位ビットとして出力バッファ６２より出力され
る。その結果、下位Ａ／Ｄ変換部の出力バッファ２０か
らの下位３ビット・データと上位Ａ／Ｄ変換部の出力バ
ッファ６２からの上位３ビット・データとが結合して、
６ビットのディジタル信号が得られる。
【００６８】このように、この実施例の上位Ａ／Ｄ変換
部では、入力アナログ信号ＶINの電圧レベルを各ブロッ
ク３２，２２〜２８におけるＡ組およびＢ組の比較用基
準電圧範囲の中点に対応する比較用基準電圧ＶDBC ，Ｖ
1AC ，Ｖ1BC ，Ｖ2AC ，Ｖ2BC ，Ｖ3AC ，Ｖ3BC ，Ｖ4A
C ，Ｖ4BC と比較して、どの位置のＡ組またはＢ組の比
較用基準電圧範囲に属するのかまで判別し、最終的にそ
のＡ組もしくはＢ組のいずれであるのかを下位Ａ／Ｄ変
換部で得られるＡ組・Ｂ組識別情報に基づいて決定す
る。これにより、上位Ａ／Ｄ変換部でも、下位Ａ／Ｄ変
換部と同等の分解精度が得られることになり、上位ビッ
トの誤差が少ない。したがって、精度の高い６ビットの
ディジタル信号が得られる。
部では、入力アナログ信号ＶINの電圧レベルを各ブロッ
ク３２，２２〜２８におけるＡ組およびＢ組の比較用基
準電圧範囲の中点に対応する比較用基準電圧ＶDBC ，Ｖ
1AC ，Ｖ1BC ，Ｖ2AC ，Ｖ2BC ，Ｖ3AC ，Ｖ3BC ，Ｖ4A
C ，Ｖ4BC と比較して、どの位置のＡ組またはＢ組の比
較用基準電圧範囲に属するのかまで判別し、最終的にそ
のＡ組もしくはＢ組のいずれであるのかを下位Ａ／Ｄ変
換部で得られるＡ組・Ｂ組識別情報に基づいて決定す
る。これにより、上位Ａ／Ｄ変換部でも、下位Ａ／Ｄ変
換部と同等の分解精度が得られることになり、上位ビッ
トの誤差が少ない。したがって、精度の高い６ビットの
ディジタル信号が得られる。
【００６９】また、上記のように、この上位Ａ／Ｄ変換
部は下位Ａ／Ｄ変換部と同期して動作する。つまり、本
実施例のフラッシュ型Ａ／Ｄコンバータでは、上位ビッ
トのＡ／Ｄ変換と下位ビットのＡ／Ｄ変換が並行して同
時に行われる。したがって、非常に高い変換速度が得ら
れる。
部は下位Ａ／Ｄ変換部と同期して動作する。つまり、本
実施例のフラッシュ型Ａ／Ｄコンバータでは、上位ビッ
トのＡ／Ｄ変換と下位ビットのＡ／Ｄ変換が並行して同
時に行われる。したがって、非常に高い変換速度が得ら
れる。
【００７０】なお、本実施例では、各比較用基準電圧範
囲の中点の電圧値を上位Ａ／Ｄ変換の比較用基準電圧と
したが、必ずしも中点に限るものではなく、原理的には
比較用基準電圧範囲内の任意の電圧値を上位Ａ／Ｄ変換
の比較用基準電圧とすることが可能である。
囲の中点の電圧値を上位Ａ／Ｄ変換の比較用基準電圧と
したが、必ずしも中点に限るものではなく、原理的には
比較用基準電圧範囲内の任意の電圧値を上位Ａ／Ｄ変換
の比較用基準電圧とすることが可能である。
【００７１】図１３は、第２の実施例によるフラッシュ
型Ａ／Ｄコンバータの全体の回路構成を示す。このＡ／
Ｄコンバータは、上述した第１実施例のＡ／Ｄコンバー
タの上位Ａ／Ｄ変換部の一部、つまりプリエンコーダお
よび上位エンコーダを変形して、上位エンコーダの回路
構成を簡略化するとともに出力段のセレクタ回路を省い
たものである。したがって、それ以外の各部の構成は上
記第１の実施例の対応する各部と同じである。
型Ａ／Ｄコンバータの全体の回路構成を示す。このＡ／
Ｄコンバータは、上述した第１実施例のＡ／Ｄコンバー
タの上位Ａ／Ｄ変換部の一部、つまりプリエンコーダお
よび上位エンコーダを変形して、上位エンコーダの回路
構成を簡略化するとともに出力段のセレクタ回路を省い
たものである。したがって、それ以外の各部の構成は上
記第１の実施例の対応する各部と同じである。
【００７２】図１３において、上位エンコーダ６４は、
プリエンコーダ６６からの８個の二値論理出力を一義的
に１つの上位３ビット・データに符号化する１つの３ビ
ット・エンコーダからなる。各入力端子は第１〜第４の
比較ブロック２２〜２８のＡ組およびＢ組に対応してお
り、たとえば第１および第２の入力端子は第１の比較ブ
ロック２２のＡ組およびＢ組にそれぞれ対応している。
プリエンコーダ６６においては、９個のＮＯＲ回路ＮＥ
0 〜ＮＥ8 は第１段のプリエンコーダ部として設けら
れ、この第１段のプリエンコーダ部と上位エンコーダ６
４との間に２個または３個ずつ９組に組分けされた１９
個のＮＡＮＤ回路（ＮＦD ，ＮＦD'）〜（ＮＦ4B' ，Ｎ
Ｆ4B" ，ＮＦU ）からなる第２段のプリエンコーダ部が
設けられている。第２段のプリエンコーダ部における各
ＮＡＮＤ回路ＮＦは、一方の入力端子が第１の段の対応
するＮＯＲ回路ＮＥの出力端子に接続され、他方の入力
端子がＮＯＲ回路５６，５８の出力端子のいずれか一方
に接続され、出力端子は上位エンコーダ６４の対応する
１つの入力端子に接続されている。
プリエンコーダ６６からの８個の二値論理出力を一義的
に１つの上位３ビット・データに符号化する１つの３ビ
ット・エンコーダからなる。各入力端子は第１〜第４の
比較ブロック２２〜２８のＡ組およびＢ組に対応してお
り、たとえば第１および第２の入力端子は第１の比較ブ
ロック２２のＡ組およびＢ組にそれぞれ対応している。
プリエンコーダ６６においては、９個のＮＯＲ回路ＮＥ
0 〜ＮＥ8 は第１段のプリエンコーダ部として設けら
れ、この第１段のプリエンコーダ部と上位エンコーダ６
４との間に２個または３個ずつ９組に組分けされた１９
個のＮＡＮＤ回路（ＮＦD ，ＮＦD'）〜（ＮＦ4B' ，Ｎ
Ｆ4B" ，ＮＦU ）からなる第２段のプリエンコーダ部が
設けられている。第２段のプリエンコーダ部における各
ＮＡＮＤ回路ＮＦは、一方の入力端子が第１の段の対応
するＮＯＲ回路ＮＥの出力端子に接続され、他方の入力
端子がＮＯＲ回路５６，５８の出力端子のいずれか一方
に接続され、出力端子は上位エンコーダ６４の対応する
１つの入力端子に接続されている。
【００７３】かかるプリエンコーダ６６において、たと
えば第１段のプリエンコーダ部の第５番目のＮＯＲ回路
ＮＥ5 の出力端子にのみ排他的にＨレベルの出力電圧が
得られたとする。この場合、ＮＯＲ回路ＮＥ5 からのＨ
レベルは第２段のプリエンコーダ部の対応するＮＡＮＤ
回路ＮＦ3B，ＮＦ3A' のそれぞれの一方の入力端子に与
えられる。ＮＡＮＤ回路ＮＦ3Bの他方の入力端子はＢ組
に対応するＮＯＲ回路５８の出力端子に接続され、ＮＡ
ＮＤ回路ＮＦ3A' の他方の入力端子はＡ組に対応するＮ
ＯＲ回路５６の出力端子に接続されている。したがっ
て、ＮＯＲ回路５６，５８の出力が（１，０）のとき、
つまり入力アナログ信号ＶINがＢ組の比較用基準電圧範
囲内に入っているときは、ＮＡＮＤ回路ＮＦ3Bの出力端
子にＨレベルが得られ、ＮＡＮＤ回路ＮＦ3A' の出力端
子はＬレベルになる。他の全てのＮＡＮＤ回路ＮＦは、
それぞれの一方の入力端子に第１段のプリエンコーダ部
の第５番目のＮＯＲ回路ＮＥ5 以外のいずれかのＮＯＲ
回路ＮＥからＬレベルの電圧を受けているので、Ｌレベ
ルになっている。したがって、第２段のプリエンコーダ
においては、ＮＡＮＤ回路ＮＦ3Bの出力端子にのみ排他
的にＨレベルが得られる。そうすると、上位エンコーダ
６４は、ＮＡＮＤ回路ＮＦ3Bの出力端子に接続されてい
る入力端子に予め割り当てられている３ビット・データ
（１０１）を出力する。この３ビット・データ（１０
１）は、第３の比較ブロック２６のＢ組に対応したコー
ドであり、上位３ビット・データとしてそのまま出力バ
ッファ６２に送られる。同様にして、上記の例で、ＮＯ
Ｒ回路５６，５８の出力が（０，１）のときは、ＮＡＮ
Ｄ回路ＮＦ3A' の出力端子にＨレベルが得られ、上位エ
ンコーダ６４より第３の比較ブロック２６のＡ組に対応
したコード（１００）が出力される。
えば第１段のプリエンコーダ部の第５番目のＮＯＲ回路
ＮＥ5 の出力端子にのみ排他的にＨレベルの出力電圧が
得られたとする。この場合、ＮＯＲ回路ＮＥ5 からのＨ
レベルは第２段のプリエンコーダ部の対応するＮＡＮＤ
回路ＮＦ3B，ＮＦ3A' のそれぞれの一方の入力端子に与
えられる。ＮＡＮＤ回路ＮＦ3Bの他方の入力端子はＢ組
に対応するＮＯＲ回路５８の出力端子に接続され、ＮＡ
ＮＤ回路ＮＦ3A' の他方の入力端子はＡ組に対応するＮ
ＯＲ回路５６の出力端子に接続されている。したがっ
て、ＮＯＲ回路５６，５８の出力が（１，０）のとき、
つまり入力アナログ信号ＶINがＢ組の比較用基準電圧範
囲内に入っているときは、ＮＡＮＤ回路ＮＦ3Bの出力端
子にＨレベルが得られ、ＮＡＮＤ回路ＮＦ3A' の出力端
子はＬレベルになる。他の全てのＮＡＮＤ回路ＮＦは、
それぞれの一方の入力端子に第１段のプリエンコーダ部
の第５番目のＮＯＲ回路ＮＥ5 以外のいずれかのＮＯＲ
回路ＮＥからＬレベルの電圧を受けているので、Ｌレベ
ルになっている。したがって、第２段のプリエンコーダ
においては、ＮＡＮＤ回路ＮＦ3Bの出力端子にのみ排他
的にＨレベルが得られる。そうすると、上位エンコーダ
６４は、ＮＡＮＤ回路ＮＦ3Bの出力端子に接続されてい
る入力端子に予め割り当てられている３ビット・データ
（１０１）を出力する。この３ビット・データ（１０
１）は、第３の比較ブロック２６のＢ組に対応したコー
ドであり、上位３ビット・データとしてそのまま出力バ
ッファ６２に送られる。同様にして、上記の例で、ＮＯ
Ｒ回路５６，５８の出力が（０，１）のときは、ＮＡＮ
Ｄ回路ＮＦ3A' の出力端子にＨレベルが得られ、上位エ
ンコーダ６４より第３の比較ブロック２６のＡ組に対応
したコード（１００）が出力される。
【００７４】このように、この第２の実施例では、ＮＯ
Ｒ回路５６，５８より得られるＡ組・Ｂ組識別情報をプ
リエンコーダ６６に入力して、プリエンコーダ６６の出
力端子より比較ブロック２２〜２８内の８個のＡ組およ
びＢ組を択一的に表す８個の二値論理出力を得るように
したので、上位エンコーダ６４を１つの３ビット・エン
コーダで構成することができ、したがって出力段のセレ
クタ（６０）を省くことができる。
Ｒ回路５６，５８より得られるＡ組・Ｂ組識別情報をプ
リエンコーダ６６に入力して、プリエンコーダ６６の出
力端子より比較ブロック２２〜２８内の８個のＡ組およ
びＢ組を択一的に表す８個の二値論理出力を得るように
したので、上位エンコーダ６４を１つの３ビット・エン
コーダで構成することができ、したがって出力段のセレ
クタ（６０）を省くことができる。
【００７５】図１４は、本発明の第３の実施例によるフ
ラッシュ型Ａ／Ｄコンバータの回路構成を示す。この第
３の実施例によるＡ／Ｄコンバータは、第１段の比較部
における素子数を増やさずに、下位Ａ／Ｄ変換部の分解
能を向上させたものである。このＡ／Ｄコンバータにお
いて、上記第１の実施例のものと異なる点は、第１段の
比較部７０と、この第１段の比較部７０の出力側に接続
されているブロック７２と、プリエンコーダ７４と、下
位エンコーダ７６である。プリエンコーダ７４は、Ａ組
のコンパレータＮＡi およびＢ組のコンパレータＮＢi
の個数がそれぞれ３２個（ＮＡ1 〜ＮＡ32），（ＮＢ1
〜ＮＢ32）に増えている。下位エンコーダ７６は、３２
個の入力端子を有する５ビット・エンコーダからなる。
ラッシュ型Ａ／Ｄコンバータの回路構成を示す。この第
３の実施例によるＡ／Ｄコンバータは、第１段の比較部
における素子数を増やさずに、下位Ａ／Ｄ変換部の分解
能を向上させたものである。このＡ／Ｄコンバータにお
いて、上記第１の実施例のものと異なる点は、第１段の
比較部７０と、この第１段の比較部７０の出力側に接続
されているブロック７２と、プリエンコーダ７４と、下
位エンコーダ７６である。プリエンコーダ７４は、Ａ組
のコンパレータＮＡi およびＢ組のコンパレータＮＢi
の個数がそれぞれ３２個（ＮＡ1 〜ＮＡ32），（ＮＢ1
〜ＮＢ32）に増えている。下位エンコーダ７６は、３２
個の入力端子を有する５ビット・エンコーダからなる。
【００７６】図１５に、ブロック７２内の回路構成を示
す。このブロック７２においては、加算部１２に補間用
の抵抗回路網７５が付加されるとともに、第２段の比較
部１４の８個のラッチド・コンパレータＬＣ1 〜ＬＣ8
と並列に第３段の比較部７７の２４個のラッチド・コン
パレータ（Ｃ1m1 ，Ｃ1m2 ，Ｃ1m3 ）〜（Ｃ8m1 ，Ｃ8m
2 ，Ｃ8m3 ）が増設されている。
す。このブロック７２においては、加算部１２に補間用
の抵抗回路網７５が付加されるとともに、第２段の比較
部１４の８個のラッチド・コンパレータＬＣ1 〜ＬＣ8
と並列に第３段の比較部７７の２４個のラッチド・コン
パレータ（Ｃ1m1 ，Ｃ1m2 ，Ｃ1m3 ）〜（Ｃ8m1 ，Ｃ8m
2 ，Ｃ8m3 ）が増設されている。
【００７７】抵抗回路網７５において、第２段の比較部
１４の各隣合う２つのラッチド・コンパレータＬＣN ，
ＬＣN+1 のそれぞれの一方（左側）の入力端子の間に直
列接続された４つの抵抗ｒNa1,ｒNa2,ｒNa3,ｒNa4 は第
１の抵抗回路を構成し、それら各隣合う２つのラッチド
・コンパレータＬＣN ，ＬＣN+1 のそれぞれの他方（右
側）の入力端子の間に直列接続された４つの抵抗ｒNb1,
ｒNb2,ｒNb3,ｒNb4 は第２の抵抗回路を構成している。
また、第２段の比較部１４の第８のラッチド・コンパレ
ータＬＣ8 の一方（左側）の入力端子と第１のラッチド
・コンパレータＬＣ1 の他方（右側）の入力端子との間
に直列接続された４つの抵抗ｒ8a1,ｒ8a2,ｒ8a3,ｒ8a4
は第３の抵抗回路を構成し、第２段の比較部１４の第８
のラッチド・コンパレータＬＣ8 の他方（右側）の入力
端子と第１のラッチド・コンパレータＬＣ1 の一方（左
側）の入力端子との間に直列接続された４つの抵抗ｒ8b
1,ｒ8b2,ｒ8b3,ｒ8b4 は第４の抵抗回路を構成してい
る。
１４の各隣合う２つのラッチド・コンパレータＬＣN ，
ＬＣN+1 のそれぞれの一方（左側）の入力端子の間に直
列接続された４つの抵抗ｒNa1,ｒNa2,ｒNa3,ｒNa4 は第
１の抵抗回路を構成し、それら各隣合う２つのラッチド
・コンパレータＬＣN ，ＬＣN+1 のそれぞれの他方（右
側）の入力端子の間に直列接続された４つの抵抗ｒNb1,
ｒNb2,ｒNb3,ｒNb4 は第２の抵抗回路を構成している。
また、第２段の比較部１４の第８のラッチド・コンパレ
ータＬＣ8 の一方（左側）の入力端子と第１のラッチド
・コンパレータＬＣ1 の他方（右側）の入力端子との間
に直列接続された４つの抵抗ｒ8a1,ｒ8a2,ｒ8a3,ｒ8a4
は第３の抵抗回路を構成し、第２段の比較部１４の第８
のラッチド・コンパレータＬＣ8 の他方（右側）の入力
端子と第１のラッチド・コンパレータＬＣ1 の一方（左
側）の入力端子との間に直列接続された４つの抵抗ｒ8b
1,ｒ8b2,ｒ8b3,ｒ8b4 は第４の抵抗回路を構成してい
る。
【００７８】第１の抵抗回路において各隣合う２つの抵
抗（ｒNa1,ｒNa2 ），（ｒNa2,ｒNa3 ），（ｒNa3,ｒNa
4 ）間のノードは、第３段の比較部７７の対応するラッ
チド・コンパレータ（ＣNm1 ，ＣNm2 ，ＣNm3 ）のそれ
ぞれの一方（左側）の入力端子に接続されている。ま
た、各第１の抵抗回路に対応した各第２の抵抗回路にお
いて各隣合う２つの抵抗（ｒNb1,ｒNb2 ），（ｒNb2,ｒ
Nb3 ），（ｒNb3,ｒNb4）間のノードは、第３段の比較
部７７の対応するラッチド・コンパレータ（ＣNm1 ，Ｃ
Nm2 ，ＣNm3 ）のそれぞれの他方（右側）の入力端子に
接続されている。第３の抵抗回路において各隣合う２つ
の抵抗（ｒ8a1,ｒ8a2 ），（ｒ8a2,ｒ8a3），（ｒ8a3,
ｒ8a4 ）間のノードは、第３段の比較部７７の対応する
ラッチド・コンパレータ（Ｃ8m1 ，Ｃ8m2 ，Ｃ8m3 ）の
それぞれの一方（左側）の入力端子に接続されている。
また、第３の抵抗回路に対応した第４の抵抗回路におい
て各隣合う２つの抵抗（ｒ8b1,ｒ8b2 ），（ｒ8b2,ｒ8b
3 ），（ｒ8b3,ｒ8b4 ）間のノードは、第３段の比較部
７７の対応するラッチド・コンパレータ（Ｃ8m1,Ｃ8m2,
Ｃ8m3 ）のそれぞれの他方（右側）の入力端子に接続さ
れている。
抗（ｒNa1,ｒNa2 ），（ｒNa2,ｒNa3 ），（ｒNa3,ｒNa
4 ）間のノードは、第３段の比較部７７の対応するラッ
チド・コンパレータ（ＣNm1 ，ＣNm2 ，ＣNm3 ）のそれ
ぞれの一方（左側）の入力端子に接続されている。ま
た、各第１の抵抗回路に対応した各第２の抵抗回路にお
いて各隣合う２つの抵抗（ｒNb1,ｒNb2 ），（ｒNb2,ｒ
Nb3 ），（ｒNb3,ｒNb4）間のノードは、第３段の比較
部７７の対応するラッチド・コンパレータ（ＣNm1 ，Ｃ
Nm2 ，ＣNm3 ）のそれぞれの他方（右側）の入力端子に
接続されている。第３の抵抗回路において各隣合う２つ
の抵抗（ｒ8a1,ｒ8a2 ），（ｒ8a2,ｒ8a3），（ｒ8a3,
ｒ8a4 ）間のノードは、第３段の比較部７７の対応する
ラッチド・コンパレータ（Ｃ8m1 ，Ｃ8m2 ，Ｃ8m3 ）の
それぞれの一方（左側）の入力端子に接続されている。
また、第３の抵抗回路に対応した第４の抵抗回路におい
て各隣合う２つの抵抗（ｒ8b1,ｒ8b2 ），（ｒ8b2,ｒ8b
3 ），（ｒ8b3,ｒ8b4 ）間のノードは、第３段の比較部
７７の対応するラッチド・コンパレータ（Ｃ8m1,Ｃ8m2,
Ｃ8m3 ）のそれぞれの他方（右側）の入力端子に接続さ
れている。
【００７９】図１４において、第１段の比較部７０は、
上記第１実施例における第１段の比較部１０のダミー比
較ブロック３２，比較ブロック２２〜２８，ダミー比較
ブロック３０内のコンパレータ（ＣDB1 〜ＣDB4 ），
（Ｃ1A1 〜Ｃ1B8 ），（Ｃ2A1〜Ｃ2B8 ），（Ｃ3A1 〜
Ｃ3B8 ），（Ｃ4A1 〜Ｃ4B8 ），（ＣDA1 〜ＣDA4 ）を
相補的な差動出力を発生する非反転出力端子および反転
出力端子を有する差動増幅器（ＤDB1 〜ＤDB4 ），（Ｄ
1A1 〜Ｄ1B8 ），（Ｄ2A1 〜Ｄ2B8 ），（Ｄ3A1〜Ｄ3B8
），（Ｄ4A1 〜Ｄ4B8 ），（ＤDA1 〜ＤDA4 ）に置き
換えたダミー比較ブロック９０，比較ブロック８２〜８
６，ダミー比較ブロック８０からなる。
上記第１実施例における第１段の比較部１０のダミー比
較ブロック３２，比較ブロック２２〜２８，ダミー比較
ブロック３０内のコンパレータ（ＣDB1 〜ＣDB4 ），
（Ｃ1A1 〜Ｃ1B8 ），（Ｃ2A1〜Ｃ2B8 ），（Ｃ3A1 〜
Ｃ3B8 ），（Ｃ4A1 〜Ｃ4B8 ），（ＣDA1 〜ＣDA4 ）を
相補的な差動出力を発生する非反転出力端子および反転
出力端子を有する差動増幅器（ＤDB1 〜ＤDB4 ），（Ｄ
1A1 〜Ｄ1B8 ），（Ｄ2A1 〜Ｄ2B8 ），（Ｄ3A1〜Ｄ3B8
），（Ｄ4A1 〜Ｄ4B8 ），（ＤDA1 〜ＤDA4 ）に置き
換えたダミー比較ブロック９０，比較ブロック８２〜８
６，ダミー比較ブロック８０からなる。
【００８０】図１６に示すように、第１段の比較部７０
において、第ｉ番目の比較ブロックのＡ組の第Ｎ番目の
差動増幅器ＤiAN は、一方の入力端子が基準電圧発生回
路３６のタップＴiAN （図示せず）に接続され、他方の
入力端子がアナログ信号入力端子３４（図示せず）に接
続され、非反転出力端子および反転出力端子がラインＬ
N ，ＬN-を介して第２段の比較部１４の第Ｎ番目のラッ
チド・コンパレータＬＣN の一方（左側）の入力端子お
よび他方（右側）の入力端子にそれぞれ接続されてい
る。また、第ｉ番目の比較ブロックのＢ組の第Ｎ番目の
差動増幅器ＤiANは、一方の入力端子が基準電圧発生回
路３６のタップＴiBN （図示せず）に接続され、他方の
入力端子がアナログ信号入力端子３４（図示せず）に接
続され、反転出力端子および非反転出力端子がラインＬ
N ，ＬN-を介して第２段の比較部１４の第Ｎ番目のラッ
チド・コンパレータＬＣN の一方（左側）の入力端子お
よび他方（右側）の入力端子にそれぞれ接続されてい
る。
において、第ｉ番目の比較ブロックのＡ組の第Ｎ番目の
差動増幅器ＤiAN は、一方の入力端子が基準電圧発生回
路３６のタップＴiAN （図示せず）に接続され、他方の
入力端子がアナログ信号入力端子３４（図示せず）に接
続され、非反転出力端子および反転出力端子がラインＬ
N ，ＬN-を介して第２段の比較部１４の第Ｎ番目のラッ
チド・コンパレータＬＣN の一方（左側）の入力端子お
よび他方（右側）の入力端子にそれぞれ接続されてい
る。また、第ｉ番目の比較ブロックのＢ組の第Ｎ番目の
差動増幅器ＤiANは、一方の入力端子が基準電圧発生回
路３６のタップＴiBN （図示せず）に接続され、他方の
入力端子がアナログ信号入力端子３４（図示せず）に接
続され、反転出力端子および非反転出力端子がラインＬ
N ，ＬN-を介して第２段の比較部１４の第Ｎ番目のラッ
チド・コンパレータＬＣN の一方（左側）の入力端子お
よび他方（右側）の入力端子にそれぞれ接続されてい
る。
【００８１】図１７は、第１段の比較部７０における各
差動増幅器の入出力特性を示す。一方の入力電圧（比較
用基準電圧）に対する他方の入力電圧（入力アナログ信
号）が等しく、両者の差△Ｖ（比較用基準電圧−入力ア
ナログ信号）が０のときは、非反転出力電圧と反転出力
電圧は等しい値（たとえば０）になる。差電圧△Ｖが正
の領域では、△Ｖが大きくなるにつれて非反転出力電圧
は増大するとともに反転出力電圧が減少し、△Ｖがある
値ＶS よりも大きくなると非反転出力電圧はＨレベル、
反転出力電圧はＬレベルにそれぞれ飽和する。差電圧△
Ｖが負の領域では、図示のように、非反転出力電圧と反
転出力電圧とが逆転する。
差動増幅器の入出力特性を示す。一方の入力電圧（比較
用基準電圧）に対する他方の入力電圧（入力アナログ信
号）が等しく、両者の差△Ｖ（比較用基準電圧−入力ア
ナログ信号）が０のときは、非反転出力電圧と反転出力
電圧は等しい値（たとえば０）になる。差電圧△Ｖが正
の領域では、△Ｖが大きくなるにつれて非反転出力電圧
は増大するとともに反転出力電圧が減少し、△Ｖがある
値ＶS よりも大きくなると非反転出力電圧はＨレベル、
反転出力電圧はＬレベルにそれぞれ飽和する。差電圧△
Ｖが負の領域では、図示のように、非反転出力電圧と反
転出力電圧とが逆転する。
【００８２】このような差動増幅器が上記第１実施例の
比較部１０における各コンパレータに置き換わると、加
算部１２の各抵抗対（Ｒ1a, Ｒ1b）〜（Ｒ8a, Ｒ8b）を
通って各差動増幅器に引き込まれる電流ｉは一様ではな
く、入力アナログ信号ＶINと比較用基準電圧との入力差
電圧△ＶがＶS 以下である差動増幅器においては、入力
差電圧△ＶがＶS 以上である差動増幅器における引き込
み電流（単位電流）よりも少ない電流であり、入力差電
圧△Ｖが小さいほど電流が少なくなり、△Ｖが０である
差動増幅器では引き込み電流は流れない。
比較部１０における各コンパレータに置き換わると、加
算部１２の各抵抗対（Ｒ1a, Ｒ1b）〜（Ｒ8a, Ｒ8b）を
通って各差動増幅器に引き込まれる電流ｉは一様ではな
く、入力アナログ信号ＶINと比較用基準電圧との入力差
電圧△ＶがＶS 以下である差動増幅器においては、入力
差電圧△ＶがＶS 以上である差動増幅器における引き込
み電流（単位電流）よりも少ない電流であり、入力差電
圧△Ｖが小さいほど電流が少なくなり、△Ｖが０である
差動増幅器では引き込み電流は流れない。
【００８３】したがって、たとえば、入力アナログ信号
ＶINの電圧レベルが第１段の比較部７０のいずれかの比
較ブロックのＡ組の比較基準電圧範囲内の第Ｎ番目の差
動増幅器ＤiAN に対する比較用基準電圧ＤiAN に近いと
き、加算部１２の抵抗対（Ｒ(N-1)a, Ｒ(N-1)B），（Ｒ
Na, ＲNb），（Ｒ(N-1)a, Ｒ(N-1)B）の端子電圧（Ｖ(N
-1)a, Ｖ(N-1)a），（ＶNa, ＶNb），（Ｖ(N+1)a, Ｖ(N
+1)b）は、図１８および図２０に示すような分布にな
る。これらの図において、ｖ(N-1)a1 ，ｖ(N-1)a2 ，ｖ
(N-1)a3 は、第２段の比較部１４の第（Ｎ−１）番目の
ラッチド・コンパレータＬＣ(N-1) の一方の入力端子と
第Ｎ番目のラッチド・コンパレータＬＣNの一方の入力
端子との間に接続された第１の抵抗回路内の３つのノー
ドにそれぞれ得られる電圧であり、ｖ(N-1)b1 ，ｖ(N-
1)b2 ，ｖ(N-1)b3 は、第２段の比較部１４の第（Ｎ−
１）番目のラッチド・コンパレータＬＣ(N-1) の他方の
入力端子と第Ｎ番目のラッチド・コンパレータＬＣN の
他方の入力端子との間に接続された第２の抵抗回路内の
３つのノードにそれぞれ得られる電圧である。また、ｖ
Na1 ，ｖNa2 ，ｖNa3 は、第２段の比較部１４の第Ｎ番
目のラッチド・コンパレータＬＣN の一方の入力端子と
第（Ｎ＋１）番目のラッチド・コンパレータＬＣN+1 の
一方の入力端子との間に接続された第１の抵抗回路内の
３つのノードにそれぞれ得られる電圧であり、ｖNb1 ，
ｖNb2 ，ｖNb3 は、第２段の比較部１４の第Ｎ番目のラ
ッチド・コンパレータＬＣN の他方の入力端子と第（Ｎ
＋１）番目のラッチド・コンパレータＬＣN+1 の他方の
入力端子との間に接続された第１の抵抗回路内の３つの
ノードにそれぞれ得られる電圧である。
ＶINの電圧レベルが第１段の比較部７０のいずれかの比
較ブロックのＡ組の比較基準電圧範囲内の第Ｎ番目の差
動増幅器ＤiAN に対する比較用基準電圧ＤiAN に近いと
き、加算部１２の抵抗対（Ｒ(N-1)a, Ｒ(N-1)B），（Ｒ
Na, ＲNb），（Ｒ(N-1)a, Ｒ(N-1)B）の端子電圧（Ｖ(N
-1)a, Ｖ(N-1)a），（ＶNa, ＶNb），（Ｖ(N+1)a, Ｖ(N
+1)b）は、図１８および図２０に示すような分布にな
る。これらの図において、ｖ(N-1)a1 ，ｖ(N-1)a2 ，ｖ
(N-1)a3 は、第２段の比較部１４の第（Ｎ−１）番目の
ラッチド・コンパレータＬＣ(N-1) の一方の入力端子と
第Ｎ番目のラッチド・コンパレータＬＣNの一方の入力
端子との間に接続された第１の抵抗回路内の３つのノー
ドにそれぞれ得られる電圧であり、ｖ(N-1)b1 ，ｖ(N-
1)b2 ，ｖ(N-1)b3 は、第２段の比較部１４の第（Ｎ−
１）番目のラッチド・コンパレータＬＣ(N-1) の他方の
入力端子と第Ｎ番目のラッチド・コンパレータＬＣN の
他方の入力端子との間に接続された第２の抵抗回路内の
３つのノードにそれぞれ得られる電圧である。また、ｖ
Na1 ，ｖNa2 ，ｖNa3 は、第２段の比較部１４の第Ｎ番
目のラッチド・コンパレータＬＣN の一方の入力端子と
第（Ｎ＋１）番目のラッチド・コンパレータＬＣN+1 の
一方の入力端子との間に接続された第１の抵抗回路内の
３つのノードにそれぞれ得られる電圧であり、ｖNb1 ，
ｖNb2 ，ｖNb3 は、第２段の比較部１４の第Ｎ番目のラ
ッチド・コンパレータＬＣN の他方の入力端子と第（Ｎ
＋１）番目のラッチド・コンパレータＬＣN+1 の他方の
入力端子との間に接続された第１の抵抗回路内の３つの
ノードにそれぞれ得られる電圧である。
【００８４】図１８は、加算部１２の第Ｎ番目の抵抗対
（ＲNa, ＲNb）の端子電圧つまり第２段の比較部１４の
第Ｎ番目のラッチド・コンパレータＬＣN の両入力端子
の電圧ＶNa，ＶNbが等しい場合である。これは、第１段
の比較部７０においては、入力アナログ信号ＶINの電圧
レベルが第１段の比較部７０のいずれかの比較ブロック
のＡ組内の比較用基準電圧ＤiAN に一致している場合で
ある。
（ＲNa, ＲNb）の端子電圧つまり第２段の比較部１４の
第Ｎ番目のラッチド・コンパレータＬＣN の両入力端子
の電圧ＶNa，ＶNbが等しい場合である。これは、第１段
の比較部７０においては、入力アナログ信号ＶINの電圧
レベルが第１段の比較部７０のいずれかの比較ブロック
のＡ組内の比較用基準電圧ＤiAN に一致している場合で
ある。
【００８５】図１９は、図１８の場合における第２段の
比較部１４のラッチド・コンパレータＬＣ(N-1) ，ＬＣ
N ，ＬＣ(N+1) および第３段の比較部７７のラッチド・
コンパレータＣ(N-1)m1 ，Ｃ(N-1)m2 ，Ｃ(N-1)m3 ，Ｃ
Nm1 ，ＣNm2 ，ＣNm3 のそれぞれの入力電圧および出力
電圧の状態を示す。ラッチド・コンパレータＬＣN より
下位側の全てのラッチド・コンパレータ…ＬＣ(N-1) ，
Ｃ(N-1)m1 ，Ｃ(N-1)m2 ，Ｃ(N-1)m3 においては、一方
（左側）の入力電圧が他方（右側）の入力電圧を越えた
ので、非反転出力がＬレベル、反転出力がＨレベルにな
る。ラッチド・コンパレータＬＣN およびそれよりも上
位側の全てのラッチド・コンパレータＬＣN ，ＣNm1 ，
ＣNm2 ，ＣNm3 ，ＬＣ(N+1) …においては、一方（左
側）の入力電圧が他方（右側）の入力電圧を越えていな
いので、非反転出力がＨレベル、反転出力がＬレベルに
なっている。
比較部１４のラッチド・コンパレータＬＣ(N-1) ，ＬＣ
N ，ＬＣ(N+1) および第３段の比較部７７のラッチド・
コンパレータＣ(N-1)m1 ，Ｃ(N-1)m2 ，Ｃ(N-1)m3 ，Ｃ
Nm1 ，ＣNm2 ，ＣNm3 のそれぞれの入力電圧および出力
電圧の状態を示す。ラッチド・コンパレータＬＣN より
下位側の全てのラッチド・コンパレータ…ＬＣ(N-1) ，
Ｃ(N-1)m1 ，Ｃ(N-1)m2 ，Ｃ(N-1)m3 においては、一方
（左側）の入力電圧が他方（右側）の入力電圧を越えた
ので、非反転出力がＬレベル、反転出力がＨレベルにな
る。ラッチド・コンパレータＬＣN およびそれよりも上
位側の全てのラッチド・コンパレータＬＣN ，ＣNm1 ，
ＣNm2 ，ＣNm3 ，ＬＣ(N+1) …においては、一方（左
側）の入力電圧が他方（右側）の入力電圧を越えていな
いので、非反転出力がＨレベル、反転出力がＬレベルに
なっている。
【００８６】図２０は、入力アナログ信号ＶINの電圧レ
ベルが上記Ａ組内の比較用基準電圧ＤiAN よりわずかに
高く、しかしそれより１段階上の比較用基準電圧ＤiA(N
+1)よりは低い場合である。図２１は、図２０の場合に
おける第２段の比較部１４のラッチド・コンパレータＬ
Ｃ(N-1) ，ＬＣN ，ＬＣ(N+1) および第３段の比較部７
７のラッチド・コンパレータＣ(N-1)m1 ，Ｃ(N-1)m2 ，
Ｃ(N-1)m3 ，ＣNm1 ，ＣNm2 ，ＣNm3 のそれぞれの入力
電圧および出力電圧の状態を示す。図１８，１９の場合
と比較して変わったのは、入力アナログ信号ＶINの電圧
レベルがわずかに高くなったことによって、ラッチド・
コンパレータＬＣN においても、一方（左側）の入力電
圧が他方（右側）の入力電圧を越えたので、非反転出力
がＬレベル、反転出力がＨレベルにそれぞれ反転したこ
とである。
ベルが上記Ａ組内の比較用基準電圧ＤiAN よりわずかに
高く、しかしそれより１段階上の比較用基準電圧ＤiA(N
+1)よりは低い場合である。図２１は、図２０の場合に
おける第２段の比較部１４のラッチド・コンパレータＬ
Ｃ(N-1) ，ＬＣN ，ＬＣ(N+1) および第３段の比較部７
７のラッチド・コンパレータＣ(N-1)m1 ，Ｃ(N-1)m2 ，
Ｃ(N-1)m3 ，ＣNm1 ，ＣNm2 ，ＣNm3 のそれぞれの入力
電圧および出力電圧の状態を示す。図１８，１９の場合
と比較して変わったのは、入力アナログ信号ＶINの電圧
レベルがわずかに高くなったことによって、ラッチド・
コンパレータＬＣN においても、一方（左側）の入力電
圧が他方（右側）の入力電圧を越えたので、非反転出力
がＬレベル、反転出力がＨレベルにそれぞれ反転したこ
とである。
【００８７】第２段の比較部１４のラッチド・コンパレ
ータＬＣ1 〜ＬＣ8 の出力端子と第３段の比較部７７の
ラッチド・コンパレータ（Ｃ1m1 ，Ｃ1m2 ，Ｃ1m3 ）〜
（Ｃ8m1 ，Ｃ8m2 ，Ｃ8m3 ）の出力端子はプリエンコー
ダ７４のＡ組およびＢ組のＮＯＲ回路ＮＡ1 〜ＮＡ32，
ＮＢ1 〜ＮＢ32に対して並列接続されているので、プリ
エンコーダ７４のＡ組およびＢ組の出力端子にはそれぞ
れ３２個の二値論理出力が得られる。したがって、第１
の実施例と同様の符号化処理によって、下位エンコーダ
７６の出力端子には５ビットのデータが得られる。
ータＬＣ1 〜ＬＣ8 の出力端子と第３段の比較部７７の
ラッチド・コンパレータ（Ｃ1m1 ，Ｃ1m2 ，Ｃ1m3 ）〜
（Ｃ8m1 ，Ｃ8m2 ，Ｃ8m3 ）の出力端子はプリエンコー
ダ７４のＡ組およびＢ組のＮＯＲ回路ＮＡ1 〜ＮＡ32，
ＮＢ1 〜ＮＢ32に対して並列接続されているので、プリ
エンコーダ７４のＡ組およびＢ組の出力端子にはそれぞ
れ３２個の二値論理出力が得られる。したがって、第１
の実施例と同様の符号化処理によって、下位エンコーダ
７６の出力端子には５ビットのデータが得られる。
【００８８】このように、本実施例の下位Ａ／Ｄ変換部
では、各比較ブロックのＡ組およびＢ組に３２個のコン
パレータを設けた場合と同等の分解能を得ることができ
る。
では、各比較ブロックのＡ組およびＢ組に３２個のコン
パレータを設けた場合と同等の分解能を得ることができ
る。
【００８９】なお、抵抗回路網７５において、第３の抵
抗回路の抵抗ｒ8a1,ｒ8a2,ｒ8a3,ｒ8a4 は第２段の比較
部１４の第８のラッチド・コンパレータＬＣ8 の一方
（左側）の入力端子と第１のラッチド・コンパレータＬ
Ｃ1 の他方（右側）の入力端子との間に直列接続され、
第４の抵抗回路の抵抗ｒ8b1,ｒ8b2,ｒ8b3,ｒ8b4 は第８
のラッチド・コンパレータＬＣ8 の他方（右側）の入力
端子と第１のラッチド・コンパレータＬＣ1 の一方（左
側）の入力端子との間に直列接続されている。これは、
第１段の比較部７０において、各Ａ組の最上位の差動増
幅器の上位側の隣の差動増幅器はＢ組の最下位の差動増
幅器で、各Ｂ組の最上位の差動増幅器の上位側の隣の差
動増幅器はＡ組の最下位の差動増幅器であり、Ａ組およ
びＢ組の両者の間では図１２に示すように入力アナログ
信号ＶINに対する論理が反転していることと対応してい
る。
抗回路の抵抗ｒ8a1,ｒ8a2,ｒ8a3,ｒ8a4 は第２段の比較
部１４の第８のラッチド・コンパレータＬＣ8 の一方
（左側）の入力端子と第１のラッチド・コンパレータＬ
Ｃ1 の他方（右側）の入力端子との間に直列接続され、
第４の抵抗回路の抵抗ｒ8b1,ｒ8b2,ｒ8b3,ｒ8b4 は第８
のラッチド・コンパレータＬＣ8 の他方（右側）の入力
端子と第１のラッチド・コンパレータＬＣ1 の一方（左
側）の入力端子との間に直列接続されている。これは、
第１段の比較部７０において、各Ａ組の最上位の差動増
幅器の上位側の隣の差動増幅器はＢ組の最下位の差動増
幅器で、各Ｂ組の最上位の差動増幅器の上位側の隣の差
動増幅器はＡ組の最下位の差動増幅器であり、Ａ組およ
びＢ組の両者の間では図１２に示すように入力アナログ
信号ＶINに対する論理が反転していることと対応してい
る。
【００９０】本実施例では、第１〜第４の各抵抗回路を
直列接続された４個の抵抗で構成して３つの比較サンプ
リング用のノードを得たが、これは一例であり、任意の
個数の抵抗、任意の個数のノードを選ぶことが可能であ
る。
直列接続された４個の抵抗で構成して３つの比較サンプ
リング用のノードを得たが、これは一例であり、任意の
個数の抵抗、任意の個数のノードを選ぶことが可能であ
る。
【００９１】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータによれば、下位Ａ／Ｄ変換部において、エンコ
ーダの入力端子数を増やすことなく、さらには入力アナ
ログ信号と基準電圧とを比較する比較素子を増やすこと
なく、分解能を上げることができる。さらに、上位Ａ／
Ｄ変換部でも、下位Ａ／Ｄ変換部と同時に動作して同等
の分解精度を得ることが可能であり、上位ビットの誤差
が少なく、精度の高いディジタル信号が高速度で得られ
る。
ンバータによれば、下位Ａ／Ｄ変換部において、エンコ
ーダの入力端子数を増やすことなく、さらには入力アナ
ログ信号と基準電圧とを比較する比較素子を増やすこと
なく、分解能を上げることができる。さらに、上位Ａ／
Ｄ変換部でも、下位Ａ／Ｄ変換部と同時に動作して同等
の分解精度を得ることが可能であり、上位ビットの誤差
が少なく、精度の高いディジタル信号が高速度で得られ
る。
【図１】本発明の第１の実施例によるフラッシュ型Ａ／
Ｄコンバータの回路構成を示すブロック図である。
Ｄコンバータの回路構成を示すブロック図である。
【図２】図１の第１の比較ブロック２２内の構成を示す
回路図である。
回路図である。
【図３】図１の第２の比較ブロック２４内の構成を示す
回路図である。
回路図である。
【図４】図１の第３の比較ブロック２６内の構成を示す
回路図である。
回路図である。
【図５】図１の第４の比較ブロック２８内の構成を示す
回路図である。
回路図である。
【図６】図１のダミー比較ブロック３０内の構成を示す
回路図である。
回路図である。
【図７】図１のダミー比較ブロック３２内の構成を示す
回路図である。
回路図である。
【図８】第１の実施例における下位Ａ／Ｄ変換部の動作
を説明するためのブロック図である。
を説明するためのブロック図である。
【図９】図９の回路の動作を説明するための表である。
【図１０】第１の実施例における下位Ａ／Ｄ変換部の動
作を説明するためのブロック図である。
作を説明するためのブロック図である。
【図１１】図１０の回路の動作を説明するための表であ
る。
る。
【図１２】第１の実施例における下位Ａ／Ｄ変換部の動
作を説明するための表である。
作を説明するための表である。
【図１３】本発明の第２の実施例によるフラッシュ型Ａ
／Ｄコンバータの回路構成を示すブロック図である。
／Ｄコンバータの回路構成を示すブロック図である。
【図１４】本発明の第３の実施例によるフラッシュ型Ａ
／Ｄコンバータの回路構成を示すブロック図である。
／Ｄコンバータの回路構成を示すブロック図である。
【図１５】図１４のブロック７２内の回路構成を示す回
路図である。
路図である。
【図１６】図１４の第１段の比較部７０と加算部１２と
第２および第３の比較部との接続関係を示す回路図であ
る。
第２および第３の比較部との接続関係を示す回路図であ
る。
【図１７】図１４の第１段の比較部７０における各差動
増幅器の入出力特性を示す図である。
増幅器の入出力特性を示す図である。
【図１８】第３の実施例における下位Ａ／Ｄ変換部の動
作を説明するための図である。
作を説明するための図である。
【図１９】図１８の場合におけるラッチド・コンパレー
タの入出力状態を示す表である。
タの入出力状態を示す表である。
【図２０】第３の実施例における下位Ａ／Ｄ変換部の動
作を説明するための図である。
作を説明するための図である。
【図２１】図２０の場合におけるラッチド・コンパレー
タの入出力状態を示す表である。
タの入出力状態を示す表である。
【図２２】従来の代表的なフラッシュ型Ａ／Ｄコンバー
タの回路構成を示すブロック図である。
タの回路構成を示すブロック図である。
【図２３】従来の２ステップ・フラッシュ型Ａ／Ｄコン
バータの回路構成を示すブロック図である。
バータの回路構成を示すブロック図である。
【図２４】４ビット・エンコーダ内の回路構成例を示す
回路図である。
回路図である。
１０ 第１の比較部 １２ 加算部 １４ 第２の比較部 １６ プリエンコーダ １８ 下位エンコーダ ２２〜２８ 比較ブロック ３０，３２ ダミー比較ブロック ３４ アナログ信号入力端子 ３６ 基準電圧発生回路 ５０ 比較部 ５２ プリエンコーダ ５４ 上位エンコーダ ７０ 第１の比較部 ７４ プリエンコーダ ７５ 抵抗回路網 ７６ 下位エンコーダ ７７ 第３段の比較部 ８０〜８６ 比較ブロック ８８，９０ ダミー比較ブロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−238717（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 複数のタップより段階的に一定の値ずつ
電圧値の異なる比較用基準電圧を与える基準電圧発生手
段と、 各々が前記基準電圧発生手段のタップに１対１の対応関
係で接続された一方の入力端子と共通のアナログ信号入
力端子に接続された他方の入力端子と前記一方の入力端
子に与えられる一方の入力電圧と前記他方の入力端子に
与えられる他方の入力電圧との差に応じた相補的な出力
電圧を発生する非反転出力端子および反転出力端子とを
有する複数の差動増幅器からなり、それらの差動増幅器
を１つまたは複数のブロックに分割し、かつ各ブロック
内で第１の組と第２の組とに分けてなる第１の比較部
と、 各々の一方の入力端子が前記第１の比較部の各ブロック
の第１の組に属する差動増幅器の非反転出力端子に１対
１の対応関係で接続されるとともに第２の組に属する差
動増幅器の反転出力端子に１対１の対応関係で接続さ
れ、各々の他方の入力端子が前記第１の比較部の各ブロ
ックの第１の組に属する差動比較器の反転出力端子に１
対１の対応関係で接続されるとともに第２の組に属する
差動比較器の非反転出力端子に１対１の対応関係で接続
された複数の第１の比較器からなる第２の比較部と、 前記第１の比較部と前記第２の比較部との間にそれぞれ
設けられ、前記第２の比較部の各比較器の一方の入力端
子に共通接続された前記第１の比較部の差動増幅器の出
力を加算する第１の加算手段および前記第２の比較部の
各比較器の他方の入力端子に共通接続された前記第１の
比較部の差動増幅器の出力を加算する第２の加算手段を
有する加算部と、 前記第１の比較部の各ブロック内で前記基準電圧発生手
段より１段階だけ異なる任意の２つの比較用基準電圧を
入力する任意の２つの前記差動増幅器の非反転出力端子
にそれぞれ接続された前記第２の比較部の２つの前記第
１の比較器の一方の入力端子の間に直列接続される２個
以上の所定数の抵抗からなる第１の抵抗回路と、前記任
意の２つの差動増幅器の反転入力端子にそれぞれ接続さ
れた２つの前記第１の比較器の一方の入力端子の間に直
列接続される前記所定数の抵抗からなる第２の抵抗回路
と、前記第１の比較部の各ブロック内で前記基準電圧発
生手段より最も高い比較用基準電圧を入力する前記差動
増幅器の非反転入力端子に接続された前記第２の比較部
の第１の比較器の一方の入力端子と前記第１の比較部の
各ブロック内で前記基準電圧発生手段より最も低い比較
用基準電圧を入力する前記差動増幅器の反転出力端子に
接続された前記第２の比較部の第１の比較器の他方の入
力端子との間に直列接続される前記所定数の抵抗からな
る第３の抵抗回路と、前記第１の比較部の各ブロック内
で前記基準電圧発生手段より最も高い比較用基準電圧を
入力する前記差動増幅器の反転入力端子に接続された前
記第２の比較部の第１の比較器の他方の入力端子と前記
第１の比較部の各ブロック内で前記基準電圧発生手段よ
り最も低い比較用基準電圧を入力する前記差動増幅器の
非反転出力端子に接続された前記第２の比較部の第１の
比較器の一方の入力端子との間に直列接続される前記所
定数の抵抗からなる第４の抵抗回路とを含む抵抗回路網
と、 各々の一方の入力端子が前記抵抗回路網の前記第１の抵
抗回路のノードおよび前記第３の抵抗回路のノードに１
対１の対応関係で接続され、各々の一方の入力端子が前
記抵抗回路網の前記第２の抵抗回路のノードおよび前記
第４の抵抗回路のノードに１対１の対応関係で接続され
た複数の第２の比較器からなる第３の比較部と、 前記第２および前記第３の比較部の比較器の出力端子に
接続され、それら比較器の出力端子にそれぞれ得られる
二値論理出力を合わせて所定ビット数のディジタル信号
に符号化する符号化手段とを有するＡ／Ｄコンバータ。 - 【請求項２】 各々の一方の入力端子が前記第１の比較
部の各ブロックの第１および第２の組に対する基準電圧
範囲内に設定された基準電圧を与える前記基準電圧発生
手段のタップに接続され、各々の他方の入力端子が前記
アナログ信号入力端子に接続された複数の比較器からな
る第４の比較部と、 前記第４の比較部の比較器の出力端子に接続され、それ
ら比較器の出力端子に得られる二値論理出力と前記第１
の比較部の比較器の出力端子に得られる二値論理出力と
に基づいて所定ビット数のディジタル信号を生成する上
位ビット符号化手段とを有する請求項１に記載のＡ／Ｄ
コンバータ。
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