JP3114630B2 - 不揮発性半導体メモリおよび書込み読出し方法 - Google Patents
不揮発性半導体メモリおよび書込み読出し方法Info
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は電気的に記憶データ
を書換え可能な不揮発性半導体メモリに係わり、特にフ
ラッシュメモリなどの高信頼化や高速データ書換えに有
効な不揮発性半導体メモリおよび書込み読出し方法に関
する。
を書換え可能な不揮発性半導体メモリに係わり、特にフ
ラッシュメモリなどの高信頼化や高速データ書換えに有
効な不揮発性半導体メモリおよび書込み読出し方法に関
する。
【０００２】
【従来の技術】フラッシュメモリなどの電気的に書換え
可能な不揮発性半導体メモリ（以下、フラッシュメモリ
と称す）では、データの論理状態をメモリセルのしきい
値電圧（以下、セルＶｔと称す）で記憶している。例え
ば、２値情報記憶の場合、セルＶｔを消去動作により低
くして論理状態“１”に対応させ、書込み動作によりセ
ルＶｔを高くして論理状態“０”に対応させることがあ
る。
可能な不揮発性半導体メモリ（以下、フラッシュメモリ
と称す）では、データの論理状態をメモリセルのしきい
値電圧（以下、セルＶｔと称す）で記憶している。例え
ば、２値情報記憶の場合、セルＶｔを消去動作により低
くして論理状態“１”に対応させ、書込み動作によりセ
ルＶｔを高くして論理状態“０”に対応させることがあ
る。
【０００３】また、多値情報記憶の場合も同様な考え方
で、３値情報記憶を例に取ると、セルＶｔを消去動作に
より低くして論理状態“２”に対応させ、書込み動作に
よりセルＶｔを少しずつ高くして論理状態“１”、
“０”に対応させることがある。
で、３値情報記憶を例に取ると、セルＶｔを消去動作に
より低くして論理状態“２”に対応させ、書込み動作に
よりセルＶｔを少しずつ高くして論理状態“１”、
“０”に対応させることがある。
【０００４】一方、これらの逆で、２値情報に対してセ
ルＶｔを消去動作により高くして論理状態“０”に対応
させ、書込み動作によりセルＶｔを低くして論理状態
“１”に対応させることもある。
ルＶｔを消去動作により高くして論理状態“０”に対応
させ、書込み動作によりセルＶｔを低くして論理状態
“１”に対応させることもある。
【０００５】また、３値情報に対しても同様な考え方
で、セルＶｔを消去動作により低くして論理状態“０”
に対応させ、書込み動作によりセルＶｔを少しずつ高く
して論理状態“１”、“２”に対応させることがある。
前者はチャネルホットエレクトロン（ＣＨＥ）書込み型
メモリセルを用いた場合で、後者はファウラーノルドハ
イム（ＦＮ）書込み型メモリセルを用いた場合である。
で、セルＶｔを消去動作により低くして論理状態“０”
に対応させ、書込み動作によりセルＶｔを少しずつ高く
して論理状態“１”、“２”に対応させることがある。
前者はチャネルホットエレクトロン（ＣＨＥ）書込み型
メモリセルを用いた場合で、後者はファウラーノルドハ
イム（ＦＮ）書込み型メモリセルを用いた場合である。
【０００６】このようなフラッシュメモリへの書込み動
作は書込みデータが消去データと同じデータの時には行
われず、異なるデータのときにだけ実施される。すなわ
ち、ＣＨＥ書込み型メモリセルに２値情報を書き込む場
合、書込みデータが“０”のときにはセルＶｔを高くす
るために書込み動作が実施され、書込みデータが“１”
のときには、書込み命令があってもセルＶｔを低くする
書込み動作は行われない。
作は書込みデータが消去データと同じデータの時には行
われず、異なるデータのときにだけ実施される。すなわ
ち、ＣＨＥ書込み型メモリセルに２値情報を書き込む場
合、書込みデータが“０”のときにはセルＶｔを高くす
るために書込み動作が実施され、書込みデータが“１”
のときには、書込み命令があってもセルＶｔを低くする
書込み動作は行われない。
【０００７】従って、メモリセルの記憶データを“０”
から“１”に書換えるときには消去動作が必要である。
このため、すでにデータの書込みが実施されたメモリセ
ルに対して任意のデータを書込むときには、書込み前に
消去動作が組になって実施されている。
から“１”に書換えるときには消去動作が必要である。
このため、すでにデータの書込みが実施されたメモリセ
ルに対して任意のデータを書込むときには、書込み前に
消去動作が組になって実施されている。
【０００８】従来の不揮発性半導体メモリにおける書込
み方法のフローチャートを示した図１０を参照すると、
データ書込み動作は、まず、メモリセルに記憶されたデ
ータを消去する（Ｓ１０１）。次に、所定のデータを書
込み（Ｓ１０２）、書き込まれたデータの書込みレベル
を判定する（Ｓ１０３）。この動作をすべてのメモリセ
ルの書込みが完了するまで続ける（Ｓ１０４）。
み方法のフローチャートを示した図１０を参照すると、
データ書込み動作は、まず、メモリセルに記憶されたデ
ータを消去する（Ｓ１０１）。次に、所定のデータを書
込み（Ｓ１０２）、書き込まれたデータの書込みレベル
を判定する（Ｓ１０３）。この動作をすべてのメモリセ
ルの書込みが完了するまで続ける（Ｓ１０４）。
【０００９】上述した従来の方法で書き込んだ２値情報
および３値情報の書込み後のセルＶｔ分布領域の例が特
開平７−１６１８５２号公報に記載されている。同公報
記載の分布領域を示した図１１（ａ）および（ｂ）を参
照すると、１つのメモリセルに２つの状態（“０”、
“１”）を持たせる場合は、読みだし時のビット線出力
電圧が高レベルとなる状態（しきい値で約１〜２Ｖ）を
データ“０”（消去状態）、ビット線出力電圧が低レベ
ルとなる状態（しきい値で３Ｖ〜４Ｖ）をデータ１とす
る。１つのメモリセルに３つの状態（“０”、“１”、
“２”）を持たせる場合は、読みだし時のビット線出力
電圧が高レベルとなる状態（しきい値で０〜０．５Ｖ）
をデータ“０”（消去状態）、ビット線出力電圧が中間
レベルとなる状態（しきい値で１．５Ｖ〜２．５Ｖ）を
データ“１”、ビット線出力電圧が低レベルとなる状態
（しきい値で３．５Ｖ〜４．５Ｖ）をデータ“２”とし
ている。
および３値情報の書込み後のセルＶｔ分布領域の例が特
開平７−１６１８５２号公報に記載されている。同公報
記載の分布領域を示した図１１（ａ）および（ｂ）を参
照すると、１つのメモリセルに２つの状態（“０”、
“１”）を持たせる場合は、読みだし時のビット線出力
電圧が高レベルとなる状態（しきい値で約１〜２Ｖ）を
データ“０”（消去状態）、ビット線出力電圧が低レベ
ルとなる状態（しきい値で３Ｖ〜４Ｖ）をデータ１とす
る。１つのメモリセルに３つの状態（“０”、“１”、
“２”）を持たせる場合は、読みだし時のビット線出力
電圧が高レベルとなる状態（しきい値で０〜０．５Ｖ）
をデータ“０”（消去状態）、ビット線出力電圧が中間
レベルとなる状態（しきい値で１．５Ｖ〜２．５Ｖ）を
データ“１”、ビット線出力電圧が低レベルとなる状態
（しきい値で３．５Ｖ〜４．５Ｖ）をデータ“２”とし
ている。
【００１０】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体メモリの第１の問題点は、記憶データを書き換
えるたびにメモリセルの書込み消去特性やデータ保持特
性の劣化が促進されることである。すなわち、記憶デー
タの書換えに際して、毎回、メモリセルの状態を初期状
態にリセットするための消去動作が必ず実施され、フロ
ーティングゲート直下の絶縁膜に電界ストレスが加わ
り、それが蓄積され保持特性が劣化する。
性半導体メモリの第１の問題点は、記憶データを書き換
えるたびにメモリセルの書込み消去特性やデータ保持特
性の劣化が促進されることである。すなわち、記憶デー
タの書換えに際して、毎回、メモリセルの状態を初期状
態にリセットするための消去動作が必ず実施され、フロ
ーティングゲート直下の絶縁膜に電界ストレスが加わ
り、それが蓄積され保持特性が劣化する。
【００１１】第２の問題点は、記憶データの書換えが遅
いことである。すなわち、記憶データの書換えに際し
て、毎回、書込み前に消去動作が組になって実施される
ので全体として書込み時間が遅くなる。
いことである。すなわち、記憶データの書換えに際し
て、毎回、書込み前に消去動作が組になって実施される
ので全体として書込み時間が遅くなる。
【００１２】本発明の目的は、上述した従来の欠点に鑑
みなされものであり、記憶データ書き換え回数に比べて
消去動作回数を低減することにより、デバイスの高信頼
化と高速データ書換えを可能にすることにある。
みなされものであり、記憶データ書き換え回数に比べて
消去動作回数を低減することにより、デバイスの高信頼
化と高速データ書換えを可能にすることにある。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
メモリの書込み読み出し方法は、３種類以上のしきい値
電圧を設定可能で電気的書換可能な複数のメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルへの記憶データの書込みを行うデータ書込み手
段と、前記メモリセルから前記記憶データを読出すデー
タ読出し手段と、前記データ書込みおよび前記読出し手
段の動作を制御する制御手段とを用いて、データ書込み
手段におけるデータ書込み動作の回数を計数したリード
レベルから現在のデータ書込み状態を検知する第１のス
テップと、前記データ書込み状態検知結果が前記メモリ
セルへの第１のデータ書込み状態または前記第１のデー
タ書込み状態とは異なる第２のデータ書込み状態を示す
ときは、前記リードレベルおよび書込み検証レベルを前
記第２のデータ書込み状態または前記第１および第２の
データ書込み状態とは異なる第３のデータ書込み状態に
対応するレベルに変更する第２のステップと、前記デー
タ書込み状態検知結果が前記第３のデータ書込み状態を
示すときは記憶データを消去する第３のステップと、こ
の第３のステップに引き続いて実行される前記リードレ
ベルおよび書込み検証レベルを前記第１のデータ書込み
状態に対応するレベルに変更する第４のステップとによ
り、記憶データの書込みおよび検証動作を行うことを特
徴とする。
メモリの書込み読み出し方法は、３種類以上のしきい値
電圧を設定可能で電気的書換可能な複数のメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルへの記憶データの書込みを行うデータ書込み手
段と、前記メモリセルから前記記憶データを読出すデー
タ読出し手段と、前記データ書込みおよび前記読出し手
段の動作を制御する制御手段とを用いて、データ書込み
手段におけるデータ書込み動作の回数を計数したリード
レベルから現在のデータ書込み状態を検知する第１のス
テップと、前記データ書込み状態検知結果が前記メモリ
セルへの第１のデータ書込み状態または前記第１のデー
タ書込み状態とは異なる第２のデータ書込み状態を示す
ときは、前記リードレベルおよび書込み検証レベルを前
記第２のデータ書込み状態または前記第１および第２の
データ書込み状態とは異なる第３のデータ書込み状態に
対応するレベルに変更する第２のステップと、前記デー
タ書込み状態検知結果が前記第３のデータ書込み状態を
示すときは記憶データを消去する第３のステップと、こ
の第３のステップに引き続いて実行される前記リードレ
ベルおよび書込み検証レベルを前記第１のデータ書込み
状態に対応するレベルに変更する第４のステップとによ
り、記憶データの書込みおよび検証動作を行うことを特
徴とする。
【００１４】また、前記第２のステップは、前記メモリ
セルに書き込まれた前記記憶データ消去後の第１回目の
データ書込み動作においては、前記記憶データのうち第
１〜第ｎ番目の論理状態に対応して前記メモリセルの第
１〜第ｎ番目のしきい値電圧分布範囲を設定し、その後
に続く第２回目のデータ書込み動作においては前記記憶
データの第１、第２〜第ｎ番目の論理状態にそれぞれ対
応して前記メモリセルの第１〜第ｎ、第ｎ＋１〜第２ｎ
−１番目のしきい値電圧分布範囲を設定し、第ｍ回目の
データ書込み動作においては前記記憶データの第１、第
２〜第ｎ番目の論理状態にそれぞれ対応して前記メモリ
セルの第１〜第（ｍ−１）×（ｎ−１）＋１番目、第
（ｍ−１）×（ｎ−１）＋２〜第ｍ×（ｎ−１）＋１番
目のしきい値電圧分布範囲を設定することができる。
セルに書き込まれた前記記憶データ消去後の第１回目の
データ書込み動作においては、前記記憶データのうち第
１〜第ｎ番目の論理状態に対応して前記メモリセルの第
１〜第ｎ番目のしきい値電圧分布範囲を設定し、その後
に続く第２回目のデータ書込み動作においては前記記憶
データの第１、第２〜第ｎ番目の論理状態にそれぞれ対
応して前記メモリセルの第１〜第ｎ、第ｎ＋１〜第２ｎ
−１番目のしきい値電圧分布範囲を設定し、第ｍ回目の
データ書込み動作においては前記記憶データの第１、第
２〜第ｎ番目の論理状態にそれぞれ対応して前記メモリ
セルの第１〜第（ｍ−１）×（ｎ−１）＋１番目、第
（ｍ−１）×（ｎ−１）＋２〜第ｍ×（ｎ−１）＋１番
目のしきい値電圧分布範囲を設定することができる。
【００１５】さらに、前記第２のステップは、前記メモ
リセルの記憶データ消去後の第１回目のデータ書込み動
作においては前記記憶データの第１〜第ｎ番目の論理状
態にそれぞれ対応して前記メモリセルの第１〜第ｎ番目
のしきい値電圧分布範囲を設定し、その後に続く第２回
目のデータ書込み動作においては前記記憶データの第１
〜第ｎ番目の論理状態にそれぞれ対応して前記メモリセ
ルの第ｎ〜第２ｎ−１番目のしきい値電圧分布範囲を設
定し、第ｍ回目のデータ書込み動作においては前記記憶
データの第１〜第ｎ番目の論理状態にそれぞれ対応して
前記メモリセルの第（ｍ−１）×（ｎ−１）＋１〜第ｍ
×（ｎ−１）＋１番目のしきい値電圧分布範囲を設定す
ることもできる。
リセルの記憶データ消去後の第１回目のデータ書込み動
作においては前記記憶データの第１〜第ｎ番目の論理状
態にそれぞれ対応して前記メモリセルの第１〜第ｎ番目
のしきい値電圧分布範囲を設定し、その後に続く第２回
目のデータ書込み動作においては前記記憶データの第１
〜第ｎ番目の論理状態にそれぞれ対応して前記メモリセ
ルの第ｎ〜第２ｎ−１番目のしきい値電圧分布範囲を設
定し、第ｍ回目のデータ書込み動作においては前記記憶
データの第１〜第ｎ番目の論理状態にそれぞれ対応して
前記メモリセルの第（ｍ−１）×（ｎ−１）＋１〜第ｍ
×（ｎ−１）＋１番目のしきい値電圧分布範囲を設定す
ることもできる。
【００１６】さらにまた、前記第ｍ回目のデータ書込み
動作において、前記記憶データの第２〜第ｎ番目の論理
状態に対応して前記メモリセルの第（ｍ−１）×（ｎ−
１）＋２〜第ｍ×（ｎ−１）＋１、第（ｍ−１）×ｎ＋
１のしきい値電圧分布範囲を設定して書込みおよび読出
し動作を行うことができないときに、前記メモリセルの
記憶データ消去動作を行うこともできる。
動作において、前記記憶データの第２〜第ｎ番目の論理
状態に対応して前記メモリセルの第（ｍ−１）×（ｎ−
１）＋２〜第ｍ×（ｎ−１）＋１、第（ｍ−１）×ｎ＋
１のしきい値電圧分布範囲を設定して書込みおよび読出
し動作を行うことができないときに、前記メモリセルの
記憶データ消去動作を行うこともできる。
【００１７】本発明の不揮発性半導体メモリは、３種類
以上のしきい値電圧を設定可能で電気的書換可能な複数
のメモリセルがマトリクス状に配置されたメモリセルア
レイと、前記メモリセルへの記憶データの書込みを行う
データ書込み手段と、前記メモリセルから前記記憶デー
タを読出すデータ読出し手段と、前記データ書込みおよ
び前記読出し手段の動作を制御する制御手段とを備え、
前記制御手段は、複数のセクターに分割されたメモリセ
ルアレイの、それぞれの前記セクターに対してデータ書
込み動作の回数を計数するレジスタと、このレジスタの
保持する前記計数情報によって読出し書込み回路のデー
タ比較基準レベルを制御するとともに前記セクター内の
メモリセルに記憶された記憶データの第１〜第ｎ番目の
論理状態にそれぞれ対応する前記メモリセルのしきい値
電圧分布範囲を設定し、さらに前記計数が予め決められ
た回数に達するとそれぞれの前記セクターごとにメモリ
セルアレイの消去動作を行うレジスタ制御回路と、前記
データ比較基準レベルを発生する基準レベル発生回路
と、前記レジスタ制御回路および前記基準レベル発生回
路の動作を制御する制御回路とからなることにある。
以上のしきい値電圧を設定可能で電気的書換可能な複数
のメモリセルがマトリクス状に配置されたメモリセルア
レイと、前記メモリセルへの記憶データの書込みを行う
データ書込み手段と、前記メモリセルから前記記憶デー
タを読出すデータ読出し手段と、前記データ書込みおよ
び前記読出し手段の動作を制御する制御手段とを備え、
前記制御手段は、複数のセクターに分割されたメモリセ
ルアレイの、それぞれの前記セクターに対してデータ書
込み動作の回数を計数するレジスタと、このレジスタの
保持する前記計数情報によって読出し書込み回路のデー
タ比較基準レベルを制御するとともに前記セクター内の
メモリセルに記憶された記憶データの第１〜第ｎ番目の
論理状態にそれぞれ対応する前記メモリセルのしきい値
電圧分布範囲を設定し、さらに前記計数が予め決められ
た回数に達するとそれぞれの前記セクターごとにメモリ
セルアレイの消去動作を行うレジスタ制御回路と、前記
データ比較基準レベルを発生する基準レベル発生回路
と、前記レジスタ制御回路および前記基準レベル発生回
路の動作を制御する制御回路とからなることにある。
【００１８】また、前記レジスタが、それぞれの前記セ
クターのメモリアレイに対して予め決められた前記回数
からデータ書込み動作の回数を順次に減算し、データ消
去動作を行うまでの残りの回数を計数する機能を含み、
このレジスタの内容によって前記記憶データの第１〜第
ｎ番目の論理状態にそれぞれ対応する前記メモリセルの
しきい値電圧分布範囲を設定し、さらに前記減算結果が
０になるとそれぞれの前記セクターごとにメモリセルア
レイの消去動作を行うことができる。
クターのメモリアレイに対して予め決められた前記回数
からデータ書込み動作の回数を順次に減算し、データ消
去動作を行うまでの残りの回数を計数する機能を含み、
このレジスタの内容によって前記記憶データの第１〜第
ｎ番目の論理状態にそれぞれ対応する前記メモリセルの
しきい値電圧分布範囲を設定し、さらに前記減算結果が
０になるとそれぞれの前記セクターごとにメモリセルア
レイの消去動作を行うことができる。
【００１９】さらに、前記メモリセルの前記しきい値電
圧分布範囲は、第１の領域が最も低い電圧設定であり、
第２の領域、第３の領域の順にそれ以降の各領域の電圧
設定を高くすることができる。
圧分布範囲は、第１の領域が最も低い電圧設定であり、
第２の領域、第３の領域の順にそれ以降の各領域の電圧
設定を高くすることができる。
【００２０】さらにまた、前記メモリセルの前記しきい
値電圧分布範囲は、前記第１の領域が最も高い電圧設定
であり、前記第２の領域、前記第３の領域の順にそれ以
降の各電圧設定を低くすることができる。
値電圧分布範囲は、前記第１の領域が最も高い電圧設定
であり、前記第２の領域、前記第３の領域の順にそれ以
降の各電圧設定を低くすることができる。
【００２１】
【発明の実施の形態】本発明は、フラッシュメモリなど
のメモリセルの記憶データの書換えに際して、メモリセ
ルの状態を初期状態にリセットするための消去動作の回
数が低減され、フローティングゲート直下の絶縁膜への
電界ストレスが少なくなるためにメモリセルの書込み消
去特性やデータ保持特性の劣化が抑制でき、デバイスの
信頼性を高めることができるものである。
のメモリセルの記憶データの書換えに際して、メモリセ
ルの状態を初期状態にリセットするための消去動作の回
数が低減され、フローティングゲート直下の絶縁膜への
電界ストレスが少なくなるためにメモリセルの書込み消
去特性やデータ保持特性の劣化が抑制でき、デバイスの
信頼性を高めることができるものである。
【００２２】また、記憶データの書換えｍ回に対してｍ
−１回の書込み前消去動作が不要になるため、消去動作
時間分の高速データ書換えが可能となるものである。
−１回の書込み前消去動作が不要になるため、消去動作
時間分の高速データ書換えが可能となるものである。
【００２３】次に本発明の実施の形態について図面を参
照しながら説明する。
照しながら説明する。
【００２４】図１は本発明が適用されたフラッシュメモ
リのセルＶｔ設定領域を示す状態図である。なお、セル
Ｖｔは最低セルＶｔ（Ｖｔｍｉｎ）と最高セルＶｔ（Ｖ
ｔｍａｘ）の間に設定可能で、消去動作により低レベル
に設定されるものとしてここでは説明する。
リのセルＶｔ設定領域を示す状態図である。なお、セル
Ｖｔは最低セルＶｔ（Ｖｔｍｉｎ）と最高セルＶｔ（Ｖ
ｔｍａｘ）の間に設定可能で、消去動作により低レベル
に設定されるものとしてここでは説明する。
【００２５】図中のＢ１，Ｂ２，Ｂ３〜ＢｉはセルＶｔ
設定領域を示しておりＶｔｍｉｎとＶｔｍａｘの間に設
定される。また、ＶＲ１，ＶＲ２，ＶＲ３〜ＶＲｉ−１
は読出し動作時に使用する基準電圧である。
設定領域を示しておりＶｔｍｉｎとＶｔｍａｘの間に設
定される。また、ＶＲ１，ＶＲ２，ＶＲ３〜ＶＲｉ−１
は読出し動作時に使用する基準電圧である。
【００２６】はじめに、２値情報記憶時の状態図を示し
た図２（ａ）を参照すると、まず、１回目の書込みでは
全てのメモリセルの記憶データを消去しセルＶｔをセル
ＶＴ設定領域Ｂ１（論理状態“１”）に置き、データ書
込みを実行してデータ“０”を記憶するメモリセルのセ
ルＶｔをセルＶｔ設定領域Ｂ２まで高くする。この状態
での記憶データ読出しは読出基準電圧をＶＲ１として実
行し、この基準電圧よりセルＶｔが低いときにはデータ
“１”、高いときにはデータ“０”と判断して出力す
る。
た図２（ａ）を参照すると、まず、１回目の書込みでは
全てのメモリセルの記憶データを消去しセルＶｔをセル
ＶＴ設定領域Ｂ１（論理状態“１”）に置き、データ書
込みを実行してデータ“０”を記憶するメモリセルのセ
ルＶｔをセルＶｔ設定領域Ｂ２まで高くする。この状態
での記憶データ読出しは読出基準電圧をＶＲ１として実
行し、この基準電圧よりセルＶｔが低いときにはデータ
“１”、高いときにはデータ“０”と判断して出力す
る。
【００２７】２回目の書込みでは消去動作を行わず、デ
ータ“０”を記憶するメモリセルのセルＶｔをセルＶｔ
設定領域Ｂ３まで高くする。この状態での記憶データ読
出しは読出基準電圧をＶＲ２として実行し、この基準電
圧よりセルＶｔが低いときにはデータ“１”、高いとき
にはデータ“０”と判断して出力する。従って、セルＶ
Ｔが設定領域Ｂ１、Ｂ２にあるメモリセルの記憶データ
は“１”となる。
ータ“０”を記憶するメモリセルのセルＶｔをセルＶｔ
設定領域Ｂ３まで高くする。この状態での記憶データ読
出しは読出基準電圧をＶＲ２として実行し、この基準電
圧よりセルＶｔが低いときにはデータ“１”、高いとき
にはデータ“０”と判断して出力する。従って、セルＶ
Ｔが設定領域Ｂ１、Ｂ２にあるメモリセルの記憶データ
は“１”となる。
【００２８】これは設定領域Ｂ２にあるメモリセルのデ
ータが“０”から“１”に変化したことを示している。
ータが“０”から“１”に変化したことを示している。
【００２９】同様に、ｍ回目の書込みでは、データ
“０”を記憶するメモリセルのセルＶｔをセルＶｔ設定
領域Ｂｉまで高くする。この状態での記憶データ読出し
は読出基準電圧をＶＲｉ−１として実行し、この基準電
圧よりセルＶｔが低いときにはデータ“１”、高いとき
にはデータ“０”と判断して出力する。従って、セルＶ
Ｔが設定領域Ｂ１、Ｂ２〜Ｂｉ−１にあるメモリセルの
記憶データは“１”となる。
“０”を記憶するメモリセルのセルＶｔをセルＶｔ設定
領域Ｂｉまで高くする。この状態での記憶データ読出し
は読出基準電圧をＶＲｉ−１として実行し、この基準電
圧よりセルＶｔが低いときにはデータ“１”、高いとき
にはデータ“０”と判断して出力する。従って、セルＶ
Ｔが設定領域Ｂ１、Ｂ２〜Ｂｉ−１にあるメモリセルの
記憶データは“１”となる。
【００３０】ｍ＋１回目の書込みでは全てのセルＶｔ設
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶＴ設定領域Ｂ１
（論理状態“１”）に戻した後、データ書込みを実行し
てデータ“０”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂ２まで高くする。同時に、読出基準電圧
もＶＲ１に戻す。
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶＴ設定領域Ｂ１
（論理状態“１”）に戻した後、データ書込みを実行し
てデータ“０”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂ２まで高くする。同時に、読出基準電圧
もＶＲ１に戻す。
【００３１】このように、ｍ回の書込み動作に対して１
回の消去動作しか行う必要がなくなるため、ｍ−１回の
消去動作に要する時間が短縮されてデータ書換えが高速
になると共に、フローティングゲート直下の絶縁膜に加
わる電界ストレスがｍ分の１に低減され、メモリセルの
書込み消去特性やデータ保持特性の劣化が抑制される。
回の消去動作しか行う必要がなくなるため、ｍ−１回の
消去動作に要する時間が短縮されてデータ書換えが高速
になると共に、フローティングゲート直下の絶縁膜に加
わる電界ストレスがｍ分の１に低減され、メモリセルの
書込み消去特性やデータ保持特性の劣化が抑制される。
【００３２】次に、３値情報記憶時の状態図を示した図
２（ｂ）を参照すると、この例も２値情報記憶時と同様
に処理され、１回目の書込みでは全てのメモリセルの記
憶データを消去しセルＶｔをセルＶＴ設定領域Ｂ１（論
理状態“２”）に置き、データ書込みを実行してデータ
“１”を記憶するメモリセルのセルＶｔをセルＶｔ設定
領域Ｂ２、データ“０”を記憶するメモリセルのセルＶ
ｔをセルＶｔ設定領域Ｂ３まで高くする。この状態での
記憶データ読出しは読出基準電圧をＶＲ１、ＶＲ２とし
て実行し、この基準電圧によりメモリセルの記憶データ
“２”、“１”、“０”を判断して出力する。
２（ｂ）を参照すると、この例も２値情報記憶時と同様
に処理され、１回目の書込みでは全てのメモリセルの記
憶データを消去しセルＶｔをセルＶＴ設定領域Ｂ１（論
理状態“２”）に置き、データ書込みを実行してデータ
“１”を記憶するメモリセルのセルＶｔをセルＶｔ設定
領域Ｂ２、データ“０”を記憶するメモリセルのセルＶ
ｔをセルＶｔ設定領域Ｂ３まで高くする。この状態での
記憶データ読出しは読出基準電圧をＶＲ１、ＶＲ２とし
て実行し、この基準電圧によりメモリセルの記憶データ
“２”、“１”、“０”を判断して出力する。
【００３３】２回目の書込では消去動作を行わず、デー
タ“１”、“０”を記憶するメモリセルのセルＶｔをセ
ルＶｔ設定領域Ｂ５、Ｂ４まで高くする。この状態での
記憶データ読出しは読出基準電圧をＶＲ３、ＶＲ４とし
て実行し、基準電圧ＶＲ３よりセルＶｔが低いときには
データ“２”、高いときにはデータ“１”又は“０”と
判断して出力する。従って、セルＶＴが設定領域Ｂ１、
Ｂ２、Ｂ３にあるメモリセルの記憶データは“２”とな
る。これは設定領域Ｂ２、Ｂ３にあるメモリセルのデー
タが“１”、“０”から“２”に変化したことを示して
いる。
タ“１”、“０”を記憶するメモリセルのセルＶｔをセ
ルＶｔ設定領域Ｂ５、Ｂ４まで高くする。この状態での
記憶データ読出しは読出基準電圧をＶＲ３、ＶＲ４とし
て実行し、基準電圧ＶＲ３よりセルＶｔが低いときには
データ“２”、高いときにはデータ“１”又は“０”と
判断して出力する。従って、セルＶＴが設定領域Ｂ１、
Ｂ２、Ｂ３にあるメモリセルの記憶データは“２”とな
る。これは設定領域Ｂ２、Ｂ３にあるメモリセルのデー
タが“１”、“０”から“２”に変化したことを示して
いる。
【００３４】同様に、ｍ回目の書込みでは、データ
“０”、“１”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂｉ、Ｂｉ−１まで高くする。この状態で
の記憶データ読出しは読出基準電圧をＶＲｉ−１、ＶＲ
ｉ−２として実行し、基準電圧ＶＲｉ−２よりセルＶｔ
が低いときにはデータ“２”、高いときにはデータ
“１”又は“０”と判断して出力する。従って、セルＶ
Ｔが設定領域Ｂ１、Ｂ２〜Ｂｉ−２にあるメモリセルの
記憶データは“２”となる。
“０”、“１”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂｉ、Ｂｉ−１まで高くする。この状態で
の記憶データ読出しは読出基準電圧をＶＲｉ−１、ＶＲ
ｉ−２として実行し、基準電圧ＶＲｉ−２よりセルＶｔ
が低いときにはデータ“２”、高いときにはデータ
“１”又は“０”と判断して出力する。従って、セルＶ
Ｔが設定領域Ｂ１、Ｂ２〜Ｂｉ−２にあるメモリセルの
記憶データは“２”となる。
【００３５】ｍ＋１回目の書込みでは全てのセルＶｔ設
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶＴ設定領域Ｂ１
（論理状態“２”）に戻した後、データ書込みを実行し
てデータ“１”、“０”を記憶するメモリセルのセルＶ
ｔをセルＶｔ設定領域Ｂ２、Ｂ３まで高くする。
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶＴ設定領域Ｂ１
（論理状態“２”）に戻した後、データ書込みを実行し
てデータ“１”、“０”を記憶するメモリセルのセルＶ
ｔをセルＶｔ設定領域Ｂ２、Ｂ３まで高くする。
【００３６】このように、多値情報を記憶するメモリセ
ル方式に関しても本発明は適用可能であり、２値情報の
場合と同様にデータ書換えの高速化とメモリセルの書込
み消去特性やデータ保持特性の劣化抑制が可能である。
ル方式に関しても本発明は適用可能であり、２値情報の
場合と同様にデータ書換えの高速化とメモリセルの書込
み消去特性やデータ保持特性の劣化抑制が可能である。
【００３７】図３（ａ）は本発明が適用されたフラッシ
ュメモリにおける２値情報記憶時の他の実施の形態の状
態図を示した図であり、図３（ｂ）は３値情報記憶時の
他の実施の形態の状態図を示した図である。前述した図
２（ａ）および図２（ｂ）と異なるところは、２値およ
び３値情報のデータ“１”および“２”も２回目からｍ
回目までの書込み動作時にセルＶｔを書き換え、それら
を書き換え回数によらず１つのセルＶｔ設定領域にそろ
える点である。
ュメモリにおける２値情報記憶時の他の実施の形態の状
態図を示した図であり、図３（ｂ）は３値情報記憶時の
他の実施の形態の状態図を示した図である。前述した図
２（ａ）および図２（ｂ）と異なるところは、２値およ
び３値情報のデータ“１”および“２”も２回目からｍ
回目までの書込み動作時にセルＶｔを書き換え、それら
を書き換え回数によらず１つのセルＶｔ設定領域にそろ
える点である。
【００３８】図３（ａ）を参照すると、まず、１回目の
書込みでは全てのメモリセルの記憶データを消去しセル
ＶｔをセルＶｔ設定領域Ｂ１（論理状態“１”）に置
き、データ書込みを実行してデータ“０”を記憶するメ
モリセルのセルＶｔをセルＶｔ設定領域Ｂ２まで高くす
る。この状態での記憶データ読出しは読出基準電圧をＶ
Ｒ１として実行し、この基準電圧よりセルＶｔが低いと
きにはデータ“１”、高いときにはデータ“０”と判断
して出力する。
書込みでは全てのメモリセルの記憶データを消去しセル
ＶｔをセルＶｔ設定領域Ｂ１（論理状態“１”）に置
き、データ書込みを実行してデータ“０”を記憶するメ
モリセルのセルＶｔをセルＶｔ設定領域Ｂ２まで高くす
る。この状態での記憶データ読出しは読出基準電圧をＶ
Ｒ１として実行し、この基準電圧よりセルＶｔが低いと
きにはデータ“１”、高いときにはデータ“０”と判断
して出力する。
【００３９】２回目の書込みでは消去動作を行わず、デ
ータ“０”を記憶しているセル設定領域Ｂ２のメモリセ
ルはそのままのセルＶｔとし、セル設定領域Ｂ１の
“１”を記憶しているメモリセルのすべてのＶｔをセル
Ｖｔ設定領域Ｂ２まで高く（論理状態“１”）置いた
後、データ書込みを実行してデータ“０”を新たに記憶
するメモリセルのセルＶｔのみをセルＶｔ設定領域Ｂ３
まで高くする。
ータ“０”を記憶しているセル設定領域Ｂ２のメモリセ
ルはそのままのセルＶｔとし、セル設定領域Ｂ１の
“１”を記憶しているメモリセルのすべてのＶｔをセル
Ｖｔ設定領域Ｂ２まで高く（論理状態“１”）置いた
後、データ書込みを実行してデータ“０”を新たに記憶
するメモリセルのセルＶｔのみをセルＶｔ設定領域Ｂ３
まで高くする。
【００４０】つまり、このときの状態は、セルＶｔ設定
領域Ｂ１にあったセルはすべてＢ２領域に統一されＢ１
領域に設定されたセルは存在しない。この状態での記憶
データ読出しは読出基準電圧をＶＲ２として実行し、こ
の基準電圧よりセルＶｔが低いときにはデータ“１”、
高いときにはデータ“０”と判断して出力する。
領域Ｂ１にあったセルはすべてＢ２領域に統一されＢ１
領域に設定されたセルは存在しない。この状態での記憶
データ読出しは読出基準電圧をＶＲ２として実行し、こ
の基準電圧よりセルＶｔが低いときにはデータ“１”、
高いときにはデータ“０”と判断して出力する。
【００４１】従って、セルＶｔが設定領域Ｂ２にあるメ
モリセルの記憶データはすべて“１”となる。
モリセルの記憶データはすべて“１”となる。
【００４２】これは設定領域Ｂ２以下にあったメモリセ
ルのデータがすべて“１”に変化したことを示してい
る。
ルのデータがすべて“１”に変化したことを示してい
る。
【００４３】同様に、ｍ回目の書込みでは、ｍ−１回目
でデータ“１”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂｉまで高くする。データ“０”を記憶す
るセル設定領域Ｂｉ−１のメモリセルはそのままのセル
Ｖｔとし、セル設定領域Ｂｉ−２の“１”を記憶するメ
モリセルのすべてのＶｔをセルＶｔ設定領域Ｂｉ−１の
論理状態“１”まで高く置いた後、これらのセルにデー
タ書込みを実行してデータ“０”を新たに記憶するメモ
リセルのセルＶｔのみをセルＶｔ設定領域Ｂｉまで高く
する。
でデータ“１”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂｉまで高くする。データ“０”を記憶す
るセル設定領域Ｂｉ−１のメモリセルはそのままのセル
Ｖｔとし、セル設定領域Ｂｉ−２の“１”を記憶するメ
モリセルのすべてのＶｔをセルＶｔ設定領域Ｂｉ−１の
論理状態“１”まで高く置いた後、これらのセルにデー
タ書込みを実行してデータ“０”を新たに記憶するメモ
リセルのセルＶｔのみをセルＶｔ設定領域Ｂｉまで高く
する。
【００４４】つまり、このときの状態は、セルＶｔ設定
領域Ｂｉ−２にあったセルはすべてＢｉ−１領域に統一
されＢｉ−２領域に設定されたセルは存在しない。この
状態での記憶データ読出しは読出基準電圧をＶＲｉ−１
として実行し、この基準電圧よりセルＶｔが低いときに
はデータ“１”、高いときにはデータ“０”と判断して
出力する。従って、セルＶｔが設定領域Ｂｉ−１にある
メモリセルの記憶データは“１”となる。
領域Ｂｉ−２にあったセルはすべてＢｉ−１領域に統一
されＢｉ−２領域に設定されたセルは存在しない。この
状態での記憶データ読出しは読出基準電圧をＶＲｉ−１
として実行し、この基準電圧よりセルＶｔが低いときに
はデータ“１”、高いときにはデータ“０”と判断して
出力する。従って、セルＶｔが設定領域Ｂｉ−１にある
メモリセルの記憶データは“１”となる。
【００４５】ｍ＋１回目の書込みでは全てのセルＶｔ設
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶｔ設定領域Ｂ１
（論理状態“１”）に戻した後、データ書込みを実行し
てデータ“０”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂ２まで高くする。同時に、読出基準電圧
もＶＲ１に戻す。
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶｔ設定領域Ｂ１
（論理状態“１”）に戻した後、データ書込みを実行し
てデータ“０”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂ２まで高くする。同時に、読出基準電圧
もＶＲ１に戻す。
【００４６】この実施の形態でも、ｍ回の書込み動作に
対して１回の消去動作しか行う必要がなくなるため、ｍ
−１回の消去動作に要する時間が短縮されてデータ書換
えが高速になると共に、フローティングゲート直下の絶
縁膜に加わる電界ストレスがｍ分の１に低減され、メモ
リセルの書込み消去特性やデータ保持特性の劣化が抑制
される。
対して１回の消去動作しか行う必要がなくなるため、ｍ
−１回の消去動作に要する時間が短縮されてデータ書換
えが高速になると共に、フローティングゲート直下の絶
縁膜に加わる電界ストレスがｍ分の１に低減され、メモ
リセルの書込み消去特性やデータ保持特性の劣化が抑制
される。
【００４７】図３（ｂ）を参照すると、まず、１回目の
書込みでは全てのメモリセルの記憶データを消去し、セ
ルＶｔをセルＶｔ設定領域Ｂ１（論理状態“２”）に置
き、データ書込みを実行してデータ“１”を記憶するメ
モリセルのセルＶｔをセルＶｔ設定領域Ｂ２まで高く
し、データ“０”を記憶するメモリセルのセルＶｔをセ
ルＶｔ設定領域Ｂ３まで高くする。この状態での記憶デ
ータ読出しは読出基準電圧をＶＲ１、ＶＲ２として実行
し、この基準電圧によりメモリセルの記憶データ
“２”、“１”、“０”を判断して出力する。
書込みでは全てのメモリセルの記憶データを消去し、セ
ルＶｔをセルＶｔ設定領域Ｂ１（論理状態“２”）に置
き、データ書込みを実行してデータ“１”を記憶するメ
モリセルのセルＶｔをセルＶｔ設定領域Ｂ２まで高く
し、データ“０”を記憶するメモリセルのセルＶｔをセ
ルＶｔ設定領域Ｂ３まで高くする。この状態での記憶デ
ータ読出しは読出基準電圧をＶＲ１、ＶＲ２として実行
し、この基準電圧によりメモリセルの記憶データ
“２”、“１”、“０”を判断して出力する。
【００４８】２回目の書込みでは消去動作を行わず、デ
ータ“２”、“１”、“０”を記憶するセル設定領域Ｂ
１、Ｂ２、Ｂ３のメモリセルのすべてのＶｔをセルＶｔ
設定領域Ｂ３まで高く（論理状態“２”に）そろえて置
いた後、データ書込みを実行して、データデータ
“１”、“０”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂ５、Ｂ４まで高くする。
ータ“２”、“１”、“０”を記憶するセル設定領域Ｂ
１、Ｂ２、Ｂ３のメモリセルのすべてのＶｔをセルＶｔ
設定領域Ｂ３まで高く（論理状態“２”に）そろえて置
いた後、データ書込みを実行して、データデータ
“１”、“０”を記憶するメモリセルのセルＶｔをセル
Ｖｔ設定領域Ｂ５、Ｂ４まで高くする。
【００４９】つまり、このときの状態は、セルＶｔ設定
領域Ｂ１、Ｂ２にあったセルはすべてＢ３、Ｂ４、Ｂ５
領域に統一されＢ１、Ｂ２領域にＶｔが設定されたセル
は存在しない。この状態での記憶データ読出しは読出基
準電圧をＶＲ４、ＶＲ３として実行し、この基準電圧Ｖ
Ｒ３よりセルＶｔが低いときにはデータ“２”、ＶＲ３
より高くＶＲ４よりセルＶｔが低いときにはデータ
“１”、ＶＲ４より高いときにはデータ“０”と判断し
て出力する。
領域Ｂ１、Ｂ２にあったセルはすべてＢ３、Ｂ４、Ｂ５
領域に統一されＢ１、Ｂ２領域にＶｔが設定されたセル
は存在しない。この状態での記憶データ読出しは読出基
準電圧をＶＲ４、ＶＲ３として実行し、この基準電圧Ｖ
Ｒ３よりセルＶｔが低いときにはデータ“２”、ＶＲ３
より高くＶＲ４よりセルＶｔが低いときにはデータ
“１”、ＶＲ４より高いときにはデータ“０”と判断し
て出力する。
【００５０】同様に、ｍ回目の書込みでは、消去動作を
行わず、データ“２”、“１”、“０”を記憶するセル
設定領域Ｂｉ−４、Ｂｉ−３、Ｂｉ−２のメモリセルの
すべてのＶｔをセルＶｔ設定領域Ｂｉ−２まで高く（論
理状態“２”に）そろえた後、データ書込みを実行し
て、データ“１”、“０”を記憶するメモリセルのセル
ＶｔをセルＶｔ設定領域Ｂｉ−１、Ｂｉまで高くする。
行わず、データ“２”、“１”、“０”を記憶するセル
設定領域Ｂｉ−４、Ｂｉ−３、Ｂｉ−２のメモリセルの
すべてのＶｔをセルＶｔ設定領域Ｂｉ−２まで高く（論
理状態“２”に）そろえた後、データ書込みを実行し
て、データ“１”、“０”を記憶するメモリセルのセル
ＶｔをセルＶｔ設定領域Ｂｉ−１、Ｂｉまで高くする。
【００５１】つまり、このときの状態も、セルＶｔ設定
領域Ｂｉ−４、Ｂｉ−３にあったセルはすべてＢｉ−
２、Ｂｉ−１、Ｂｉ領域に統一されＢｉ−４、Ｂｉ−３
領域にＶｔが設定されたセルは存在しない。この状態で
の記憶データ読出しは読出基準電圧をＶＲｉ−１、ＶＲ
ｉ−２として実行し、この基準電圧ＶＲｉ−２よりセル
Ｖｔが低いときにはデータ“２”、ＶＲｉ−２より高く
ＶＲｉ−１よりセルＶｔが低いときにはデータ“１”、
ＶＲｉ−１４より高いときにはデータ“０”と判断して
出力する。
領域Ｂｉ−４、Ｂｉ−３にあったセルはすべてＢｉ−
２、Ｂｉ−１、Ｂｉ領域に統一されＢｉ−４、Ｂｉ−３
領域にＶｔが設定されたセルは存在しない。この状態で
の記憶データ読出しは読出基準電圧をＶＲｉ−１、ＶＲ
ｉ−２として実行し、この基準電圧ＶＲｉ−２よりセル
Ｖｔが低いときにはデータ“２”、ＶＲｉ−２より高く
ＶＲｉ−１よりセルＶｔが低いときにはデータ“１”、
ＶＲｉ−１４より高いときにはデータ“０”と判断して
出力する。
【００５２】ｍ＋１回目の書込みでは全てのセルＶｔ設
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶｔ設定領域Ｂ１
（論理状態“２”）に戻した後、データ書込みを実行し
てデータ“１”、“０”を記憶するメモリセルのセルＶ
ｔをセルＶｔ設定領域Ｂ２、Ｂ３まで高くする。同時
に、読出基準電圧もＶＲ１、ＶＲ２に戻す。
定領域を使用し尽くしたので１回目の書込み動作と同
様、データ書込み前に消去動作を行い全てのメモリセル
の記憶データを消去しセルＶｔをセルＶｔ設定領域Ｂ１
（論理状態“２”）に戻した後、データ書込みを実行し
てデータ“１”、“０”を記憶するメモリセルのセルＶ
ｔをセルＶｔ設定領域Ｂ２、Ｂ３まで高くする。同時
に、読出基準電圧もＶＲ１、ＶＲ２に戻す。
【００５３】上述した方法により、全てのメモリセルに
おいてフローティングゲート直下の絶縁膜に加わる電界
ストレスが均一化され、メモリセルの書込み消去特性や
データ保持特性の劣化ばらつきが低減される。
おいてフローティングゲート直下の絶縁膜に加わる電界
ストレスが均一化され、メモリセルの書込み消去特性や
データ保持特性の劣化ばらつきが低減される。
【００５４】次に、上述した本発明の実施の形態による
書込み及び読出し方法が適用されるフラッシュメモリの
実施の形態のブロック図を示した図４および同図で用い
る基準レベル発生回路の回路図を示した図５をそれぞれ
参照すると、本発明のフラッシュメモリは、複数のセク
ター（０〜ｉ）に分割されたメモリセルアレイ４１、そ
れぞれのセクターに対してセクターの読出しおよび書込
み検証レベル、すなわちデータ書込み動作の回数を計数
するセクタステータスレジスタ（０〜ｉ）４２、このレ
ジスタの内容によってレジスタの保持する計数情報によ
って読出し書込み回路のデータ比較基準レベルを制御す
るとともに、セクター内のメモリセルに記憶された記憶
データの第１〜第ｎ番目の論理状態にそれぞれ対応する
メモリセルのしきい値電圧分布範囲を設定し、さらに計
数が予め決められた回数に達するとそれぞれのセクター
ごとにメモリセルアレイの消去動作を行うレジスタ制御
回路４３、データ比較基準レベルを発生する基準レベル
発生回路４４、外部アドレスを取り込むアドレスバッフ
ァ４５、入力された外部アドレスによりセクター内のメ
モリを選択して読出し書込みを行うロウデコーダ４６、
カラムデコーダ４７、カラムセレクター４８、読出し書
込みを行うセンスアンプおよびライトアンプ４９、外部
とのデータの入出力を行うＩ／Ｏバッファ５０、さらに
これらの動作を制御する制御回路５１を含んで構成され
ており、各セクター単位での書込みおよび消去を行うも
のとする。
書込み及び読出し方法が適用されるフラッシュメモリの
実施の形態のブロック図を示した図４および同図で用い
る基準レベル発生回路の回路図を示した図５をそれぞれ
参照すると、本発明のフラッシュメモリは、複数のセク
ター（０〜ｉ）に分割されたメモリセルアレイ４１、そ
れぞれのセクターに対してセクターの読出しおよび書込
み検証レベル、すなわちデータ書込み動作の回数を計数
するセクタステータスレジスタ（０〜ｉ）４２、このレ
ジスタの内容によってレジスタの保持する計数情報によ
って読出し書込み回路のデータ比較基準レベルを制御す
るとともに、セクター内のメモリセルに記憶された記憶
データの第１〜第ｎ番目の論理状態にそれぞれ対応する
メモリセルのしきい値電圧分布範囲を設定し、さらに計
数が予め決められた回数に達するとそれぞれのセクター
ごとにメモリセルアレイの消去動作を行うレジスタ制御
回路４３、データ比較基準レベルを発生する基準レベル
発生回路４４、外部アドレスを取り込むアドレスバッフ
ァ４５、入力された外部アドレスによりセクター内のメ
モリを選択して読出し書込みを行うロウデコーダ４６、
カラムデコーダ４７、カラムセレクター４８、読出し書
込みを行うセンスアンプおよびライトアンプ４９、外部
とのデータの入出力を行うＩ／Ｏバッファ５０、さらに
これらの動作を制御する制御回路５１を含んで構成され
ており、各セクター単位での書込みおよび消去を行うも
のとする。
【００５５】基準レベル発生回路４４は、基準電圧ＶＲ
ＥＦおよび接地電位間に抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３が
直列接続され、抵抗素子Ｒ０およびＲ１の接続点ＶＲＥ
Ｆ０にＮ型ＭＯＳトランジスタＱ１のドレイン電極を、
抵抗素子Ｒ１およびＲ２の接続点ＶＲＥＦ１にＮ型ＭＯ
ＳトランジスタＱ２のドレイン電極を、抵抗素子Ｒ２お
よびＲ３の接続点ＶＲＥＦ２にＮ型ＭＯＳトランジスタ
Ｑ３のドレイン電極をそれぞれ接続し、これらのトラン
ジスタのソース電極をそれぞれ共通接続してＶＲＲＥＦ
ｉの電圧出力とし、これらのゲート電極に制御信号ＳＲ
（１０）を供給してどの基準電圧を選択するかを制御す
るように構成される。
ＥＦおよび接地電位間に抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３が
直列接続され、抵抗素子Ｒ０およびＲ１の接続点ＶＲＥ
Ｆ０にＮ型ＭＯＳトランジスタＱ１のドレイン電極を、
抵抗素子Ｒ１およびＲ２の接続点ＶＲＥＦ１にＮ型ＭＯ
ＳトランジスタＱ２のドレイン電極を、抵抗素子Ｒ２お
よびＲ３の接続点ＶＲＥＦ２にＮ型ＭＯＳトランジスタ
Ｑ３のドレイン電極をそれぞれ接続し、これらのトラン
ジスタのソース電極をそれぞれ共通接続してＶＲＲＥＦ
ｉの電圧出力とし、これらのゲート電極に制御信号ＳＲ
（１０）を供給してどの基準電圧を選択するかを制御す
るように構成される。
【００５６】以下に上述した構成からなるフラッシュメ
モリの動作を前述した本実施の形態が対象とする書込み
動作で説明する。
モリの動作を前述した本実施の形態が対象とする書込み
動作で説明する。
【００５７】本発明を適用して４つのセルＶｔ設定領域
を有する不揮発性半導体メモリセルに２値情報を書込む
ときの記憶データ書込手順の一例を示した図６（ａ）、
この書込み手順により作られるセルＶｔ分布の一例を示
した図７、この回路の動作説明用タイミングチャートで
あってリードレベルおよび書込み検証レベルのタイミン
グチャートを示したを示した図８、記憶データの書込み
および書込み検証レベルのタイミングチャートを示した
図９を参照すると、まず、外部からデータ書込み命令が
入力されると、内部制御回路５１からデータ書込み命令
信号ＩＰＲＯＧが活性化されてロウレベルの信号が出力
される。次に入力アドレス信号ＸＡｉおよびＹＡｉによ
り選択されたセクタの書込み状態をセクタステータスレ
ジスタ４２から情報ＳＲ（０）およびＳＲ（１）として
読み出す。これら２つの信号に応答してレジスタ制御回
路４３はリードレベルおよび書込み検証レベル制御信号
ＳＲ（０１）を出力する。
を有する不揮発性半導体メモリセルに２値情報を書込む
ときの記憶データ書込手順の一例を示した図６（ａ）、
この書込み手順により作られるセルＶｔ分布の一例を示
した図７、この回路の動作説明用タイミングチャートで
あってリードレベルおよび書込み検証レベルのタイミン
グチャートを示したを示した図８、記憶データの書込み
および書込み検証レベルのタイミングチャートを示した
図９を参照すると、まず、外部からデータ書込み命令が
入力されると、内部制御回路５１からデータ書込み命令
信号ＩＰＲＯＧが活性化されてロウレベルの信号が出力
される。次に入力アドレス信号ＸＡｉおよびＹＡｉによ
り選択されたセクタの書込み状態をセクタステータスレ
ジスタ４２から情報ＳＲ（０）およびＳＲ（１）として
読み出す。これら２つの信号に応答してレジスタ制御回
路４３はリードレベルおよび書込み検証レベル制御信号
ＳＲ（０１）を出力する。
【００５８】リードレベルおよび書込み検証レベル制御
信号ＳＲ（１０）が“００”または“０１”であれば
（図６−Ｓ６１）、レジスタ制御回路４３はセルステー
タスレジスタ４２のリードレベルおよび書込み検証レベ
ルをそれぞれ“０１”または“１０”に変更（高く）す
るための信号ＩＮＣをセクタステータスレジスタ４２へ
出力し、セクタステータスレジスタ４２の内容を書き換
える（図６−Ｓ６２）。
信号ＳＲ（１０）が“００”または“０１”であれば
（図６−Ｓ６１）、レジスタ制御回路４３はセルステー
タスレジスタ４２のリードレベルおよび書込み検証レベ
ルをそれぞれ“０１”または“１０”に変更（高く）す
るための信号ＩＮＣをセクタステータスレジスタ４２へ
出力し、セクタステータスレジスタ４２の内容を書き換
える（図６−Ｓ６２）。
【００５９】一方、基準レベル発生回路４４では新たに
検出されたリードレベルおよび書込み検証レベルに応じ
た基準電圧ＶＲＲＥＦ，ＶＰＲＥＦを発生し、ライトア
ンプ４９を介して、記憶データの書込みと検証動作を実
行する（図６−Ｓ６３、６４）。このとき、リードレベ
ルおよび書込み検証レベルは消去状態と書込み状態との
マージンを持たせるために、所定の電圧差を設けてあ
る。
検出されたリードレベルおよび書込み検証レベルに応じ
た基準電圧ＶＲＲＥＦ，ＶＰＲＥＦを発生し、ライトア
ンプ４９を介して、記憶データの書込みと検証動作を実
行する（図６−Ｓ６３、６４）。このとき、リードレベ
ルおよび書込み検証レベルは消去状態と書込み状態との
マージンを持たせるために、所定の電圧差を設けてあ
る。
【００６０】すなわち、図７を参照すると、メモリセル
のしきい値電圧（セルＶｔ）は、例えば書込み状態
“０”に分布するセルからデータを読み出すときのリー
ドレベル“０”の電圧ＶＲＲＥＦ０よりも、これらのセ
ルに書き込まれた電圧を検証するするための書込み検証
レベル（０）ＶＰＲＥＦ０の電圧レベルの方が高く設定
され、同様に、書込み状態（１）に分布するセルからデ
ータを読み出すときのリードレベル（１）の電圧ＶＲＲ
ＥＦ１よりも、これらのセルに書き込まれた電圧を検証
するするための書込み検証レベル（１）ＶＰＲＥＦ０の
電圧レベルの方が高く設定されている。
のしきい値電圧（セルＶｔ）は、例えば書込み状態
“０”に分布するセルからデータを読み出すときのリー
ドレベル“０”の電圧ＶＲＲＥＦ０よりも、これらのセ
ルに書き込まれた電圧を検証するするための書込み検証
レベル（０）ＶＰＲＥＦ０の電圧レベルの方が高く設定
され、同様に、書込み状態（１）に分布するセルからデ
ータを読み出すときのリードレベル（１）の電圧ＶＲＲ
ＥＦ１よりも、これらのセルに書き込まれた電圧を検証
するするための書込み検証レベル（１）ＶＰＲＥＦ０の
電圧レベルの方が高く設定されている。
【００６１】基準レベル発生回路４４は、内部で発生さ
れた電圧ＶＲＥＦを抵抗Ｒ０〜Ｒ２で分圧してＶＲＥＦ
０〜ＶＲＥＦ２を発生し、レジスタ制御回路４３から制
御信号ＳＲ（１０）により転送用トランジスタＱ０〜Ｑ
２のうち１つを選択することによって、所望のリードレ
ベルおよび書込み検証レベルを出力する。
れた電圧ＶＲＥＦを抵抗Ｒ０〜Ｒ２で分圧してＶＲＥＦ
０〜ＶＲＥＦ２を発生し、レジスタ制御回路４３から制
御信号ＳＲ（１０）により転送用トランジスタＱ０〜Ｑ
２のうち１つを選択することによって、所望のリードレ
ベルおよび書込み検証レベルを出力する。
【００６２】一方、リードレベルおよび書込み検証レベ
ル制御信号ＳＲ（１０）が“１０”の時は、データ書込
みに先立ち、内部消去命令ＩＥＲＡＳＥが活性化され、
選択セクタ消去が実行される（図６−Ｓ６５）。
ル制御信号ＳＲ（１０）が“１０”の時は、データ書込
みに先立ち、内部消去命令ＩＥＲＡＳＥが活性化され、
選択セクタ消去が実行される（図６−Ｓ６５）。
【００６３】このとき、レジスタ制御回路４３からは、
セルステータスレジスタ４２のリセット信号ＲＳＴが出
力され、レジスタのリードレベルおよび書込み検証レベ
ルＳＲ（０），ＳＲ（１）をリセットする（図６−Ｓ６
６）。
セルステータスレジスタ４２のリセット信号ＲＳＴが出
力され、レジスタのリードレベルおよび書込み検証レベ
ルＳＲ（０），ＳＲ（１）をリセットする（図６−Ｓ６
６）。
【００６４】消去が終了すると、リッセットされたリー
ドレベルおよび書込み検証レベル信号ＳＲ（１０）に基
づき、基準レベル発生回路４４からリードレベルおよび
書込み検証レベルに応じた基準電圧（ＶＲＲＥＦ，ＶＰ
ＲＥＦ）を発生し、記憶データの書込みおよび検証動作
を実行する（図６−Ｓ６７，６８）。
ドレベルおよび書込み検証レベル信号ＳＲ（１０）に基
づき、基準レベル発生回路４４からリードレベルおよび
書込み検証レベルに応じた基準電圧（ＶＲＲＥＦ，ＶＰ
ＲＥＦ）を発生し、記憶データの書込みおよび検証動作
を実行する（図６−Ｓ６７，６８）。
【００６５】このようなフラッシュメモリへのデータ書
込みに際しては、図６で説明した手順に基づいて各セク
ター毎に書込み動作が行われる。従って、各セクターで
データの書込み頻度が異なると各リードレベルレジスタ
の内容も違ってくる。リードレベルレジスタは内容が外
部信号または入力コマンドにより任意に書き換えられる
ようなセット／リセット機能を有するカウンタまたはシ
フトレジスタで、その初期内容は出荷時に設定される。
込みに際しては、図６で説明した手順に基づいて各セク
ター毎に書込み動作が行われる。従って、各セクターで
データの書込み頻度が異なると各リードレベルレジスタ
の内容も違ってくる。リードレベルレジスタは内容が外
部信号または入力コマンドにより任意に書き換えられる
ようなセット／リセット機能を有するカウンタまたはシ
フトレジスタで、その初期内容は出荷時に設定される。
【００６６】さらに計数が予め決められた回数に達する
とそれぞれのセクター毎に消去動作を行う。
とそれぞれのセクター毎に消去動作を行う。
【００６７】読出し動作は従来と何ら変わるところはな
く、図６（ｂ）に示したフローチャートを参照すると、
読み出すべきデータのリードレベルｉを設定し（Ｓ７
１）、設定されたメモリセルのデータを読み出す（リー
ド）（Ｓ７２）。
く、図６（ｂ）に示したフローチャートを参照すると、
読み出すべきデータのリードレベルｉを設定し（Ｓ７
１）、設定されたメモリセルのデータを読み出す（リー
ド）（Ｓ７２）。
【００６８】上述の実施の形態では、メモリセルのしき
い値電圧分布範囲は第１の領域が最も低く、第２、３、
４〜の領域の順にその電圧設定を高くする場合について
述べたが、消去動作でそのセルＶｔが高くなるフラッシ
ュメモリでは、第１の領域が最も高く、第２、３、４〜
の領域の順にその電圧設定を低くすることで同様の効果
を得ることができる。
い値電圧分布範囲は第１の領域が最も低く、第２、３、
４〜の領域の順にその電圧設定を高くする場合について
述べたが、消去動作でそのセルＶｔが高くなるフラッシ
ュメモリでは、第１の領域が最も高く、第２、３、４〜
の領域の順にその電圧設定を低くすることで同様の効果
を得ることができる。
【００６９】また、第ｍ回目のデータ書込み動作後のし
きい値電圧設定領域を第ｍ−１回目までに設定された領
域と一部重複するようにして使用する場合を説明した
が、重複させないで新しい領域に設定することもリード
レベルの変更方法を変えるだけで容易に行うことができ
る。
きい値電圧設定領域を第ｍ−１回目までに設定された領
域と一部重複するようにして使用する場合を説明した
が、重複させないで新しい領域に設定することもリード
レベルの変更方法を変えるだけで容易に行うことができ
る。
【００７０】
【発明の効果】上述した本発明の不揮発性半導体メモリ
および書込み読出し方法は、３種類以上のしきい値電圧
を設定可能で電気的書換可能な複数のメモリセルがマト
リクス状に配置されたメモリセルアレイと、メモリセル
への記憶データの書込みを行うデータ書込み手段と、メ
モリセルから記憶データを読出すデータ読出し手段と、
データ書込みおよび読出し手段の動作を制御する制御手
段とを用いて、データ書込み手段におけるデータ書込み
動作の回数を計数したリードレベルから現在のデータ書
込み状態を検知する第１のステップと、データ書込み状
態検知結果がメモリセルへの第１のデータ書込み状態ま
たは第１のデータ書込み状態とは異なる第２のデータ書
込み状態を示すときは、リードレベルおよび書込み検証
レベルを第２のデータ書込み状態または第１および第２
のデータ書込み状態とは異なる第３のデータ書込み状態
に対応するレベルに変更する第２のステップと、データ
書込み状態検知結果が第３のデータ書込み状態を示すと
きは記憶データを消去する第３のステップと、この第３
のステップに引き続いて実行されるリードレベルおよび
書込み検証レベルを第１のデータ書込み状態に対応する
レベルに変更する第４のステップとにより、記憶データ
の書込みおよび検証動作を行うように構成したので、第
１の効果は、メモリセルの書込み消去特性やデータ保持
特性の劣化が抑制でき、デバイスの信頼性を高めること
ができるようになる。その理由は、フラッシュメモリな
どのメモリセルの記憶データの書換えに際して、メモリ
セルの状態を初期状態にリセットするための消去動作の
回数が低減され、フローティングゲート直下の絶縁膜へ
の電界ストレスが少なくなるからである。
および書込み読出し方法は、３種類以上のしきい値電圧
を設定可能で電気的書換可能な複数のメモリセルがマト
リクス状に配置されたメモリセルアレイと、メモリセル
への記憶データの書込みを行うデータ書込み手段と、メ
モリセルから記憶データを読出すデータ読出し手段と、
データ書込みおよび読出し手段の動作を制御する制御手
段とを用いて、データ書込み手段におけるデータ書込み
動作の回数を計数したリードレベルから現在のデータ書
込み状態を検知する第１のステップと、データ書込み状
態検知結果がメモリセルへの第１のデータ書込み状態ま
たは第１のデータ書込み状態とは異なる第２のデータ書
込み状態を示すときは、リードレベルおよび書込み検証
レベルを第２のデータ書込み状態または第１および第２
のデータ書込み状態とは異なる第３のデータ書込み状態
に対応するレベルに変更する第２のステップと、データ
書込み状態検知結果が第３のデータ書込み状態を示すと
きは記憶データを消去する第３のステップと、この第３
のステップに引き続いて実行されるリードレベルおよび
書込み検証レベルを第１のデータ書込み状態に対応する
レベルに変更する第４のステップとにより、記憶データ
の書込みおよび検証動作を行うように構成したので、第
１の効果は、メモリセルの書込み消去特性やデータ保持
特性の劣化が抑制でき、デバイスの信頼性を高めること
ができるようになる。その理由は、フラッシュメモリな
どのメモリセルの記憶データの書換えに際して、メモリ
セルの状態を初期状態にリセットするための消去動作の
回数が低減され、フローティングゲート直下の絶縁膜へ
の電界ストレスが少なくなるからである。
【００７１】第２の効果は、高速データ書換えが可能と
なる。その理由は、記憶データの書換えｍ回に対してｍ
−１回の書込み前消去動作が不要になるからである。
なる。その理由は、記憶データの書換えｍ回に対してｍ
−１回の書込み前消去動作が不要になるからである。
【図１】本発明が適用されたフラッシュメモリのセルＶ
ｔ設定領域を示す図である。
ｔ設定領域を示す図である。
【図２】（ａ）本発明が適用されたフラッシュメモリに
おける２値情報記憶時の一実施の形態の状態図である。 （ｂ）本発明が適用されたフラッシュメモリにおける３
値情報記憶時の一実施の形態の状態図である。
おける２値情報記憶時の一実施の形態の状態図である。 （ｂ）本発明が適用されたフラッシュメモリにおける３
値情報記憶時の一実施の形態の状態図である。
【図３】（ａ）本発明が適用されたフラッシュメモリに
おける２値情報記憶時の他の実施の形態の状態図であ
る。 （ｂ）本発明が適用されたフラッシュメモリにおける３
値情報記憶時の他の実施の形態の状態図である。
おける２値情報記憶時の他の実施の形態の状態図であ
る。 （ｂ）本発明が適用されたフラッシュメモリにおける３
値情報記憶時の他の実施の形態の状態図である。
【図４】本発明が適用されたフラッシュメモリの一実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図５】図４に示した基準レベル発生回路の一例を示す
回路図である。
回路図である。
【図６】（ａ）本発明を適用して不揮発性半導体メモリ
セルに２値情報を書込むときの記憶データ書込手順の一
例を示した図である。 （ｂ）不揮発性半導体メモリセルから情報を読出すとき
の記憶データ読出し手順の一例を示した図である。
セルに２値情報を書込むときの記憶データ書込手順の一
例を示した図である。 （ｂ）不揮発性半導体メモリセルから情報を読出すとき
の記憶データ読出し手順の一例を示した図である。
【図７】書込み手順により作られるセルＶｔ分布の一例
を示した図である。
を示した図である。
【図８】本発明の不揮発性半導体メモリのリードレベル
および書込み検証レベルのタイミングチャートである。
および書込み検証レベルのタイミングチャートである。
【図９】記憶データの書込みおよび書込み検証レベルの
タイミングチャートである。
タイミングチャートである。
【図１０】従来の不揮発性半導体メモリセルへの記憶デ
ータ書込み手順を示すフローチャートである。
ータ書込み手順を示すフローチャートである。
【図１１】従来の方法で書き込んだ２値情報および３値
情報の書込み後のセルＶｔ分布領域を示した図である。
情報の書込み後のセルＶｔ分布領域を示した図である。
４１ メモリセルアレイ ４２ セクタステータスレジスタ ４３ レジスタ制御回路 ４４ 基準レベル発生回路 ４５ アドレスバッファ ４６ ロウデコーダ ４７ カラムデコーダ ４８ カラムセレクタ ４９ センスアンプおよびライトアンプ ５０ Ｉ／Ｏバッファ ５１ 制御回路 Ｒ０，Ｒ１，Ｒ２，Ｒ３ 抵抗素子 Ｑ１，Ｑ２，Ｑ３ Ｎ型ＭＯＳトランジスタ Ｂ１，Ｂ２，Ｂ３〜Ｂｉ セルＶｔ設定領域 ＶＲ１，ＶＲ２，ＶＲ３〜ＶＲｉ−１ 読出基準電圧
Claims (8)
- 【請求項１】 ３種類以上のしきい値電圧を設定可能で
電気的書換可能な複数のメモリセルがマトリクス状に配
置されたメモリセルアレイと、前記メモリセルへの記憶
データの書込みを行うデータ書込み手段と、前記メモリ
セルから前記記憶データを読出すデータ読出し手段と、
前記データ書込みおよび前記読出し手段の動作を制御す
る制御手段とを用いて、データ書込み手段におけるデー
タ書込み動作の回数を計数したリードレベルから現在の
データ書込み状態を検知する第１のステップと、前記デ
ータ書込み状態検知結果が前記メモリセルへの第１のデ
ータ書込み状態または前記第１のデータ書込み状態とは
異なる第２のデータ書込み状態を示すときは、前記リー
ドレベルおよび書込み検証レベルを前記第２のデータ書
込み状態または前記第１および第２のデータ書込み状態
とは異なる第３のデータ書込み状態に対応するレベルに
変更する第２のステップと、前記データ書込み状態検知
結果が前記第３のデータ書込み状態を示すときは記憶デ
ータを消去する第３のステップと、この第３のステップ
に引き続いて実行される前記リードレベルおよび書込み
検証レベルを前記第１のデータ書込み状態に対応するレ
ベルに変更する第４のステップとにより、記憶データの
書込みおよび検証動作を行うことを特徴とする不揮発性
半導体メモリの書込み読み出し方法。 - 【請求項２】 前記第２のステップは、前記メモリセル
に書き込まれた前記記憶データ消去後の第１回目のデー
タ書込み動作においては、前記記憶データのうち第１〜
第ｎ番目の論理状態に対応して前記メモリセルの第１〜
第ｎ番目のしきい値電圧分布範囲を設定し、その後に続
く第２回目のデータ書込み動作においては前記記憶デー
タの第１、第２〜第ｎ番目の論理状態にそれぞれ対応し
て前記メモリセルの第１〜第ｎ、第ｎ＋１〜第２ｎ−１
番目のしきい値電圧分布範囲を設定し、第ｍ回目のデー
タ書込み動作においては前記記憶データの第１、第２〜
第ｎ番目の論理状態にそれぞれ対応して前記メモリセル
の第１〜第（ｍ−１）×（ｎ−１）＋１番目、第（ｍ−
１）×（ｎ−１）＋２〜第ｍ×（ｎ−１）＋１番目のし
きい値電圧分布範囲を設定する請求項１記載の不揮発性
半導体メモリの書込み読み出し方法。 - 【請求項３】 前記第２のステップは、前記メモリセル
の記憶データ消去後の第１回目のデータ書込み動作にお
いては前記記憶データの第１〜第ｎ番目の論理状態にそ
れぞれ対応して前記メモリセルの第１〜第ｎ番目のしき
い値電圧分布範囲を設定し、その後に続く第２回目のデ
ータ書込み動作においては前記記憶データの第１〜第ｎ
番目の論理状態にそれぞれ対応して前記メモリセルの第
ｎ〜第２ｎ−１番目のしきい値電圧分布範囲を設定し、
第ｍ回目のデータ書込み動作においては前記記憶データ
の第１〜第ｎ番目の論理状態にそれぞれ対応して前記メ
モリセルの第（ｍ−１）×（ｎ−１）＋１〜第ｍ×（ｎ
−１）＋１番目のしきい値電圧分布範囲を設定する請求
項１記載の不揮発性半導体メモリの書込み読み出し方
法。 - 【請求項４】 前記第ｍ回目のデータ書込み動作におい
て、前記記憶データの第２〜第ｎ番目の論理状態に対応
して前記メモリセルの第（ｍ−１）×（ｎ−１）＋２〜
第ｍ×（ｎ−１）＋１、第（ｍ−１）×ｎ＋１のしきい
値電圧分布範囲を設定して書込みおよび読出し動作を行
うことができないときに、前記メモリセルの記憶データ
消去動作を行う請求項２または３記載の不揮発性半導体
メモリの書込み読み出し方法。 - 【請求項５】 ３種類以上のしきい値電圧を設定可能で
電気的書換可能な複数のメモリセルがマトリクス状に配
置されたメモリセルアレイと、前記メモリセルへの記憶
データの書込みを行うデータ書込み手段と、前記メモリ
セルから前記記憶データを読出すデータ読出し手段と、
前記データ書込みおよび前記読出し手段の動作を制御す
る制御手段とを備え、前記制御手段は、複数のセクター
に分割されたメモリセルアレイの、それぞれの前記セク
ターに対してデータ書込み動作の回数を計数するレジス
タと、このレジスタの保持する前記計数情報によって読
出し書込み回路のデータ比較基準レベルを制御するとと
もに前記セクター内のメモリセルに記憶された記憶デー
タの第１〜第ｎ番目の論理状態にそれぞれ対応する前記
メモリセルのしきい値電圧分布範囲を設定し、さらに前
記計数が予め決められた回数に達するとそれぞれの前記
セクターごとにメモリセルアレイの消去動作を行うレジ
スタ制御回路と、前記データ比較基準レベルを発生する
基準レベル発生回路と、前記レジスタ制御回路および前
記基準レベル発生回路の動作を制御する制御回路とから
なることを特徴とする不揮発性半導体メモリ。 - 【請求項６】 前記レジスタが、それぞれの前記セクタ
ーのメモリアレイに対して予め決められた前記回数から
データ書込み動作の回数を順次に減算し、データ消去動
作を行うまでの残りの回数を計数する機能を含み、この
レジスタの内容によって前記記憶データの第１〜第ｎ番
目の論理状態にそれぞれ対応する前記メモリセルのしき
い値電圧分布範囲を設定し、さらに前記減算結果が０に
なるとそれぞれの前記セクターごとにメモリセルアレイ
の消去動作を行う請求項５記載の不揮発性半導体メモ
リ。 - 【請求項７】 前記メモリセルの前記しきい値電圧分布
範囲は、第１の領域が最も低い電圧設定であり、第２の
領域、第３の領域の順にそれ以降の各領域の電圧設定が
高くなる請求項５または６記載の不揮発性半導体メモ
リ。 - 【請求項８】 前記メモリセルの前記しきい値電圧分布
範囲は、前記第１の領域が最も高い電圧設定であり、前
記第２の領域、前記第３の領域の順にそれ以降の各電圧
設定が低くなる請求項５または６記載の不揮発性半導体
メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26332696A JP3114630B2 (ja) | 1996-10-03 | 1996-10-03 | 不揮発性半導体メモリおよび書込み読出し方法 |
| KR1019970050923A KR100284218B1 (ko) | 1996-10-03 | 1997-10-02 | 저감된 소거 동작 회수를 갖는 멀티레벨 비휘발성 메모리 셀 프로그래밍 방법 |
| US08/943,589 US6064597A (en) | 1996-10-03 | 1997-10-03 | Method of programming a multilevel nonvolatile memory cell with reduced number of erase operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26332696A JP3114630B2 (ja) | 1996-10-03 | 1996-10-03 | 不揮発性半導体メモリおよび書込み読出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112193A JPH10112193A (ja) | 1998-04-28 |
| JP3114630B2 true JP3114630B2 (ja) | 2000-12-04 |
Family
ID=17387928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26332696A Expired - Fee Related JP3114630B2 (ja) | 1996-10-03 | 1996-10-03 | 不揮発性半導体メモリおよび書込み読出し方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6064597A (ja) |
| JP (1) | JP3114630B2 (ja) |
| KR (1) | KR100284218B1 (ja) |
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| KR100521320B1 (ko) * | 1997-11-25 | 2006-01-12 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR20000051783A (ko) * | 1999-01-26 | 2000-08-16 | 윤종용 | 비휘발성 메모리 소자 |
| JP2000348493A (ja) * | 1999-06-03 | 2000-12-15 | Fujitsu Ltd | 不揮発性メモリ回路 |
| DE60102203D1 (de) | 2000-12-15 | 2004-04-08 | St Microelectronics Srl | Programmierverfahren für eine Mehrpegelspeicherzelle |
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| EP1298670B1 (en) * | 2001-09-28 | 2007-03-07 | STMicroelectronics S.r.l. | Method for storing and reading data in a multilevel nonvolatile memory with a non-binary number of levels, and architecture therefor |
| DE60134870D1 (de) * | 2001-12-28 | 2008-08-28 | St Microelectronics Srl | Programmierverfahren für eine Multibitspeicherzelle |
| US6836432B1 (en) * | 2002-02-11 | 2004-12-28 | Advanced Micro Devices, Inc. | Partial page programming of multi level flash |
| EP1503384A3 (en) * | 2003-07-21 | 2007-07-18 | Macronix International Co., Ltd. | Method of programming memory |
| JP4223427B2 (ja) * | 2004-03-30 | 2009-02-12 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
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| JPWO2011043012A1 (ja) * | 2009-10-05 | 2013-02-28 | パナソニック株式会社 | 不揮発性半導体記憶装置、信号処理システム、及び信号処理システムの制御方法、並びに不揮発性半導体記憶装置の書き換え方法 |
| US8149607B2 (en) * | 2009-12-21 | 2012-04-03 | Sandisk 3D Llc | Rewritable memory device with multi-level, write-once memory cells |
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| KR101082756B1 (ko) * | 2010-07-09 | 2011-11-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 동작 방법 |
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| EP3633678A4 (en) | 2017-06-23 | 2020-04-29 | Huawei Technologies Co. Ltd. | STORAGE AND DATA WRITING |
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