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JP3113800B2 - 半導体装置の配線形成方法 - Google Patents

半導体装置の配線形成方法

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JP3113800B2
JP3113800B2 JP07231356A JP23135695A JP3113800B2 JP 3113800 B2 JP3113800 B2 JP 3113800B2 JP 07231356 A JP07231356 A JP 07231356A JP 23135695 A JP23135695 A JP 23135695A JP 3113800 B2 JP3113800 B2 JP 3113800B2
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wiring
forming
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ジュン ヤング−クウォン
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  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の配線
形成方法に関し、特に高集積化に適合した配線の微細化
が可能な、半導体装置の配線形成方法に関する。
【0002】
【従来の技術】一般に、半導体集積回路には、チップ内
に形成された複数の回路素子を電気的に接続するため
の、導電材料からなる電気配線が必要である。
【0003】このような半導体集積回路の配線材料とし
ては、アルミニウム(Al)が多く用いられる。アルミ
ニウムは、電気抵抗が低く、低価格で、加工が容易であ
る等の特性を有するので、配線材料として最も広く用い
られている導電材料であり、SiやCuなどの不純物を
約10wt%含むアルミニウム合金を、スパッタリング
方式で蒸着して、配線のための導電層を形成する方法が
広く用いられている。
【0004】しかしながら、半導体の高集積化および高
密度化が進行するに従って、配線の基底層(underlaye
r)の段差が増加し、コンタクト孔の縦横比(アスペク
ト比)が増加する傾向にある。従って、スパッタリング
方式固有の特性によって、コンタクト孔の内側に到達す
るスパッタリングされたAl原子の入射角度が減少する
ので、Al蒸着膜の段差被覆性(step coverage)が悪
化し、その結果、配線抵抗が増加し、エレクトロマイグ
レーション(electro-migration)が増加し、配線の信
頼性に悪影響を及ぼすようになる。
【0005】Al合金膜の蒸着特性、特に段差被覆性を
改善する方法としては、レーザーを用いてAl合金を溶
融する方法、ウェーハを加熱しながらAl合金を蒸着す
る方法、スパッタリングされたAl原子の直進性および
方向性を確保するための、コリメータを用いたスパッタ
リングと高温スパッタリングとの、2段階で平坦化を実
施する方法、等がある。
【0006】これらの方法は、既存のスパッタリング方
式を改善するためのものであり、未だ研究段階にある。
【0007】スパッタリング方式以外にも、蒸着膜の整
合性がすぐれた低圧化学気相蒸着法を適用して、コンタ
クトホールと段差上とにおける被覆性を改善する研究が
活発に行われている。
【0008】特に、CVD(Chemical Vapour Depositi
on(化学気相蒸着))法は、コンタクトホールの充填と
形成するラインの整合性とを同時に満足し、選択的蒸着
が可能である。従って、将来の集積回路の配線形成方式
として期待されている。AlCVD方法の一例は、米国
特許第5,179,042号(1993年1月12日付け)に公開されて
いる。
【0009】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のCVD方法で導電層(アルミニウム層)を形
成すると、CVDアルミニウム膜は群島状成長特性(多
数の島状に成長する性質)を示すという問題がある。
【0010】また、CVD方法は、スパッタリング方式
よりも高温で実施されるという問題がある。
【0011】更に、配線が微細化すると、粒子間の接触
面積が減少するので、電気抵抗が増加し、ストレスマイ
グレーション(STRESS MIGRATION)やエレクトロマイグ
レーション(ELECTRO MIGRATION)などの問題が生じる
という問題がある。
【0012】更に、コンタクトホール内においては、中
心部の近傍に空隙が発生し易いという問題がある。
【0013】実際、冷水壁型(COLD WALL TYPE)のLP
CVD(Low Pressure CVD(低圧化学気相蒸着))装置
を用い、AlソースとしてTIBA『(C493
l』ガスの熱分解を用いて、Si基板上に成長させたA
l薄膜の断面を、走査電子顕微鏡で観察すると、表面粗
さが蒸着厚さのほぼ半分を占めることが確認できる。
【0014】また、CVD方法で形成したアルミニウム
層を従来の方法によってリフロー(reflow)させると、
アルミニウム層の厚さが下部層の段差によって変化さ
れ、これを配線パターンにパターニングした場合には、
断線、エレクトロマイグレーションまたはストレスマイ
グレーション等が生じ、信頼性を低下させるという問題
がある。
【0015】本発明の目的は、上記従来技術における問
題点を解決して、CVD Al膜のような導電層を平坦
化して、微細パターンニングにおいても抵抗特性と信頼
性とを改善することが可能で、リフロー工程において
も、導電層の全厚さを変えることなく平坦化を実施し、
整合性と再現性とを改善することが可能な、半導体装置
の配線形成方法を提供することにある。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の配線形成方法は、基板上に第
1導電性膜を化学気相蒸着法により形成する工程と、
記第1導電性膜の表面に不純物イオンを注入して上記第
1導電性膜より低融点の第2導電性膜を上記第1導電性
膜上に形成する工程と、上記第2導電性膜のみを流動化
する工程と、を含んでなり、上記第2導電性膜で上記第
1導電性膜の全表面を覆う、ことを特徴とする。
【0017】
【0018】またこの場合、上記第1導電性膜はAlあ
るいはAl合金で形成することを特徴とする。
【0019】
【0020】またこの場合、上記第1導電性膜はAlあ
るいはAl合金で形成し、上記不純物イオンはSi、C
u、Ga、Ge、Pd、Sn、Vから選択した1以上の
元素のイオンからなることを特徴とする。
【0021】またこの場合、上記不純物イオンの濃度
は、上記第2導電性膜の融点が上記第1導電性膜の融点
より10℃以上低くなるように設定することを特徴とす
る。
【0022】上記目的を達成するために、本発明の半導
体装置の配線形成方法は、基板上に第1導電性膜を化学
気相蒸着法により形成する工程と、上記第1導電性膜よ
り低融点の第2導電性膜を上記第1導電性膜上に化学気
相蒸着法により形成する工程と、上記第2導電性膜のみ
を流動化する工程と、を含んでなり、上記第2導電性膜
で上記第1導電性膜の全表面を覆う、ことを特徴とす
る。
【0023】この場合、上記第1導電性膜はAlあるい
はAl合金で形成し、上記第2導電性膜は第1導電性膜
より不純物を多く含むことを特徴とする。
【0024】またこの場合、上記不純物はSi、Cu、
Ga、Ge、Pd、Sn、Vから選択した1以上の元素
からなることを特徴とする。
【0025】またこの場合、上記不純物の含有量は、上
記第2導電性膜の融点が上記第1導電性膜の融点より
0℃以上低くなるように設定することを特徴とする。
【0026】
【0027】
【発明の実施の形態】以下、本発明の実施例を添付図面
に基づいて詳細に説明する。
【0028】始めに、本発明に適用する原理について説
明する。
【0029】図1は、Al合金の不純物含有率と温度に
関する状態図である。ここに、縦軸は温度を示し、横軸
はAl中に溶融されている物質Xの重量比(wt%)を
示す。
【0030】図において、横軸上のA及びBは、アルミ
ニウム合金中に含まれる物質Xの含有率を示し、AはB
よりも大であるとする。Al+Awt%X(Awt%の
物質Xを含有するアルミニウム合金)は、Al+Bwt
%X(Bwt%の物質Xを含有するアルミニウム合金)
よりも低い融点を有している。このような2つの合金
を、図の温度T0に加熱した場合には、合金Al+Bw
t%Xは固体のままであるが、合金Al+Awt%X
は、溶融状態になる。このように、アルミニウム合金中
に含まれる物質Xの含有率が高いと、融点は低くなる。
すなわち、物質Xの含有率がAであるアルミニウム合金
の融点をTA、物質Xの含有率がBであるアルミニウム
合金の融点をTBとした場合、A>BならTA<TBで
ある。
【0031】アルミニウム中に溶融される物質Xとして
は、Si、Cu、Ga、Ge、Pd、Sn、V等があ
る。
【0032】本発明は上記原理を応用したものである。
すなわち、CVD基層の上に該CVD基層よりも不純物
含有率の高い上部層を設け、所定の温度で熱処理を施す
と、該上部層が最初に溶融し、粘性流(viscous flow)
が生じ、表面が平坦化される。上記の例で説明すると、
基層をAl+Bwt%Xで形成し、上部層をAl+Aw
t%Xで形成した後、温度T0で熱処理した場合には、
上部層は融解して粘性流体となるが、基層は固体状態の
ままに留まる。
【0033】図2は本発明の半導体装置の配線形成方法
の第1実施例を示す製造工程部分断面図である。本実施
例においては、基礎導電性膜の表面に、Si、Cu、G
a、Ge、Pd、Sn、V等から選定した1または複数
の元素のイオンを注入し、下層の導電性膜よりも低融点
の上部の導電性膜を形成する。
【0034】まず、図2(A)に示すように、半導体基
板1の上に不純物がドーピングされた導電性領域5を形
成し、その上に絶縁膜として酸化膜6を形成する。
【0035】次に、酸化膜6にホトエッチングを施して
コンタクトホールを形成した後、第1導電性膜8として
アルミニウムをデポジション(deposition)する。この
ようにして、第1導電性膜8と導電性領域5とを接続す
るコンタクト7が形成される。
【0036】ここに、第1導電性膜8としてアルミニウ
ム層を形成する場合には、AlソースとしてAlH(C
32 (DMAH、ヂメチル水酸化アルミニウム(dime
thylaluminum hydride))のような金属有機体ソース、
または、AlCl3のような無機体ソースを用いて、L
PCVD法で、約250〜450℃の温度で、厚さ約6
000Åの厚さに、CVD Al層を形成する。
【0037】次に、図2(B)に示すように、第1導電
性膜8の表面に、Si、Cu、Ga、Ge、Pd、S
n、V等の不純物イオンを、約10〜100KeVの加
速電圧で、約1012〜1015atoms/cm2の濃度
で注入してドーピングし、不純物イオンを含有し、融点
が第1導電性膜8よりも低い第2導電性膜12を形成す
る。
【0038】この場合、注入する不純物イオンの濃度
は、第2導電性膜12の融点が、第1導電性膜8の融点
よりも約10℃以上低くなるように選定する。不純物の
種類によって不純物イオンの注入量は異なる。AlにS
i、Cu、Ga、Ge、Pd、Sn、V等の不純物が含
まれる場合の状態図は、スミセルズ メタル リファレン
ス ブック(第6版)(Smithells Metal Reference Book
(Sixth Edition))に公開されているが、この状態図を
参照して融点差が約10℃程度以上になるように不純物
イオンを注入するとよい。
【0039】加速電圧は、不純物イオンが第1導電性膜
8の表皮層にのみ注入されるように設定する。加速電圧
は、不純物イオンの質量に応じても適正に調整する。
【0040】次に、図2(C)に示すように、不活性ガ
ス雰囲気中で、温度約400〜600℃で熱処理して、
注入不純物イオンを活性化し、第2導電性膜12を合金
層に変換する。こうして、第2導電性膜12は粘性流体
状の第2導電性膜12’となり、第1導電性膜8の表面
が平坦化される。
【0041】このとき、第1導電性膜8の表面が平坦化
されると同時に、図に示すような空隙9が第1導電性膜
8中に存在する場合には、注入イオンはAlの粒界面と
表面とに沿っても侵入するので、溶融が生じ、熱処理後
は空隙9の大きさも小さくなり空隙9’のようになる。
【0042】図3は本発明の半導体装置の配線形成方法
の第2実施例を示す製造工程部分断面図である。本実施
例においては、既存のスパッタリング法で低融点層を形
成して熱処理する。
【0043】この実施例において、第1段階は上記第1
実施例と同様に実施する。すなわち、図3(A)に示す
ように、半導体基板11上に不純物がドーピングされた
導電性領域15を形成し、その上に絶縁膜16として酸
化膜を形成する。次に、絶縁膜16にコンタクトホール
を穿ち、コンタクトホール内と絶縁膜16とにアルミニ
ウムをデポジッションし、第1導電性膜18を形成す
る。こうして、第1導電性膜18と導電性領域15とを
接続するコンタクト17が形成される。
【0044】このとき、第1導電性膜18としてアルミ
ニウム層を形成する場合には、DMAH等の金属有機体
ソースまたはAlCl3のような無機体ソースを用い、
低圧化学気相蒸着(LP CVD)法によって、温度約
250〜450℃において、厚さ約6000Åの第1導
電性膜18を形成する。
【0045】次に、図3(B)に示すように、表面にS
iやCuが含まれた第1導電性膜18のAl合金をター
ゲットにして、一般のスパッタリング方法により、温度
約100〜300℃において、厚さ約2000Åの第2
導電性膜22である低融点層を形成する。
【0046】このとき、Al合金の組成は、第2導電性
膜22の融点が、第1導電性膜18の融点より約10℃
以上低くなるように設定する。
【0047】この実施例においても、Al合金に用いる
不純物としてはSi、Cu、Ga、Ge、Pd、Sn、
V等から1または複数の元素を選定して用いるとよい。
【0048】次に、図3(C)に示すように、温度約4
00〜600℃において、不活性雰囲気中で熱処理し、
第2導電性膜22が溶融して第2導電性膜22’とな
り、表面が平坦化されるようにする。
【0049】このとき、第1導電性膜18の表面が平坦
化されると同時に、図に示すような空隙19が第1導電
性膜18中に存在する場合には、不純物元素がAlの粒
界面と表面とに沿っても侵入するので溶融が生じ、熱処
理後は空隙19の大きさも小さくなり空隙19’のよう
になる。
【0050】上記本発明の実施例においては、第1導電
性膜として形成したアルミニウム膜の表面を平坦化する
場合について説明したが、本発明は、Al膜表面の平坦
化ばかりでなく、CVD Cu膜や、導電性材料からな
る他の膜の表面平坦化にも適用できるものである。
【0051】
【発明の効果】以上説明したように、本発明によれば、
CVD Al膜のような導電層を平坦化して、微細パタ
ーンニングにおいても抵抗特性と信頼性とを改善するこ
とが可能であり、リフロー工程においても、導電層の全
厚さを変えることなく平坦化を実施し、整合性と再現性
とを改善することが可能となるという効果がある。
【図面の簡単な説明】
【図1】Al合金の不純物含有率と温度に関する状態図
である。
【図2】本発明の半導体装置の配線形成方法の第1実施
例を示す製造工程部分断面図である。
【図3】本発明の半導体装置の配線形成方法の第2実施
例を示す製造工程部分断面図である。
【符号の説明】
1、11…半導体基板、 5、15…導電性領域、 6、16…酸化膜、 7、17…コンタクト、 8、18…第1導電性膜、 9、9’、19、19’…空隙、 12、12’、22、22’…第2導電性膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−215131(JP,A) 特開 昭63−169043(JP,A) 特開 平4−62844(JP,A) 特開 平6−163720(JP,A) J.Electrochem.So c.:SOLID−STATE SCI ENCE AND TECHNOLOG Y,131(9),pp.2175−2182 (1984) (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体装置の配線形成方法において、 基板上に第1導電性膜を化学気相蒸着法により形成する
    工程と、 上記第1導電性膜より低融点の第2導電性膜を上記第1
    導電性膜の表面に不純物イオンを注入して上記第1導電
    性膜上に形成する工程と、 上記第2導電性膜のみを流動化する工程と、 を含んでなり、 上記第2導電性膜で上記第1導電性膜の全表面を覆う、 ことを特徴とする半導体装置の配線形成方法。
  2. 【請求項2】請求項1に記載の半導体装置の配線形成方
    法において、上記第1導電性膜はAlあるいはAl合金
    で形成することを特徴とする半導体装置の配線形成方
    法。
  3. 【請求項3】請求項に記載の半導体装置の配線形成方
    法において、上記第1導電性膜はAlあるいはAl合金
    で形成し、上記不純物イオンはSi、Cu、Ga、G
    e、Pd、Sn、Vから選択した1以上の元素のイオン
    からなることを特徴とする半導体装置の配線形成方法。
  4. 【請求項4】請求項に記載の半導体装置の配線形成方
    法において、上記不純物イオンの濃度は、上記第2導電
    性膜の融点が上記第1導電性膜の融点より10℃以上低
    くなるように設定することを特徴とする半導体装置の配
    線形成方法。
  5. 【請求項5】半導体装置の配線形成方法において、 基板上に第1導電性膜を化学気相蒸着法により形成する
    工程と、 上記第1導電性膜より低融点の第2導電性膜を 上記第1
    導電性膜上に化学気相蒸着法により形成する工程と、 上記第2導電性膜のみを流動化する工程と、 を含んでなり、 上記第2導電性膜で上記第1導電性膜の全表面を覆う、 ことを特徴とする半導体装置の配線形成方法。
  6. 【請求項6】請求項に記載の半導体装置の配線形成方
    法において、上記第1導電性膜はAlあるいはAl合金
    で形成し、上記第2導電性膜は第1導電性膜より不純物
    を多く含むことを特徴とする半導体装置の配線形成方
    法。
  7. 【請求項7】請求項に記載の半導体装置の配線形成方
    法において、上記不純物はSi、Cu、Ga、Ge、P
    d、Sn、Vから選択した1以上の元素からなることを
    特徴とする半導体装置の配線形成方法。
  8. 【請求項8】請求項に記載の半導体装置の配線形成方
    法において、上記不純物の含有量は、上記第2導電性膜
    の融点が上記第1導電性膜の融点より10℃以上低くな
    るように設定することを特徴とする半導体装置の配線形
    成方法。
JP07231356A 1995-01-06 1995-09-08 半導体装置の配線形成方法 Expired - Fee Related JP3113800B2 (ja)

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