JP3112021B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模半導体集積回路に係り、特に高集積化
に適した半導体メモリに関する。

〔従来の技術〕

近年半導体メモリの高集積化がますます推し進められ
ており、特に１トランジスタ１キャパシタ型メモリセル
などのダイナミックタイプのメモリセルからなる半導体
メモリではメモリセルを構成する素子数が少ないため高
い集積度が得られている。このような高集積半導体メモ
リのメモリアレー構成の概念を第２図に示す。メモリセ
ルMC（MC₁₁,MC₁₂など）はワード線W₁〜W_mとデータ線d₁
〜d_nの交点にマトリックス状に配置されている。この構
成において読出し動作は以下のようにして行われる。ま
ず１本のワード線、例えばW₁が選択され、これによりこ
のワード線に接続されるメモリセルから全データ線d₁〜
d_nに読出し信号が現われる。この信号は通常微小な信号
であるため、各データ線に設けられた信号検出手段SA₁
〜SA_nに入力され記憶情報として検出される。その後こ
れらの記憶情報の一つが選択されチップ外部に読出され
る。ここで１トランジスタ１キャパシタメモリセルのよ
うに記憶情報の読出しが破壊的であるメモリセルで構成
した場合、再書込みする必要があり、信号検出手段によ
り検出された結果を用いて各メモリセルに再書込みされ
る。

またリフレッシュ動作は、まず読出し動作と同様に各
データ線にメモリセルから信号を読出し、信号検出手段
でそれを検出する。その結果を用いて各メモリセルに再
書込みされ、メモリセルの記憶情報がリフレッシュされ
る。

さらに書込み動作も、まず各データ線にメモリセルか
ら信号を読出し、信号検出手段でそれを検出する。その
後チップ外部から入力された情報が書込み手段（図示せ
ず）により選択的に所望のメモリセルに書込まれる。一
方残りのメモリセルについては、信号検出手段の検出結
果を用いて元の記憶情報が再書込みされる。

このように各動作とも、ある１本のワード線が選択さ
れると、そのワード線に接続される全メモリセルから各
データ線に信号が読出され、それを信号検出手段により
検出し、その結果を用いて再書込みする必要がある。こ
のため従来の構成では、信号検出手段を、あるいは信号
検出手段が再書込み機能を有しない場合は信号検出手段
と再書込み手段の両者を、各データ線に設けていた。し
かし、この信号検出手段や再書込み手段の占有面積はメ
モリセルに比べ極めて大きく、またメモリセルを近年立
体的構造にすることによりさらに占有面積を小さくして
いるため、ますます信号検出手段や再書込み手段の相対
的な占有面積が大きくなり、高集積化の障害となってい
る。またデータ線のピッチが小さくなることにより、そ
のピッチに合わせてこれらの手段をレイアウトすること
が困難となっている。このため、1989年アイ・イー・イ
ー・イー，インターナショナル ソリッド ステート
サーキッツ カンファレンス，ダイジェスト オブ テ
クニカル ペーパーズ，第248頁から第249頁（1989 IEE
E ISSCC Digest of Technical Papers,pp.248−249）な
どに記載されているように信号検出手段をデータ線の両
端に交互に配置し、信号検出手段のレイアウトピッチを
緩和する方法もとられている。しかしこの方法では信号
検出手段のレイアウトピッチをデータ線の２倍に緩和で
きてもそれ以上の改善ははかれない。

〔発明が解決しようとする課題〕

本発明は従来のこのような問題点を解決するためにな
されたものである。すなわち本発明の目的は、信号検出
手段や再書込み手段の相対的な占有面積を小さくし、ま
たこれらの手段のレイアウトを容易にすることにより、
高集積な半導体メモリを実現することにある。

〔課題を解決するための手段〕

上記目的は、複数のワード線と複数のデータ線の所望
の交点にマトリックス状に配置されたメモリセルに共通
に１個の信号検出手段、あるいは信号検出手段と再書込
み手段の両者を設け、各データ線とこれらの手段との接
続をスイッチ機能を有する信号伝達手段を介して行い、
ワード線に電気的に接続されたメモリセルの信号を順次
信号検出手段により検出することにより達成される。

〔作用〕

選択された１本のワード線に接続された複数のメモリ
セルから同時に各データ線に信号を読出す。スイッチ機
能を有する信号伝達手段を次々と選択することにより、
同時に複数のデータ線に読出された複数の信号を１個の
信号検出手段を用いて時系列に順次検出していく。再書
込みも、信号検出手段の検出結果をもとに、信号伝達手
段を介して次々と再書込みする。このように、従来各デ
ータ線毎に設けていた信号検出手段、あるいは信号検出
手段と再書込み手段の両方を複数のデータ線で共用する
ことにより、これらの手段の数を低減できるとともに、
これらの手段のレイアウトピッチを緩和することができ
る。したがって高集積な半導体メモリを実現することが
できる。

〔実施例〕

以下、本発明を実施例により説明する。

第１図（ａ）は、本発明による半導体メモリのメモリ
アレー構成の概念を示す。メモリセルMC（MC₁₁,MC₁₂な
ど）はワード線W₁〜W_mとデータ線d₁〜d_nの交点にマトリ
ックス状に配置されている。SAは信号検出手段で、デー
タ線d₁〜d_nに共通に設けられ、各データ線毎に設けたス
イッチ機能を有する信号伝達手段SW（SW₁〜SW_n）を介し
て各データ線に接続する。また図面の簡略化のため図に
は記載してないが、信号検出手段SAが再書込み機能を持
たない手段である場合は別途再書き込み手段をデータ線
d₁〜d_nに共通に設ける。ここでcdは信号検出手段SAと各
信号伝達手段SWとを接続するための共通データ線であ
る。

この構成において読出し動作は第１図（ｂ）に示すよ
うに行う。なおここでは信号検出手段が再書込み機能を
有するとして説明するが、再書込み手段を別途設けた場
合はこの手段により再書込みを行う以外は基本的な動作
は同じである。まず１本のワード線、例えばW₁が選択さ
れ、これによりこのワード線に接続されるメモリセルか
ら各データ線d₁〜d_nに読出し信号が同時に現われる。そ
の後１個の信号伝達手段、例えばSW₁を選択し、データ
線d₁に読出された信号を信号検出手段SAに入力し検出す
る。次に別の信号伝達手段、例えばSW₂を選択し、デー
タ線d₂に読出されている信号を信号検出手段SAに入力し
検出する。以下同様にしてデータ線に読出されている信
号を順次信号検出手段SAで検出する。またメモリセルが
１トランジスタ１キャパシタ型メモリセルのように記憶
情報の読出しが破壊的であり、再書込みする必要がある
メモリセルでは、信号検出手段によりデータ線上の信号
を検出する度に、その結果を用いてデータ線に情報を再
書込みする。すなわち、信号の検出、データ線への再書
込み、信号の検出、データ線への再書込み、を繰り返し
て行う。全てのデータ線上の信号の検出とデータ線への
再書込みを終った後、ワード線を非選択状態にして各メ
モリセルへの再書込みを完了する。

リフレッシュ動作は、ワード線１本単位で行う。すな
わち１本のワード線を選択し、各データ線にメモリセル
から信号を同時に読出す。次に信号伝達手段を１つ選択
することにより、データ線上の読出し信号を検出し、そ
の結果をもとにデータ線に情報を再書込みする。信号伝
達手段を順次選択することによりこの動作を繰返す。全
てのデータ線についてこの動作を繰返した後、ワード線
を非選択状態にしてこのワード線に接続された各メモリ
セルの記憶情報のリフレッシュを完了する。

また書込み動作は、リフレッシュ動作と同様に１本の
ワード線が選択されることにより読出された各データ線
上の信号を順次検出していき、所望のメモリセルに対応
する信号伝達手段が選択された時、チップ外部より入力
された情報を信号伝達手段を介してデータ線に書込む。
そして全てのデータ線上の信号の検出とデータ線への再
書込みを終った後、ワード線を非選択状態にすると、所
望のメモリセルには新たに入力された記憶情報が、また
残りのメモリセルには元の記憶情報が格納され書込み動
作を完了する。

さて以上の説明では、信号伝達手段をSW₁,SW₂……と
いうように順次選択していくような説明をした。この選
択方法は、選択の順番が決まっているため、制御が簡単
であるという利点がある。しかし、信号伝達手段の選択
はこの方法に限定されるものではない。例えば信号伝達
手段の選択をランダムに行ってもよいし、一番最初に選
択される信号伝達手段のみをランダムに選択し、その次
からは順次選択するようにしてもよい。後者の方法とし
て、例えばSW₁⇒SW₂⇒……⇒SW_n⇒SW₁というように循環
的な順番を決めておき、一番最初の信号伝達手段をラン
ダムに選択、例えばSW₃を選択した後は、SW₃⇒SW₄⇒…
…⇒SW₁⇒SW₂という順に順次選択することなどが考えら
れる。このように信号伝達手段の選択に柔軟性を持たせ
ると、後述するように、チップ外部への情報の読出しに
柔軟性を持たせることができる。すなわち、情報の順番
を変えたり、あるいは高速な読出しが可能となる。

以上述べたように本発明では、同時に複数のデータ線
に読出された信号を１つの信号検出手段により次々と検
出していくわけであるが、このようにして検出される情
報をチップ外部に読出す方法は種々ある。例えば信号検
出手段で順次検出される情報を一つの情報の塊と考え、
信号検出手段により検出される毎にチップ外部に読出し
てもよい。この場合情報はシリアルな情報として順次読
出され、一度のワード線の選択動作で多数の情報を出力
することができる。もちろんチップ外部に情報を読出す
前にシリアルな情報をパラレルな情報に変換して一度に
出力してもよい。

また前述したような、一番最初に選択される信号伝達
手段のみをランダムに選択し、その次からは順次信号伝
達手段を選択する方法と組み合わせると、一連のシリア
ルな情報を任意の情報を先頭にした情報に並びかえるこ
とができる。さらに信号伝達手段の選択をランダムに行
う方法では、シリアルな情報を任意な順番に並びかえる
ことができる。すなわちメモリのユーザがチップに入力
するアドレス信号を任意に設定することによりシリアル
な情報の順番を任意に設定することが可能となる。しか
もこのシリアルな情報は一度のワード線の選択動作で読
出されるので、高速な読出しが可能となる。

また信号検出手段により次々と検出される情報のうち
任意の情報だけを読出すこともできる。すなわち情報を
シリアルな情報として扱うのではなく、任意の情報だけ
を選択的に読出す、いわゆるランダムアクセスメモリと
して構成することも可能である。この方法として例え
ば、信号検出手段で順次検出される情報のうち所望の情
報が検出された時、その情報をチップ外部に読出すよう
にすれば、任意の情報だけを読出すことができる。しか
しこの場合所望の情報をチップ外部に読出す時間、いわ
ゆるアクセス時間がメモリセルによって異なってしま
う。すなわちSW₁,SW₂,……SW_nというような順番で信号
伝達手段が選択された場合、メモリセルMC₁₁とMC_1nでは
アクセス時間が異なり、MC_1nの方が遅くなってしまう。

そこで所望の情報のアクセス時間がばらつかないよう
にするには、前述したような、一番最初に選択される信
号伝達手段のみをランダムに選択し、その次からは順次
信号伝達手段を選択する方法と組み合わせるとよい。す
なわち所望の情報を記憶しているメモリセルに対応する
信号伝達手段を一番最初に選択し、信号検出手段で検出
した情報をチップ外部に読出す。その後順次信号伝達手
段を選択していく。このようにすれば常に所望の情報が
一番最初に信号検出手段で検出されるため、アクセス時
間のばらつきもなく、またアクセス時間を速くすること
ができる。

さて第１図に示した信号伝達手段SW₁〜SW_nを制御する
信号は信号伝達手段の個数分必要となる。その信号線の
配線方法としては、ワード線に平行な方向に配線しても
よいし、データ線に平行な方向に配線してもよい。

ワード線方向に配線した場合、信号線数が多いとき信
号伝達手段部に大きな配線領域を必要とする欠点がある
が、メモリセルの並んでいる領域を通過させる必要がな
いので、ワード線と同じ配線層を用いることができ
る、データ線やワード線との結合容量がない、などの
利点がある。

一方、データ線方向に配線した場合、データ線やワ
ード線と異なる配線層を用意する必要があり、工程数が
増える、データ線やワード線との結合容量がある（す
なわち信号線からデータ線やワード線に結合雑音を誘起
するなどの可能性がある）、などの欠点があるが、メモ
リセルの並んでいる領域を通過させるため、データ線や
ワード線と異なる配線層を用いれば、信号配線のための
面積増加はない。なおデータ線と信号線との間の結合雑
音は、特開昭59−231852に記載されている方法、すなわ
ち信号線を複数のデータ線と交差させるようにすれば低
減できる。またデータ線あるいはワード線との間にシー
ルド層となるような導電層を設ければ結合雑音は防止で
きる。

このようにいずれの方向にも利点，欠点があるので、
配線層数，配線層間の絶縁膜厚などのプロセス技術や信
号線数などを考慮して最適な方を選択すればよい。

次に信号伝達手段について説明する。信号伝達手段と
しては、例えばMOSトランジスタ１個で構成することが
できる。MOSトランジスタのソース、ドレインにデータ
線及び共通データ線を接続し、ゲートに信号伝達手段を
制御する信号を印加することによりスイッチの機能を持
たせることができる。この場合信号伝達手段がMOSトラ
ンジスタ１個と簡単な構成となり、信号伝達手段部の占
有面積を小さくできる。

また、信号伝達手段として別な構成をとることもでき
る。例えば、特願昭63−91541に記載されているような
信号伝達手段を用いることもできる。この構成ではデー
タ線はMOSトランジスタのゲートに接続されており、デ
ータ線に読出された電圧信号は電流信号に変換されて共
通データ線に伝達される。したがって１トランジスタ１
キャパシタメモリセルにこの信号伝達手段を用いると、
共通データ線の寄生容量の影響を受けなくなり、その分
メモリセルからの信号電圧を大きくできる。書き込み動
作は上記MOSトランジスタ１個で構成した時と同様にMOS
トランジスタにより共通データ線とデータ線を接続する
ことにより行われる。

以上述べたように、本実施例によれば信号検出手段を
複数のデータ線で共用することにより、信号検出手段の
数を低減できるため、チップ面積の低減がはかれる。ま
た信号検出手段のレイアウトピッチを緩和することがで
きるため、メモリセルの高密度を行っても信号検出手段
とのレイアウト上の整合性がとれる。したがって高集積
な半導体メモリを実現することができる。一方、水発明
による半導体メモリでは、一度のワード線の選択動作で
読出される情報を時系列に検出するため、メモリのサイ
クル時間が従来の半導体メモリに比べ長くなる。したが
ってこのサイクル時間の増加は許容できるが、多量の情
報を記憶しておく必要がある装置に本発明による半導体
メモリを用いるとよい。その一例として、多量の情報を
記憶しておくファイル装置がある。従来ファイル装置に
は磁気ディスクが主に用いられているが、その動作速度
（アクセス時間）は半導体メモリに比べ格段に遅い。し
たがって、本発明による半導体メモリを用いると、上記
サイクル時間の増加があっても、ファイル装置の処理速
度を速くすることができる。また別な応用として、音声
情報用の記憶装置が考えられる。ディジタル化された音
声情報を記憶するには多量の記憶容量を必要とするが、
そのデータレートは通常数十〜百キロビット／秒であ
り、本発明による半導体メモリで十分対応できる速度で
ある。しかも磁気テープや磁気ディスクを用いた装置に
比べ、機械部分がないため装置を小型，軽量化すること
ができる。

第３図は本発明の他の実施例である。第１図の実施例
では、読出し，リフレッシュ，書込みの各動作におい
て、各データ線に読出された信号を信号検出手段により
検出する毎に、その結果を用いて再書込みのために記憶
情報をデータ線に書込んでいった。一方本実施例では、
全てのデータ線上の信号を検出した後、検出した全ての
結果をもとに信号伝達手段を介して次々に再書込みする
ようにした。このために、信号検出手段により検出した
結果を一時的に記憶しておくレジスタRSを信号検出手段
部に設けた。動作は以下の通りである。まず、各データ
線d₁〜d_nに同時に読出された信号を、信号伝達手段SW₁
〜SW_nを次々と選択することにより、信号検出手段SAで
検出する。ここで信号を検出する毎にその結果をレジス
タRSに蓄えていく。次に全てのデータ線d₁〜d_n上の信号
を検出した後、再び信号伝達手段SW₁〜SW_nを次々と選択
することにより、レジスタRSに蓄えられた結果をもと
に、信号検出手段（あるいは信号検出手段が再書込み機
能を持たない場合は再書込み手段（図示せず））により
データ線に再書込み情報を書込んでいく。最後にワード
線W₁〜W_mを非選択状態にすることで動作が終了する。書
込み動作の場合は、このレジスタの情報を書き換えるこ
とにより、データ線に書込まれる情報はチップ外部から
入力された新しい情報となる。

本実施例では、全てのデータ線上の信号を検出し、そ
の結果をレジスタに一時的に記憶しておくため、チップ
外部への記憶情報の読出しをこのレジスタから行うこと
ができる。したがってレジスタに蓄えられたある特定の
情報や一連の情報を何度も読出したい場合、このレジス
タから情報を読出すことができ、高速，低消費電力で読
出しが可能となる。また第３図に示したメモリアレー構
成を多数個設けておき、各メモリアレー内のワード線を
それぞれ１本同時に選択し、各メモリアレーに設けたレ
ジスタに情報を一度読出しておけば、より多数の情報を
高速にチップ外部に読出すこともできる。

第４図は本発明の他の実施例で、第１図に示したメモ
リアレー（MA）を複数個設け（同図ではｋ個）、これら
に共通に信号検出手段を設けた例である。なお同図では
ワード線方向にはメモリアレーが１個しか示されていな
いが、第４図に示したメモリアレー構成をワード線方向
に複数個配置することでメモリチップが構成される。

第４図に示した実施例の読出し動作は以下の通りであ
る。まず複数本あるワード線の内の１本、例えばメモリ
アレーMA₁内のワード線W₁が選択され、これによりこの
ワード線に接続されるメモリセルからメモリアレーMA₁
内の各データ線d₁〜d_nに同時に読出し信号が現われる。
その後メモリアレーMA₁内の１個の信号伝達手段、例え
ばSW₁を選択し、データ線d₁に読出された信号を共通デ
ータ線cdを介して信号検出手段SAに入力し信号を検出す
る。次に、別の信号伝達手段、例えばSW₂を選択し、デ
ータ線d₂に読出されている信号を信号検出手段SAで検出
する。以下同様にしてデータ線に読出されている信号を
順次信号検出手段SAで検出する。またメモリセルが１ト
ランジスタ１キャパシタメモリセルのように記憶情報の
読出しが破壊的であり、再書込みする必要があるメモリ
セルでは、第１図の実施例で述べたのと同様に、信号検
出手段によりデータ線上の信号を検出する度に、その結
果を用いて信号検出手段（あるいは再書込み手段）によ
り、共通データ線、信号伝達手段を介しデータ線に情報
を再書込みする。全てのデータ線上の信号の検出とデー
タ線への再書込みを終った後、ワード線を非選択状態に
して各メモリセルへの再書込みを完了する。

リフレッシュ動作は、第１図の実施例と同様にワード
線１本単位で行う。すなわち１つのメモリアレー、例え
ばMA₁内の１本のワード線を選択し、このメモリアレー
内の各データ線にメモリセルから同時に信号を読出す。
次に信号伝達手段を１つ選択することにより、データ線
上の読出し信号を検出し、その結果をもとにデータ線に
情報を再書込みする。信号伝達手段を順次選択すること
によりこの動作を繰返す。メモリアレーMA₁内の全ての
データ線についてこの動作を繰返した後、ワード線を非
選択状態にしてこのワード線に接続された各メモリセル
の記憶情報のリフレッシュを完了する。メモリアレーMA
₁内の他のワード線、さらに他のメモリアレー内のワー
ド線についても、同様の動作を行うことにより、すべて
のメモリセルの記憶情報のリフレッシュを行うことがで
きる。

また書込み動作は、リフレッシュ動作と同様に１つの
メモリアレー内の１本のワード線が選択されることによ
り読出された各データ線上の信号を順次検出していき、
所望のメモリセルに対応する信号伝達手段が選択された
時、チップ外部より入力された情報を信号伝達手段を介
してデータ線に書込む。そしてメモリアレー内の全ての
データ線上の信号の検出とデータ線への再書込みを終っ
た後、ワード線を非選択状態にすると、所望のメモリセ
ルには新たに入力された記憶情報が、また残りのメモリ
セルには元の記憶情報が格納され書込み動作を完了す
る。

本実施例では、複数のデータ線で信号検出手段を共用
しているのに加え、複数のメモリアレーで信号検出手段
を共用できるため、さらに信号検出手段の相対的な占有
面積を小さくすることができる。

また場合によっては第４図で示した実施例において、
別な動作をさせることもできる。すなわち、各メモリア
レーMA₁〜MA_k内のワード線をそれぞれ１本選択し、各メ
モリアレー内の各データ線に信号を同時に読出してお
く。次に１つのメモリアレー内のデータ線上の信号を前
述したように時系列に信号検出手段で検出する。このメ
モリアレー内の全てのデータ線上の信号を検出した後、
別なメモリアレー内のデータ線上の信号を時系列に検出
する。このような動作を全てのメモリアレーについて行
う。このように動作させると、一度の複数のワード線の
選択動作でより多数の信号を読出すことができるので、
多数のシリアルな情報を扱う場合に好適である。

また第４図で示した実施例では共通データ線に多数の
信号伝達手段が接続されるため、その寄生容量が大きく
なり、S/Nや動作速度の点で問題になる場合がある。そ
の場合には第５図に示したように、共通データ線を分割
し、それぞれの寄生容量を低減することもできる。同図
では共通データ線をメモリアレーに共通な共通データ線
cd2と各メモリアレー内の共通データ線cd1に分割し、そ
れらを信号伝達手段SW2を介して接続している。この信
号伝達手段SW2としては第１図で説明した信号伝達手段S
Wと同じものが使用できる。したがって信号伝達手段SW
と信号伝達手段SW2の組合せとして例えば、比較的多数
個設けられる信号伝達手段SWをMOSトランジスタ１個で
構成し、信号伝達手段SW2を第１図で説明した、読出し
時には電圧信号が電流信号に変換されるタイプのもので
構成することができる。この場合比較的多数個設けられ
る信号伝達手段SWの占有面積を小さくし、かつ共通デー
タ線cd1とcd2の寄生容量を読出し時には完全に分離でき
るため高S/Nで高速な読出しが可能となる。

次に本発明を１トランジスタ１キャパシタメモリセル
を用いてさらに詳しく説明する。

第６図及び第７図は本発明の他の実施例であり、１ト
ランジスタ１キャパシタで構成されるメモリセルからの
信号を差動で検出する場合に好適な例である。第６図は
データ対線を折り返し形で、第７図はデータ対線を開放
形で構成した実施例を示す。両図において、DW₁,DW₂は
ダミーワード線を、DC₁₁,DC₁₂などはダミーセルを示し
ている。読出し動作は以下のようにして行う。まず１本
のワード線と１本のダミーワード線を選択する。ワード
線とダミーワード線の組合せは、対となるデータ線にメ
モリセル信号とダミーセルからの参照信号がそれぞれ出
力されるように選択する。例えばワード線W₁を選択した
場合、ダミーワード線DW₂を選択する。これにより、デ
ータ線d₁〜d_nにはメモリセルMC₁₁〜MC_1nの信号が、デー
タ線▲▼〜▲▼にはダミーセルDC₁₂〜DC_n2の信
号が同時に読出される。次に対となるデータ線、例えば
d₁,▲▼に接続された信号伝達手段SW₁（第７図では
SW₁₁とSW₁₂）を選択し、データ対線d₁,▲▼に読出
された信号を差動信号として信号検出手段SAに入力し増
幅する。また増幅された信号は信号伝達手段SW₁（第７
図ではSW₁₁とSW₁₂）を介してデータ対線d₁,▲▼に
書込まれる。その後信号伝達手段SW₁（第７図ではSW₁₁
とSW₁₂）を非選択状態にし、次の信号伝達手段を選択す
る。以下同様にして信号伝達手段を順次選択し、各デー
タ対線に読出された信号を増幅していく。全てのデータ
対線についてこの動作を繰り返すと、全てのデータ対線
には増幅された信号が書込まれることになる。そしてワ
ード線を非選択状態にすると各メモリセルには増幅され
た信号が再書込みされ、読出し動作を完了する。リフレ
ッシュ動作も読出し動作と同様に行われる。書込み動作
も読出し動作と同様の動作を行うが、所望のメモリセル
に対応する信号伝達手段が選択されたとき、チップ外部
より入力された情報を信号伝達手段を介してデータ線に
書き込むことにより行う。

本実施例によれば、メモリセルを高密度な１トランジ
スタ１キャパシタで構成しても、信号検出手段を複数の
データ対線で共用化しているため信号検出手段のレイア
ウトも容易となる。また信号も差動で検出しているため
高S/Nでかつ高速な動作が可能となる。また第６図に示
した実施例ではデータ対線を折り返し形で構成している
ため、さらに高S/Nな動作が可能となる。一方第７図に
示した実施例では、S/Nの点で第６図に示した実施例よ
り劣るが、データ線とワード線の交点に必ずメモリセル
が配置されている、いわゆる１交点配置となっているた
めメモリセル面積を小さくできる。従来このメモリセル
の配置方法では信号検出手段をデータ線１本当りのピッ
チでレイアウトする必要があり、レイアウトが困難であ
ったが、本発明によればその問題を解決することができ
る。

第８図は本発明の他の実施例で、第４図に示した実施
例のように複数のメモリアレーで信号検出手段を共用化
した例である。各メモリアレーの構成は第６図で示した
構成で、データ対線を折り返し形で構成し、メモリセル
からの信号を差動で検出する場合を示している。本実施
例では第４図で述べたように信号検出手段の相対的な占
有面積を小さくできるとともに、信号を差動で扱ってい
るため高S/Nで高速な動作が可能となる。

第９図は本発明の他の実施例である。本実施例はメモ
リセルの配置は前述した１交点配置であるが、共通デー
タ対線は信号検出手段からみて折り返し形となっている
例を示す。各メモリアレーは複数のワード線とデータ線
の交点にメモリセルがマトリックス状に配置された１交
点配置となっており、またダミーセルとダミーワード線
が各メモリアレーに設けられている。したがって各メモ
リアレーは第７図に示したメモリアレー構成の左半分と
同様の構成となっている。各データ線は信号伝達手段SW
（SW₁,₁、SW_l,₁など）を介して共通データ線cd,▲
▼のいずれかに接続されており、メモリアレーMA₁₁とMA
₂₁は共通データ線cdに、メモリアレーMA₁₂とMA₂₂は▲
▼に接続されている。この構成において読出し動作は
以下のようにして行う。

まず１本のワード線と、そのワード線が属さないメモ
リアレーに属するダミーワード線を選択する。例えばワ
ード線W₁とダミーワード線DW₂を選択する。これにより
ワード線W₁に接続されたメモリセルからメモリアレーMA
₁₁及びMA₁₂内の各データ線に信号が読出される。一方ダ
ミーワード線DW₂に接続されたダミーセルからメモリア
レーMA₂₁及びMA₂₂内の各データ線に参照信号が読出され
る。次にメモリアレーMA₁₁あるいはMA₁₂内の１つの信号
伝達手段を選択し、またその選択された信号伝達手段が
接続されない共通データ線に接続されているメモリアレ
ーMA₂₁あるいはMA₂₂内の信号伝達手段を選択する。すな
わちメモリアレーMA₁₁内の１つの信号伝達手段を選択し
た場合、同時にメモリアレーMA₂₂内の１つの信号伝達手
段を選択する。あるいはメモリアレーMA₁₂内の１つの信
号伝達手段を選択した場合、同時にメモリアレーMA₂₁内
の１つの信号伝達手段を選択する。例えばSW₁,₁とS
W_l+1,₂という組合せで選択する。この結果共通データ対
線cd,▲▼にメモリセル信号と参照信号が読出され
る。例えばSW₁,₁とSW_l+1,₂という組合せで選択した場
合、共通データ線cdにはメモリセルMC₁₁から読出された
信号が、共通データ線▲▼にはダミーセルDC_l+1,₂
から読出された参照信号が、それぞれ読出され、信号検
出手段SAに差動信号として入力され、その後増幅され
る。その増幅された信号を共通データ線、信号伝達手段
を介してデータ線d₁,₁、d_l+1,₂に書込み、信号伝達手段
SW₁,₁とSW_l+1,₂を非選択状態にする。次に別な信号伝達
手段の組合せが選択され、同様にして信号が増幅され
る。以下同様にして各メモリセルから読出された信号が
順次増幅されるとともに、各データ線には再書込みのた
めに情報が書込まれる。最後にワード線を非選択状態に
することでメモリセルへの再書き込みを終り、読出し動
作を完了する。リフレッシュ動作は読出し動作と同様に
して行うことができる。

また書き込み動作は、所望のメモリセルに対応する信
号伝達手段が選択された時に、チップ外部より入力され
た情報を共通データ線、信号伝達手段を介してデータ線
に書き込むことにより行うことができる。

本実施例では、メモリセルをデータ線とワード線の各
交点に配置する１交点配置としたため、高密度化が可能
となる。これは、本発明により信号検出手段の数の低減
とレイアウトピッチの緩和ができるためである。また、
共通データ対線が折り返し形の構成となっているため、
共通データ線とワード線間の寄生容量による雑音などを
除去することができ、共通データ対線について折り返し
形構成の高S/N化の特長を持たせることができる。

第10図は本発明の他の実施例で、第９図と同様に１ト
ランジスタ１キャパシタ型メモリセルの配置は１交点配
置とし、またメモリセル信号が読出されたデータ線と、
信号検出時に対となる参照信号が読出されたデータ線と
が同一のワード線と交差するように構成した例である。
すなわち１交点配置の高密度化と、データ線の折り返し
形構成の高S/N化の両方の特長を活かそうとする構成で
ある。そのために本実施例ではメモリセルが接続された
データ線とは別にダミーセル（DC₁₁,DC₁₂など）だけが
接続されたデータ線、すなわちダミーデータ線dd₁,dd₂
を複数のデータ線に共通に設け、信号伝達手段SW_d1,SW
_d2を介して共通データ線cd,▲▼に接続している。
またダミーセルはメモリセルと同一のワード線に接続さ
れている。ここで、ダミーデータ線は、後述するよう
に、信号検出時にデータ線と対となるので、寄生容量値
などの電気的特性がデータ線とバランスするように構成
する必要がある。またダミーセルは、メモリセルに蓄え
られた“1",“0"の情報がメモリセルから読出された場
合のデータ線上の両電圧のほぼ中間レベルをダミーデー
タ線に出力するようなものを用いる。このダミーデータ
線とダミーセルの具体的構成例については後で述べる。

この構成において読出し動作は以下のようにして行
う。まず１本のワード線、例えばW₁を選択し、これによ
りこのワード線に接続されたメモリセルから各データ線
d₁〜d_nにメモリセル信号を同時に読出す。また同時にダ
ミーセルDC₁₁,DC₁₂からダミーデータ線dd₁,dd₂に参照信
号を読出す。次に信号伝達手段を順次選択し、各データ
線上の信号を増幅するわけであるが、その方法はメモリ
アレーMA₁内のダミーデータ線dd₁に読出された参照信号
を用いて、まずメモリアレーMA₂内の各データ線に読出
されたメモリセル信号を全て増幅する。次にメモリアレ
ーMA₂内のダミーデータ線dd₂に読出された参照信号を用
いて、メモリアレーMA₁内の各データ線に読出されたメ
モリセル信号を全て増幅する、というように行う。具体
的には、ダミーデータ線dd₁に接続された信号伝達手段S
W_d1を選択し、ダミーデータ線dd₁上の参照信号を共通デ
ータ線cdに読出す。またメモリアレーMA₂内のデータ線d
_l+1に接続された信号伝達手段SW_l+1を選択し、データ線
d_l+1上のメモリセル信号を共通データ線▲▼に読出
す。これらの共通データ線に読出された信号は信号検出
手段SAに入力され、差動増幅される。そしてその結果を
用いて、データ線d_l+1には再書込み手段RW₂により再書
き込み情報が共通データ線▲▼、信号伝達手段SW
_l+1を介して書込まれる。同様にしてメモリアレーMA₂内
にあるデータ線に読出された信号を、共通データ線cdに
読出された参照信号を用いて次々と差動増幅し、データ
線に再書き込み情報を書き込んでいく。この時重要なこ
とは共通データ線cdに読出された参照信号を、メモリア
レーMA₂内にあるデータ線に読出された信号を全て増幅
し終るまで保持しておくことである。さてメモリアレー
MA₂内にあるデータ線に読出された信号を全て増幅し、
データ線に再書き込み情報を書き込んでいった後、次に
ダミーデータ線dd₂に接続された信号伝達手段SW_d2を選
択し、ダミーデータ線dd₂上の参照信号を共通データ線
▲▼に読出す。またデータ線d₁に接続された信号伝
達手段SW₁を選択し、データ線d₁上のメモリセル信号を
共通データ線cdに読出す。これらの信号は信号検出手段
SAに入力され、差動増幅する。そしてその結果を用い
て、再書き込み情報を再書込み手段RW₁により共通デー
タ線cd、信号伝達手段SW₁を介してデータ線d₁に書き込
む。同様にしてメモリアレーMA₁内にあるデータ線に読
出された信号を、共通データ線▲▼に読出された参
照信号を用いて次々と差動増幅し、データ線に再書き込
み情報を書き込んでいく。全てのデータ線に再書き込み
情報を書き込んだ後、最後にワード線を非選択状態にし
てデータ線に書き込まれた情報をメモリセルに格納し読
出し動作を終了する。

リフレッシュ動作は読出し動作と同様にして行うこと
ができる。また書込み動作も読出し動作と同様にして行
い、所望のメモリセルに対応する信号伝達手段が選択さ
れたとき、チップ外部より入力された情報を共通データ
線、信号伝達手段を介してデータ線に書込むことにより
行うことができる。但しこのときも、読出し動作におけ
る再書込みと同様、所望のメモリセルが接続された共通
データ線と対となる共通データ線上の参照信号は保持し
ておく必要がある。

なお上記の説明ではメモリアレーMA₂内の信号を先に
増幅する場合を説明したが、メモリアレーMA₁内の信号
をまず増幅し、その後メモリアレーMA₂内の信号を増幅
してもかまわないのはもちろんである。また各メモリア
レー内の信号を増幅する順番は第１図の実施例で説明し
たように任意に設定すればよい。

さて本実施例では前述したように、一方の共通データ
線に読出された参照信号を、もう片方の共通データ線に
接続されたメモリアレー内のデータ線上の信号を全て増
幅し終るまで保持しておく必要がある。したがって信号
検出手段としてMOSダイナミックランダムアクセスメモ
リでよく用いられているCMOSインバータを交差結合させ
たような回路（例えば1987年アイ・イー・イー・イー，
インターナショナル ソリッド ステート サーキッツ
カンファレンス，ダイジェスト オブ テクニカル
ペーパーズ，第18頁から第19頁（1987 IEEE ISSCC Dige
st of Technical Papers,pp.18−19）に記載されてい
る）を用いることはできない。この回路では共通データ
線を充放電することにより、共通データ線上の信号を増
幅するため、増幅された信号がそのままデータ線にも書
き込まれる。すなわち再書込み機能を有するが、本実施
例には不適当である。そこで信号検出手段としては入力
端子がMOSトランジスタのゲートとなっているような、
例えばMOSスタティックランダムアクセスメモリでよく
用いられているカレントミラー型の増幅器（例えば1982
年アイ・イー・イー・イー，インターナショナル ソリ
ッド ステート サーキッツ カンファレンス，ダイジ
ェスト オブ テクニカル ペーパーズ，第256頁から
第257頁（1982 IEEE ISSCC Digest of Technical Paper
s,pp.256−257）に記載されている）などのように、入
力信号を増幅動作により変化させないようなものを用い
ることができる。またこの種の信号検出手段は再書込み
機能を持たないので、信号検出手段の増幅結果を受けて
各データ線に再書込み情報を書込む、再書込み手段（第
10図ではRW₁,RW₂）を設ける必要がある。

本実施例では、信号検出手段及び再書込み手段を複数
のデータ線で共用化したことにより、データ線のピッチ
にとらわれることなくこれらの手段をレイアウトするこ
とが可能となり、メモリセルの配置を高密度化が可能な
１交点配置とすることができる。しかもダミーデータ線
を複数のデータ線で共用化し、信号検出時に対となるデ
ータ線とダミーデータ線とが同一のワード線と交差する
ように構成したので、高S/Nな動作が可能となる。

第11図は本発明の他の実施例である。第10図で示した
実施例では共通データ対線が信号検出手段からみて両側
に開いた、すなわち開放形の構成となっている。本実施
例はこの点を改善したもので、対となる共通データ線c
d,▲▼を近接して配置し、雑音源からの雑音ができ
るだけ等しくなるようにしたものである。動作は第10図
と同様にして行うことができる。

さて以上第６図から第11図で述べてきた実施例では、
データ線への再書込みは、データ線に読出された信号が
信号検出手段に入力され増幅される毎に、その結果を用
いてデータ線に再書込み情報を書込むことで説明してき
た。しかしデータ線のピッチが小さくなってくると、デ
ータ線間の結合容量による雑音に注意する必要がある。
例えば第７図において、データ線d₁上の信号を増幅し、
データ線d₁に再書込み情報を書込むとする。その時デー
タ線d₂にはまだ増幅されていない信号があるとすると、
データ線d₁に再書込み情報を書込む時にデータ線d₁,d₂
間の結合容量によりデータ線d₂に大きな雑音を誘起する
ことになり、その結果データ線d₂上の信号を信号検出手
段により検出するとき誤って検出する場合がある。

しかしこの問題は、例えばアイ・イー・イー・イー，
トランザクション オン エレクトロン デバイシズ、
第37巻,3（1990年３月）第737頁から第743頁（IEEE,Tra
ns.on Electron Devices,vol.37,no.3（March1990）pp.
737−743）に記載されているような、データ線間を別の
導電層でシールドすることによりデータ線間の結合容量
を小さくしたようなメモリセルを用いることにより回避
することができる。

また別な方法として、第３図と同様な構成をとること
で解決できる。すなわち、信号検出手段により増幅した
結果を一時的に記憶しておくレジスタRSと、そのレジス
タの内容をもとに各データ線に再書込み情報を書込む再
書込み手段を信号検出手段部に設ける。そして各データ
線に読出された信号を信号検出手段により検出する毎
に、その情報をレジスタに蓄えていく。全てのデータ線
上の信号を検出した後、レジスタに蓄えられた情報をも
とに再書込み手段により次々とデータ線に再書込み情報
を書き込んでいく。最後にワード線を非選択状態にする
ことで再書込みを終了する。この方法では、まず全ての
データ線上の信号を検出し、その後再書込みを行うの
で、信号検出手段として第10図の実施例で述べたよう
な、増幅動作により入力信号を変化させないような回路
を用いることにより、上記の問題を回避することができ
る。なお、最後に検出された情報は検出後すぐに再書込
み手段によりデータ線に再書込みしてもよいので、レジ
スタの数は信号検出手段により検出される情報の数より
１つ少ない数でよい。例えば第６図に示した実施例では
ｎ−１個でよい。

さらに上記のデータ線間の結合容量による雑音の問題
を回避する別な方法として、第６図に示したような折り
返し形データ線構成をとる場合には、1988年アイ・イー
・イー・イー，インターナショナル ソリッド ステー
トサーキッツ カンファレンス，ダイジェスト オブ
テクニカル ペーパーズ，第238頁から第239頁（1988 I
EEE ISSCC Digest of Technical Papers,pp.238−239）
に記載されているように、対となるデータ線を交差させ
ることにより回避することもできる。データ線を交差さ
せることにより、隣接するデータ線からの雑音を対とな
るデータ線で等しくすることができるので上記問題を回
避できる。

また上記雑音の問題を回避する別な方法として、各デ
ータ線に読出された信号を増幅する増幅器を各データ線
に設けることもできる。この場合隣接するデータ線への
再書き込みにより生じる雑音を受けても誤動作しない程
度に増幅すればよい。この増幅器はできるだけ簡単な構
成のものを用いる必要がある。例えば第６図に示したよ
うな折り返し形データ線構成をとる場合には、1980年ア
イ・イー・イー・イー，インターナショナル ソリッド
ステート サーキッツ カンファレンス，ダイジェス
ト オブ テクニカル ペーパーズ，第228頁から第229
頁（1980 IEEE ISSCC Digest of Technical Papers,pp.
228−229）に記載されているような、２個のNMOSトラン
ジスタを交差結合させたダイナミックタイプの増幅器を
設ければよい。通常メモリセルや前述した信号伝達手段
はNMOSで構成されており、この増幅器を用いると同じ導
電タイプのMOSトランジスタだけで構成できるため、CMO
Sで構成された増幅器のようにｎ型ウェルを必要せず、
ウェル分離のための面積を必要としない。したがって占
有面積を小さくできる。

以上本発明の実施例をいくつか述べてきたが、以下で
はより具体的な実施例について説明する。

第12図は本発明のより具体的な実施例で、第６図で説
明した実施例に対応する。同図においてPDは各データ対
線を所定の電位V_PCにプリチャージするプリチャージ回
路で、信号PCDで制御される。信号伝達手段SW₁〜SW_nはN
MOSトランジスタ２個で構成し、信号GC₁〜GC_nでオン、
オフが制御される。PSは共通データ対線cd,▲▼を
所定の電位V_PCにプリチャージするプリチャージ回路
で、信号PCSで制御される。信号検出手段SAは交差結合
したCMOSインバータで構成した例を示した。信号CSP,CS
Nで動作が制御される。YSWは信号検出手段で増幅された
情報を入出力対線IO,▲▼に読出すための回路で、
信号YSで制御される。またこの回路はチップ外部からの
書込み情報をデータ線に書き込むためにも用いられる。
また同図ではV_PCとして電源電圧V_CCの半分の電圧、すな
わちV_CC/2プリチャージ方式を仮定し、ダミーセルを省
略した例を示した。ダミーセルが必要な場合でもダミー
セルを付加することは容易にできる。本実施例の動作を
各メモリセルに高電位が蓄積されている場合を例に第13
図を用いて説明する。

まず信号PCD、PCSを高電位にすることにより、各デー
タ対線、共通データ対線を予めV_PC（＝V_CC/2）にプリチ
ャージしておく。次に複数あるワード線の内の１本、こ
こではW₁を選択し、その電位を高電位にする。これによ
りデータ線d₁〜d_nにメモリセルから信号が読みだされ
る。また信号伝達手段の内の１つ、ここではSW₁を選択
し、信号GC₁を高電位にすることにより共通データ線に
も信号が読出され、信号CSP,CSNにより信号検出手段を
動作させるとその信号は増幅される。増幅された信号は
信号伝達手段を通してデータ線d₁にも伝達される。その
後信号GC₁を低電位にし、信号伝達手段SW₁をオフし、デ
ータ対線d₁,▲▼と共通データ対線を切り離す。そ
して信号PCSを高電位にし、再び共通データ対線をV_PCに
プリチャージした後、信号PCSを低電位にする。その後
別な信号伝達手段を選択し、その制御信号を高電位にす
ることによりデータ線に読出された信号を共通データ線
に読みだし増幅する。このような動作を繰返し、全ての
データ線の信号を増幅、再書込みした後、ワード線の電
位を低電位にし、その後信号PCD,PCSを高電位にし最初
の状態に戻る。

本実施例では、各データ対線毎に設ける必要のある回
路は、データ対線をプリチャージする回路と信号伝達手
段だけであり、これらはいずれもMOSトランジスタ数個
で構成でき、レイアウトは容易である。一方複雑な構成
となる信号検出手段は複数のデータ対線で共用したので
このレイアウトも容易となる。

なお第12図では、各データ対線にプリチャージ回路PD
を設けたが、これを省き、共通データ対線のプリチャー
ジ回路PSで各データ対線をプリチャージすることもでき
る。すなわち、予め信号GC₁〜GC_n及びPCSを高電位に
し、プリチャージ回路PSにより共通データ対線をプリチ
ャージするとともに、信号伝達手段SWを介して各データ
対線をプリチャージしておく。そして信号GC₁〜GC_n及び
PCSを低電位にした後、ワード線を選択すればよい。動
作終了後は、再び信号GC₁〜GC_n及びPCSを高電位にし、
プリチャージ回路PSにより共通データ対線と各データ対
線をプリチャージする。こうすることにより、各データ
対線にプリチャージ回路を設ける必要がなく、チップ面
積を小さくできる。

第14図は本発明の他の具体的実施例で、第８図で示し
た実施例に対応する。また第14図に示した実施例ではさ
らに、第５図で述べたように、信号伝達手段SW2（SW2₁,
SW2₂など）を設け、共通データ対線をcd1,▲▼
（cd1₁,▲▼など）とcd2,▲▼に分離し
た例を示している。同図においてメモリアレーMA₁,MA₂
などは第12図に示したメモリアレーMAに対応する。信号
伝達手段SW2（SW2₁,SW2₂など）は特願昭63−91541に記
載されているような信号伝達手段で構成した例を示し
た。第14図の動作を、各メモリセルに高電位が蓄積され
ている場合を例に第15図を用いて説明する。

第13図で説明したように共通データ対線cd1₁,▲
▼に信号を読出した後、信号RG₁を高電位にする
と、共通データ対線cd1₁,▲▼の電位に応じて
共通データ対線cd2,▲▼から接地電位に電流が流
れ、共通データ対線cd2,▲▼の電位に差が生じ
る。その電位差を信号検出手段SAで増幅した後、信号WG
₁を高電位にし、共通データ対線cd1₁,▲▼及び
信号伝達手段SW₁を介してデータ対線に増幅した信号を
伝達する。その後信号GC₁を低電位にし、データ対線と
共通データ対線cd1₁,▲▼を切り離した後、プ
リチャージ回路PSを動作させ、共通データ対線cd2,▲
▼及び信号伝達手段SW2₁を介して共通データ対線cd
1₁,▲▼をプリチャージする。そしてプリチャ
ージ回路PSを非活性にするとともに信号WG₁を低電位に
し、別なデータ線の信号を読出し、増幅する。このよう
な動作を繰り返し、全てのデータ線の信号を増幅した
後、ワード線を低電位にし、各メモリセルへの再書込み
を完了する。そして信号PCD,PCSを高電位にし、プリチ
ャージ回路によりデータ対線、共通データ対線をプリチ
ャージする。

なお第14図で示した実施例においても、第12図の実施
例で述べたように、各データ対線にあるプリチャージ回
路PDを省き、共通データ線のプリチャージ回路PSで各デ
ータ対線をプリチャージすることもできる。また第14図
で示した実施例では、共通データ対線cd1₁,▲
▼をプリチャージする回路を設けず、信号伝達手段SW2
を介してプリチャージ回路PSによりプリチャージする例
を示したが、共通データ対線cd1₁,▲▼にこれ
をプリチャージする回路を設けてもよい。さらに本実施
例では、信号検出手段SAとしてダイナミックタイプの増
幅器の例を示したが、信号伝達手段SW2は共通データ線c
d1₁,▲▼に電位差として現われた信号を電流に
変換する回路であるので、その電流を検出するような回
路を用いてもよい。

本実施例では、信号伝達手段SW2として信号の読出し
時には共通データ対線cd1₁,▲▼からみた入力
インピーダンスが大きい回路を用いているため、共通デ
ータ対線cd1₁,▲▼とcd2,▲▼の寄生容
量を分離することができ、共通データ対線cd1₁,▲
▼に読出す信号を大きくすることができる。したが
って高S/Nな動作が可能となる。

第16図は本発明の他の具体的実施例で、第11図に示し
た実施例に対応する。本実施例の動作を、各メモリセル
に高電位が蓄積されている場合を例に第17図を用いて説
明する。まず信号PCD,PCS,PCSB,PC1により各部をプリチ
ャージしておき、ワード線を選択し、データ線d₁〜d_nに
メモリセル信号を、ダミーデータ線dd₁,dd₂に参照信号
を読出す。そして信号伝達手段SW₁及びSW_d2をオンに
し、データ線d₁上の信号及びダミーデータ線dd₂上の参
照信号を共通データ線cd,▲▼にそれぞれ読出す。
その後信号検出手段SAを信号SAN,SAPにより動作させる
と、信号を増幅した結果が端子a,bに現われる。次に信
号WDを高電位にし、この端子ａの増幅信号を再書込み手
段RW₁により共通データ線cdに書込み、さらにデータ線d
₁に書込む。この時信号WDBは低電位に保っておき、再書
込み手段RW₂は非活性とし、共通データ線▲▼上の
参照信号は保持しておく。データ線d₁に増幅信号を書込
んだ後、SW₁をオフにし、さらに信号検出手段SAを非活
性にするとともに、信号PCSにより共通データ線cdを、
信号PC1により信号検出手段SA内の端子をプリチャージ
する。次に別なデータ線上の信号を共通データ線cdに読
みだし、先程保持しておいた共通データ線▲▼上の
参照信号を用いて増幅する。このような動作を繰返し、
共通データ線cdに接続されるデータ線上の信号を全て増
幅した後、共通データ線cd,▲▼の両方をプリチャ
ージし、共通データ線▲▼にそれに接続されるデー
タ線上の信号を、また共通データ線cdにダミーデータ線
dd₁上の参照信号を読出し、上記と同様の動作を繰返
し、共通データ線▲▼に接続されるデータ線上の信
号を全て増幅する。

なお第16図で示した実施例では、各データ線及びダミ
ーデータ線にプリチャージ回路PDを設けたが、第12図の
実施例で述べたように、これを省き、共通データ線のプ
リチャージ回路PSで各データ線及びダミーデータ線をプ
リチャージすることもできる。

さてこれまでダミーデータ線及びダミーセルの構成方
法について述べなかったが、ここで本実施例に好適なダ
ミーデータ線及びダミーセルの構成方法について説明す
る。第10図で述べたように、ダミーデータ線は、信号検
出時にデータ線と対となるので、寄生容量値などの電気
的特性がデータ線とバランスするように構成する必要が
ある。またダミーセルとして、メモリセルに蓄えられた
“1",“0"の情報がメモリセルから読出された場合のデ
ータ線上の両電圧のほぼ中間レベルをダミーデータ線に
出力するようなものが必要となる。これを実現する一つ
の方法として、ダミーセルにメモリセルと同じものを用
い、ダミーセル内の端子には、メモリセル内の“1",
“0"の情報に対する電圧の中間値の電圧を蓄えておく方
法がある。この方法について第16図を用いてもう少し詳
しく説明する。

第16図においてダミーセルDCをメモリセルMCと同じも
ので構成する。そして予めダミーセル内の端子に、情報
“1",“0"の中間の電圧、すなわちメモリセル内の高電
位をV_CC、低電位を0VとするとV_CC/2を蓄えておく（この
方法については後述する）。この状態でワード線を選択
すると、データ線には情報“1",“0"に対応した電圧が
メモリセル信号として、ダミーデータ線にはそのほぼ中
間の電圧が参照信号として出力される。その後前述した
ように読出し動作を行う。そして全てのデータ線上の信
号を増幅すると、各データ線は情報“1",“0"に対応し
て高電位V_CCあるいは低電位0Vとなる。この状態で、信
号GC₁〜GC_nを全て低電位にし、信号伝達手段SW₁〜SW_nを
全てオフ状態にする。一方信号GC_d1,GC_d2は高電位に
し、信号伝達手段SW_d1,SW_d2をオン状態にする。その後
信号PCS,PCSBを高電位にしプリチャージ回路PSを動作さ
せると、ダミーデータ線dd₁,dd₂は信号伝達手段SW_d1,SW
_d2を介して電圧V_PC（＝V_CC/2）にプリチャージされる。
この状態でワード線を非選択状態にすると、メモリセル
には情報“1",“0"に対応した電圧が、ダミーセルにはV
_CC/2が格納されることになる。

このように、ダミーセルとしてメモリセルと同じもの
を用いると、ダミーデータ線はデータ線と同じ構造とな
り、電気的特性をデータ線とバランスさせることができ
る。また、ダミーセル内の端子には情報“1",“0"の中
間の電圧が蓄えられているので、ワード線を選択すると
ダミーデータ線には、データ線に出力される情報“1",
“0"の電圧の中間レベルを出力することができる。さら
にこの方法では、ダミーセルに蓄えられた中間電圧は、
メモリセルへの情報の書込みと同時に行われた後は、次
の選択時まで放置される。すなわちメモリセル内に蓄え
られた高電位側の情報と同様にメモリセル内のリーク電
流により時間とともに減衰していく。したがって、従来
のダミーセルの構成法、例えば1980年アイ・イー・イー
・イー，インターナショナル ソリッド ステート サ
ーキッツ カンファレンス，ダイジェスト オブ テク
ニカル ペーパーズ，第234頁から第235頁（1980 IEEE
ISSCC Digest of Technical Papers,pp.234−235）に記
載されているような、ダミーセルにダミーセル内の端子
を所望の電位に設定する回路を付加し、プリチャージの
期間その電位に固定しておく方法などに比べ、高電位側
の情報が減衰し低電位側の情報として誤判定されるまで
の時間、すなわちデータ保持時間を長くすることができ
る。このことは、メモリセルをリフレッシュする時間間
隔を長くできることであり、システムにとって半導体メ
モリがリフレッシュ動作を行っている時間を短く、逆に
言うと半導体メモリを使用できる時間を長くできる。ま
たこのことにより、リフレッシュに要する消費電力を小
さくできるため、半導体メモリをバッテリーでバックア
ップするときにバッテリーの持続時間を長くできるなど
の利点がある。

なおダミーデータ線及びダミーセルの構成方法はこの
方法以外にも種々考えられる。例えばこれまでの実施例
で述べた、データ線をV_CC/2にプリチャージする方式で
は、プリチャージ電圧を参照信号として用いることがで
きる。そこでダミーセルとしてメモリセルと同じ形状の
ものを用いるが、ダミーセルのトランジスタはワード線
が選択されてもオン状態にならないようにすればよい。
これは、例えばダミーセルのトランジスタのチャネル部
にイオンを打込み、トランジスタのしきい値電圧を高く
することなどにより、実現できる。この方法でも、ダミ
ーデータ線とデータ線の電気的特性をバランスさせるこ
とができる。またこの方法では、プロセス工程が複雑に
なるが、前述した方法のようにダミーセル内の端子を中
間電圧に設定する必要がないので、動作の制御が簡単に
なる。

以上述べたように、第16図に示した実施例ではダミー
データ線を複数のデータ線で共用する構成となってお
り、そのためメモリセルの配置を１交点配置にでき、し
かも読みだし動作はデータ線折り返し形構成と同様にし
て行っているので、高密度化と高S/N化が可能となる。

以上本発明をいくつかの実施例を示しながら説明して
きたが、本発明は発明の趣旨を逸脱しないかぎりここで
述べた実施例に限定されるものではない。例えば第12図
などの実施例では信号検出手段としてCMOSで構成された
回路を示したが、これをバイポーラあるいはバイポーラ
とCMOSで構成した回路としてもよい。一般にこれらで構
成された回路はCMOSだけで構成した回路に比べその占有
面積が大きくなる傾向にあり、本発明を適用することに
よりメモリセル部とのレイアウト上の整合性をとりやす
くなる。

またここではメモリセルとして１トランジスタ１キャ
パシタメモリセルを用いて説明したが、他のタイプのメ
モリセルについても適用できる。例えばCCD（電荷転送
素子）により構成されたメモリにおいても本発明を適用
することができる。その１例を第18図に示す。同図にお
いてMCD（MCD₁₁など）がCCDにより構成されたメモリセ
ルで、そこに電荷量として蓄えられている情報は駆動線
DR（DR₁など）により左の方から右の方へと転送されて
いく。このようなメモリセルについては、例えばエレク
トロニクス（1978年６月22日）第133頁から第137頁（El
ectronics（June 22,1978）pp.133−137）に記載されて
いる。このCCDにより構成されたメモリの特長として、
メモリセルがシリコン基板上に電極が形成された簡単
な構造であるため、プロセス工程が簡単である、１ト
ランジスタ１キャパシタメモリセルでは、メモリセル内
の蓄積電荷がデータ線の寄生容量との間で電荷再配分さ
れることによりメモリセル信号が読出されるので、大き
なデータ線の寄生容量のため信号電圧は小さくなってし
まうが、CCDメモリでは蓄積電荷がメモリセルを転送さ
れていくため、信号伝達手段へ入力されるメモリセルか
らの信号電圧を大きくでき、高S/Nな読出しが可能とな
る、などがある。さて第18図に示した例では、駆動線を
駆動することにより、ｎ個の情報が同時に右の端まで転
送される。この複数の情報を信号伝達手段SW（SW₁な
ど）、SW2を介して時系列に共通データ線cd2に読出し、
信号検出手段SAに入力、増幅するわけである。具体的に
は、右の端まで転送されたｎ個の情報のうち、信号伝達
手段SWの１つを選択することにより、その情報を信号伝
達手段SW2に伝達する。このとき、CCDメモリセルでは情
報が電荷量として蓄えられているので、その情報は信号
伝達手段SW2の入力端子の電位変化として現われる。そ
の後信号RG₁を高電位にすると、信号伝達手段SW2が動作
し、情報は信号伝達手段SW2をながれる電流量に変換さ
れる。この情報は共通データ線cd2を介して信号検出手
段SAに入力され、検出される。その後、その結果を用い
て再書込み情報が共通データ線を介して書き込み側の信
号伝達手段SWW（SWW₁など）に伝達され、選択された信
号伝達手段SWと同じ列に属する信号伝達手段SWWを選択
することによりメモリセルに書込まれる。次に別な信号
伝達手段SWを選択し、同様な動作を繰り返し、ｎ個の情
報を次々と検出していく。このようにCCDにより構成さ
れたメモリにおいても本発明を適用することにより、信
号検出手段のレイアウトを容易にすることができる。ま
た第18図に示したようにメモリセルの配列をMA₁,MA₂な
どのようにブロック化することにより情報の転送経路と
なるメモリセルの数を小さくできるため転送時に生じる
電荷損失も小さくできる。さらに第18図に示した実施例
のように、信号伝達手段SW2として入力端子がMOSトラン
ジスタのゲートとなっている回路を用いると、メモリセ
ルからの信号電圧が共通データ線cd2の寄生容量の影響
を受けなくなり、高S/Nな読出しが可能となる。

以上のように本発明を１トランジスタ１キャパシタメ
モリセル,CCDメモリセルに適用できることを説明した
が、本発明の適用範囲はメモリセルとしてその他１度の
選択動作で複数の微小信号が読出されるようなメモリセ
ルなら何でもよい。

〔発明の効果〕

本発明によれば信号検出手段あるいは再書込み手段の
数を低減できるとともに、これらの手段のレイアウトピ
ッチを緩和することができる。したがって高集積な半導
体メモリを実現することができる。

【図面の簡単な説明】

第１図（ａ）は本発明による半導体メモリのメモリアレ
ー回路図、第１図（ｂ）は第１図（ａ）の動作を説明す
るための動作タイミング図、第２図は従来の半導体メモ
リのメモリアレー回路図、第３図は信号検出手段部にレ
ジスタを設けた実施例を示す図、第４図及び第５図は本
発明による他の実施例を示す図、第６図から第11図は本
発明による１トランジスタ１キャパシタメモリセルで構
成された半導体メモリのメモリアレー回路図、第12図は
第６図のより具体的な実施例を示す図、第13図は第12図
の動作を説明するための動作タイミング図、第14図は第
８図のより具体的な実施例を示す図、第15図は第14図の
動作を説明するための動作タイミング図、第16図は第11
図のより具体的な実施例を示す図、第17図は第16図の動
作を説明するための動作タイミング図、第18図は本発明
によるCCDメモリのメモリアレー回路図である。 MC,MC₁₁,MC_mnなど……メモリセル、DC,DC₁₁,DC_2nなど…
…ダミーセル、W₁,W_mなど……ワード線、DW₁,DW₂……ダ
ミーワード線、d₁,▲▼,d_n,▲▼など……デー
タ線、dd₁,dd₂……ダミーデータ線、SW₁,SW_n,SW2など…
…信号伝達手段、SA……信号検出手段、RW₁,RW₂……再
書込み手段、cd,▲▼,cd1,▲▼,cd2,▲
▼など……共通データ線、RS……レジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−242581（ＪＰ，Ａ) 特開 昭60−242582（ＪＰ，Ａ) 特開 昭60−136992（ＪＰ，Ａ) 特開 昭64−7394（ＪＰ，Ａ) 1991年電子情報通信学会春季全国大会 予稿集 Ｃ−662 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4091

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】複数のワード線と、 平面配置において上記複数のワード線と交差するように
   配置されてなる複数のデータ線と、 上記複数のワード線と上記複数のデータ線との交差点に
   設けられそれぞれ対応するワード線と対応するデータ線
   に接続される複数のメモリセルと、 上記複数のデータ線に共通にされるべき信号検出手段
   と、 上記複数のデータ線と上記信号検出手段とを接続するス
   イッチング機能を有する複数の第１の信号伝達手段とを
   備えてなり、 前記複数のメモリセルのそれぞれは、１個のトランジス
   タと情報記憶のための１個のキャパシタを含み、 上記複数のワード線から１つのワード線が選択されてい
   る期間において、上記選択されたワード線に接続される
   上記複数のメモリセルからの信号がそれぞれ対応する複
   数のデータ線上に読み出され、上記複数のデータ線上に
   読み出された上記複数のメモリセルからの信号が上記複
   数の第１の信号伝達手段の順次の選択によって上記信号
   検出手段に順次に供給され検出されることを特徴とする
   半導体メモリ。
2. 【請求項２】複数のワード線と複数のデータ線との所望
   の交点に設けられそれぞれが対応するワード線と対応す
   るデータ線に接続される複数のメモリセル、上記複数の
   データ線に共通に設けられた第１の共通データ線、及び
   上記複数のデータ線に上記第１の共通データ線をそれぞ
   れ接続させるためのスイッチング機能を有する複数の第
   １の信号伝達手段をそれぞれ備える複数のメモリアレイ
   と、 上記複数のメモリアレイのそれぞれの上記第１の共通デ
   ータ線に共通に設けられた第２の共通データ線と、 上記複数のメモリアレイに上記第２の共通データ線を接
   続するためのスイッチング機能を有する複数の第２の信
   号伝達手段と、 上記第２の共通データ線に接続された信号検出手段とを
   含み、 上記複数のメモリアレイのうち１つのメモリアレイ内の
   上記複数のワード線のうちの１つのワード線を選択する
   ことによって、上記１つのメモリアレイ内の上記選択さ
   れた１つのワード線に接続されるメモリセルから上記複
   数のデータ線上にそれぞれの信号が読み出され、 上記１つのメモリアレイの上記複数のデータ線上に読み
   出された上記それぞれの信号が上記１つのメモリアレイ
   内の上記複数の第１の信号伝達手段を順次選択すること
   によって、上記複数の第２の信号伝達手段のうちの１つ
   と上記第２の共通データ線を介して、上記信号検出手段
   で順次検出されることを特徴とする半導体メモリ。
3. 【請求項３】請求項１又は２において、上記メモリセル
   は、読み出し動作、書き込み動作及びリフレッシュ動作
   のうち少なくとも１つの動作において再書き込みを必要
   とされ、 上記再書き込みは、上記信号検出手段で検出された情報
   を用い、上記複数の第１の信号伝達手段を選択すること
   により行われることを特徴とするとする半導体メモリ。
4. 【請求項４】請求項１から３のいずれかにおいて、前記
   半導体メモリは、上記信号検出手段で検出された情報が
   格納されるレジスタをさらに具備してなることを特徴と
   する半導体メモリ。
5. 【請求項５】請求項４において、上記レジスタのビット
   記憶ビット数は、１つのワード線が選択されている間に
   上記信号検出手段で検出されるべき複数のメモリセルの
   数よりも１つ少ない数とされることを特徴とする半導体
   メモリ。
6. 【請求項６】請求項１から５のいずれかにおいて、 上記信号検出手段は、一対の信号入力点を持ち該一対の
   信号入力点間に与えられる選択されたメモリセルからの
   信号と読み出し参照レベルとの差を差動検出することを
   特徴とする半導体メモリ。
7. 【請求項７】請求項６において、 上記複数のデータ線は、メモリセルが選択される前に予
   め所定のプリチャージ電位にプリチャージされ、上記選
   択されたメモリセルからの信号は上記選択されたメモリ
   セルによって対応するデータ線に与えられる上記プリチ
   ャージ電位からの電位変化とされ、上記読み出し参照レ
   ベルは、上記プリチャージ電位とされることを特徴とす
   る半導体メモリ。
8. 【請求項８】請求項６または７において、上記プリチャ
   ージ電位は、回路の電源電圧の中間の電位とされるもの
   であることを特徴とする半導体メモリ。
9. 【請求項９】請求項８において、上記選択されたメモリ
   セルが接続されたデータ線からの信号と上記読み出し参
   照レベルとは、それぞれ選択されたデータ線と当該選択
   されたデータ線に対を成すデータ線から得られるもので
   あることを特徴とする半導体メモリ。
10. 【請求項１０】請求項１から６において、 前記半導体メモリは、読み出し参照レベルを与えるダミ
    ーセルをさらに備えてなり、 上記信号検出手段は、選択されたメモリセルからの信号
    を上記ダミーセルによって与えられる読み出し参照レベ
    ルを参照して差動検出するようにされてなることを特徴
    とする半導体メモリ。
11. 【請求項１１】請求項２において、上記第１の信号伝達
    手段は、１つのMOSトランジスタを含むことを特徴とす
    る半導体メモリ。
12. 【請求項１２】請求項11において、上記複数の第２の信
    号伝達手段のそれぞれは、信号検出の時上記第１の共通
    データ線側で高インピーダンスを有し、 上記複数の第２の信号伝達手段が信号転送を行う時、そ
    のそれぞれは再書き込み動作の時ほぼ短絡した状態で上
    記第１の共通データ線を上記第２の共通データ線に接続
    することを特徴とする半導体メモリ。
13. 【請求項１３】請求項12において、上記複数の信号伝達
    手段のうちの活性化された１つは、信号検出の時に電圧
    を入力とし、電流を出力とする能動回路として働くこと
    を特徴とする半導体メモリ。
14. 【請求項１４】請求項13において、上記第２の信号伝達
    手段は、MOSトランジスタを含み、 上記MOSトランジスタのゲートには、上記第１の共通デ
    ータ線が接続されていることを特徴とする特許謂求の範
    囲第29記載の半導体メモリ。
15. 【請求項１５】請求項２、11、12、13、14のいずれかに
    おいて、前記複数のメモリセルのそれぞれは、１個のト
    ランジスタと情報記憶のための１個のキャパシタを含む
    ことを特徴とする半導体メモリ。