JP3107193B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、軽負荷時において
もスイッチング素子のオン・オフ動作を安定に制御する
ことができるＤＣ−ＤＣコンバータに関するものであ
る。

【０００２】

【従来の技術】従来のＤＣ−ＤＣコンバータは、例えば
図４に示すように、直流電源１と、１次〜３次巻線２a
〜２cを有するトランス２と、直流電源１の両端に直列
接続されたトランス２の１次巻線２a及び主スイッチン
グ素子としてのＭＯＳ-ＦＥＴ３と、トランス２の２次
巻線２bに整流用ダイオード４及び平滑コンデンサ５か
ら成る整流平滑回路６を介して接続される負荷７と、Ｍ
ＯＳ-ＦＥＴ３と直列に接続されかつＭＯＳ-ＦＥＴ３に
流れる電流をそれに対応する電圧として検出する電流検
出手段としての電流検出用抵抗８と、ＭＯＳ-ＦＥＴ３
のゲート端子（制御端子）に制御信号を付与してＭＯＳ
-ＦＥＴ３をオン・オフ制御する制御回路９と、電流検
出用抵抗８に接続されかつコンデンサ１０及び抵抗１１
から成る低域通過型フィルタ回路１２と、低域通過型フ
ィルタ回路１２のコンデンサ１０と直列に接続されかつ
負荷７の電圧を検出してその検出信号を電圧制御信号と
して制御回路９の帰還信号入力端子９aに付与する電圧
制御用素子としてのフォトカプラ１３の受光部１３bと
を備えている。また、図４に示すＤＣ−ＤＣコンバータ
では、負荷７の両端の電圧を検出しかつその検出出力に
応じてフォトカプラ１３の発光部１３aを発光させる負
荷電圧検出回路１４と、直流電源１の正（＋）極端子と
制御回路９の電源端子９cとの間に接続された起動用抵
抗１５と、トランス２の３次巻線２cと整流用ダイオー
ド１６と平滑コンデンサ１７とから成りかつ制御回路９
の起動後に平滑コンデンサ１７の両端から制御回路９の
電源端子９cに駆動用電力を供給する制御電源回路１８
とを備えている。なお、特に図示はしないが、直流電源
１は実際には商用交流電源と、商用交流電源の商用交流
電圧を直流電圧に変換する整流回路とにより構成され
る。勿論、直流電源１として乾電池やバッテリ等も使用
可能である。

【０００３】制御回路９は、電源端子９cに接続された
スタート回路及び制御回路用レギュレータ２１と、制限
電流値に対応する基準電圧を発生する基準電源２２と、
低域通過型フィルタ回路１２のコンデンサ１０及びフォ
トカプラ１３の受光部１３bの直列抵抗の接続点Ａに接
続された非反転入力端子２３aの電圧値と基準電源２２
が接続された反転入力端子２３bの電圧値とを比較して
非反転入力端子２３aの電圧値が反転入力端子２３bの電
圧値より高くなったときに比較出力信号を発生するコン
パレータ２３と、スタート回路及び制御回路用レギュレ
ータ２１からのスタート信号によりＭＯＳ-ＦＥＴ３の
ゲート端子に付与する制御パルス信号を発生しかつコン
パレータ２３の比較出力端子２３cからの比較出力信号
が発生したとき制御パルス信号のパルス幅を制御する発
振回路２４と、発振回路２４の出力端子から制御信号出
力端子９bを介してＭＯＳ-ＦＥＴ３のゲート端子に接続
された駆動回路２５と、発振回路２４の外部に接続され
た発振周波数設定用のコンデンサ２６及び抵抗２７とか
ら構成される。また、負荷電圧検出回路１４は、図５に
示すように、負荷電圧入力端子１４a、１４b間に接続さ
れた２つの分圧用抵抗２８、２９と、ベース端子が分圧
用抵抗２８、２９の接続点に接続されかつコレクタ端子
が検出出力端子１４cに接続された誤差増幅用トランジ
スタ３０と、分圧用抵抗２９及び誤差増幅用トランジス
タ３０のエミッタ端子間に接続された定電圧ダイオード
３１と、分圧用抵抗２８及び誤差増幅用トランジスタ３
０のエミッタ端子間に接続された抵抗３２とから構成さ
れる。

【０００４】上記の構成において、直流電源１より電力
供給が開始されると、起動用抵抗１５を介して制御電源
回路１８の平滑コンデンサ１７が充電されると共に制御
回路９の電源端子９cに電圧が印加され、制御回路９内
のスタート回路及び制御回路用レギュレータ２１が動作
を開始する。制御電源回路１８の平滑コンデンサ１７の
充電電圧が所定値に達して制御回路９内のスタート回路
及び制御回路用レギュレータ２１からスタート信号が出
力されると、発振回路２４が動作を開始し、駆動回路２
５を通して制御信号出力端子９bよりＭＯＳ-ＦＥＴ３の
ゲート端子に図６(Ａ)に示す制御パルス信号Ｖ_Gが付与
され、ＭＯＳ-ＦＥＴ３がオン・オフ動作を開始する。
このとき、ＭＯＳ-ＦＥＴ３には図６(Ｂ)に示す電流Ｉ_D
が流れる。これにより、トランス２の１次巻線２aに直
流電源１の電圧が断続的に印加され、１次巻線２aに交
流電圧が発生する。トランス２の１次巻線２aに発生し
た交流電圧により、２次巻線２bに降圧又は昇圧された
交流電圧が誘起される。これと同時に、トランス２の３
次巻線２cにも交流電圧が誘起され、この交流電圧は制
御電源回路１８の整流用ダイオード１６及び平滑コンデ
ンサ１７により整流及び平滑され、起動時以降は電源端
子９cを通して制御回路９内のスタート回路及び制御回
路用レギュレータ２１に直流電圧が供給される。トラン
ス２の２次巻線２bに誘起された交流電圧は整流平滑回
路６の整流用ダイオード４及び平滑コンデンサ５により
整流及び平滑され、負荷７に降圧又は昇圧された直流電
圧が供給される。

【０００５】負荷７の両端の電圧は、負荷電圧検出回路
１４の２つの分圧用抵抗２８、２９により分圧され、そ
の分圧点の電圧が誤差増幅用トランジスタ３０のベース
端子に入力され、誤差増幅用トランジスタ３０のエミッ
タ端子に接続された定電圧ダイオード３１の電圧と分圧
用抵抗２８、２９の分圧点の電圧との差に対応する電圧
が誤差増幅用トランジスタ３０のコレクタ端子に発生す
る。これにより、誤差増幅用トランジスタ３０のコレク
タ端子の電圧に応じて検出出力端子１４cに直列抵抗を
介して接続されたフォトカプラ１３の発光部１３aが発
光し、受光部１３bに電流が流れる。フォトカプラ１３
の受光部１３bの出力は電圧制御信号として制御回路９
の帰還信号入力端子９aに入力されると共に低域通過型
フィルタ回路１２のコンデンサ１０を充電する。一方、
図６(Ｂ)に示すＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dは、電
流検出用抵抗８によりその電流に対応した電圧として検
出され、この検出電圧信号は低域通過型フィルタ回路１
２を通してフォトカプラ１３の受光部１３bの電圧制御
信号に重畳される。このとき、低域通過型フィルタ回路
１２のコンデンサ１０とフォトカプラ１３の受光部１３
bの直列抵抗との接続点Ａには、図６(Ｃ)に示す電圧Ｖ_A
が発生する。図６(Ｃ)に示す電圧Ｖ_Aはコンパレータ２
３の非反転入力端子２３aに入力され、反転入力端子２
３bに接続された基準電源２２の制限電流値に対応する
基準電圧Ｖ_REFと比較される。図６(Ｂ)に示すＭＯＳ-Ｆ
ＥＴ３に流れる電流Ｉ_Dが増加し、図６(Ｃ)に示す電圧
Ｖ_Aが基準電源２２の基準電圧Ｖ_REFより高くなると、コ
ンパレータ２３の比較出力端子２３cから発振回路２４
に比較出力信号が送出され、発振回路２４の出力信号が
低レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態となる。
これにより、ＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dが制限さ
れ、ＭＯＳ-ＦＥＴ３の過電流保護が可能となる。

【０００６】負荷７が軽負荷状態となり、負荷７のイン
ピーダンスが高くなると、負荷電圧検出回路１４の分圧
用抵抗２８、２９の分圧点の電圧が高くなり、検出出力
端子１４cの出力電圧が上昇するので、フォトカプラ１
３の発光部１３aの光強度が増加して受光部１３bに流れ
る電流が増加する。このため、低域通過型フィルタ回路
１２のコンデンサ１０の充電電圧が上昇し、図７(Ｃ)に
示すように接続点Ａの電圧Ｖ_Aがコンデンサ１０の充電
電圧から基準電源２２の基準電圧Ｖ_REFに達するまでの
時間が短くなる。したがって、図７(Ａ)に示すように発
振回路２４から駆動回路２５を通してＭＯＳ-ＦＥＴ３
のゲート端子に付与される制御パルス信号Ｖ_Gのパルス
幅が狭くなり、ＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dの時間
幅が図７(Ｂ)に示すように狭くなる。これとは逆に、負
荷７のインピーダンスが低くなると、前記の動作と逆の
動作が行われ、発振回路２４から駆動回路２５を通して
ＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス
信号Ｖ_Gのパルス幅が広くなる。以上により、負荷７の
電圧又はインピーダンスの変動に応じて発振回路２４か
ら駆動回路２５を通してＭＯＳ-ＦＥＴ３のゲート端子
に付与する制御パルス信号Ｖ_Gのパルス幅が制御され、
負荷７に供給される直流電圧が一定に保持される。

【０００７】

【発明が解決しようとする課題】ところで、図４に示す
従来のＤＣ−ＤＣコンバータでは、負荷７が軽負荷状態
でＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dが少ない場合、図７
(Ｂ)に示すようにＭＯＳ-ＦＥＴ３のターンオン時に発
生するスパイク状のサージ電流やノイズ等による電流信
号がＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dに重畳され、その
電圧レベルが図７(Ｃ)に示すように基準電源２２の基準
電圧Ｖ_REFを越えることがある。このため、コンパレー
タ２３がサージ電流やノイズ等の電流信号を検出して図
７(Ａ)に示すように制御パルス信号Ｖ_Gが瞬時的に高レ
ベルになり、ＭＯＳ-ＦＥＴ３が瞬時的にターンオンす
る場合がある。したがって、負荷７が軽負荷状態のとき
にコンパレータ２３が誤動作してＭＯＳ-ＦＥＴ３のオ
ン・オフ動作が不安定になる欠点があった。また、低域
通過型フィルタ回路１２のコンデンサ１０及び抵抗１１
の値を大きくしてフィルタの時定数を大きくすると、Ｍ
ＯＳ-ＦＥＴ３のターンオン時に発生するスパイク状の
サージ電流やノイズ等をある程度吸収することができる
が、この場合はコンパレータ２３の電流検出時の応答遅
れが大きくなり、ＭＯＳ-ＦＥＴ３に過大な電流が流れ
て損失が増大する欠点がある。

【０００８】そこで、本発明では軽負荷時においてもス
イッチング素子のオン・オフ動作を安定に制御できるＤ
Ｃ−ＤＣコンバータを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明によるＤＣ−ＤＣ
コンバータは、直流電源(1)と、複数の巻線(2a, 2b,2c)
を有するトランス(2)と、直流電源(1)の両端に直列接続
されたトランス(2)の１次巻線(2a)及び主スイッチング
素子(3)と、トランス(2)の２次巻線(2b)に整流平滑回路
(6)を介して接続される負荷(7)と、主スイッチング素子
(3)に流れる電流をそれに対応する電圧として検出する
電流検出手段(8)と、主スイッチング素子(3)の制御端子
に制御信号を付与して主スイッチング素子(3)をオン・
オフ制御する制御回路(9)と、電流検出手段(8)に接続さ
れかつコンデンサ(10)を含む低域通過型フィルタ回路(1
2)と、低域通過型フィルタ回路(12)のコンデンサ(10)と
直列に接続されかつ負荷(7)の電圧を検出してその検出
信号を制御回路(9)に付与する電圧制御用素子(13b)とを
備え、制御回路(9)は、低域通過型フィルタ回路(12)の
コンデンサ(10)及び電圧制御用素子(13b)の接続点の電
圧値(V_A)と制限電流値に対応する電圧値(V_REF)とを比較
して前記接続点の電圧値(V_A)が制限電流値に対応する電
圧値(V_REF)より高くなったときに比較出力信号を発生す
るコンパレータ(23)と、主スイッチング素子(3)の制御
端子に付与する制御信号を発生しかつコンパレータ(23)
の比較出力信号が発生したとき制御信号のパルス幅を制
御する発振回路(24)とを有する。このＤＣ−ＤＣコンバ
ータでは、主スイッチング素子(3)がオン状態のときに
オフ状態となり、主スイッチング素子(3)がオフ状態の
ときにオン状態となる補助スイッチング素子(41)が低域
通過型フィルタ回路(12)のコンデンサ(10)に対し並列に
接続される。

【００１０】主スイッチング素子(3)がオン状態のと
き、補助スイッチング素子(41)がオフ状態であるので、
電圧制御用素子(13b)に流れる電流により低域通過型フ
ィルタ回路(12)のコンデンサ(10)が充電される。主スイ
ッチング素子(3)がオン状態からオフ状態になると、補
助スイッチング素子(41)がオン状態となり、低域通過型
フィルタ回路(12)のコンデンサ(10)に充電された電荷が
補助スイッチング素子(41)を通して放電される。これに
より、低域通過型フィルタ回路(12)のコンデンサ(10)と
電圧制御用素子(13b)との接続点の電圧(V_A)が略０Ｖま
で降下し、コンパレータ(23)の入力レベルをバイアスす
るまでに時間がかかり、低域通過型フィルタ回路(12)の
効果が増すので、主スイッチング素子(3)のターンオン
時に発生するスパイク状のサージ電流やノイズ等が吸収
される。このため、負荷(7)が軽負荷状態で主スイッチ
ング素子(3)に流れる電流が少ない場合においても制御
回路(9)内のコンパレータ(23)が前記のサージ電流やノ
イズ等により誤動作することがなく、主スイッチング素
子(3)のオン・オフ動作を安定に制御できる。

【００１１】

【発明の実施の形態】以下、本発明によるＤＣ−ＤＣコ
ンバータの一実施形態を図１〜図３に基づいて説明す
る。但し、図１では図４に示す箇所と実質的に同一の部
分には同一の符号を付し、その説明を省略する。本実施
形態のＤＣ−ＤＣコンバータは、図１に示すように、図
４に示すＤＣ−ＤＣコンバータにおいて、ＭＯＳ-ＦＥ
Ｔ３がオン状態のときにオフ状態となりかつＭＯＳ-Ｆ
ＥＴ３がオフ状態のときにオン状態となる補助スイッチ
ング素子としてのトランジスタ４１と直列抵抗４２との
直列接続回路を低域通過型フィルタ回路１２のコンデン
サ１０に対して並列に接続したものである。図１の実施
形態では、トランジスタ４１が制御回路９内に設けら
れ、トランジスタ４１のコレクタ端子が直列抵抗４２を
介してコンパレータ２３の非反転入力端子２３aに接続
され、トランジスタ４１のエミッタ端子が１次側回路の
接地ラインに接続され、トランジスタ４１のベース端子
が反転増幅器４３を介して発振回路２４の出力端子に接
続されている。その他の構成は、図４に示すＤＣ−ＤＣ
コンバータと略同様である。なお、図１に示す負荷電圧
検出回路１４の内部構成は、図５に示す負荷電圧検出回
路１４の内部構成と略同様であるので説明は省略する。

【００１２】次に、図１に示すＤＣ−ＤＣコンバータの
動作について説明する。主回路の基本的な動作について
は、先述の図４に示すスイッチング電源装置の動作と略
同様であるので、詳細な説明は省略する。図１に示す回
路において、制御回路９からＭＯＳ-ＦＥＴ３のゲート
端子に図２(Ａ)に示す制御パルス信号Ｖ_Gが付与され、
ＭＯＳ-ＦＥＴ３がオン・オフ動作を開始すると、図２
(Ｂ)に示すようにＭＯＳ-ＦＥＴ３のターンオン時にＭ
ＯＳ-ＦＥＴ３にスパイク状のサージ電流が流れ、この
サージ電流がＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dに重畳さ
れる。このとき、制御回路９内のトランジスタ４１はオ
フ状態であるので、フォトカプラ１３の受光部１３bの
出力が電圧制御信号として制御回路９の帰還信号入力端
子９aに入力されると共に、フォトカプラ１３の受光部
１３bに流れる電流により低域通過型フィルタ回路１２
のコンデンサ１０が充電される。一方、図２(Ｂ)に示す
ＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dは、電流検出用抵抗８
によりその電流に対応した電圧として検出され、この検
出電圧信号のサージ電流成分が低域通過型フィルタ回路
１２により吸収されてフォトカプラ１３の受光部１３b
の電圧制御信号に重畳される。このとき、低域通過型フ
ィルタ回路１２のコンデンサ１０とフォトカプラ１３の
受光部１３bの直列抵抗との接続点Ａには、図２(Ｃ)に
示す電圧Ｖ_Aが発生する。図２(Ｃ)に示す電圧Ｖ_Aはコン
パレータ２３の非反転入力端子２３aに入力され、反転
入力端子２３bに接続された基準電源２２の制限電流値
に対応する基準電圧Ｖ_REFと比較される。図２(Ｂ)に示
すＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dが増加し、図２(Ｃ)
に示す電圧Ｖ_Aが基準電源２２の基準電圧Ｖ_REFより高く
なると、コンパレータ２３の比較出力端子２３cから発
振回路２４に比較出力信号が送出され、発振回路２４の
出力信号が低レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状
態となる。これと同時に、発振回路２４の低レベルの出
力信号が反転増幅器４３により反転増幅されてトランジ
スタ４１のベース端子に高レベルの出力信号が付与さ
れ、トランジスタ４１がオフ状態からオン状態となる。
これにより、低域通過型フィルタ回路１２のコンデンサ
１０に充電された電荷が制御回路９内の直列抵抗４２及
びトランジスタ４１を通して放電されるので、図２(Ｃ)
に示すように低域通過型フィルタ回路１２のコンデンサ
１０とフォトカプラ１３の受光部１３bの直列抵抗との
接続点Ａの電圧Ｖ_Aが略０Ｖまで降下する。

【００１３】負荷７が軽負荷状態となり、負荷７のイン
ピーダンスが高くなると、図３(Ａ)に示すように発振回
路２４から駆動回路２５を通してＭＯＳ-ＦＥＴ３のゲ
ート端子に付与される制御パルス信号Ｖ_Gのパルス幅が
狭くなるため、ＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dの時間
幅が図３(Ｂ)に示すように狭くなる。このため、ＭＯＳ
-ＦＥＴ３に流れる電流Ｉ_Dが少なくなり、ＭＯＳ-ＦＥ
Ｔ３のターンオン時に発生するスパイク状のサージ電流
やノイズ等による電流信号の最大値がＭＯＳ-ＦＥＴ３
に流れる電流Ｉ_Dの最大値より大きくなる。ＭＯＳ-ＦＥ
Ｔ３に流れる電流Ｉ_Dは、電流検出用抵抗８によりその
電流に対応した電圧として検出され、この検出電圧信号
のサージ電流成分は低域通過型フィルタ回路１２により
吸収され、フォトカプラ１３の受光部１３bの電圧制御
信号に重畳される。このときの低域通過型フィルタ回路
１２の抵抗１１の両端の電圧Ｖ_R11の波形を図３(Ｃ)に
示す。したがって、低域通過型フィルタ回路１２のコン
デンサ１０とフォトカプラ１３の受光部１３bの直列抵
抗との接続点Ａには、図３(Ｄ)に示す電圧Ｖ_Aが発生す
る。図３(Ｂ)に示すＭＯＳ-ＦＥＴ３に流れる電流Ｉ_Dが
増加し、図３(Ｄ)に示す電圧Ｖ_Aが基準電源２２の基準
電圧Ｖ_REFより高くなると、制御回路９内の発振回路２
４の出力信号が低レベルとなり、ＭＯＳ-ＦＥＴ３がオ
フ状態となる。これと同時に、トランジスタ４１がオフ
状態からオン状態となり、ＭＯＳ-ＦＥＴ３のオン期間
中に低域通過型フィルタ回路１２のコンデンサ１０に充
電された電荷が制御回路９内の直列抵抗４２及びトラン
ジスタ４１を通して放電される。このため、軽負荷時に
おいても図３(Ｄ)に示すように低域通過型フィルタ回路
１２のコンデンサ１０とフォトカプラ１３の受光部１３
bの直列抵抗との接続点Ａの電圧Ｖ_Aが略０Ｖまで降下す
る。

【００１４】本実施形態では、ＭＯＳ-ＦＥＴ３がオフ
状態のときに制御回路９内のトランジスタ４１をオン状
態にすることにより、ＭＯＳ-ＦＥＴ３のオン期間中に
低域通過型フィルタ回路１２のコンデンサ１０に充電さ
れた電荷が制御回路９内の直列抵抗４２及びトランジス
タ４１を通して放電される。このため、低域通過型フィ
ルタ回路１２のコンデンサ１０とフォトカプラ１３の受
光部１３bの直列抵抗との接続点Ａの電圧Ｖ_Aが略０Ｖま
で降下し、コンパレータ２３の入力レベルをバイアスす
るまでに時間がかかり、低域通過型フィルタ回路１２の
効果が増すので、ＭＯＳ-ＦＥＴ３のターンオン時に発
生するスパイク状のサージ電流やノイズ等が吸収され
る。したがって、負荷７が軽負荷状態でＭＯＳ-ＦＥＴ
３に流れる電流が少ない場合においても、サージ電流や
ノイズ等により制御回路９内のコンパレータ２３が誤動
作することがなく、ＭＯＳ-ＦＥＴ３のオン・オフ動作
を安定に制御できる利点がある。また、ＭＯＳ-ＦＥＴ
３のオフ期間中において低域通過型フィルタ回路１２の
コンデンサ１０とフォトカプラ１３の受光部１３bの直
列抵抗との接続点Ａの電圧Ｖ_Aが略０Ｖであるので、低
域通過型フィルタ回路１２のコンデンサ１０及び抵抗１
１の値が小さい場合でもＭＯＳ-ＦＥＴ３のターンオン
時に発生するスパイク状のサージ電流やノイズ等を十分
に吸収できる利点がある。

【００１５】本発明の実施態様は上記の実施形態に限定
されず、種々の変更が可能である。例えば、上記の実施
形態ではフライバック型のＤＣ−ＤＣコンバータに適用
した例を示したが、フォワード型のＤＣ−ＤＣコンバー
タにも適用が可能である。また、上記の実施形態では主
スイッチング素子としてＭＯＳ-ＦＥＴを使用した例を
示したが、バイポーラ形トランジスタ、接合型電界効果
トランジスタ（Ｊ-ＦＥＴ）等の他のスイッチング素子
を使用してもよい。これと同様に、補助スイッチング素
子としてのバイポーラ形トランジスタについても、ＭＯ
Ｓ-ＦＥＴ、Ｊ-ＦＥＴ、逆阻止３端子サイリスタ（ＳＣ
Ｒ）等が使用可能である。

【００１６】

【発明の効果】本発明によれば、負荷が軽負荷状態で主
スイッチング素子に流れる電流が少ない場合においても
サージ電流やノイズ等により制御回路が誤動作しないの
で、負荷変動や入力電圧変動にかかわらず、常時主スイ
ッチング素子のオン・オフ動作を安定に制御することが
できる。また、低域通過型フィルタ回路の時定数が小さ
い場合でもスパイク状のサージ電流やノイズ等を十分に
吸収できるので、低域通過型フィルタ回路の時定数を小
さくしてコンパレータの過大電流検出時の応答速度を早
くすることができ、主スイッチング素子の損失を軽減す
ることができる。更に、発振回路の出力信号と同期した
三角波に近い信号が主スイッチング素子に流れる電流信
号に重畳されるので、制御回路から出力される制御信号
の発振周波数が変動して異常音が発生したりリップルが
大きくなるサブハーモニック現象を抑制することができ
る。

【図面の簡単な説明】

【図１】 本発明の一実施形態を示すＤＣ−ＤＣコンバ
ータの電気回路図

【図２】 通常時における図１の回路の各部の電圧及び
電流を示す波形図

【図３】 軽負荷時における図１の回路の各部の電圧及
び電流を示す波形図

【図４】 従来のＤＣ−ＤＣコンバータを示す電気回路
図

【図５】 図４に示す負荷電圧検出回路の内部構成を示
す電気回路図

【図６】 通常時における図４の回路の各部の電圧及び
電流を示す波形図

【図７】 軽負荷時における図４の回路の各部の電圧及
び電流を示す波形図

【符号の説明】

１．．．直流電源、２．．．トランス、２a．．．１次
巻線、２b．．．２次巻線、２c．．．３次巻線、
３．．．ＭＯＳ-ＦＥＴ（主スイッチング素子）、４，
１６．．．整流用ダイオード、５，１７．．．平滑コン
デンサ、６．．．整流平滑回路、７．．．負荷、
８．．．電流検出用抵抗（電流検出手段）、９．．．制
御回路、９a．．．帰還信号入力端子、９b．．．制御信
号出力端子、９c．．．電源端子、１０．．．コンデン
サ、１１．．．抵抗、１２．．．低域通過型フィルタ回
路、１３．．．フォトカプラ、１３a．．．発光部、１
３b．．．受光部（電圧制御用素子）、１４．．．負荷
電圧検出回路、１４a，１４b．．．負荷電圧入力端子、
１４c．．．検出出力端子、１５．．．起動用抵抗、１
８．．．制御電源回路、２１．．．スタート回路及び制
御回路用レギュレータ、２２．．．基準電源、２
３．．．コンパレータ、２３a．．．非反転入力端子、
２３b．．．反転入力端子、２３c．．．比較出力端子、
２４．．．発振回路、２５．．．駆動回路、２６．．．
発振周波数設定用コンデンサ、２７．．．発振周波数設
定用抵抗、２８，２９．．．分圧用抵抗、３０．．．誤
差増幅用トランジスタ、３１．．．定電圧ダイオード、
３２．．．抵抗、４１．．．トランジスタ（補助スイッ
チング素子）、４２．．．直列抵抗、４３．．．反転増
幅器

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28 H02M 3/335

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 直流電源と、複数の巻線を有するトラン
   スと、前記直流電源の両端に直列接続された前記トラン
   スの１次巻線及び主スイッチング素子と、前記トランス
   の２次巻線に整流平滑回路を介して接続される負荷と、
   前記主スイッチング素子に流れる電流をそれに対応する
   電圧として検出する電流検出手段と、前記主スイッチン
   グ素子の制御端子に制御信号を付与して前記主スイッチ
   ング素子をオン・オフ制御する制御回路と、該電流検出
   手段に接続されかつコンデンサを含む低域通過型フィル
   タ回路と、該低域通過型フィルタ回路のコンデンサと直
   列に接続されかつ前記負荷の電圧を検出してその検出信
   号を前記制御回路に付与する電圧制御用素子とを備え、 前記制御回路は、前記低域通過型フィルタ回路のコンデ
   ンサ及び前記電圧制御用素子の接続点の電圧値と制限電
   流値に対応する電圧値とを比較して前記接続点の電圧値
   が制限電流値に対応する電圧値より高くなったときに比
   較出力信号を発生するコンパレータと、前記主スイッチ
   ング素子の制御端子に付与する制御信号を発生しかつ前
   記コンパレータの比較出力信号が発生したとき前記制御
   信号のパルス幅を制御する発振回路とを有するＤＣ−Ｄ
   Ｃコンバータにおいて、 前記主スイッチング素子がオン状態のときにオフ状態と
   なり、前記主スイッチング素子がオフ状態のときにオン
   状態となる補助スイッチング素子を前記低域通過型フィ
   ルタ回路のコンデンサに対し並列に接続したことを特徴
   とするＤＣ−ＤＣコンバータ。