JP3195052B2 - 電源切換え回路 - Google Patents
電源切換え回路Info
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Description
【０００１】
【産業上の利用分野】本発明は負荷回路に主電源とバッ
クアップ電源を切り換えて供給する電源切換え回路に関
するものである。
クアップ電源を切り換えて供給する電源切換え回路に関
するものである。
【０００２】
【従来の技術】例えばスタティック・ランダム・アクセ
ス・メモリ（以下「ＳＲＡＭ」という）から成る負荷回
路を動作させるために所定の駆動電圧を発生する主電源
が用意される。尚、この主電源は例えば前記負荷回路を
搭載した機器内で商用交流電圧から所定の直流電圧（負
荷回路）を生成するように構成することにより実現でき
る。
ス・メモリ（以下「ＳＲＡＭ」という）から成る負荷回
路を動作させるために所定の駆動電圧を発生する主電源
が用意される。尚、この主電源は例えば前記負荷回路を
搭載した機器内で商用交流電圧から所定の直流電圧（負
荷回路）を生成するように構成することにより実現でき
る。
【０００３】ところで、主電源を切った場合に、そのま
ま何らかの手当を施さないと、負荷回路としてのＳＲＡ
Ｍに記憶されているデータが消えてしまうことになるの
で、一般にはそのデータの記憶保持を図るべくバックア
ップ電源を用意し、バックアップ電圧を主電源電圧に代
えて負荷回路に与えるようにしている。
ま何らかの手当を施さないと、負荷回路としてのＳＲＡ
Ｍに記憶されているデータが消えてしまうことになるの
で、一般にはそのデータの記憶保持を図るべくバックア
ップ電源を用意し、バックアップ電圧を主電源電圧に代
えて負荷回路に与えるようにしている。
【０００４】このような主電源とバックアップ電源の切
換え回路の従来例を図７に示す。同図において、１は主
電源電圧ＶCCを与える主電源、２はバックアップ電源電
圧ＶBATを与えるバックアップ電源である。
換え回路の従来例を図７に示す。同図において、１は主
電源電圧ＶCCを与える主電源、２はバックアップ電源電
圧ＶBATを与えるバックアップ電源である。
【０００５】Ｄ１は主電源１と出力端子３との間に接続
された第１スイッチングダイオードであり、Ｄ２はバッ
クアップ電源２と出力端子３との間に接続された第２ス
イッチングダイオードである。４は出力端子３に負荷回
路として接続されたＳＲＡＭである。今、第１、第２ス
イッチングダイオードＤ１、Ｄ２が同一の特性をもつダ
イオードであって、その順方向導通電圧がＶFであると
したとき、負電源１が正常に動作しているときは、主電
源電圧ＶCCがバックアップ電源電圧ＶBATよりも高いの
で、第１スイッチングダイオードＤ１がＯＮ（第２スイ
ッチングダイオードＤ２はＯＦＦ）して出力電圧Ｖ
Oは、 ＶO＝ＶCC−ＶF となる。しかし、例えばメインスイッチ（図示せず）の
ＯＦＦによって電源電圧ＶCCがバックアップ電圧ＶBAT
よりも低くなると、第２ダイオードＤ２がＯＮ（第１ス
イッチングダイオードＤ１はＯＦＦ）して出力電圧ＶO
は、 ＶO＝ＶBAT−ＶF となる。
された第１スイッチングダイオードであり、Ｄ２はバッ
クアップ電源２と出力端子３との間に接続された第２ス
イッチングダイオードである。４は出力端子３に負荷回
路として接続されたＳＲＡＭである。今、第１、第２ス
イッチングダイオードＤ１、Ｄ２が同一の特性をもつダ
イオードであって、その順方向導通電圧がＶFであると
したとき、負電源１が正常に動作しているときは、主電
源電圧ＶCCがバックアップ電源電圧ＶBATよりも高いの
で、第１スイッチングダイオードＤ１がＯＮ（第２スイ
ッチングダイオードＤ２はＯＦＦ）して出力電圧Ｖ
Oは、 ＶO＝ＶCC−ＶF となる。しかし、例えばメインスイッチ（図示せず）の
ＯＦＦによって電源電圧ＶCCがバックアップ電圧ＶBAT
よりも低くなると、第２ダイオードＤ２がＯＮ（第１ス
イッチングダイオードＤ１はＯＦＦ）して出力電圧ＶO
は、 ＶO＝ＶBAT−ＶF となる。
【０００６】
【発明が解決しようとする課題】上記従来の回路におい
て、ＳＲＡＭ４の動作電圧の最小値が４.５Ｖで、デー
タを保持するために必要なバックアップ電圧の最小値が
２Ｖであるとすると、ＶCC、ＶBATはそれぞれ次の式で
示される電圧を有することが必要となる。 ＶCC＝４.５＋ＶF・・・（１） ＶBAT＝２＋ＶF ・・・（２） これは、ＶCCやＶBATとして４.５Ｖや２Ｖよりもスイッ
チングダイオードのＶF分だけ高い値がＶCCやＶBATの許
容最小値になるということを意味している。一方、ＳＲ
ＡＭ４はバックアップ時に印加されている電圧が２Ｖ位
になると、保持状態がぎりぎりとなり、０.２Ｖぐらい
の電圧の揺れが一瞬でも生じたりすると、ＳＲＡＭ４に
記憶しているデータが消去されてしまう。また、主電源
にノイズが乗ってそのノイズによるＶCCの電圧低下が生
じると、ＳＲＡＭ４の動作時に誤動作が生じたりする。
て、ＳＲＡＭ４の動作電圧の最小値が４.５Ｖで、デー
タを保持するために必要なバックアップ電圧の最小値が
２Ｖであるとすると、ＶCC、ＶBATはそれぞれ次の式で
示される電圧を有することが必要となる。 ＶCC＝４.５＋ＶF・・・（１） ＶBAT＝２＋ＶF ・・・（２） これは、ＶCCやＶBATとして４.５Ｖや２Ｖよりもスイッ
チングダイオードのＶF分だけ高い値がＶCCやＶBATの許
容最小値になるということを意味している。一方、ＳＲ
ＡＭ４はバックアップ時に印加されている電圧が２Ｖ位
になると、保持状態がぎりぎりとなり、０.２Ｖぐらい
の電圧の揺れが一瞬でも生じたりすると、ＳＲＡＭ４に
記憶しているデータが消去されてしまう。また、主電源
にノイズが乗ってそのノイズによるＶCCの電圧低下が生
じると、ＳＲＡＭ４の動作時に誤動作が生じたりする。
【０００７】従って、主電源電圧ＶCC、及びＶBATはこ
れらの電圧の揺れやノイズの影響を考慮して或る程度高
めに設定するが、それは許容範囲（マージン）を狭める
ことになる。その上に前記従来例の構成によればダイオ
ードのＶFの分だけ更に余計に許容値が狭くなってしま
う。例えば、バックアップ電源２が電池である場合には
ＶBATは時間とともに下がっていくので、ＶFを０.５Ｖ
とすると、（２）式よりＶBATとして２.５Ｖ（実際には
電圧の揺れの分の０.２Ｖ考慮して２.７Ｖ）まで下がっ
た点が許容値となり、ＶFの分だけ余計にマージンが小
さくなってしまうという欠点があった。
れらの電圧の揺れやノイズの影響を考慮して或る程度高
めに設定するが、それは許容範囲（マージン）を狭める
ことになる。その上に前記従来例の構成によればダイオ
ードのＶFの分だけ更に余計に許容値が狭くなってしま
う。例えば、バックアップ電源２が電池である場合には
ＶBATは時間とともに下がっていくので、ＶFを０.５Ｖ
とすると、（２）式よりＶBATとして２.５Ｖ（実際には
電圧の揺れの分の０.２Ｖ考慮して２.７Ｖ）まで下がっ
た点が許容値となり、ＶFの分だけ余計にマージンが小
さくなってしまうという欠点があった。
【０００８】本発明はこのような点に鑑み、スイッチ素
子による電圧ロスを生じないようにした新規な電源切換
え回路を提供することを目的とする。また、本発明はそ
のような電圧ロスを生じない電源切換え回路において適
切な切換え制御がなされるようにすることを目的とす
る。
子による電圧ロスを生じないようにした新規な電源切換
え回路を提供することを目的とする。また、本発明はそ
のような電圧ロスを生じない電源切換え回路において適
切な切換え制御がなされるようにすることを目的とす
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、負荷回路に主電源とバックアップ電源を
切り換えて供給するために、主電源と出力端子間に接続
されたＭＯＳトランジスタより成る第１スイッチ手段
と、バックアップ電源と前記出力端子間に接続されたＭ
ＯＳトランジスタより成る第２スイッチ手段と、前記第
１、第２スイッチ手段をそれぞれ構成する各ＭＯＳトラ
ンジスタにスイッチング電圧を与えるスイッチ制御手段
とを備え、前記スイッチ制御手段は主電源電圧が基準電
圧以下に下がるのを検出する検出手段を有しており、該
検出手段の出力は前記主電源電圧の前記基準電圧以下へ
の低下が検出されたとき前記第１スイッチ手段をＯＦ
Ｆ、第２スイッチ手段をＯＮとするように働くようにな
っている電源切換え回路において、前記検出手段がコン
パレータと、主電源の電圧を前記コンパレータに印加す
る手段と、前記コンパレータに基準電圧を印加する基準
電圧回路とを有し、該基準電圧回路は、前記主電源によ
り充電されるコンデンサを含んでおり、そのコンデンサ
の出力を基準電圧としている。あるいは、該基準電圧回
路は上記バックアップ電源からの電圧を入力するＭＯＳ
トランジスタのバッファ増幅器を含んでおり、このバッ
ファ増幅器の出力電圧を上記基準電圧としている。
め本発明では、負荷回路に主電源とバックアップ電源を
切り換えて供給するために、主電源と出力端子間に接続
されたＭＯＳトランジスタより成る第１スイッチ手段
と、バックアップ電源と前記出力端子間に接続されたＭ
ＯＳトランジスタより成る第２スイッチ手段と、前記第
１、第２スイッチ手段をそれぞれ構成する各ＭＯＳトラ
ンジスタにスイッチング電圧を与えるスイッチ制御手段
とを備え、前記スイッチ制御手段は主電源電圧が基準電
圧以下に下がるのを検出する検出手段を有しており、該
検出手段の出力は前記主電源電圧の前記基準電圧以下へ
の低下が検出されたとき前記第１スイッチ手段をＯＦ
Ｆ、第２スイッチ手段をＯＮとするように働くようにな
っている電源切換え回路において、前記検出手段がコン
パレータと、主電源の電圧を前記コンパレータに印加す
る手段と、前記コンパレータに基準電圧を印加する基準
電圧回路とを有し、該基準電圧回路は、前記主電源によ
り充電されるコンデンサを含んでおり、そのコンデンサ
の出力を基準電圧としている。あるいは、該基準電圧回
路は上記バックアップ電源からの電圧を入力するＭＯＳ
トランジスタのバッファ増幅器を含んでおり、このバッ
ファ増幅器の出力電圧を上記基準電圧としている。
【００１０】
【００１１】更に前記スイッチ制御回路は、主電源の電
圧が予め定めた所定電圧より下がるのを検出する第１の
検出手段と、主電源の電圧が予め定めた所定電圧より下
がるのを検出する第２の検出手段を接続できる端子と、
前記第１の検出手段の出力と前記端子からの電圧を受け
るとともに前記第１検出手段の出力と前記端子からの電
圧がいずれも主電源の電圧がそれぞれの所定電圧より下
がったのを検出した出力であるときに前記第１スイッチ
手段をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発
生する論理回路とから構成することができる。
圧が予め定めた所定電圧より下がるのを検出する第１の
検出手段と、主電源の電圧が予め定めた所定電圧より下
がるのを検出する第２の検出手段を接続できる端子と、
前記第１の検出手段の出力と前記端子からの電圧を受け
るとともに前記第１検出手段の出力と前記端子からの電
圧がいずれも主電源の電圧がそれぞれの所定電圧より下
がったのを検出した出力であるときに前記第１スイッチ
手段をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発
生する論理回路とから構成することができる。
【００１２】
【作用】上記のように、電源切換え回路を、主電源と出
力端子間に接続されたＭＯＳトランジスタより成る第１
スイッチ手段と、バックアップ電源と前記出力端子間に
接続されたＭＯＳトランジスタより成る第２スイッチ手
段と、前記第１、第２スイッチ手段をそれぞれ構成する
各ＭＯＳトランジスタにスイッチング電圧を与えるスイ
ッチ制御手段とを設けた構成とすると、第１、第２スイ
ッチ手段がＭＯＳトランジスタで構成されているためス
イッチ手段による電圧ロスが発生せず、従って、その
分、電源電圧低下の許容範囲（マージン）及びバックア
ップ電圧低下の許容範囲（マージン）が広くなる。
力端子間に接続されたＭＯＳトランジスタより成る第１
スイッチ手段と、バックアップ電源と前記出力端子間に
接続されたＭＯＳトランジスタより成る第２スイッチ手
段と、前記第１、第２スイッチ手段をそれぞれ構成する
各ＭＯＳトランジスタにスイッチング電圧を与えるスイ
ッチ制御手段とを設けた構成とすると、第１、第２スイ
ッチ手段がＭＯＳトランジスタで構成されているためス
イッチ手段による電圧ロスが発生せず、従って、その
分、電源電圧低下の許容範囲（マージン）及びバックア
ップ電圧低下の許容範囲（マージン）が広くなる。
【００１３】また、スイッチ制御回路を、検出手段によ
って主電源が予め定めた所定電圧より下がるのを検出し
て第１スイッチ手段をＯＦＦ、第２スイッチ手段をＯＮ
とするように構成すると、主電源電圧が所定電圧より下
がる前にバックアップ電源に切り換えるので、例えば負
荷回路がＳＲＡＭのような場合に主電源電圧低下時にデ
ータの確実な保持が可能となる。
って主電源が予め定めた所定電圧より下がるのを検出し
て第１スイッチ手段をＯＦＦ、第２スイッチ手段をＯＮ
とするように構成すると、主電源電圧が所定電圧より下
がる前にバックアップ電源に切り換えるので、例えば負
荷回路がＳＲＡＭのような場合に主電源電圧低下時にデ
ータの確実な保持が可能となる。
【００１４】尚、このような所定電圧は基準電圧として
作ってやらなければならないが、この基準電圧をバック
アップ電源を利用して形成する場合、バックアップ電源
からの電圧を入力するバッファ増幅器を設け、このバッ
ファ増幅器の出力電圧を利用して上記基準電圧とするよ
うに構成すると、増幅器（該増幅器がＭＯＳトランジス
タで構成され、そのゲートにバックアップ電源からの電
圧を印加する場合を想定すれば分かりやすいように）に
対しバックアップ電源から電流が流れず、電圧だけが印
加されるので、バックアップ電源のパワーを殆ど消費し
なくてすむ。
作ってやらなければならないが、この基準電圧をバック
アップ電源を利用して形成する場合、バックアップ電源
からの電圧を入力するバッファ増幅器を設け、このバッ
ファ増幅器の出力電圧を利用して上記基準電圧とするよ
うに構成すると、増幅器（該増幅器がＭＯＳトランジス
タで構成され、そのゲートにバックアップ電源からの電
圧を印加する場合を想定すれば分かりやすいように）に
対しバックアップ電源から電流が流れず、電圧だけが印
加されるので、バックアップ電源のパワーを殆ど消費し
なくてすむ。
【００１５】前記スイッチ制御回路を、主電源の電圧が
予め定めた所定電圧より下がるのを検出する第１の検出
手段と、主電源の電圧が予め定めた所定電圧より下がる
のを検出する第２の検出手段を接続できる端子と、前記
第１の検出手段の出力と前記端子からの電圧を受けると
ともに前記第１検出手段の出力と前記端子からの電圧が
いずれも主電源の電圧がそれぞれの所定電圧より下がっ
たのを検出した出力であるときに前記第１スイッチ手段
をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発生す
る論理回路とから構成した場合には、第１検出手段を例
えばＭＯＳトランジスタを用いて構成したことにより、
検出電圧のバラツキが生じても、第２検出手段によっ
て、その検出の不正確さを補償することが可能となる。
予め定めた所定電圧より下がるのを検出する第１の検出
手段と、主電源の電圧が予め定めた所定電圧より下がる
のを検出する第２の検出手段を接続できる端子と、前記
第１の検出手段の出力と前記端子からの電圧を受けると
ともに前記第１検出手段の出力と前記端子からの電圧が
いずれも主電源の電圧がそれぞれの所定電圧より下がっ
たのを検出した出力であるときに前記第１スイッチ手段
をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発生す
る論理回路とから構成した場合には、第１検出手段を例
えばＭＯＳトランジスタを用いて構成したことにより、
検出電圧のバラツキが生じても、第２検出手段によっ
て、その検出の不正確さを補償することが可能となる。
【００１６】
【実施例】以下、本発明を図面に示す実施例に従って説
明する。本発明を実施した図１において、図７の従来例
と同一の部分には同一の符号を付してある。本実施例で
は主電源１と出力端子３との間、及びバックアップ電源
２と出力端子３の間に接続するスイッチ手段としてそれ
ぞれＰ型のＭＯＳトランジスタＰ１、Ｐ２を使用してい
る。５はこれらのＭＯＳトランジスタＰ１、Ｐ２の切換
えを行なうための制御電圧を各ＭＯＳトランジスタＰ
１、Ｐ２のゲートに与えるスイッチ制御回路である。
明する。本発明を実施した図１において、図７の従来例
と同一の部分には同一の符号を付してある。本実施例で
は主電源１と出力端子３との間、及びバックアップ電源
２と出力端子３の間に接続するスイッチ手段としてそれ
ぞれＰ型のＭＯＳトランジスタＰ１、Ｐ２を使用してい
る。５はこれらのＭＯＳトランジスタＰ１、Ｐ２の切換
えを行なうための制御電圧を各ＭＯＳトランジスタＰ
１、Ｐ２のゲートに与えるスイッチ制御回路である。
【００１７】ＳＲＡＭ４を動作させる場合は、スイッチ
制御回路５からＭＯＳトランジスタＰ１のゲートにロー
レベル電圧を与えて該ＭＯＳトランジスタＰ１をＯＮ状
態にするとともにＭＯＳトランジスタＰ２のゲートにハ
イレベル電圧を与えて該ＭＯＳトランジスタＰ２をＯＦ
Ｆになす。ＳＲＡＭ４をバックアップ状態とするときに
は、スイッチ制御回路５はＭＯＳトランジスタＰ１のゲ
ートにハイレベル電圧、ＭＯＳトランジスタＰ２のゲー
トにローレベル電圧をそれぞれ与えてＭＯＳトランジス
タＰ１をＯＦＦ状態、ＭＯＳトランジスタＰ２をＯＮ状
態になす。
制御回路５からＭＯＳトランジスタＰ１のゲートにロー
レベル電圧を与えて該ＭＯＳトランジスタＰ１をＯＮ状
態にするとともにＭＯＳトランジスタＰ２のゲートにハ
イレベル電圧を与えて該ＭＯＳトランジスタＰ２をＯＦ
Ｆになす。ＳＲＡＭ４をバックアップ状態とするときに
は、スイッチ制御回路５はＭＯＳトランジスタＰ１のゲ
ートにハイレベル電圧、ＭＯＳトランジスタＰ２のゲー
トにローレベル電圧をそれぞれ与えてＭＯＳトランジス
タＰ１をＯＦＦ状態、ＭＯＳトランジスタＰ２をＯＮ状
態になす。
【００１８】このように本実施例では主電源１とバック
アップ電源２を切換えるスイッチ手段としてＭＯＳトラ
ンジスタＰ１、Ｐ２を用いているので、その電圧ロスは
殆ど零であり、ＳＲＡＭ４に対しＶCCとしては最小４.
５Ｖ、ＶBATとしては最小２Ｖ（電圧の揺れやノイズの
影響を考慮する場合は４.５Ｖ、２Ｖよりやや高めにす
る）まで許容範囲が広がることになる。従って、例えば
バックアップ電源２として電池を用いた場合、電池の使
用できる寿命が従来例に比し延びることになる。
アップ電源２を切換えるスイッチ手段としてＭＯＳトラ
ンジスタＰ１、Ｐ２を用いているので、その電圧ロスは
殆ど零であり、ＳＲＡＭ４に対しＶCCとしては最小４.
５Ｖ、ＶBATとしては最小２Ｖ（電圧の揺れやノイズの
影響を考慮する場合は４.５Ｖ、２Ｖよりやや高めにす
る）まで許容範囲が広がることになる。従って、例えば
バックアップ電源２として電池を用いた場合、電池の使
用できる寿命が従来例に比し延びることになる。
【００１９】図２は前記スイッチ制御回路５の詳細を示
している。このスイッチ制御回路５は主電源電圧ＶCCを
抵抗Ｒ１、Ｒ２で分圧した（イ）点の電圧をコンパレー
タ６で基準電圧Ｖrefと比較し、（イ）点の電位が基準
電圧Ｖrefよりも低くなると、コンパレータ６の出力は
ハイレベルからローレベルとなる。
している。このスイッチ制御回路５は主電源電圧ＶCCを
抵抗Ｒ１、Ｒ２で分圧した（イ）点の電圧をコンパレー
タ６で基準電圧Ｖrefと比較し、（イ）点の電位が基準
電圧Ｖrefよりも低くなると、コンパレータ６の出力は
ハイレベルからローレベルとなる。
【００２０】この出力は第１インバータＧ１で反転され
てＭＯＳトランジスタＰ１のゲートにハイレベル電圧と
して印加され、ＭＯＳトランジスタＰ１をＯＦＦにな
す。また、第１インバータＧ１の出力を更に第２インバ
ータＧ２で反転することによりＭＯＳトランジスタＰ２
のゲートにはローレベルとして加わり、該ＭＯＳトラン
ジスタＰ２をＯＮさせる。これによって出力端子３には
バックアップ電圧ＶBATが導出される。出力端子３に接
続されるＳＲＡＭ４が主電源ＶCCの低下によってデータ
が消えてしまう前に上記の切換えが行なわれなければな
らない。そのため、基準電圧Ｖrefは、ＳＲＡＭ４のデ
ータが消えない値に選ばれるものとする。
てＭＯＳトランジスタＰ１のゲートにハイレベル電圧と
して印加され、ＭＯＳトランジスタＰ１をＯＦＦにな
す。また、第１インバータＧ１の出力を更に第２インバ
ータＧ２で反転することによりＭＯＳトランジスタＰ２
のゲートにはローレベルとして加わり、該ＭＯＳトラン
ジスタＰ２をＯＮさせる。これによって出力端子３には
バックアップ電圧ＶBATが導出される。出力端子３に接
続されるＳＲＡＭ４が主電源ＶCCの低下によってデータ
が消えてしまう前に上記の切換えが行なわれなければな
らない。そのため、基準電圧Ｖrefは、ＳＲＡＭ４のデ
ータが消えない値に選ばれるものとする。
【００２１】このようにすることによって機器のメイン
スイッチがＯＦＦとなって主電源電圧ＶCCが下がると
き、該ＶCCがＳＲＡＭ４のデータを消去しない電圧値で
あるうちにバックアップ電源２からの電圧ＶBATを出力
端子３に出力するように切換えが行なわれる。
スイッチがＯＦＦとなって主電源電圧ＶCCが下がると
き、該ＶCCがＳＲＡＭ４のデータを消去しない電圧値で
あるうちにバックアップ電源２からの電圧ＶBATを出力
端子３に出力するように切換えが行なわれる。
【００２２】基準電圧Ｖrefを与える基準電圧源７の構
成は種々考えられるが、例えば１つの構成として図３の
ようにＶCCを電源電圧とし、抵抗Ｒ４、Ｒ５とそのＲ５
に並列なコンデンサＣ１とから構成し、Ｃ１の電圧を基
準電圧とすることによって実現できる。
成は種々考えられるが、例えば１つの構成として図３の
ようにＶCCを電源電圧とし、抵抗Ｒ４、Ｒ５とそのＲ５
に並列なコンデンサＣ１とから構成し、Ｃ１の電圧を基
準電圧とすることによって実現できる。
【００２３】前記図３の基準電源７は主電源電圧ＶCCを
利用した形態であるが、次の図４は基準電圧Ｖrefをバ
ックアップ電源２から得ている。図４において、バック
アップ電源２の電圧（バックアップ電源電圧）ＶBATは
バッファ増幅器８に印加されている。バックアップ電源
電圧ＶBATが３Ｖであるとすると、バッファ増幅器８の
出力も３Ｖとなる。この電圧は抵抗Ｒ６、Ｒ７によって
分圧され、（ロ）点の電圧がコンパレータ６の（−）端
子に印加される。この場合、バッファ増幅器８をＭＯＳ
トランジスタで構成すると、そのゲートにはバックアッ
プ電源２から電圧が印加されるだけであって、電流は流
れないので、バックアップ電源２のパワーが消費されな
いという利点を享受できる。
利用した形態であるが、次の図４は基準電圧Ｖrefをバ
ックアップ電源２から得ている。図４において、バック
アップ電源２の電圧（バックアップ電源電圧）ＶBATは
バッファ増幅器８に印加されている。バックアップ電源
電圧ＶBATが３Ｖであるとすると、バッファ増幅器８の
出力も３Ｖとなる。この電圧は抵抗Ｒ６、Ｒ７によって
分圧され、（ロ）点の電圧がコンパレータ６の（−）端
子に印加される。この場合、バッファ増幅器８をＭＯＳ
トランジスタで構成すると、そのゲートにはバックアッ
プ電源２から電圧が印加されるだけであって、電流は流
れないので、バックアップ電源２のパワーが消費されな
いという利点を享受できる。
【００２４】図５はスイッチ制御回路５に関し、他の構
成を採っている。即ち、ここでは主電源電圧ＶCCと基準
電圧Ｖrefとの比較を行なうコンパレータ６ａの出力を
ＮＯＲゲート９の入力とし、ＮＯＲゲート９の他の入力
は端子１０より得るように構成されている。線路１１及
び端子１０はいずれも抵抗Ｒ８、Ｒ９を介して接地電位
に接続されている。ＮＯＲゲート９の出力はＭＯＳトラ
ンジスタＰ１のゲートに与えられるとともにインバータ
Ｇ２を介してＭＯＳトランジスタＰ２のゲートに与えら
れる。
成を採っている。即ち、ここでは主電源電圧ＶCCと基準
電圧Ｖrefとの比較を行なうコンパレータ６ａの出力を
ＮＯＲゲート９の入力とし、ＮＯＲゲート９の他の入力
は端子１０より得るように構成されている。線路１１及
び端子１０はいずれも抵抗Ｒ８、Ｒ９を介して接地電位
に接続されている。ＮＯＲゲート９の出力はＭＯＳトラ
ンジスタＰ１のゲートに与えられるとともにインバータ
Ｇ２を介してＭＯＳトランジスタＰ２のゲートに与えら
れる。
【００２５】端子１０には外部回路として主電源ＶCCを
基準電圧Ｖrefと比較する他のコンパレータ６ｂが接続
できる。今、コンパレータ６ａをＮＯＲゲート９、イン
バータＧ２等とともにＭＯＳトランジスタで同一のＩＣ
チップに形成したとき、このＭＯＳトランジスタで構成
されたコンパレータ６ａはその特性のバラツキが生じ易
く、ＶCCの低下を正確に検出できない（従って、主電源
電圧ＶCCがＳＲＡＭ４のデータ保持範囲を超えて下がっ
たところで動作する）場合が生じる。
基準電圧Ｖrefと比較する他のコンパレータ６ｂが接続
できる。今、コンパレータ６ａをＮＯＲゲート９、イン
バータＧ２等とともにＭＯＳトランジスタで同一のＩＣ
チップに形成したとき、このＭＯＳトランジスタで構成
されたコンパレータ６ａはその特性のバラツキが生じ易
く、ＶCCの低下を正確に検出できない（従って、主電源
電圧ＶCCがＳＲＡＭ４のデータ保持範囲を超えて下がっ
たところで動作する）場合が生じる。
【００２６】このような不具合を避け、主電源電圧ＶCC
が所定電圧に下がったところで確実に電源の切換えが行
なわれるようにするべく、端子１０に精度のよい例えば
バイポーラトランジスタを能動素子とするコンパレータ
６ｂを接続し、それらのコンパレータ６ａ、６ｂがいず
れも検出動作をして、それらの出力がローレベルとなっ
たとき電源の切換えが遂行されるようになすとよい。
尚、これらのコンパレータ６ａ、６ｂの出力はＶCCの上
記低下検出が行なわれない状態ではハイレベル電圧であ
る。
が所定電圧に下がったところで確実に電源の切換えが行
なわれるようにするべく、端子１０に精度のよい例えば
バイポーラトランジスタを能動素子とするコンパレータ
６ｂを接続し、それらのコンパレータ６ａ、６ｂがいず
れも検出動作をして、それらの出力がローレベルとなっ
たとき電源の切換えが遂行されるようになすとよい。
尚、これらのコンパレータ６ａ、６ｂの出力はＶCCの上
記低下検出が行なわれない状態ではハイレベル電圧であ
る。
【００２７】このようにすると、精度のよい電源切換え
が実現できるが、予めコンパレータ６ａの検出点（従っ
て、基準電圧）を高めにとっておく（その分マージンは
狭くなる）ことにより上記バラツキを吸収した場合に
は、端子１０に前記コンパレータ６ｂを接続する必要は
なくなるが、このようにコンパレータ６ｂを接続しなく
ても、端子１０が抵抗Ｒ９で接地点に接続されているた
めＮＯＲゲート９はコンパレータ６ａの動作だけにも対
応できる。
が実現できるが、予めコンパレータ６ａの検出点（従っ
て、基準電圧）を高めにとっておく（その分マージンは
狭くなる）ことにより上記バラツキを吸収した場合に
は、端子１０に前記コンパレータ６ｂを接続する必要は
なくなるが、このようにコンパレータ６ｂを接続しなく
ても、端子１０が抵抗Ｒ９で接地点に接続されているた
めＮＯＲゲート９はコンパレータ６ａの動作だけにも対
応できる。
【００２８】最後に、図６は本発明に係る電源切換え回
路の具体的な適用例を示している。同図において、２０
は１つのＩＣチップであり、主電源電圧ＶCCの入力用の
端子２１、バックアップ電源電圧入力用の端子２２、電
源電圧出力端子２３、信号入力端子２５、信号出力端子
２４を備えている。
路の具体的な適用例を示している。同図において、２０
は１つのＩＣチップであり、主電源電圧ＶCCの入力用の
端子２１、バックアップ電源電圧入力用の端子２２、電
源電圧出力端子２３、信号入力端子２５、信号出力端子
２４を備えている。
【００２９】２６は入力端子２５から入力された信号を
デコードするデコーダであり、２７はそのデコーダ２６
からの出力データを受けて出力端子２４へ供給するバッ
ファ回路である。一方、２８は検出回路、２９はゲート
回路である。これらの検出回路２８とゲート回路２９は
先に説明したスイッチ制御回路５を構成する。
デコードするデコーダであり、２７はそのデコーダ２６
からの出力データを受けて出力端子２４へ供給するバッ
ファ回路である。一方、２８は検出回路、２９はゲート
回路である。これらの検出回路２８とゲート回路２９は
先に説明したスイッチ制御回路５を構成する。
【００３０】ここで、デコーダ２６と検出回路２８は主
電源電圧ＶCCを動作電圧とし、バッファ回路２７とゲー
ト回路２９は出力電圧ＶOを動作電圧としているものと
する。そして、端子２３及び２４にはＳＲＡＭ４が接続
されるものとする。
電源電圧ＶCCを動作電圧とし、バッファ回路２７とゲー
ト回路２９は出力電圧ＶOを動作電圧としているものと
する。そして、端子２３及び２４にはＳＲＡＭ４が接続
されるものとする。
【００３１】図６において、今、主電源電圧ＶCCが出力
端子２３に導出されている状態において、そのＶCCが下
がると、検出回路２８及びゲート回路２９によりＭＯＳ
トランジスタＰ１がＯＦＦ、ＭＯＳトランジスタＰ２が
ＯＮし、出力端子２３にはＶBATが出力され、これはＳ
ＲＡＭ４に与えられるだけでなく、バッファ回路２７及
びゲート回路２９にも与えられる。従って、ＶCCがデコ
ーダ２６、検出回路２８の動作不能電位まで降下しても
バッファ回路２７、ゲート回路２９にはＶBATが供給さ
れているためＰ１はＯＦＦ、Ｐ２はＯＮ、出力端子２３
は出力状態を維持することが可能になる。
端子２３に導出されている状態において、そのＶCCが下
がると、検出回路２８及びゲート回路２９によりＭＯＳ
トランジスタＰ１がＯＦＦ、ＭＯＳトランジスタＰ２が
ＯＮし、出力端子２３にはＶBATが出力され、これはＳ
ＲＡＭ４に与えられるだけでなく、バッファ回路２７及
びゲート回路２９にも与えられる。従って、ＶCCがデコ
ーダ２６、検出回路２８の動作不能電位まで降下しても
バッファ回路２７、ゲート回路２９にはＶBATが供給さ
れているためＰ１はＯＦＦ、Ｐ２はＯＮ、出力端子２３
は出力状態を維持することが可能になる。
【００３２】ＳＲＡＭ４のデータ保持不能はそれに加わ
る電源電圧の所定値を超える低下だけでなく、リード／
ライトの信号の電圧低下によってもデータが消えてしま
う場合があるが、図６の回路はその電源電圧と信号の双
方に関してデータ保持を図るように手当されている。
る電源電圧の所定値を超える低下だけでなく、リード／
ライトの信号の電圧低下によってもデータが消えてしま
う場合があるが、図６の回路はその電源電圧と信号の双
方に関してデータ保持を図るように手当されている。
【００３３】
【発明の効果】以上説明したように本発明によれば、電
源切換え回路を、主電源と出力端子間に接続されたＭＯ
Ｓトランジスタより成る第１スイッチ手段と、バックア
ップ電源と前記出力端子間に接続されたＭＯＳトランジ
スタより成る第２スイッチ手段と、前記第１、第２スイ
ッチ手段をそれぞれ構成する各ＭＯＳトランジスタにス
イッチング電圧を与えるスイッチ制御手段とを設けた構
成とすると、第１、第２スイッチ手段がＭＯＳトランジ
スタで構成されているためスイッチ手段による電圧ロス
が発生せず、従って、その分、電源電圧の低下及びバッ
クアップ電圧の許容範囲（マージン）が広くなる。
源切換え回路を、主電源と出力端子間に接続されたＭＯ
Ｓトランジスタより成る第１スイッチ手段と、バックア
ップ電源と前記出力端子間に接続されたＭＯＳトランジ
スタより成る第２スイッチ手段と、前記第１、第２スイ
ッチ手段をそれぞれ構成する各ＭＯＳトランジスタにス
イッチング電圧を与えるスイッチ制御手段とを設けた構
成とすると、第１、第２スイッチ手段がＭＯＳトランジ
スタで構成されているためスイッチ手段による電圧ロス
が発生せず、従って、その分、電源電圧の低下及びバッ
クアップ電圧の許容範囲（マージン）が広くなる。
【００３４】また、スイッチ制御回路を、検出手段によ
って主電源が予め定めた所定電圧より下がるのを検出し
て第１スイッチ手段をＯＦＦ、第２スイッチ手段をＯＮ
とするように構成すると、主電源電圧が所定電圧より下
がる前にバックアップ電源に切り換えるので、例えば負
荷回路がＳＲＡＭのような場合にデータの確実な保持が
が可能となる。
って主電源が予め定めた所定電圧より下がるのを検出し
て第１スイッチ手段をＯＦＦ、第２スイッチ手段をＯＮ
とするように構成すると、主電源電圧が所定電圧より下
がる前にバックアップ電源に切り換えるので、例えば負
荷回路がＳＲＡＭのような場合にデータの確実な保持が
が可能となる。
【００３５】尚、このような所定電圧は基準電圧として
作ってやらなければならないが、この基準電圧をバック
アップ電源を利用して形成する場合、バックアップ電源
からの電圧を入力するバッファ増幅器を設け、このバッ
ファ増幅器の出力電圧を上記基準電圧とするように構成
すると、増幅器（該増幅器はＭＯＳトランジスタで構成
され、そのゲートにバックアップ電源からの電圧が印加
される）に対しバックアップ電源から電流が流れず、電
圧だけが印加されるので、バックアップ電源のパワーを
殆ど消費しなくてすむ。
作ってやらなければならないが、この基準電圧をバック
アップ電源を利用して形成する場合、バックアップ電源
からの電圧を入力するバッファ増幅器を設け、このバッ
ファ増幅器の出力電圧を上記基準電圧とするように構成
すると、増幅器（該増幅器はＭＯＳトランジスタで構成
され、そのゲートにバックアップ電源からの電圧が印加
される）に対しバックアップ電源から電流が流れず、電
圧だけが印加されるので、バックアップ電源のパワーを
殆ど消費しなくてすむ。
【００３６】前記スイッチ制御回路を、主電源の電圧が
予め定めた所定電圧より下がるのを検出する第１の検出
手段と、主電源の電圧が予め定めた所定電圧より下がる
のを検出する第２の検出手段を接続できる端子と、前記
第１の検出手段の出力と前記端子からの電圧を受けると
ともに前記第１検出手段の出力と前記端子からの電圧が
いずれも主電源の電圧がそれぞれの所定電圧より下がっ
たのを検出した出力であるときに前記第１スイッチ手段
をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発生す
る論理回路とから構成した場合には、第１検出手段を例
えばＭＯＳトランジスタを用いて構成したことにより、
検出電圧のバラツキが生じても、第２検出手段によっ
て、その検出の不正確さを補償することが可能となる。
予め定めた所定電圧より下がるのを検出する第１の検出
手段と、主電源の電圧が予め定めた所定電圧より下がる
のを検出する第２の検出手段を接続できる端子と、前記
第１の検出手段の出力と前記端子からの電圧を受けると
ともに前記第１検出手段の出力と前記端子からの電圧が
いずれも主電源の電圧がそれぞれの所定電圧より下がっ
たのを検出した出力であるときに前記第１スイッチ手段
をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発生す
る論理回路とから構成した場合には、第１検出手段を例
えばＭＯＳトランジスタを用いて構成したことにより、
検出電圧のバラツキが生じても、第２検出手段によっ
て、その検出の不正確さを補償することが可能となる。
【図１】本発明を実施した電源切換え回路を示す回路
図。
図。
【図２】本発明を実施した電源切換え回路のスイッチ制
御回路例を示す図。
御回路例を示す図。
【図３】図２の基準電圧源を示す図。
【図４】本発明を実施した電源切換え回路の他のスイッ
チ制御回路例を示す図。
チ制御回路例を示す図。
【図５】本発明を実施した電源切換え回路の更に他のス
イッチ制御回路例を示す図。
イッチ制御回路例を示す図。
【図６】本発明の具体的適用例を示す図。
【図７】従来例の電源切換え回路を示す図。
１ 主電源 ２ バックアップ電源 ３ 出力端子 ４ ＳＲＡＭ ５ スイッチ制御回路 ６ コンパレータ ７ 基準電圧源 ８ バッファ増幅器 ９ ＮＯＲゲート １０ 端子 ２１ 主電源電圧入力端子 ２２ バックアップ電源電圧入力端子 ２３ 電源電圧出力端子 ２４ 信号出力端子 ２５ 信号入力端子 ２６ デコーダ ２７ バッファ回路 ２８ 検出回路 ２９ ゲート回路 Ｐ１、Ｐ２ ＭＯＳトランジスタ ＶCC 主電源電圧 ＶBAT バックアップ電源電圧 ＶO 出力電圧 Ｇ１、Ｇ２ インバータ
Claims (4)
- 【請求項１】負荷回路に主電源とバックアップ電源を切
り換えて供給するために、主電源と出力端子間に接続さ
れたＭＯＳトランジスタより成る第１スイッチ手段と、
バックアップ電源と前記出力端子間に接続されたＭＯＳ
トランジスタより成る第２スイッチ手段と、前記第１、
第２スイッチ手段をそれぞれ構成する各ＭＯＳトランジ
スタにスイッチング電圧を与えるスイッチ制御手段とを
備え、前記スイッチ制御手段は主電源電圧が基準電圧以
下に下がるのを検出する検出手段を有しており、該検出
手段の出力は前記主電源電圧の前記基準電圧以下への低
下が検出されたとき前記第１スイッチ手段をＯＦＦ、第
２スイッチ手段をＯＮとするように働くようになってい
る電源切換え回路において、 前記検出手段がコンパレータと、主電源の電圧を前記コ
ンパレータに印加する手段と、前記コンパレータに基準
電圧を印加する基準電圧回路とを有し、 該基準電圧回路は、前記主電源により充電されるコンデ
ンサを含んでおり、そのコンデンサの出力を基準電圧と
していることを特徴とする電源切換え回路。 - 【請求項２】負荷回路に主電源とバックアップ電源を切
り換えて供給するために、主電源と出力端子間に接続さ
れたＭＯＳトランジスタより成る第１スイッチ手段と、
バックアップ電源と前記出力端子間に接続されたＭＯＳ
トランジスタより成る第２スイッチ手段と、前記第１、
第２スイッチ手段をそれぞれ構成する各ＭＯＳトランジ
スタにスイッチング電圧を与えるスイッチ制御手段とを
備え、前記スイッチ制御手段は主電源電圧が基準電圧以
下に下がるのを検出する検出手段を有しており、該検出
手段の出力は前記主電源電圧の前記基準電圧以下への低
下が検出されたとき前記第１スイッチ手段をＯＦＦ、第
２スイッチ手段をＯＮとするように働くようになってい
る電源切換え回路において、 前記検出手段がコンパレータと、主電源の電圧を前記コ
ンパレータに印加する手段と、前記コンパレータに基準
電圧を印加する基準電圧回路とを有し、 該基準電圧回路は上記バックアップ電源からの電圧を入
力するＭＯＳトランジスタのバッファ増幅器を含んでお
り、このバッファ増幅器の出力電圧を上記基準電圧とし
ていることを特徴とする電源切換え回路。 - 【請求項３】前記スイッチ制御手段は、前記主電源の電
圧が予め定めた所定電 圧より下がるのを検出する第１の
検出手段と、前記主電源の電圧が予め定めた所定電圧よ
り下がるのを検出する第２の検出手段を接続できる端子
と、前記第１の検出手段の出力と前記端子からの電圧を
受けるとともに前記第１の検出手段の出力と前記端子か
らの電圧がいずれも前記主電源の電圧が所定電圧より下
がったのを検出した出力であるときに前記第１スイッチ
手段をＯＦＦ、第２スイッチ手段をＯＮとなす出力を発
生する論理回路とから成り、前記第１の検出手段はＭＯ
Ｓトランジスタでコンパレータが形成され、第２の検出
手段はバイポーラトランジスタでコンパレータが形成さ
れていることを特徴とする請求項１又は請求項２に記載
の電源切換え回路。 - 【請求項４】前記出力端子の電圧は負荷回路だけでな
く、前記スイッチ制御手段にも与えられるとともに負荷
回路駆動用の信号供給回路にも与えられることを特徴と
する請求項１又は請求項２に記載の電源切換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16750292A JP3195052B2 (ja) | 1992-06-25 | 1992-06-25 | 電源切換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16750292A JP3195052B2 (ja) | 1992-06-25 | 1992-06-25 | 電源切換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612876A JPH0612876A (ja) | 1994-01-21 |
| JP3195052B2 true JP3195052B2 (ja) | 2001-08-06 |
Family
ID=15850878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16750292A Expired - Fee Related JP3195052B2 (ja) | 1992-06-25 | 1992-06-25 | 電源切換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195052B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8037229B2 (en) | 2002-11-21 | 2011-10-11 | Sandisk Technologies Inc. | Combination non-volatile memory and input-output card with direct memory access |
| US8539183B2 (en) | 2003-04-17 | 2013-09-17 | Sandisk Technologies Inc. | Memory cards including a standard security function |
| US8752765B2 (en) | 2002-11-13 | 2014-06-17 | Sandisk Technologies Inc. | Universal non-volatile memory card used with various different standard cards containing a memory controller |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898235A (en) * | 1996-12-31 | 1999-04-27 | Stmicroelectronics, Inc. | Integrated circuit with power dissipation control |
| JP4642594B2 (ja) | 2005-08-12 | 2011-03-02 | 株式会社リコー | 電源回路 |
| JP4628338B2 (ja) * | 2006-10-10 | 2011-02-09 | 八幡電気産業株式会社 | 予備電源切換回路 |
| WO2010090334A1 (ja) * | 2009-02-09 | 2010-08-12 | 日本電気株式会社 | 電子回路、回路装置、試験システム、電子回路の制御方法 |
| US7973595B2 (en) | 2009-09-21 | 2011-07-05 | Freescale Semiconductor, Inc. | Power switch circuit |
| JP2012253983A (ja) * | 2011-06-07 | 2012-12-20 | Sanica:Kk | 無停電電源装置 |
| WO2013065136A1 (ja) * | 2011-11-01 | 2013-05-10 | 富士通株式会社 | 電源切替装置、電源ユニット、及びコンピュータシステム |
| JP6026270B2 (ja) * | 2012-12-28 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1992
- 1992-06-25 JP JP16750292A patent/JP3195052B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8752765B2 (en) | 2002-11-13 | 2014-06-17 | Sandisk Technologies Inc. | Universal non-volatile memory card used with various different standard cards containing a memory controller |
| US8037229B2 (en) | 2002-11-21 | 2011-10-11 | Sandisk Technologies Inc. | Combination non-volatile memory and input-output card with direct memory access |
| US8745299B2 (en) | 2002-11-21 | 2014-06-03 | Sandisk Technologies Inc. | Combination non-volatile memory and input-output card with direct memory access |
| US8539183B2 (en) | 2003-04-17 | 2013-09-17 | Sandisk Technologies Inc. | Memory cards including a standard security function |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612876A (ja) | 1994-01-21 |
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Legal Events
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