JP3193830B2 - 演算回路 - Google Patents
演算回路Info
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Description
処理用のディジタル・シグナル・プロセッサ(以下、D
SPと略称する)等に設けられる演算回路に関する。
計算及びパスの選択の原理について説明する。図7は、
符号化率1/2、拘束長4の時刻tから時刻t+1の状
態遷移を表すトレリス図である。一般に、拘束長kの場
合の状態数は2 k−1 である。図7の場合は、k=4で
あるので、状態数は2 4−1 =2 3 =8となる。図7に
おいて、S0(t)、・・・、S7(t)は時刻tにおけ
る状態を示し、S0(t+1)、・・・、S7(t+1)
は時刻t+1における状態を示す。ここで状態S0
(t)、・・・、S7(t)に対応するパスメトリックを
P0(t)、・・・、P7(t)と表し、時刻t+1での
受信信号から得られるブランチメトリックをBm(t+
1)と表す(mは任意整数)。例えば、状態S0(t+
1)におけるパスメトリックP0(t+1)は、下記の
式(1)又は(2) P0(t+1)=P0(t)+B0(t+1) ・・・(1) P0(t+1)=P1(t)−B0(t+1) ・・・(2) を計算することにより求められた2つのP0(t+1)
のうちで、尤度の高いものである。
1における従来の演算回路の動作を具体的に説明する。
初めに、演算回路はP0(t)とP1(t)とB0(t
+1)とを入力し、式(1)及び(2)を計算して2つ
のP0(t+1)を求める。そして、求められた2つの
P0(t+1)のうちで尤度の高いP0(t+1)の値
を選択し、どちらかを選択したビットデータ”0”又
は”1”をレジスタに格納する。ここで、状態S0(t
+1)、…、S7(t+1)に対応するビットデータを
b0、…、b7とする。次に、演算回路はP0(t)、
P1(t)、B0(t+1)の値をそのまま保持し、式 P4(t+1)=P0(t)−B0(t+1) …(3) P4(t+1)=P1(t)+B0(t+1) …(4) を計算して2つのP4(t+1)を求める。そして、求
められた2つのP4(t+1)のうちで尤度の高いP4
(t+1)の値を選択し、どちらかを選択した識別符
号”0”又は”1”をレジスタに格納する。このよう
に、状態S0(t+1)のパスメトリックを計算した後
すぐに状態S4(t+1)のパスメトリックを計算する
と、状態S0(t+1)でパスメトリックを計算する時
に用いた同じデータP0(t)、P1(t)、 B0
(t+1)をもう一度入力する必要がなくなる。同様に
して、パスメトリックP1(t)、P5(t)、P3
(t)、P7(t)が計算される。そのため、従来の演
算回路のシフトレジスタにはP0(t)、P4(t)、
P1(t)、P5(t)、P2(t)、P6(t)、P
3(t)、P7(t)の順番でビットデータが格納され
る。このとき、ビットデータが格納される順番は、b
0、b4、b1、b5、b2、b6、b3、b7であ
る。
選択を行う場合、シフトレジスタに格納されたビットデ
ータは、b0、b1、b2、b3、b4、b5、b6、
b7の順番に読みだされなければならない。そのため、
シフトレジスタに格納されたビットデータをb0、b
1、b2、b3、b4、b5、b6、b7の順番に並べ
替えるためのプログラムが必要となるという問題点があ
った。
スタの出力データを並び替えるためのプログラム処理を
行わず、ハードウェア処理を行うことを目的とする。
の信号と第二の信号とを入力して加算若しくは減算を行
い第一の演算結果信号を出力する第一の加減算手段と、
第三の信号と第四の信号とを入力して第三の信号と第四
の信号のいずれか一方を選択して第一の選択信号を出力
する第一の選択手段と、前記第二の信号と前記第一の演
算結果信号とを入力して前記第二の信号と前記第一の演
算結果信号のいずれか一方を選択して第二の選択信号を
出力する第二の選択手段と、前記第一の選択信号と前記
第二の選択信号とを入力して、前記第一の選択信号が前
記第三の信号でかつ前記第二の選択信号が前記第二の信
号のときに加算若しくは減算し、前記第一の選択信号が
前記第四の信号でかつ前記第二の選択信号が前記第一の
演算結果信号のときに減算し、第二の演算結果信号とし
て前記第四の信号を出力する第二の加減算手段と、第一
の演算結果信号と、前記第三の信号と前記第二の信号と
を演算した前記第四の信号とを入力し、さらに前記第四
の信号と前記第一の演算結果信号とを演算した前記第四
の信号の符号信号を入力して、符号信号の値が負の値を
示すときに前記第一の演算結果信号を選択し、符号信号
の値が正の値を示すときに前記第二の信号と前記第三の
信号とを演算した前記第四の信号を選択し、第三の選択
信号を出力する第三の選択手段とにより構成される。
第一及び第二の選択手段の出力を演算した第二の加減算
手段の結果に応じてパスメトリックを出力する。
を図面を参照して説明する。ここで、図1は、第一の実
施例の詳細構成を示すブロック図である。
一の加減算回路21と、第二の加減算回路22と、比較
回路3と、第一のシフトレジスタ4と、第一のセレクタ
5と、マルチプレクサ6とにより構成されている。
第二の加減算回路22と接続され、各加減算回路21、
22は各々比較回路3及び第一のセレクタ5と接続され
ている。比較回路3は第一のシフトレジスタ4及び第一
のセレクタ5と接続され、第一のシフトレジスタ4はマ
ルチプレクサ6と接続されている。そして、第一のセレ
クタ5及びマルチプレクサ6はデータバス1と接続され
ている。
演算回路の第一の実施例の動作を説明すると共に、マル
チプレクサ6を詳細に説明する。図2は符号化率1/
2、拘束長4の時刻tから時刻t+1における本発明の
演算回路の動作を示すフローチャートである。
ス1からパスメトリックP0(t)及びブランチメトリ
ックB0(t+1)を入力し、第二の加減算回路22は
データバス1からパスメトリックP1(t)及びブラン
チメトリックB0(t+1)を入力する。そして、第一
の加減算回路21は式P0(t)+B0(t+1)を計
算してパスメトリックP0(t+1)を求め、第二の加
減算回路22は式P1(t)+B1(t+1)(=P1
(t)−B0(t+1)、すなわちB1(t+1)=−
B0(t+1))を計算してパスメトリックP0(t+
1)を求める(ステップ1)。比較回路3は第一の加減
算回路21及び第二の加減算回路22からパスメトリッ
クP0(t+1)を入力し、2つのパスメトリックP0
(t+1)の尤度を比較して尤度の高さを比較する。そ
して、尤度の高いP0(t+1)をパスメトリックと判
断する。ここで、比較回路3は比較結果として『0』ま
たは『1』を出力し、例えば、第一の加減算回路21か
ら入力されたP0(t+1)の尤度が高い場合は『0』
を出力し、第二の加減算回路22から入力されたP0
(t+1)の尤度が高い場合は『1』を出力する。ここ
では、比較回路3は比較結果としてb0(データ長は、
1ビット)を出力する。第一のシフトレジスタ4は、比
較回路3からの比較結果を入力すると同時に、現在入力
されているデータを1ビットずつシフトしてnビット
(nは任意整数)分蓄える(ステップ2、3)。ここ
で、例えば、16ビットの固定小数点型DSPの場合
は、16ビットのレジスタを使用する。ここでは、状態
数8であることより、比較結果は8ビット分蓄えられ
る。第一のセレクタ5は比較回路3から比較結果を入力
し、比較回路3において尤度が高いと判断されたP0
(t+1)を選択してデータバス1に出力する(ステッ
プ5)。
をP4(t+1)→P1(t+1)→P5(t+1)→
P2(t+1)→P6(t+1)→P3(t+1)→P
7(t+1)の順番に求める。
レジスタ4には比較結果が、b0→b4→b1→b5→
b2→b6→b3→b7の順番に記憶される。ここで、
マルチプレクサ6は、図3に示したようにアドレス番号
0→2→4→5→1→3→5→7の順番で第一のシフト
レジスタ4に記憶されているデータを読み出す。すると
データは、b0→b1→b2→b3→b4→b5→b6
→b7の順番でデータバス1に出力される(ステップ
4、7)。次に、本発明による演算回路の第二の実施例
を図面を参照して説明する。ここで、図4は第二の実施
例の詳細構成を示すブロック図であり、図1と同一、対
応部分には、同一符号を付して示している。
一の加減算回路21と、第二の加減算回路22と、比較
回路3と、第一のシフトレジスタ4と、第一のセレクタ
5と、マルチプレクサ6と、第二のセレクタ51とによ
り構成されている。
第二の加減算回路22と接続され、各加減算回路21、
22は各々比較回路3及び第一のセレクタ5と接続され
ている。比較回路3は第一のシフトレジスタ4及び第一
のセレクタ5と接続され、第一のシフトレジスタ4はマ
ルチプレクサ6及び第二のセレクタ51と接続され、マ
ルチプレクサ6は第二のセレクタ51と接続されてい
る。そして、第一のセレクタ5及び第二のセレクタ51
はデータバス1と接続されている。
例の動作を説明する。図1と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行うため、以
下、第二のセレクタ51の動作について説明する。
コーダから出力される制御信号により、b0→b1→b
2→b3→b4→b5→b6→b7の順番で並んだマル
チプレクサ6の出力と、b0→b4→b1→b5→b2
→b6→b3→b7の順番で並んだ第一のシフトレジス
タ4の出力とを選択する。
に構成されているので、回路構成により、b0→b1→
b2→b3→b4→b5→b6→b7の順番からなるマ
ルチプレクサ6からの出力と、b0→b4→b1→b5
→b2→b6→b3→b7の順番からなる第一のシフト
レジスタ4からの出力とが選択できる。
例を図面を参照して説明する。ここで、図5は第三の実
施例の詳細構成を示すブロック図であり、図1と同一、
対応部分には、同一符号を付して示している。
一の加減算回路21と、第二の加減算回路22と、比較
回路3と、第二のシフトレジスタ41と、第三のシフト
レジスタ42と、第一のセレクタ5と、第三のセレクタ
52と、第四のセレクタ53とにより構成されている。
第二の加減算回路22と接続され、各加減算回路21、
22は各々比較回路3及び第一のセレクタ5と接続され
ている。比較回路3は第一のセレクタ5及び第三のセレ
クタ52と接続され、第三のセレクタ52は第二のシフ
トレジスタ41及び第三のシフトレジスタ42と接続さ
れ、第二のシフトレジスタ41及び第三のシフトレジス
タ42は第四のセレクタ53と接続されている。そし
て、第一のセレクタ5及び第四のセレクタ53はデータ
バス1と接続されている。
例の動作を説明する。図1と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行うため、以
下、第二のシフトレジスタ41、第三のシフトレジスタ
42、第三のセレクタ52及び第四のセレクタ53の動
作について説明する。
1→b5→b2→b6→b3→b7の順番で出力する。
第三のセレクタ52は、入力された比較結果を交互に第
二のシフトレジスタ41及び第三のシフトレジスタ42
に出力する。初めに、第三のセレクタ52は比較結果b
0を第二のシフトレジスタ41に出力し、第二のシフト
レジスタ41は格納されているデータを1ビットシフト
して比較結果b0を格納する。次に、第三のセレクタ5
2は比較結果b4を第三のシフトレジスタ42に出力
し、第三のシフトレジスタ42は格納されているデータ
を1ビットシフトして比較結果b4を格納する。以下こ
のような動作を行うと、第二のシフトレジスタ41は比
較結果をb0→b1→b2→b3の順番で格納し、第三
のシフトレジスタ42は比較結果をb4→b5→b6→
b7の順番で格納する。そして、第四のセレクタ53
は、第二のシフトレジスタ41及び第三のシフトレジス
タ42に格納された比較結果をデータバス1に出力す
る。初めに、第四のセレクタ53は第二のシフトレジス
タ41に格納されている比較結果b0〜b3を出力し、
次に、第四のセレクタ53は第三のシフトレジスタ42
に格納されている比較結果b4〜b7を出力する。する
と、データバス1には比較結果がb0→b1→b2→b
3→b4→b5→b6→b7の順番に出力される。
に構成されているので、一つのシフトレジスタで構成さ
れた演算回路よりも倍のデータ長を処理することが可能
となる。また、シフトレジスタを複数有するため、一つ
のシフトレジスタの記憶能力が限界に達した時点でパス
メトリック及び比較結果を退避させるメモリ(図示しな
い)を設ける必要がなくなる。
例を図面を参照して説明する。ここで、図6は第四の実
施例の詳細構成を示すブロック図であり、図1と同一、
対応部分には、同一符号を付して示している。
二の加減算回路22と、第三の加減算回路23と、第一
のセレクタ5と、第五のセレクタ54と、第六のセレク
タ55と、第一のシフトレジスタ4と、マルチプレクサ
6とにより構成されている。データバス1は第二の加減
算回路22、第五のセレクタ54及び第六のセレクタ5
5と接続され、第五のセレクタ54及び第六のセレクタ
55は第三の加減算回路23と接続されている。第三の
加減算回路23は第一のシフトレジスタ4、第一のセレ
クタ5及び第五のセレクタ54と接続され、第二の加減
算回路22は第一のセレクタ5及び第六のセレクタ55
と接続されている。そして、第一のシフトレジスタ4は
マルチプレクサ6と接続され、マルチプレクサ6及び第
一のセレクタ5はデータバス1と接続されている。
例の動作を説明する。図1と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行う。以下、
図7を用いて、第三の加減算回路23、第五のセレクタ
54及び第六のセレクタ55の動作について詳細に説明
する。
スメトリックP0(t)を入力して第三の加減算回路2
3に出力し、第六のセレクタ55はデータバス1からブ
ランチメトリックB0(t+1)を入力して第三の加減
算回路23に出力する。そして、第三の加減算回路23
は式P0(t)+B0(t+1)を計算しパスメトリッ
クP0(t+1)を求め、求められたP0(t+1)を
第一のセレクタ5及び第五のセレクタ54に出力する。
また、第二の加減算回路22はデータバス1からパスメ
トリックP1(t)及びブランチメトリックB0(t+
1)を入力して式P1(t)−B0(t+1)を計算し
パスメトリックP0(t+1)を求め、求められたP0
(t+1)を第一のセレクタ5及び第六のセレクタ55
に出力する。
5は各々パスメトリックを第三の加減算回路23に出力
し、第三の加減算回路23は(第五のセレクタ54から
入力したP0(t+1))−(第六のセレクタ55から
入力したP0(t+1))を計算する。そして、第三の
加減算回路23は、計算の結果がプラス(+)またはマ
イナス(−)であるかを判断してその結果を第一のシフ
トレジスタ4及び第一のセレクタ5に出力する。第一の
セレクタ5は、第三の加減算回路23の結果に応じてパ
スメトリックP0(t+1)をデータバス1に出力す
る。そして、マルチプレクサ6により、データバス1に
は比較結果がb0→b1→b2→b3→b4→b5→b
6→b7の順番に出力される。
に構成されているので、2つのパスメトリックから1つ
のパスメトリックを選択するための比較回路を設ける必
要がなく、比較回路がなくなる分の消費電力及び回路規
模が小さくなる。
成されているので、パスを選択する時にシフトレジスタ
の出力データを並び替えるためのプログラム処理の必要
がなくなり、パスの選択を行うための処理を短時間で済
ませることが可能となる。また、比較回路がなくなる分
の消費電力及び回路規模が小さくなるという効果があ
る。
ブロック図である。
である。
る。
ブロック図である。
ブロック図である。
ブロック図である。
ある。
Claims (2)
- 【請求項1】 第一の信号と第二の信号とを入力して加
算若しくは減算を行い第一の演算結果信号を出力する第
一の加減算手段と、第三の信号と第四の信号とを入力して第三の信号と第四
の信号のいずれか一方を選択して第一の選択信号を出力
する第一の選択手段と、 前記第二の信号と前記第一の演算結果信号とを入力して
前記第二の信号と前記第一の演算結果信号のいずれか一
方を選択して第二の選択信号を出力する第二の選択手段
と、 前記第一の選択信号と前記第二の選択信号とを入力し
て、前記第一の選択信号が前記第三の信号でかつ前記第
二の選択信号が前記第二の信号のときに加算若しくは減
算し、前記第一の選択信号が前記第四の信号でかつ前記
第二の選択信号が前記第一の演算結果信号のときに減算
し、第二の演算結果信号として前記第四の信号を出力す
る第二の加減算手段と、 第一の演算結果信号と、前記第三の信号と前記第二の信
号とを演算した前記第四の信号とを入力し、さらに前記
第四の信号と前記第一の演算結果信号とを演算した前記
第四の信号の符号信号を入力して、符号信号の値が負の
値を示すときに前記第一の演算結果信号を選択し、符号
信号の値が正の値を示すときに前記第二の信号と前記第
三の信号とを演算した前記第四の信号を選択し、第三の
選択信号を出力する第三の選択手段と により構成される
ことを特徴とする演算回路。 - 【請求項2】 前記符号信号を入力して1ビットずつ格
納するシフトレジスタ手段と、 前記シフトレジスタ手段に格納された前記符号信号を入
力して所定の順番に並べ替えるマルチプレクサ手段と に
より構成されることを特徴とする請求項1に記載の演算
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15237194A JP3193830B2 (ja) | 1994-07-04 | 1994-07-04 | 演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15237194A JP3193830B2 (ja) | 1994-07-04 | 1994-07-04 | 演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0816363A JPH0816363A (ja) | 1996-01-19 |
JP3193830B2 true JP3193830B2 (ja) | 2001-07-30 |
Family
ID=15539072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15237194A Expired - Fee Related JP3193830B2 (ja) | 1994-07-04 | 1994-07-04 | 演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3193830B2 (ja) |
-
1994
- 1994-07-04 JP JP15237194A patent/JP3193830B2/ja not_active Expired - Fee Related
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---|---|
JPH0816363A (ja) | 1996-01-19 |
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