JP3186034B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特に半導体メモリの内部降圧に用いる基準電圧発生
回路に関する。
し、特に半導体メモリの内部降圧に用いる基準電圧発生
回路に関する。
【０００２】
【従来の技術】半導体メモリの高集積化が進むにつれ、
トランジスタや絶縁膜の信頼性確保と、低消費電力化の
要求から、外部から供給される電圧よりも低い電圧で内
部回路を動作させることが必須となってきた。外部から
供給される電圧を半導体メモリ内部で降圧する場合、内
部電源を常に一定に保つために基準となる電圧が必要と
なるが、従来の基準電圧発生回路は、図８に示すよう
に、基準電圧発生源１Ｃと基準電圧配線駆動回路２Ｃを
有し、基準電圧配線３Ｃによって、内部降圧回路４Ｃに
基準電圧を供給する。基準電圧配線駆動回路２Ｃは、ソ
ース節点に外部電源電位Ｖddが印加されたＰ型の駆動ト
ランジスタＱ１と、駆動トランジスタＱ１のドレイン節
点電位ＶREF と基準電圧発生源の出力Ｖref0を比較して
駆動トランジスタＱ１のゲートを制御するための差動増
幅器２１と、駆動トランジスタＱ１のドレイン節点と電
源電位ＶSS（接地電位）の節点を接続する抵抗Ｒを有す
る。駆動トランジスタＱ１のドレイン節点電位（ＶREF
）は、基準電圧として、基準電圧配線３Ｃを通して内
部電源回路４Ｃに入力される。また、ＶREF 電位を安定
させるため基準電圧配線と電源電位ＶSS（接地電位）の
節点は、容量Ｃによって容量結合される。
トランジスタや絶縁膜の信頼性確保と、低消費電力化の
要求から、外部から供給される電圧よりも低い電圧で内
部回路を動作させることが必須となってきた。外部から
供給される電圧を半導体メモリ内部で降圧する場合、内
部電源を常に一定に保つために基準となる電圧が必要と
なるが、従来の基準電圧発生回路は、図８に示すよう
に、基準電圧発生源１Ｃと基準電圧配線駆動回路２Ｃを
有し、基準電圧配線３Ｃによって、内部降圧回路４Ｃに
基準電圧を供給する。基準電圧配線駆動回路２Ｃは、ソ
ース節点に外部電源電位Ｖddが印加されたＰ型の駆動ト
ランジスタＱ１と、駆動トランジスタＱ１のドレイン節
点電位ＶREF と基準電圧発生源の出力Ｖref0を比較して
駆動トランジスタＱ１のゲートを制御するための差動増
幅器２１と、駆動トランジスタＱ１のドレイン節点と電
源電位ＶSS（接地電位）の節点を接続する抵抗Ｒを有す
る。駆動トランジスタＱ１のドレイン節点電位（ＶREF
）は、基準電圧として、基準電圧配線３Ｃを通して内
部電源回路４Ｃに入力される。また、ＶREF 電位を安定
させるため基準電圧配線と電源電位ＶSS（接地電位）の
節点は、容量Ｃによって容量結合される。
【０００３】このとき、抵抗Ｒには定常的に電流が流れ
るため、抵抗値はシステム全体の待機時の電流に影響を
与えない程度に大きくしておくことが必要である。ダイ
ナミックＲＡＭの場合通常の待機時の電流は１００μＡ
程度に設計されるので、抵抗Ｒに流れる電流は数μＡ以
下に抑える必要があり、Ｒ＝１ＭΩ程度に設定される。
一方、駆動トランジスタＱ１の電流駆動能力は、電源立
ち上げ時に十分早く基準電圧が上がるように設計され、
電源をＶdd（＝５．０Ｖ）まで立ち上げ後、１０〜１０
０μｓで数百ｐＦの容量によって安定化された基準電圧
配線の電位をＶref0（＝３．３Ｖ）まで上昇させるに
は、駆動トランジスタＱ１の電流駆動能力は数十μＡ以
上が必要となる。
るため、抵抗値はシステム全体の待機時の電流に影響を
与えない程度に大きくしておくことが必要である。ダイ
ナミックＲＡＭの場合通常の待機時の電流は１００μＡ
程度に設計されるので、抵抗Ｒに流れる電流は数μＡ以
下に抑える必要があり、Ｒ＝１ＭΩ程度に設定される。
一方、駆動トランジスタＱ１の電流駆動能力は、電源立
ち上げ時に十分早く基準電圧が上がるように設計され、
電源をＶdd（＝５．０Ｖ）まで立ち上げ後、１０〜１０
０μｓで数百ｐＦの容量によって安定化された基準電圧
配線の電位をＶref0（＝３．３Ｖ）まで上昇させるに
は、駆動トランジスタＱ１の電流駆動能力は数十μＡ以
上が必要となる。
【０００４】このように、駆動トランジスタＱ１の電流
駆動能力と抵抗Ｒの値が別の要素から決定されているた
め、両者の間には十倍以上の能力差が生じてしまう。こ
の場合、Ｖref0の節点が、ノイズを受けて一旦上昇する
と、図９に示すように、ＶREF 電位はこれに追従して上
昇するが、駆動トランジスタＱ１と抵抗Ｒの能力の差か
ら、Ｖref0が元の電位に戻ってもＶREF の電位は、すぐ
には戻らない。このようなノイズが短い周期で発生する
と、ＶREF 電位の平均電位は図１０に示すようにＶref0
の平均電位よりも上昇してしまう。
駆動能力と抵抗Ｒの値が別の要素から決定されているた
め、両者の間には十倍以上の能力差が生じてしまう。こ
の場合、Ｖref0の節点が、ノイズを受けて一旦上昇する
と、図９に示すように、ＶREF 電位はこれに追従して上
昇するが、駆動トランジスタＱ１と抵抗Ｒの能力の差か
ら、Ｖref0が元の電位に戻ってもＶREF の電位は、すぐ
には戻らない。このようなノイズが短い周期で発生する
と、ＶREF 電位の平均電位は図１０に示すようにＶref0
の平均電位よりも上昇してしまう。
【０００５】
【発明が解決しようとする課題】この従来の基準電圧発
生回路では、駆動トランジスタの能力と負荷抵抗Ｒの能
力が別の要素で決まっているため、それぞれの能力を同
等に設計することが出来なかった。この回路を登載した
ダイナミックＲＡＭでは、駆動トランジスタが負荷抵抗
の十倍以上の能力を持っているため、ノイズが大きくな
ると基準電圧の平均電位が徐々に上昇してくる傾向があ
り、動作周期を変化させると基準電圧が変化して、内部
電源電位が変化してしまう。動作周期が短くなってノイ
ズが大きくなると、内部電源電位が高くなるため、動作
速度は速くなるものの、消費電流が増えてしまうので、
内部電源電位が通常の場合と高くなった場合の両方で規
格を満たさなければならず、設計が困難であった。
生回路では、駆動トランジスタの能力と負荷抵抗Ｒの能
力が別の要素で決まっているため、それぞれの能力を同
等に設計することが出来なかった。この回路を登載した
ダイナミックＲＡＭでは、駆動トランジスタが負荷抵抗
の十倍以上の能力を持っているため、ノイズが大きくな
ると基準電圧の平均電位が徐々に上昇してくる傾向があ
り、動作周期を変化させると基準電圧が変化して、内部
電源電位が変化してしまう。動作周期が短くなってノイ
ズが大きくなると、内部電源電位が高くなるため、動作
速度は速くなるものの、消費電流が増えてしまうので、
内部電源電位が通常の場合と高くなった場合の両方で規
格を満たさなければならず、設計が困難であった。
【０００６】
【課題を解決するための手段】本発明の基準電圧発生回
路は、第１の電源と第２の電源の間に第１のトランジス
タ及び前記第１のトランジスタに直列に接続された抵抗
素子を含み、前記第１のトランジスタと抵抗素子との間
から配線を介して降圧回路に基準電圧を供給する基準電
圧発生回路において、前記第１のトランジスタがオン状
態にある時のソース・ドレイン間のコンダクタンスを前
記抵抗素子のコンダクタンスの約２倍とすると共に、前
記第１のトランジスタと並列に第２のトランジスタを接
続し、且つ、電源立ち上がり時は前記第１及び第２のト
ランジスタを同時にオンし、定常動作時には前記第１の
トランジスタはオン、第２のトランジスタはオフするこ
とを特徴としている。
路は、第１の電源と第２の電源の間に第１のトランジス
タ及び前記第１のトランジスタに直列に接続された抵抗
素子を含み、前記第１のトランジスタと抵抗素子との間
から配線を介して降圧回路に基準電圧を供給する基準電
圧発生回路において、前記第１のトランジスタがオン状
態にある時のソース・ドレイン間のコンダクタンスを前
記抵抗素子のコンダクタンスの約２倍とすると共に、前
記第１のトランジスタと並列に第２のトランジスタを接
続し、且つ、電源立ち上がり時は前記第１及び第２のト
ランジスタを同時にオンし、定常動作時には前記第１の
トランジスタはオン、第２のトランジスタはオフするこ
とを特徴としている。
【０００７】
【実施例】次に本発明の実施例を図面を用いて説明す
る。図１は本発明の第１の実施例を示す回路図である。
基準電圧発生源１と、基準電圧配線駆動回路２を有し、
基準電圧配線３によって内部降圧回路４に基準電圧を供
給する。基準電圧発生源１は、内部降圧電位Ｖref0（＝
３．３Ｖ）と内部降圧電位より少し低い電位Ｖref1（＝
３．０Ｖ）を発生する。
る。図１は本発明の第１の実施例を示す回路図である。
基準電圧発生源１と、基準電圧配線駆動回路２を有し、
基準電圧配線３によって内部降圧回路４に基準電圧を供
給する。基準電圧発生源１は、内部降圧電位Ｖref0（＝
３．３Ｖ）と内部降圧電位より少し低い電位Ｖref1（＝
３．０Ｖ）を発生する。
【０００８】基準電圧配線駆動回路２は、ソース節点に
外部電源電位Ｖdd（＝５．０Ｖ）が印加された２台のＰ
型駆動トランジスタＱ１，Ｑ２と、駆動トランジスタＱ
１とＱ２の共通ドレイン節点の電位ＶREF とＶref1を比
較しＱ１のゲートを制御する差動増幅器２１と、ＶREF
とＶref0を比較しＱ２のゲートを制御する差動増幅器２
２と、２台の駆動トランジスタの共通ドレイン節点の電
位ＶREF と電源電位ＶSS（接地電位）の節点を接続する
１ＭΩの抵抗Ｒを有する。
外部電源電位Ｖdd（＝５．０Ｖ）が印加された２台のＰ
型駆動トランジスタＱ１，Ｑ２と、駆動トランジスタＱ
１とＱ２の共通ドレイン節点の電位ＶREF とＶref1を比
較しＱ１のゲートを制御する差動増幅器２１と、ＶREF
とＶref0を比較しＱ２のゲートを制御する差動増幅器２
２と、２台の駆動トランジスタの共通ドレイン節点の電
位ＶREF と電源電位ＶSS（接地電位）の節点を接続する
１ＭΩの抵抗Ｒを有する。
【０００９】駆動トランジスタＱ１，Ｑ２の共通ドレイ
ン節点電位ＶREF は、基準電圧として、基準電圧配線３
を通して内部降圧回路４に入力される。また、ＶREF 電
位を安定させるため基準電圧配線と電源電位ＶSS（接地
電位）の節点は、容量Ｃによって容量結合される。
ン節点電位ＶREF は、基準電圧として、基準電圧配線３
を通して内部降圧回路４に入力される。また、ＶREF 電
位を安定させるため基準電圧配線と電源電位ＶSS（接地
電位）の節点は、容量Ｃによって容量結合される。
【００１０】このとき、駆動トランジスタＱ２の電流能
力を抵抗Ｒの電流の２倍程度にし、駆動トランジスタＱ
１の電流能力を十分大きく設計すれば、電源投入時には
図２に示すようにトランジスタＱ１とＱ２の両方がオン
状態となり、短時間で３．０Ｖまで基準電圧ＶREF を引
き上げる。基準電圧が３．０Ｖを越えると、トランジス
タＱ１はオフして電流能力の小さいトランジスタＱ２だ
けで基準電圧を３．３Ｖまで引き上げる。
力を抵抗Ｒの電流の２倍程度にし、駆動トランジスタＱ
１の電流能力を十分大きく設計すれば、電源投入時には
図２に示すようにトランジスタＱ１とＱ２の両方がオン
状態となり、短時間で３．０Ｖまで基準電圧ＶREF を引
き上げる。基準電圧が３．０Ｖを越えると、トランジス
タＱ１はオフして電流能力の小さいトランジスタＱ２だ
けで基準電圧を３．３Ｖまで引き上げる。
【００１１】また、図３に示すように、動作中にＶref0
がノイズを受けても、基準電圧配線を充電するときの電
流と放電するときの電流が同等なので、図４のようにノ
イズが短い周期で発生しても、ＶREF の平均電流はほと
んど変化しない。
がノイズを受けても、基準電圧配線を充電するときの電
流と放電するときの電流が同等なので、図４のようにノ
イズが短い周期で発生しても、ＶREF の平均電流はほと
んど変化しない。
【００１２】図５は本発明の第２の実施例を示す回路図
で図１のＲの代りにＣＭＯＳ構成とした例である。基準
電圧発生源１ａと、基準電圧配線駆動回路２ａを有し、
基準電圧配線３ａによって内部降圧回路４ａに基準電圧
を供給する。基準電圧発生源１ａは、内部降圧電位Ｖre
f0（＝３．３Ｖ）と内部降圧電位より少し低い電位Ｖre
f1（＝３．０Ｖ）を発生する。
で図１のＲの代りにＣＭＯＳ構成とした例である。基準
電圧発生源１ａと、基準電圧配線駆動回路２ａを有し、
基準電圧配線３ａによって内部降圧回路４ａに基準電圧
を供給する。基準電圧発生源１ａは、内部降圧電位Ｖre
f0（＝３．３Ｖ）と内部降圧電位より少し低い電位Ｖre
f1（＝３．０Ｖ）を発生する。
【００１３】基準電圧配線駆動回路２ａは、ソース節点
に外部電源電位Ｖdd（＝５．０Ｖ）が印加された２台の
Ｐ型駆動トランジスタＱ１，Ｑ２と、ソース節点に電源
電位ＶSS（接地電位）が印加されたＮ型駆動トランジス
タＱ３と、駆動トランジスタＱ１，Ｑ２，Ｑ３の共通ド
レイン節点の電位ＶREFとＶref1を比較しＱ１のゲート
を制御する差動増幅器２１と、ＶREF とＶref0を比較し
Ｑ２，Ｑ３のゲートを制御する差動増幅器２２を有す
る。
に外部電源電位Ｖdd（＝５．０Ｖ）が印加された２台の
Ｐ型駆動トランジスタＱ１，Ｑ２と、ソース節点に電源
電位ＶSS（接地電位）が印加されたＮ型駆動トランジス
タＱ３と、駆動トランジスタＱ１，Ｑ２，Ｑ３の共通ド
レイン節点の電位ＶREFとＶref1を比較しＱ１のゲート
を制御する差動増幅器２１と、ＶREF とＶref0を比較し
Ｑ２，Ｑ３のゲートを制御する差動増幅器２２を有す
る。
【００１４】駆動トランジスタＱ１，Ｑ２，Ｑ３の共通
ドレイン節点電位ＶREF は、基準電圧として、基準電圧
配線３ａを通して内部降圧回路４ａに入力される。ま
た、ＶREF 電位を安定させるため基準電圧配線と電源電
位ＶSS（接地電位）の節点は、容量Ｃによって容量結合
されている。
ドレイン節点電位ＶREF は、基準電圧として、基準電圧
配線３ａを通して内部降圧回路４ａに入力される。ま
た、ＶREF 電位を安定させるため基準電圧配線と電源電
位ＶSS（接地電位）の節点は、容量Ｃによって容量結合
されている。
【００１５】このとき、駆動トランジスタＱ２とＱ３の
電流能力は同等にし、Ｑ２，Ｑ３のゲートを中間電位に
しても、Ｑ２，Ｑ３に流れる貫通電流が数μＡ以下にな
るように設計されている。駆動トランジスタＱ１の電流
能力を十分大きく設計すれば、第１の実施例と同様に、
電源投入時には短時間で基準電圧配線の充電を完了し、
通常動作中にはＣＭＯＳ構成の駆動回路によって基準電
位を制御するので、ノイズが短い周期で発生しても、基
準電圧の平均電流は、ほとんど変化しない。また、基準
電圧配線駆動時に定常電流を流さないので、Ｑ３のかわ
りに抵抗を使った場合に比べ、Ｑ２の能力を同じにする
と、基準電圧配線を駆動する能力は２倍程度になる。
電流能力は同等にし、Ｑ２，Ｑ３のゲートを中間電位に
しても、Ｑ２，Ｑ３に流れる貫通電流が数μＡ以下にな
るように設計されている。駆動トランジスタＱ１の電流
能力を十分大きく設計すれば、第１の実施例と同様に、
電源投入時には短時間で基準電圧配線の充電を完了し、
通常動作中にはＣＭＯＳ構成の駆動回路によって基準電
位を制御するので、ノイズが短い周期で発生しても、基
準電圧の平均電流は、ほとんど変化しない。また、基準
電圧配線駆動時に定常電流を流さないので、Ｑ３のかわ
りに抵抗を使った場合に比べ、Ｑ２の能力を同じにする
と、基準電圧配線を駆動する能力は２倍程度になる。
【００１６】図６は本発明の第３の実施例を示す回路図
で基準電圧発生源で２種類の電位を発生させる代りに、
外部電源電位が低い場合に別の信号を発生させる例であ
る。基準電圧発生源１ｂと、基準電圧配線駆動回路２ｂ
を有し、基準電圧配線３ｂによって内部降圧回路４ｂに
基準電圧を供給する。基準電圧発生源１ｂは、内部降圧
電位Ｖref0（＝３．３Ｖ）を発生する。
で基準電圧発生源で２種類の電位を発生させる代りに、
外部電源電位が低い場合に別の信号を発生させる例であ
る。基準電圧発生源１ｂと、基準電圧配線駆動回路２ｂ
を有し、基準電圧配線３ｂによって内部降圧回路４ｂに
基準電圧を供給する。基準電圧発生源１ｂは、内部降圧
電位Ｖref0（＝３．３Ｖ）を発生する。
【００１７】基準電圧配線駆動回路２ｂは、ソース節点
に外部電源電位Ｖdd（＝５．０Ｖ）が印加された２台の
Ｐ型駆動トランジスタＱ１，Ｑ２と、駆動トランジスタ
Ｑ１，Ｑ２のドレイン電位ＶREF とＶref0を比較しＱ
１，Ｑ２のゲートをそれぞれ制御する差動増幅器２１，
２２と、２台の駆動トランジスタの共通ドレイン節点の
電位ＶREF 電源電位ＶSS（接地電位）の節点を接続する
１ＭΩの抵抗Ｒを有する。
に外部電源電位Ｖdd（＝５．０Ｖ）が印加された２台の
Ｐ型駆動トランジスタＱ１，Ｑ２と、駆動トランジスタ
Ｑ１，Ｑ２のドレイン電位ＶREF とＶref0を比較しＱ
１，Ｑ２のゲートをそれぞれ制御する差動増幅器２１，
２２と、２台の駆動トランジスタの共通ドレイン節点の
電位ＶREF 電源電位ＶSS（接地電位）の節点を接続する
１ＭΩの抵抗Ｒを有する。
【００１８】駆動トランジスタＱ１，Ｑ２の共通ドレイ
ン節点電位ＶREF は、基準電圧として、基準電圧配線３
ｂを通して内部降圧回路４ｂに入力される。また、ＶRE
F 電位を安定させるため基準電圧配線と電源電位ＶSS
（接地電位）の節点は、容量Ｃによって容量結合され
る。
ン節点電位ＶREF は、基準電圧として、基準電圧配線３
ｂを通して内部降圧回路４ｂに入力される。また、ＶRE
F 電位を安定させるため基準電圧配線と電源電位ＶSS
（接地電位）の節点は、容量Ｃによって容量結合され
る。
【００１９】差動増幅器２１は、外部電源電位Ｖddが
４．０Ｖ以下の時に発生される信号φＰＯＮによって活
性化される。
４．０Ｖ以下の時に発生される信号φＰＯＮによって活
性化される。
【００２０】このとき、駆動トランジスタＱ２の電流能
力は抵抗Ｒの電流の２倍程度にし、駆動トランジスタＱ
１の電流能力を十分大きく設計すれば、電源投入時に
は、基準電圧発生源で２種類の電位を発生させなくて
も、トランジスタＱ１とＱ２の両方がオン状態となり、
短時間で基準電圧ＶREF を引き上げ、図７に示すよう
に、外部電源電位が４．０Ｖを越えると、トランジスタ
Ｑ１はオフして電流能力の小さいトランジスタＱ２だけ
で基準電圧を３．３Ｖまで引き上げる。
力は抵抗Ｒの電流の２倍程度にし、駆動トランジスタＱ
１の電流能力を十分大きく設計すれば、電源投入時に
は、基準電圧発生源で２種類の電位を発生させなくて
も、トランジスタＱ１とＱ２の両方がオン状態となり、
短時間で基準電圧ＶREF を引き上げ、図７に示すよう
に、外部電源電位が４．０Ｖを越えると、トランジスタ
Ｑ１はオフして電流能力の小さいトランジスタＱ２だけ
で基準電圧を３．３Ｖまで引き上げる。
【００２１】また、第１の実施例と同様に、動作中にＶ
ref0がノイズを受けても、基準電圧配線を充電するとき
の電流と放電するときの電流が同等なので、ノイズが短
い周期で発生しても、ＶREF の平均電流はほとんど変化
しない。
ref0がノイズを受けても、基準電圧配線を充電するとき
の電流と放電するときの電流が同等なので、ノイズが短
い周期で発生しても、ＶREF の平均電流はほとんど変化
しない。
【００２２】
【発明の効果】以上説明したように本発明は、電源投入
時の駆動トランジスタと通常動作時の駆動トランジスタ
を分離してあり、電源投入時の電流能力を大きくし、通
常動作時の基準電圧を引き上げる能力と引き下げる能力
を同じ程度に設計できるため、電源投入時の立ち上がり
が早く、ノイズが短い周期で発生しても基準電位が変化
することはない。よって、内部降圧電位は常に一定の電
位となり、規格を満たす設計が容易となる。
時の駆動トランジスタと通常動作時の駆動トランジスタ
を分離してあり、電源投入時の電流能力を大きくし、通
常動作時の基準電圧を引き上げる能力と引き下げる能力
を同じ程度に設計できるため、電源投入時の立ち上がり
が早く、ノイズが短い周期で発生しても基準電位が変化
することはない。よって、内部降圧電位は常に一定の電
位となり、規格を満たす設計が容易となる。
【図１】本発明の第１の実施例の回路図
【図２】図１に示された実施例の電源投入時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図３】図１に示された実施例の通常動作時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図４】図１に示された実施例の通常動作時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図５】本発明の第２の実施例の回路図
【図６】本発明の第３の実施例の回路図
【図７】図６に示された実施例の電源投入時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図８】従来の基準電圧発生回路の回路図
【図９】図８に示された基準電圧発生回路の通常動作時
の動作を説明するための各部信号の波形図である。
の動作を説明するための各部信号の波形図である。
【図１０】図８に示された基準電圧発生回路の通常動作
時の動作を説明するための各部信号の波形図である。
時の動作を説明するための各部信号の波形図である。
１、１ａ、１ｂ、１ｃ 基準電圧発生源 ２、２ａ、２ｂ、２ｃ 基準電圧配線駆動回路 ３、３ａ、３ｂ、３ｃ 基準電圧配線 ４、４ａ、４ｂ、４ｃ 内部降圧回路 Ｑ１、Ｑ２ Ｐ型トランジスタ Ｑ３ Ｎ型トランジスタ ２１、２２ 差動増幅器 Ｒ 抵抗 Ｃ 容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (2)
- 【請求項１】 第１の電源と第２の電源の間に第１のト
ランジスタ及び前記第１のトランジスタに直列に接続さ
れた抵抗素子を含み、前記第１のトランジスタと抵抗素
子との間から配線を介して降圧回路に基準電圧を供給す
る基準電圧発生回路において、前記第１のトランジスタ
がオン状態にある時のソース・ドレイン間のコンダクタ
ンスを前記抵抗素子のコンダクタンスの約２倍とすると
共に、前記第１のトランジスタと並列に第２のトランジ
スタを接続し、且つ、電源立ち上がり時は前記第１及び
第２のトランジスタを同時にオンし、定常動作時には前
記第１のトランジスタはオン、第２のトランジスタはオ
フすることを特徴とする基準電圧発生回路。 - 【請求項２】 前記抵抗素子をトランジスタによって構
成したことを特徴とする請求項１に記載の基準電圧発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29949191A JP3186034B2 (ja) | 1991-10-21 | 1991-10-21 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29949191A JP3186034B2 (ja) | 1991-10-21 | 1991-10-21 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114291A JPH05114291A (ja) | 1993-05-07 |
| JP3186034B2 true JP3186034B2 (ja) | 2001-07-11 |
Family
ID=17873261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29949191A Expired - Fee Related JP3186034B2 (ja) | 1991-10-21 | 1991-10-21 | 基準電圧発生回路 |
Country Status (1)
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| JP (1) | JP3186034B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4324853C1 (de) * | 1993-07-23 | 1994-09-22 | Siemens Ag | Spannungserzeugungsschaltung |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3166668B2 (ja) | 1997-08-21 | 2001-05-14 | 日本電気株式会社 | 液晶表示装置 |
| JP2000278949A (ja) * | 1999-03-25 | 2000-10-06 | Origin Electric Co Ltd | コンデンサ充電器 |
| JP4627920B2 (ja) * | 2001-04-24 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | 電源装置 |
| JP4627932B2 (ja) * | 2001-07-13 | 2011-02-09 | パナソニック株式会社 | 電圧降圧回路 |
| JP4719425B2 (ja) * | 2004-03-19 | 2011-07-06 | ウインボンド エレクトロニクス コーポレイション | 二段階内部電圧生成回路及び方法 |
| US7936228B2 (en) | 2005-12-06 | 2011-05-03 | Rohm Co., Ltd. | Frequency modulator and FM transmission circuit using the same |
| JP4571070B2 (ja) * | 2005-12-14 | 2010-10-27 | ローム株式会社 | 電圧生成回路およびこれを用いた信号処理回路 |
| JP2007180085A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 集積回路装置 |
| JP5123679B2 (ja) | 2008-01-28 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 基準電圧生成回路及びその起動制御方法 |
| JP5476642B2 (ja) * | 2009-12-02 | 2014-04-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-10-21 JP JP29949191A patent/JP3186034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05114291A (ja) | 1993-05-07 |
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