JP3184709B2 - Ｃｍｏｓ半導体装置およびその製造方法 - Google Patents
Ｃｍｏｓ半導体装置およびその製造方法Info
- Publication number
- JP3184709B2 JP3184709B2 JP18191494A JP18191494A JP3184709B2 JP 3184709 B2 JP3184709 B2 JP 3184709B2 JP 18191494 A JP18191494 A JP 18191494A JP 18191494 A JP18191494 A JP 18191494A JP 3184709 B2 JP3184709 B2 JP 3184709B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- type
- impurities
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ポリサイドゲートを有
するＣＭＯＳ半導体装置およびその製造方法に関するも
のである。
するＣＭＯＳ半導体装置およびその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、ＣＭＯＳトランジスタを表面チャ
ネル型とするためにデュアルゲートが用いられている
が、その際、ゲート電極の低抵抗化を実現するために、
ゲート電極を、ポリシリコン膜とその上に積層した金属
シリサイド膜とからなるポリサイドゲート電極として構
成している（以下、このＭＯＳトランジスタを、デュア
ルポリサイドゲートトランジスタという）。
ネル型とするためにデュアルゲートが用いられている
が、その際、ゲート電極の低抵抗化を実現するために、
ゲート電極を、ポリシリコン膜とその上に積層した金属
シリサイド膜とからなるポリサイドゲート電極として構
成している（以下、このＭＯＳトランジスタを、デュア
ルポリサイドゲートトランジスタという）。
【０００３】図３は、従来のデュアルポリサイドゲート
トランジスタの断面構造を示したものである。すなわ
ち、シリコン基板７の表面にｎウエル６とｐウエル５が
形成され、素子領域が素子分離領域によって分離され、
素子領域にはゲート酸化膜４が形成されている。ｐウエ
ル５にはｎＭＯＳトランジスタが形成（このトランジス
タでは、ポリシリコンにｎ型不純物１２を導入してあ
る）されており、そのゲート電極はｎ型ポリシリコン膜
３とその上の金属シリサイド膜１とから構成されてい
る。ｎウエル６にはｐＭＯＳトランジスタ（このトラン
ジスタでは、ポリシリコンにｐ型不純物１３を導入して
ある）が形成されており、そのゲート電極は、ｐ型ポリ
シリコン膜２とその上の金属シリサイド膜１とから構成
されている。これらのポリシリコンゲート電極は、素子
分離領域上で導電型が区分され、両電極はその上の金属
シリサイド膜１によって低抵抗化されている。
トランジスタの断面構造を示したものである。すなわ
ち、シリコン基板７の表面にｎウエル６とｐウエル５が
形成され、素子領域が素子分離領域によって分離され、
素子領域にはゲート酸化膜４が形成されている。ｐウエ
ル５にはｎＭＯＳトランジスタが形成（このトランジス
タでは、ポリシリコンにｎ型不純物１２を導入してあ
る）されており、そのゲート電極はｎ型ポリシリコン膜
３とその上の金属シリサイド膜１とから構成されてい
る。ｎウエル６にはｐＭＯＳトランジスタ（このトラン
ジスタでは、ポリシリコンにｐ型不純物１３を導入して
ある）が形成されており、そのゲート電極は、ｐ型ポリ
シリコン膜２とその上の金属シリサイド膜１とから構成
されている。これらのポリシリコンゲート電極は、素子
分離領域上で導電型が区分され、両電極はその上の金属
シリサイド膜１によって低抵抗化されている。
【０００４】
【発明が解決しようとする課題】ところが、このデュア
ルポリサイドゲートトランジスタのゲート電極の導電型
は、一つの連続したポリシリコン膜にｎ型不純物とｐ型
不純物を打ち分けて形成されている。このため図４に示
すように、これらのゲート電極にそれぞれ不純物１２，
１３が注入された後の熱処理工程により、ｎ型不純物１
２が金属シリサイド層に拡散し、金属シリサイド層の内
部を拡散してｐＭＯＳトランジスタ方向へ移動し、ｐ型
不純物１３も金属シリサイド層に拡散し、金属シリサイ
ド層の内部を拡散してｎＭＯＳトランジスタ方向へ移動
する。
ルポリサイドゲートトランジスタのゲート電極の導電型
は、一つの連続したポリシリコン膜にｎ型不純物とｐ型
不純物を打ち分けて形成されている。このため図４に示
すように、これらのゲート電極にそれぞれ不純物１２，
１３が注入された後の熱処理工程により、ｎ型不純物１
２が金属シリサイド層に拡散し、金属シリサイド層の内
部を拡散してｐＭＯＳトランジスタ方向へ移動し、ｐ型
不純物１３も金属シリサイド層に拡散し、金属シリサイ
ド層の内部を拡散してｎＭＯＳトランジスタ方向へ移動
する。
【０００５】その結果、ｎＭＯＳトランジスタのポリシ
リコンゲート電極にｐ型不純物１３が混入し、ｐＭＯＳ
トランジスタのポリシリコンゲート電極にｎ型不純物１
２が混入するので、両ポリシリコンゲート電極の仕事関
数が変化してＭＯＳトランジスタのしきい値電圧が変動
する問題が生じていた。
リコンゲート電極にｐ型不純物１３が混入し、ｐＭＯＳ
トランジスタのポリシリコンゲート電極にｎ型不純物１
２が混入するので、両ポリシリコンゲート電極の仕事関
数が変化してＭＯＳトランジスタのしきい値電圧が変動
する問題が生じていた。
【０００６】そこで、ゲート電極のｐ型ポリシリコン膜
とｎ型ポリシリコン膜を素子分離領域上で分離し、その
分離された領域に不純物の拡散を防止する金属等の導電
性膜を埋め込むことにより、金属シリサイド膜中を通っ
て不純物が拡散するのを防ぐようにした構造が提案され
ている（特開平２−２３９６５６号公報）。しかし、こ
のような構造の半導体装置の製造では、リソグラフィー
やエッチングの工程が増える問題がある。
とｎ型ポリシリコン膜を素子分離領域上で分離し、その
分離された領域に不純物の拡散を防止する金属等の導電
性膜を埋め込むことにより、金属シリサイド膜中を通っ
て不純物が拡散するのを防ぐようにした構造が提案され
ている（特開平２−２３９６５６号公報）。しかし、こ
のような構造の半導体装置の製造では、リソグラフィー
やエッチングの工程が増える問題がある。
【０００７】本発明は、上記問題点に鑑みなされたもの
で、その目的は、不純物が金属シリサイド層を相互に拡
散するのを回避することができるＣＭＯＳ半導体装置お
よび、その製造方法を提供することにある。
で、その目的は、不純物が金属シリサイド層を相互に拡
散するのを回避することができるＣＭＯＳ半導体装置お
よび、その製造方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１に記載のＣＭＯ
Ｓ半導体装置は、ｐ型ポリサイドゲート電極とｎ型ポリ
サイドゲート電極とを有するＣＭＯＳ半導体装置におい
て、前記ｐ型ポリサイドゲート電極とｎ型ポリサイドゲ
ート電極を接続するポリサイド（ポリシリコン膜と金属
シリサイドの２層からなる配線構造）中で、ｐＭＯＳ領
域とｎＭＯＳ領域との中間領域のみに、又は中間領域に
は他の領域よりも高濃度に、不純物の拡散を妨げる原子
を含むことを特徴とする。
Ｓ半導体装置は、ｐ型ポリサイドゲート電極とｎ型ポリ
サイドゲート電極とを有するＣＭＯＳ半導体装置におい
て、前記ｐ型ポリサイドゲート電極とｎ型ポリサイドゲ
ート電極を接続するポリサイド（ポリシリコン膜と金属
シリサイドの２層からなる配線構造）中で、ｐＭＯＳ領
域とｎＭＯＳ領域との中間領域のみに、又は中間領域に
は他の領域よりも高濃度に、不純物の拡散を妨げる原子
を含むことを特徴とする。
【０００９】請求項２に記載のＣＭＯＳ半導体装置の製
造方法は、請求項１に記載のＣＭＯＳ半導体装置を製造
する方法であって、金属シリサイド積層後にｐＭＯＳ領
域とｎＭＯＳ領域との中間領域のみに開口を有するレジ
ストパターンをマスクとして不純物の拡散を妨げる原子
を導入する工程を含むことを特徴とする。
造方法は、請求項１に記載のＣＭＯＳ半導体装置を製造
する方法であって、金属シリサイド積層後にｐＭＯＳ領
域とｎＭＯＳ領域との中間領域のみに開口を有するレジ
ストパターンをマスクとして不純物の拡散を妨げる原子
を導入する工程を含むことを特徴とする。
【００１０】請求項３に記載のＣＭＯＳ半導体装置の製
造方法は、請求項１に記載のＣＭＯＳ半導体装置を製造
する方法であって、ｐＭＯＳ領域のｐ型拡散領域形成時
のレジストパターンをｐＭＯＳ領域とｎＭＯＳ領域との
中間領域も含む開口をもつように形成し、そのレジスト
パターンをマスクとして不純物の拡散を妨げる原子を導
入する工程と、ｎＭＯＳ領域のｎ型拡散領域形成時のレ
ジストパターンを前記 中間領域も含む開口をもつように
形成し、そのレジストパターンをマスクとして不純物の
拡散を妨げる原子を導入する工程とを含むことを特徴と
する。
造方法は、請求項１に記載のＣＭＯＳ半導体装置を製造
する方法であって、ｐＭＯＳ領域のｐ型拡散領域形成時
のレジストパターンをｐＭＯＳ領域とｎＭＯＳ領域との
中間領域も含む開口をもつように形成し、そのレジスト
パターンをマスクとして不純物の拡散を妨げる原子を導
入する工程と、ｎＭＯＳ領域のｎ型拡散領域形成時のレ
ジストパターンを前記 中間領域も含む開口をもつように
形成し、そのレジストパターンをマスクとして不純物の
拡散を妨げる原子を導入する工程とを含むことを特徴と
する。
【００１１】
【作用】請求項１のＣＭＯＳ半導体装置においては、ｐ
ＭＯＳ領域とｎＭＯＳ領域との中間領域のみに、又は中
間領域には他の領域よりも高濃度に不純物の拡散を妨げ
る原子を含んでいるので、低抵抗なまま、ｐ型不純物お
よびｎ型不純物が金属シリサイド層を介してポリシリコ
ンゲート電極に相互に拡散するのが抑えられる。
ＭＯＳ領域とｎＭＯＳ領域との中間領域のみに、又は中
間領域には他の領域よりも高濃度に不純物の拡散を妨げ
る原子を含んでいるので、低抵抗なまま、ｐ型不純物お
よびｎ型不純物が金属シリサイド層を介してポリシリコ
ンゲート電極に相互に拡散するのが抑えられる。
【００１２】請求項２のＣＭＯＳ半導体装置の製造方法
においては、ｐＭＯＳ領域とｎＭＯＳ領域との中間領域
にのみ、不純物の拡散を妨げる原子を導入することがで
きる。
においては、ｐＭＯＳ領域とｎＭＯＳ領域との中間領域
にのみ、不純物の拡散を妨げる原子を導入することがで
きる。
【００１３】請求項３のＣＭＯＳ半導体装置の製造方法
においては、写真製版工程を増やすことなく、ｐＭＯＳ
領域とｎＭＯＳ領域との中間領域には他の領域よりも高
濃度に、不純物の拡散を妨げる原子を導入することがで
きる。
においては、写真製版工程を増やすことなく、ｐＭＯＳ
領域とｎＭＯＳ領域との中間領域には他の領域よりも高
濃度に、不純物の拡散を妨げる原子を導入することがで
きる。
【００１４】
【実施例】次に本発明の実施例について説明する。 実施例１ 図１はＣＭＯＳ半導体装置の製造工程説明図である。ま
た、図１（ａ）は断面図であり、図１（ｂ）において上
側は平面図、下側は断面図である。
た、図１（ａ）は断面図であり、図１（ｂ）において上
側は平面図、下側は断面図である。
【００１５】図１（ａ）：シリコン基板７にｐウエル５
とｎウエル６を形成した後、素子分離用フィールド酸化
膜１４によって素子領域と素子分離領域を形成する。素
子領域には熱酸化によりゲート酸化膜４を形成する。次
に、基板７の全面にポリシリコン膜を約２００ｎｍの厚
さに堆積する。リソグラフィーにより、ｐＭＯＳトラン
ジスタ形成領域のポリシリコン膜をｐ型ポリシリコン膜
２とし、同様にｎＭＯＳトランジスタ形成領域のポリシ
リコン膜をｎ型ポリシリコン膜３とする。その後、金属
シリサイド膜１を１５０ｎｍの厚さに堆積する。金属シ
リサイドとしては例えばチタン、バナジウム、クロム、
ジルコニウム、ニオブ、モリブデン、ハフニウム、タン
タル、タングステン、コバルト、ニッケルのシリサイド
が挙げられる。さらに、リソグラフィーと反応性エッチ
ング法によりシリサイド膜１およびポリシリコン膜２，
３をパターン化してゲート電極（ｐ型ポリシリコンゲー
ト電極とｎ型ポリシリコンゲート電極）を形成する。
とｎウエル６を形成した後、素子分離用フィールド酸化
膜１４によって素子領域と素子分離領域を形成する。素
子領域には熱酸化によりゲート酸化膜４を形成する。次
に、基板７の全面にポリシリコン膜を約２００ｎｍの厚
さに堆積する。リソグラフィーにより、ｐＭＯＳトラン
ジスタ形成領域のポリシリコン膜をｐ型ポリシリコン膜
２とし、同様にｎＭＯＳトランジスタ形成領域のポリシ
リコン膜をｎ型ポリシリコン膜３とする。その後、金属
シリサイド膜１を１５０ｎｍの厚さに堆積する。金属シ
リサイドとしては例えばチタン、バナジウム、クロム、
ジルコニウム、ニオブ、モリブデン、ハフニウム、タン
タル、タングステン、コバルト、ニッケルのシリサイド
が挙げられる。さらに、リソグラフィーと反応性エッチ
ング法によりシリサイド膜１およびポリシリコン膜２，
３をパターン化してゲート電極（ｐ型ポリシリコンゲー
ト電極とｎ型ポリシリコンゲート電極）を形成する。
【００１６】図１（ｂ）：リソグラフィーによりｐＭＯ
Ｓ領域とｎＭＯＳ領域との中間領域に開口９ａをもつレ
ジストパターン（９はレジストを示す）を形成し、これ
をマスクとし、後の熱処理工程での不純物の相互の拡散
を妨げる原子として窒素８をイオン注入法を用いて、加
速電圧１０〜５０ｋｅＶで、注入量を１×１０ 14 〜１×
１０ 16 ／ｃｍ 2 として導入する。なお、不純物の相互拡
散を妨げる原子として窒素を導入する工程を、ゲート電
極をパターン化する前に行っても、同じ効果が得られ
る。これらの工程によりｐＭＯＳ領域とｎＭＯＳ領域と
の中間領域に、後の熱処理工程での不純物の相互の拡散
を妨げる原子として窒素８を、１×１０ 14 〜１×１０ 16
／ｃｍ 2 導入することができる。
Ｓ領域とｎＭＯＳ領域との中間領域に開口９ａをもつレ
ジストパターン（９はレジストを示す）を形成し、これ
をマスクとし、後の熱処理工程での不純物の相互の拡散
を妨げる原子として窒素８をイオン注入法を用いて、加
速電圧１０〜５０ｋｅＶで、注入量を１×１０ 14 〜１×
１０ 16 ／ｃｍ 2 として導入する。なお、不純物の相互拡
散を妨げる原子として窒素を導入する工程を、ゲート電
極をパターン化する前に行っても、同じ効果が得られ
る。これらの工程によりｐＭＯＳ領域とｎＭＯＳ領域と
の中間領域に、後の熱処理工程での不純物の相互の拡散
を妨げる原子として窒素８を、１×１０ 14 〜１×１０ 16
／ｃｍ 2 導入することができる。
【００１７】実施例２ 図２はＣＭＯＳ半導体装置の製造工程説明図である。ま
た、図２（ａ）は平面図であり、図２（ｂ）、（ｃ）に
おいて上側は平面図、下側は断面図である。
た、図２（ａ）は平面図であり、図２（ｂ）、（ｃ）に
おいて上側は平面図、下側は断面図である。
【００１８】図２（ａ）：実施例１と同じく、ｐ型ポリ
シリコンゲート電極とｎ型ポリシリコンゲート電極を有
するポリサイドゲート電極を形成する。
シリコンゲート電極とｎ型ポリシリコンゲート電極を有
するポリサイドゲート電極を形成する。
【００１９】図２（ｂ）：その後、ｎＭＯＳトランジス
タのｎ型拡散領域形成のために、リソグラフィーにより
ｐＭＯＳトランジスタ形成領域をレジスト１０で被う。
このレジスト１０をマスクとし、不純物の相互の拡散を
妨げる原子として窒素８をイオン注入する。このイオン
注入における加速電圧は１０〜５０ｋｅＶ、注入量は５
×１０ 13 〜５×１０ 15 ／ｃｍ 2 とする。このマスクを用
い、ｎ型拡散領域形成のためのｎ型不純物１２をイオン
注入する。
タのｎ型拡散領域形成のために、リソグラフィーにより
ｐＭＯＳトランジスタ形成領域をレジスト１０で被う。
このレジスト１０をマスクとし、不純物の相互の拡散を
妨げる原子として窒素８をイオン注入する。このイオン
注入における加速電圧は１０〜５０ｋｅＶ、注入量は５
×１０ 13 〜５×１０ 15 ／ｃｍ 2 とする。このマスクを用
い、ｎ型拡散領域形成のためのｎ型不純物１２をイオン
注入する。
【００２０】図２（ｃ）：前記レジスト１０を除去した
後、ｐＭＯＳトランジスタのｐ型拡散領域形成のため
に、リソグラフィーによりｎＭＯＳトランジスタ形成領
域をレジスト１１で被う。このレジスト１１をマスクと
し、不純物の相互の拡散を妨げる原子として窒素８をイ
オン注入する。このイオン注入における加速電圧は１０
〜５０ｋｅＶ、注入量は５×１０ 13 〜５×１０ 15 ／ｃｍ
2 とする。このマスクを用い、ｐ型拡散領域形成のため
のｐ型不純物１３をイオン注入する。これらの工程によ
り、新たな写真製版工程を増やさずに、ｐＭＯＳ領域と
ｎＭＯＳ領域との中間領域に、後の熱処理工程での不純
物の相互の拡散を妨げる原子として窒素８を、１×１０
14 〜１×１０ 16 ／ｃｍ 2 導入することができる。
後、ｐＭＯＳトランジスタのｐ型拡散領域形成のため
に、リソグラフィーによりｎＭＯＳトランジスタ形成領
域をレジスト１１で被う。このレジスト１１をマスクと
し、不純物の相互の拡散を妨げる原子として窒素８をイ
オン注入する。このイオン注入における加速電圧は１０
〜５０ｋｅＶ、注入量は５×１０ 13 〜５×１０ 15 ／ｃｍ
2 とする。このマスクを用い、ｐ型拡散領域形成のため
のｐ型不純物１３をイオン注入する。これらの工程によ
り、新たな写真製版工程を増やさずに、ｐＭＯＳ領域と
ｎＭＯＳ領域との中間領域に、後の熱処理工程での不純
物の相互の拡散を妨げる原子として窒素８を、１×１０
14 〜１×１０ 16 ／ｃｍ 2 導入することができる。
【００２１】
【発明の効果】以上の説明で明らかなように、請求項１
に記載のＣＭＯＳ半導体装置ではｐＭＯＳ領域とｎＭＯ
Ｓ領域との中間領域のみに、又は中間領域には他の領域
よりも高濃度に、不純物の拡散を妨げる原子を含んでい
るので、ｐ型およびｎ型の不純物が金属シリサイド層を
介してポリシリコンゲート電極に相互に拡散するのが抑
えられ、その結果、低抵抗なまま、ポリシリコンゲート
電極の仕事関数の変化が抑制できて、しきい値の変化が
抑えられる。請求項２のＣＭＯＳ半導体装置の製造方法
によれば、ｐＭＯＳ領域とｎＭＯＳ領域との中間領域に
のみ、不純物の拡散を妨げる原子を導入できるので、低
抵抗なまま不純物の拡散を妨げる特性を有する、請求項
１の半導体装置を提供することができる。請求項３のＣ
ＭＯＳ半導体装置の製造方法によれば、写真製版工程を
増やさずに、ｐＭＯＳ領域とｎＭＯＳ領域との中間領域
には他の領域よりも高濃度に不純物の拡散を妨げる原子
を導入した、請求項１の半導体装置を提供することがで
きる。
に記載のＣＭＯＳ半導体装置ではｐＭＯＳ領域とｎＭＯ
Ｓ領域との中間領域のみに、又は中間領域には他の領域
よりも高濃度に、不純物の拡散を妨げる原子を含んでい
るので、ｐ型およびｎ型の不純物が金属シリサイド層を
介してポリシリコンゲート電極に相互に拡散するのが抑
えられ、その結果、低抵抗なまま、ポリシリコンゲート
電極の仕事関数の変化が抑制できて、しきい値の変化が
抑えられる。請求項２のＣＭＯＳ半導体装置の製造方法
によれば、ｐＭＯＳ領域とｎＭＯＳ領域との中間領域に
のみ、不純物の拡散を妨げる原子を導入できるので、低
抵抗なまま不純物の拡散を妨げる特性を有する、請求項
１の半導体装置を提供することができる。請求項３のＣ
ＭＯＳ半導体装置の製造方法によれば、写真製版工程を
増やさずに、ｐＭＯＳ領域とｎＭＯＳ領域との中間領域
には他の領域よりも高濃度に不純物の拡散を妨げる原子
を導入した、請求項１の半導体装置を提供することがで
きる。
【図１】本発明の実施例１を示すもので、ＣＭＯＳ半導
体装置の製造工程説明図である。
体装置の製造工程説明図である。
【図２】本発明の実施例２に示すもので、ＣＭＯＳ半導
体装置の製造工程説明図である。
体装置の製造工程説明図である。
【図３】従来のＣＭＯＳ半導体装置の構造を示す断面図
である。
である。
【図４】図３の半導体装置における問題点説明図であ
る。
る。
１ 金属シリサイド膜 ２ ｐ型ポリシリコン膜 ３ ｎ型ポリシリコン膜 ４ ゲート酸化膜 ５ ｐウエル ６ ｎウエル ７ シリコン基板 ８ 窒素原子 ９，１０，１１ レジスト ９ａ 開口 １２ ｎ型不純物 １３ ｐ型不純物 １４ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/8238 H01L 27/092 H01L 29/78
Claims (3)
- 【請求項１】 ｐ型ポリサイドゲート電極とｎ型ポリサ
イドゲート電極とを有するＣＭＯＳ半導体装置におい
て、前記ｐ型ポリサイドゲート電極とｎ型ポリサイドゲ
ート電極を接続するポリサイド中でｐＭＯＳ領域とｎＭ
ＯＳ領域との中間領域のみに、又は中間領域には他の領
域よりも高濃度に、不純物の拡散を妨げる原子を含むこ
とを特徴とするＣＭＯＳ半導体装置。 - 【請求項２】 請求項１に記載のＣＭＯＳ半導体装置を
製造する方法であって、金属シリサイド積層後にｐＭＯ
Ｓ領域とｎＭＯＳ領域との中間領域のみに開口を有する
レジストパターンをマスクとして不純物の拡散を妨げる
原子を導入する工程を含むことを特徴とするＣＭＯＳ半
導体装置の製造方法。 - 【請求項３】 請求項１に記載のＣＭＯＳ半導体装置を
製造する方法であって、ｐＭＯＳ領域のｐ型拡散領域形
成時のレジストパターンをｐＭＯＳ領域とｎＭＯＳ領域
との中間領域も含む開口をもつように形成し、そのレジ
ストパターンをマスクとして不純物の拡散を妨げる原子
を導入する工程と、ｎＭＯＳ領域のｎ型拡散領域形成時
のレジストパターンを前記中間領域も含む開口をもつよ
うに形成し、そのレジストパターンをマスクとして不純
物の拡散を妨げる原子を導入する工程とを含むことを特
徴とするＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18191494A JP3184709B2 (ja) | 1994-07-11 | 1994-07-11 | Ｃｍｏｓ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18191494A JP3184709B2 (ja) | 1994-07-11 | 1994-07-11 | Ｃｍｏｓ半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831947A JPH0831947A (ja) | 1996-02-02 |
| JP3184709B2 true JP3184709B2 (ja) | 2001-07-09 |
Family
ID=16109117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18191494A Expired - Fee Related JP3184709B2 (ja) | 1994-07-11 | 1994-07-11 | Ｃｍｏｓ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3184709B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8443704B2 (en) | 2007-08-06 | 2013-05-21 | 3M Innovative Properties Company | Fly-cutting system and method, and related tooling and articles |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19525069C1 (de) * | 1995-07-10 | 1996-10-24 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
-
1994
- 1994-07-11 JP JP18191494A patent/JP3184709B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8443704B2 (en) | 2007-08-06 | 2013-05-21 | 3M Innovative Properties Company | Fly-cutting system and method, and related tooling and articles |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831947A (ja) | 1996-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07302844A (ja) | デュアルゲート構造の相補形ｍｉｓ半導体装置 | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| JP2719351B2 (ja) | Ｎｐｎバイポーラトランジスタの形成方法 | |
| EP0390219B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3128323B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US6268633B1 (en) | Electronic structure comprising high and low voltage transistors, and a corresponding fabrication method | |
| JP3184709B2 (ja) | Ｃｍｏｓ半導体装置およびその製造方法 | |
| JP3250526B2 (ja) | 半導体装置及びその製造方法 | |
| JP3430102B2 (ja) | 半導体装置の製造方法 | |
| JPH07235606A (ja) | 相補型半導体装置及びその製造方法 | |
| JPH0272661A (ja) | 半導体装置の製造方法 | |
| JP2000208638A (ja) | 半導体素子の二重ゲ―トの形成方法 | |
| JPH03169022A (ja) | 半導体集積回路装置 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2886186B2 (ja) | 半導体装置 | |
| JP2000183177A (ja) | 半導体装置の製造方法 | |
| JPH06112149A (ja) | 半導体装置の製造方法 | |
| JPH07161826A (ja) | 半導体装置の製造方法 | |
| JP3104609B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000183175A (ja) | 半導体装置の製造方法 | |
| JPH03283565A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JPH11233644A (ja) | 半導体集積回路及びその製造方法 | |
| JPH08335639A (ja) | 半導体装置 | |
| JPH0992789A (ja) | 半導体装置及びその製造方法 | |
| JPH0113230B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |