JP3176091B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、非晶質硅素膜を用いた
ゲート絶縁膜を有する薄膜トランジスタに関する。
ゲート絶縁膜を有する薄膜トランジスタに関する。
【０００２】
【従来の技術】液晶を用いた表示装置は、テレビ表示や
グラフィックスディスプレイ等を指向し、大容量、高密
度のアクティブマトリクス型の液晶表示装置の開発およ
び実用化が盛んである。このような液晶表示装置では、
クロストークのない高コントラスト表示が行なえるよう
に、各画素の駆動と制御を行なう手段として半導体スイ
ッチが用いられている。
グラフィックスディスプレイ等を指向し、大容量、高密
度のアクティブマトリクス型の液晶表示装置の開発およ
び実用化が盛んである。このような液晶表示装置では、
クロストークのない高コントラスト表示が行なえるよう
に、各画素の駆動と制御を行なう手段として半導体スイ
ッチが用いられている。
【０００３】この半導体スイッチとしては、透過型表示
が可能であり大面積化も容易であるなどの理由から、通
常、透明絶縁基板上に形成した薄膜トランジスタが用い
られている。なかでも、低温プロセスが可能である等の
理由から非晶質硅素膜を用いた薄膜トランジスタがもっ
とも一般的である。
が可能であり大面積化も容易であるなどの理由から、通
常、透明絶縁基板上に形成した薄膜トランジスタが用い
られている。なかでも、低温プロセスが可能である等の
理由から非晶質硅素膜を用いた薄膜トランジスタがもっ
とも一般的である。
【０００４】そして、一般にアクティブマトリクス型の
液晶表示装置としては、ラビングによる配向処理がそれ
ぞれに施された２枚の基板を配向方向が互いに９０度を
なすように平行に対向させて配置し、これらの基板間に
ネマチックタイプの液晶組成物を挟持させたツイステッ
ドネマチック（ＴＮ）型のものが広く用いられている。
液晶表示装置としては、ラビングによる配向処理がそれ
ぞれに施された２枚の基板を配向方向が互いに９０度を
なすように平行に対向させて配置し、これらの基板間に
ネマチックタイプの液晶組成物を挟持させたツイステッ
ドネマチック（ＴＮ）型のものが広く用いられている。
【０００５】ところで、この種の非晶質硅素薄膜トラン
ジスタの形成過程において、ゲート絶縁膜としては、通
常モノシランを含む原料を用いたプラズマあるいは熱化
学気相成長法（熱ＣＶＤ法）により得られる窒化硅素、
酸化硅素、あるいは、スパッタ法により得られる酸化タ
ンタル、酸化硅素などが用いられる。
ジスタの形成過程において、ゲート絶縁膜としては、通
常モノシランを含む原料を用いたプラズマあるいは熱化
学気相成長法（熱ＣＶＤ法）により得られる窒化硅素、
酸化硅素、あるいは、スパッタ法により得られる酸化タ
ンタル、酸化硅素などが用いられる。
【０００６】
【発明が解決しようとする課題】しかしながら、プラズ
マあるいは熱化学気相成長法で得られたゲート絶縁膜は
膜質が荒く膜表面に凹凸が存在し、またダストによるピ
ンホールも生じ易いなど上部電極との絶縁性で問題を有
している。
マあるいは熱化学気相成長法で得られたゲート絶縁膜は
膜質が荒く膜表面に凹凸が存在し、またダストによるピ
ンホールも生じ易いなど上部電極との絶縁性で問題を有
している。
【０００７】本発明は上記問題点に鑑みなされたもので
あり、電極間の導通、電流の漏洩による製品歩留まりの
低下を招かない薄膜トランジスタを提供することを目的
とする。
あり、電極間の導通、電流の漏洩による製品歩留まりの
低下を招かない薄膜トランジスタを提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、複数の絶縁膜
による積層構造からなるゲート絶縁膜を有し、非晶質硅
素膜を用いた薄膜トランジスタにおいて、前記ゲート絶
縁膜のうち下層から２番目以降の上層に位置する絶縁膜
に、少なくともテトラエチルオルソシリケートを原料に
含む化学気相成長法によって作製した酸化硅素膜を用い
たものである。
による積層構造からなるゲート絶縁膜を有し、非晶質硅
素膜を用いた薄膜トランジスタにおいて、前記ゲート絶
縁膜のうち下層から２番目以降の上層に位置する絶縁膜
に、少なくともテトラエチルオルソシリケートを原料に
含む化学気相成長法によって作製した酸化硅素膜を用い
たものである。
【０００９】
【作用】本発明は、非晶質硅素膜を用いた薄膜トランジ
スタで、複数の絶縁膜による積層構造からなるゲート絶
縁膜のうち、２番目以降の上層に位置する絶縁膜に少な
くともテトラエチルオルソシリケートを原料に含む化学
気相成長法によって作製した酸化硅素膜を用いることに
より、酸化硅素膜の形成時の回り込みのよさ、膜質の緻
密さに加え下地の凹凸の平滑化、ピンホールの目積め作
用により、凹凸およびピンホールの無い絶縁性に優れた
ゲート絶縁膜を形成し、電極間の導通、電流の漏洩を防
ぐ。
スタで、複数の絶縁膜による積層構造からなるゲート絶
縁膜のうち、２番目以降の上層に位置する絶縁膜に少な
くともテトラエチルオルソシリケートを原料に含む化学
気相成長法によって作製した酸化硅素膜を用いることに
より、酸化硅素膜の形成時の回り込みのよさ、膜質の緻
密さに加え下地の凹凸の平滑化、ピンホールの目積め作
用により、凹凸およびピンホールの無い絶縁性に優れた
ゲート絶縁膜を形成し、電極間の導通、電流の漏洩を防
ぐ。
【００１０】
【実施例】以下、本発明の薄膜トランジスタの一実施例
を図面を参照して工程とともに説明する。
を図面を参照して工程とともに説明する。
【００１１】図１において、１は薄膜トランジスタで、
この薄膜トランジスタ１は基板２上にゲート電極３を形
成し、次いで、モノシランを原料に用いて、プラズマ、
常圧あるいは減圧などの化学気相成長法（ＣＶＤ法）
で、酸化硅素膜４をゲート電極３上に１７５０オングス
トロームの膜厚で形成する。続いて、テトラエチルオル
ソシリケート（ＴＥＯＳ）を原料に用いてたとえば常圧
ＣＶＤ法により、基板温度３５０℃で酸化硅素膜５を酸
化硅素膜４上に１７５０オングストロームの膜厚で形成
する。さらに、たとえばプラズマＣＶＤ法により、３５
０℃で窒化硅素膜６を酸化硅素膜５上に５００オングス
トロームの膜厚で形成する。なお、酸化硅素膜４，５お
よび窒化硅素膜６で、積層構造からなるゲート絶縁膜７
を構成する。
この薄膜トランジスタ１は基板２上にゲート電極３を形
成し、次いで、モノシランを原料に用いて、プラズマ、
常圧あるいは減圧などの化学気相成長法（ＣＶＤ法）
で、酸化硅素膜４をゲート電極３上に１７５０オングス
トロームの膜厚で形成する。続いて、テトラエチルオル
ソシリケート（ＴＥＯＳ）を原料に用いてたとえば常圧
ＣＶＤ法により、基板温度３５０℃で酸化硅素膜５を酸
化硅素膜４上に１７５０オングストロームの膜厚で形成
する。さらに、たとえばプラズマＣＶＤ法により、３５
０℃で窒化硅素膜６を酸化硅素膜５上に５００オングス
トロームの膜厚で形成する。なお、酸化硅素膜４，５お
よび窒化硅素膜６で、積層構造からなるゲート絶縁膜７
を構成する。
【００１２】その後、窒化硅素膜６上に非晶質硅素膜８
をたとえば５００オングストロームの膜厚で形成する。
をたとえば５００オングストロームの膜厚で形成する。
【００１３】また、非晶質硅素膜８上に２０００オング
ストロームの膜厚の無機保護膜９を形成し、所定の形状
に加工する。そして、無機保護膜９上にたとえば５００
オングストロームの低抵抗半導体薄膜10を形成し、この
低抵抗半導体薄膜10と非晶質硅素膜８とを加工してチャ
ンネル領域11、ソース領域12、ドレイン領域13を形成す
る。さらに、ソース領域12上にソース電極14を、ドレイ
ン領域13上にドレイン電極15を形成する。
ストロームの膜厚の無機保護膜９を形成し、所定の形状
に加工する。そして、無機保護膜９上にたとえば５００
オングストロームの低抵抗半導体薄膜10を形成し、この
低抵抗半導体薄膜10と非晶質硅素膜８とを加工してチャ
ンネル領域11、ソース領域12、ドレイン領域13を形成す
る。さらに、ソース領域12上にソース電極14を、ドレイ
ン領域13上にドレイン電極15を形成する。
【００１４】次に、非晶質硅素膜を有する薄膜トランジ
スタ等の配列状態を図２を参照して説明する。
スタ等の配列状態を図２を参照して説明する。
【００１５】図２において、各画素に対してそれぞれ１
個ずつ図１に示す非晶質硅素膜を有する薄膜トランジス
タ１が形成されている。そして、行選択線21とゲート電
極３と、列選択線22とドレイン電極15とがそれぞれ一体
に形成され、画素電極23にソース電極14が接続され、さ
らに、破線内にチャンネル領域24が形成されている。
個ずつ図１に示す非晶質硅素膜を有する薄膜トランジス
タ１が形成されている。そして、行選択線21とゲート電
極３と、列選択線22とドレイン電極15とがそれぞれ一体
に形成され、画素電極23にソース電極14が接続され、さ
らに、破線内にチャンネル領域24が形成されている。
【００１６】なお、行選択線21は非晶質硅素膜を用いた
薄膜トランジスタ１のゲート電極３にたとえば走査信号
を与えるためのアドレス線であるのに対し、列選択線22
は薄膜トランジスタ１のドレイン電極15にたとえば画素
信号を与えるためのデータ線である。
薄膜トランジスタ１のゲート電極３にたとえば走査信号
を与えるためのアドレス線であるのに対し、列選択線22
は薄膜トランジスタ１のドレイン電極15にたとえば画素
信号を与えるためのデータ線である。
【００１７】そして、全体的には、複数個の薄膜トラン
ジスタ１とこの薄膜トランジスタ１に接続された画素電
極23との各々１個ずつで一画素を構成する。また、この
画素の周囲には行選択線21および列選択線22がマトリク
ス状に形成されている。
ジスタ１とこの薄膜トランジスタ１に接続された画素電
極23との各々１個ずつで一画素を構成する。また、この
画素の周囲には行選択線21および列選択線22がマトリク
ス状に形成されている。
【００１８】さらに、図３を参照して、アクティブマト
リクス型の液晶表示装置を製造方法とともに説明する。
リクス型の液晶表示装置を製造方法とともに説明する。
【００１９】図３において、31はたとえばガラスからな
る一方の基板で、この基板31の一主面上に、行選択線と
一体のゲート電極３を形成する。そして、このゲート電
極３を覆うように、ゲート絶縁膜７として、モノシラン
を原料に用いて、プラズマあるいは常圧ＣＶＤ法により
酸化硅素膜４を１７５０オングストロームの膜厚で、続
いて、テトラエチルオルソシリケート（ＴＥＯＳ）を原
料に用いて、常圧ＣＶＤ法により基板温度３５０℃で酸
化硅素膜５を１７５０オングストロームの膜厚で、さら
に、プラズマＣＶＤ法によりたとえば３５０℃で窒化硅
素膜６を５００オングストロームの膜厚で順次形成す
る。
る一方の基板で、この基板31の一主面上に、行選択線と
一体のゲート電極３を形成する。そして、このゲート電
極３を覆うように、ゲート絶縁膜７として、モノシラン
を原料に用いて、プラズマあるいは常圧ＣＶＤ法により
酸化硅素膜４を１７５０オングストロームの膜厚で、続
いて、テトラエチルオルソシリケート（ＴＥＯＳ）を原
料に用いて、常圧ＣＶＤ法により基板温度３５０℃で酸
化硅素膜５を１７５０オングストロームの膜厚で、さら
に、プラズマＣＶＤ法によりたとえば３５０℃で窒化硅
素膜６を５００オングストロームの膜厚で順次形成す
る。
【００２０】さらに、ゲート絶縁膜７上に、非晶質硅素
膜８をたとえば５００オングストロームの膜厚で、この
非晶質硅素膜８上に無機保護膜９を２０００オングスト
ロームの膜厚で形成する。
膜８をたとえば５００オングストロームの膜厚で、この
非晶質硅素膜８上に無機保護膜９を２０００オングスト
ロームの膜厚で形成する。
【００２１】次に、無機保護膜９を所定の形状に加工し
た後、無機保護膜９上に低抵抗半導体薄膜10をたとえば
５００オングストロームの膜厚で形成し、低抵抗半導体
薄膜10と非晶質硅素膜８とを加工して、チャンネル領域
11、ソース領域12およびドレイン領域13を形成する。
た後、無機保護膜９上に低抵抗半導体薄膜10をたとえば
５００オングストロームの膜厚で形成し、低抵抗半導体
薄膜10と非晶質硅素膜８とを加工して、チャンネル領域
11、ソース領域12およびドレイン領域13を形成する。
【００２２】さらに、透明導電膜による画素電極23を形
成し、ドレイン領域13上に列選択線22と一体のドレイン
電極15を形成し、ソース領域12および画素電極23上にソ
ース電極14を形成している。以上で能動素子基板部32が
構成される。
成し、ドレイン領域13上に列選択線22と一体のドレイン
電極15を形成し、ソース領域12および画素電極23上にソ
ース電極14を形成している。以上で能動素子基板部32が
構成される。
【００２３】一方、基板31と略平行にかつ対向してたと
えばガラスからなる基板33が配設され、この基板33の一
主面上には、透明導電膜からなる共通電極34が形成され
ることにより対向基板部35が構成されている。
えばガラスからなる基板33が配設され、この基板33の一
主面上には、透明導電膜からなる共通電極34が形成され
ることにより対向基板部35が構成されている。
【００２４】また、能動素子基板部32の非晶質硅素膜を
用いた薄膜トランジスタ１等が形成された一主面上に
は、全面にたとえば低温キュア型のポリイミド（ＰＩ）
からなる配向膜36が形成されており、対向基板部35の共
通電極34が形成された一主面上にも全面に、同様にたと
えば低温キュア型のポリイミドからなる配向膜37が形成
されている。
用いた薄膜トランジスタ１等が形成された一主面上に
は、全面にたとえば低温キュア型のポリイミド（ＰＩ）
からなる配向膜36が形成されており、対向基板部35の共
通電極34が形成された一主面上にも全面に、同様にたと
えば低温キュア型のポリイミドからなる配向膜37が形成
されている。
【００２５】そして、能動素子基板部32と対向基板部35
の一主面上に、各々の配向膜36，37を所定の方向に布等
でこすることにより、ラビングによる配向処理がそれぞ
れ施される。さらに、能動素子基板部32と対向基板部35
とは互いの一主面側が対向し、かつ、互いの配向軸が概
略９０°変位するように配置され、これら対向する配向
膜36，37の間隙には液晶38が挟持されている。なお、能
動素子基板部32と対向基板部35とを組み合わせる際に、
配向膜36，37のラビング方向は、良視角方向が正面方向
に向くように設定されている。
の一主面上に、各々の配向膜36，37を所定の方向に布等
でこすることにより、ラビングによる配向処理がそれぞ
れ施される。さらに、能動素子基板部32と対向基板部35
とは互いの一主面側が対向し、かつ、互いの配向軸が概
略９０°変位するように配置され、これら対向する配向
膜36，37の間隙には液晶38が挟持されている。なお、能
動素子基板部32と対向基板部35とを組み合わせる際に、
配向膜36，37のラビング方向は、良視角方向が正面方向
に向くように設定されている。
【００２６】そうして、能動素子基板部32と対向基板部
35の他主面側にはそれぞれ偏光板39，40が被着されてお
り、能動素子基板部32と対向基板部35とのいずれか一方
の他主面側から照射を行ない液晶表示を行なうようにな
っている。
35の他主面側にはそれぞれ偏光板39，40が被着されてお
り、能動素子基板部32と対向基板部35とのいずれか一方
の他主面側から照射を行ない液晶表示を行なうようにな
っている。
【００２７】さらに、図１に示す非晶質硅素膜を用いた
薄膜トランジスタと従来の非晶質硅素膜を用いた薄膜ト
ランジスタとに使用したゲート絶縁膜について、リーク
電流の測定を行なった結果を表１に示す。なお、従来の
非晶質硅素膜を用いた薄膜トランジスタは、図１に示す
多層のゲート絶縁膜７に代えて、プラズマＣＶＤ法によ
り、酸化硅素膜をゲート電極上にたとえば基板温度３５
０℃で３５００オングストロームの膜厚で形成したもの
を用いている。
薄膜トランジスタと従来の非晶質硅素膜を用いた薄膜ト
ランジスタとに使用したゲート絶縁膜について、リーク
電流の測定を行なった結果を表１に示す。なお、従来の
非晶質硅素膜を用いた薄膜トランジスタは、図１に示す
多層のゲート絶縁膜７に代えて、プラズマＣＶＤ法によ
り、酸化硅素膜をゲート電極上にたとえば基板温度３５
０℃で３５００オングストロームの膜厚で形成したもの
を用いている。
【００２８】また、実験に用いた試験素子の構造は、下
層からガラス、下部電極としてクロム、絶縁膜、アルミ
ニウムとし、最上層のアルミニウムは１mm×１mmの方形
状にパターニングした状態で上部電極とした。そして、
測定は両電極間への印加電圧が５Ｖ、保持時間が５秒と
いう条件で行ない、判定はリーク電流値で３×１０-9Ａ
未満を絶縁性良好とした。
層からガラス、下部電極としてクロム、絶縁膜、アルミ
ニウムとし、最上層のアルミニウムは１mm×１mmの方形
状にパターニングした状態で上部電極とした。そして、
測定は両電極間への印加電圧が５Ｖ、保持時間が５秒と
いう条件で行ない、判定はリーク電流値で３×１０-9Ａ
未満を絶縁性良好とした。
【００２９】
【表１】
【００３０】上記表中（ａ）は、モノシランを原料に用
いたプラズマＣＶＤ法により、１７５０オングストロー
ムの膜厚を形成した酸化硅素膜の上に、ＴＥＯＳを原料
に用いて、常圧ＣＶＤ法により作製した酸化硅素膜を１
７５０オングストロームの膜厚で形成した２層構造の絶
縁膜の図１に示す薄膜トランジスタを用いた場合の測定
結果である。また、（ｂ）は、比較例で、図４に示すよ
うにモノシランを原料に用いたプラズマＣＶＤ法により
作製した酸化硅素膜51を、単層の３５００オングストロ
ームの膜厚で形成した絶縁膜を用いた薄膜トランジスタ
の測定結果である。
いたプラズマＣＶＤ法により、１７５０オングストロー
ムの膜厚を形成した酸化硅素膜の上に、ＴＥＯＳを原料
に用いて、常圧ＣＶＤ法により作製した酸化硅素膜を１
７５０オングストロームの膜厚で形成した２層構造の絶
縁膜の図１に示す薄膜トランジスタを用いた場合の測定
結果である。また、（ｂ）は、比較例で、図４に示すよ
うにモノシランを原料に用いたプラズマＣＶＤ法により
作製した酸化硅素膜51を、単層の３５００オングストロ
ームの膜厚で形成した絶縁膜を用いた薄膜トランジスタ
の測定結果である。
【００３１】この結果より、ＴＥＯＳを原料に含むＣＶ
Ｄ法で作製した酸化膜を用いることにより、モノシラン
を原料に含むプラズマＣＶＤ法で作製した酸化硅素膜を
単層で用いた場合より、非常に優れた絶縁性を示すこと
が判る。これは、ＴＥＯＳを原料に含むＣＶＤ法により
得られた緻密な酸化硅素膜が、自らも絶縁性を保つだけ
でなく下地の凹凸を平滑化し、ピンホールを埋める性質
を持つことを示している。
Ｄ法で作製した酸化膜を用いることにより、モノシラン
を原料に含むプラズマＣＶＤ法で作製した酸化硅素膜を
単層で用いた場合より、非常に優れた絶縁性を示すこと
が判る。これは、ＴＥＯＳを原料に含むＣＶＤ法により
得られた緻密な酸化硅素膜が、自らも絶縁性を保つだけ
でなく下地の凹凸を平滑化し、ピンホールを埋める性質
を持つことを示している。
【００３２】したがって、この性質を用いたゲート絶縁
膜であれば、ＴＥＯＳを原料に含むＣＶＤ法の処理条件
はもとより、ＴＦＴの構造、得られる酸化硅素膜の形成
段階や他の絶縁膜との構成が異なってもよい。
膜であれば、ＴＥＯＳを原料に含むＣＶＤ法の処理条件
はもとより、ＴＦＴの構造、得られる酸化硅素膜の形成
段階や他の絶縁膜との構成が異なってもよい。
【００３３】また、この技術はアクティブマトリクス型
液晶表示装置だけでなく、各種センサー製造に対しても
応用が可能である。
液晶表示装置だけでなく、各種センサー製造に対しても
応用が可能である。
【００３４】
【発明の効果】本発明の薄膜トランジスタによれば、非
晶質硅素膜を用いた薄膜トランジスタで、複数の絶縁膜
による積層構造からなるゲート絶縁膜のうち、２番目以
降の上層に位置する絶縁膜に少なくともテトラエチルオ
ルソシリケートを原料に含む化学気相成長法によって作
製した酸化硅素膜を用いることにより、酸化硅素膜の形
成時の回り込みのよさ、膜質の緻密さに加え下地の凹凸
の平滑化、ピンホールの目積め作用により、凹凸および
ピンホールの無い絶縁性に優れたゲート絶縁膜を形成
し、電極間の導通、電流の漏洩を防ぐので、絶縁性を著
しく向上することができ、高い歩留まりと高い表示品質
を得ることができる。
晶質硅素膜を用いた薄膜トランジスタで、複数の絶縁膜
による積層構造からなるゲート絶縁膜のうち、２番目以
降の上層に位置する絶縁膜に少なくともテトラエチルオ
ルソシリケートを原料に含む化学気相成長法によって作
製した酸化硅素膜を用いることにより、酸化硅素膜の形
成時の回り込みのよさ、膜質の緻密さに加え下地の凹凸
の平滑化、ピンホールの目積め作用により、凹凸および
ピンホールの無い絶縁性に優れたゲート絶縁膜を形成
し、電極間の導通、電流の漏洩を防ぐので、絶縁性を著
しく向上することができ、高い歩留まりと高い表示品質
を得ることができる。
【図１】本発明の一実施例の非晶質硅素膜を用いた薄膜
トランジスタの概略を示す断面図である。
トランジスタの概略を示す断面図である。
【図２】同上非晶質硅素膜を用いた薄膜トランジスタの
配列状態を示す平面図である。
配列状態を示す平面図である。
【図３】同上アクティブマトリクス型液晶表示装置の一
画素分の概略を示す断面図である。
画素分の概略を示す断面図である。
【図４】比較例に用いた薄膜トランジスタの概略を示す
断面図である。
断面図である。
２ 基板 ３ ゲート電極 ７ ゲート絶縁膜 ８ 非晶質硅素膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/316 H01L 21/336 G02F 1/1368
Claims (1)
- 【請求項１】 複数の絶縁膜による積層構造からなるゲ
ート絶縁膜を有し、 非晶質硅素膜を用いた薄膜トランジスタにおいて、 前記ゲート絶縁膜のうち下層から２番目以降の上層に位
置する絶縁膜に、少なくともテトラエチルオルソシリケ
ートを原料に含む化学気相成長法によって作製した酸化
硅素膜を用いたことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20696891A JP3176091B2 (ja) | 1991-08-19 | 1991-08-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20696891A JP3176091B2 (ja) | 1991-08-19 | 1991-08-19 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548099A JPH0548099A (ja) | 1993-02-26 |
| JP3176091B2 true JP3176091B2 (ja) | 2001-06-11 |
Family
ID=16531988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20696891A Expired - Fee Related JP3176091B2 (ja) | 1991-08-19 | 1991-08-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101872629B1 (ko) * | 2013-12-25 | 2018-08-02 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 저온폴리실리콘 박막 트랜지스터 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887034A (ja) * | 1994-09-16 | 1996-04-02 | Toshiba Corp | 液晶表示装置およびその製造方法 |
| KR20000019893A (ko) * | 1998-09-16 | 2000-04-15 | 구본준, 론 위라하디락사 | 박막트랜지스터 |
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1991
- 1991-08-19 JP JP20696891A patent/JP3176091B2/ja not_active Expired - Fee Related
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| KR101872629B1 (ko) * | 2013-12-25 | 2018-08-02 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 저온폴리실리콘 박막 트랜지스터 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| JPH0548099A (ja) | 1993-02-26 |
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