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JP3170217B2 - Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device - Google Patents

Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device

Info

Publication number
JP3170217B2
JP3170217B2 JP02568197A JP2568197A JP3170217B2 JP 3170217 B2 JP3170217 B2 JP 3170217B2 JP 02568197 A JP02568197 A JP 02568197A JP 2568197 A JP2568197 A JP 2568197A JP 3170217 B2 JP3170217 B2 JP 3170217B2
Authority
JP
Japan
Prior art keywords
silicon thin
thin film
active matrix
power supply
driver circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP02568197A
Other languages
Japanese (ja)
Other versions
JPH1039337A (en
Inventor
利之 三澤
弘之 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP02568197A priority Critical patent/JP3170217B2/en
Publication of JPH1039337A publication Critical patent/JPH1039337A/en
Application granted granted Critical
Publication of JP3170217B2 publication Critical patent/JP3170217B2/en
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Expired - Lifetime legal-status Critical Current

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  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、アクティブマトリ
クスパネル及びアクティブマトリクスパネル用駆動回
路、ビューファインダー並びに投写型表示装置に関す
る。
The present invention relates to an active matrix panel, a driving circuit for the active matrix panel, a viewfinder, and a projection display device.

【0002】[0002]

【従来の技術】従来のアクティブマ卜リクス液晶パネル
は、文献「エスアイディー83ダイジェス卜156頁一
157頁、B/WアンドカラーLCビデオディスプレイ
ズアドレス卜バイポリシリコンティーエフティーズ」
(モロズミ他)に示される様に薄膜卜ランジスタを用い
た画素マ卜リクスが透明基板上に形成されたものであ
り、ゲー卜線ドライバー回路及びソース線ドライバー回
路は単結晶シリコンによるMOS集積回路で形成され図
19に示す様に前記アクティブマ卜リクスパネルに外付
けされていた。図19において、1はアクティブマ卜リ
クスパネルであり、該アクティブマ卜リクスパネル1は
画素マ卜リクス2を備えている。3はフレキシブル基板
であり、単結晶シリコンによるドライバー集積回路4が
搭載されている。アクティブマ卜リクスパネル1とフレ
キシブル基板3とはパッド5において接続されている。
実装基板6は、ドライバー集積回路4と外部回路とを電
気的に接続するのみならずフレキシブル基板3及びアク
ティブマ卜リクスパネル1を機械的に保持している。
2. Description of the Related Art A conventional active matrix liquid crystal panel is described in the document "S.I.D. 83 Digest 156 page 157, B / W and Color LC Video Displays Address Bi-Polysilicon TFTs".
As shown in (Morozumi et al.), A pixel matrix using a thin film transistor is formed on a transparent substrate, and a gate line driver circuit and a source line driver circuit are MOS integrated circuits made of single crystal silicon. It was formed and externally attached to the active matrix panel as shown in FIG. In FIG. 19, reference numeral 1 denotes an active matrix panel, and the active matrix panel 1 includes a pixel matrix 2. Reference numeral 3 denotes a flexible substrate on which a driver integrated circuit 4 made of single crystal silicon is mounted. The active matrix panel 1 and the flexible substrate 3 are connected at a pad 5.
The mounting substrate 6 not only electrically connects the driver integrated circuit 4 and an external circuit, but also mechanically holds the flexible substrate 3 and the active matrix panel 1.

【0003】[0003]

【発明が解決しようとする課題】従来のアクティブマ卜
リクスパネルに依ると次の様な課題があった。
The conventional active matrix panel has the following problems.

【0004】(1)高精細化が妨げられていた 従来は、図19に示す様にフレキシブル基板3と、アク
ティブマ卜リクスパネル1のソース線またはゲー卜線と
がパッド5において接続されており、実装技術上接続可
能なパッド間隔によって画素ピッチが制限されていた。
このため、従来、100μm以下の画素ピッチを有する
アクティブマ卜リクスパネルを量産することは大変困難
であり高精細化が妨げられていた。
(1) Conventionally, high definition has been hindered. Conventionally, as shown in FIG. 19, a flexible substrate 3 and a source line or a gate line of the active matrix panel 1 are connected at a pad 5. In addition, the pixel pitch has been limited by the connectable pad spacing due to mounting technology.
For this reason, it has conventionally been very difficult to mass-produce an active matrix panel having a pixel pitch of 100 μm or less, and high definition has been hindered.

【0005】(2)表示装置の小型化が妨げられていた 図19に示される様な従来のアクティブマ卜リクスパネ
ルは、ドライバー集積回路が外付けされていたため実装
基板6の外形寸法が面積にして画素マ卜リクス部2の4
〜5倍程度またはそれ以上必要であった。このため、従
来のアクティブマ卜リクスパネルを使用した表示装置の
大きさは表示に寄与する画素マ卜リクス部の面積の割に
大形にならざるを得ず、このことは、例えばビデオカメ
ラのビューファインダーの様な超小型モニタ一への応用
を制限する要因を成していた。
(2) The conventional active matrix panel as shown in FIG. 19, which hinders the miniaturization of the display device, has a reduced external dimension of the mounting substrate 6 because the driver integrated circuit is externally mounted. Pixel matrix part 2 of 4
About 5 times or more was required. For this reason, the size of the display device using the conventional active matrix panel is inevitably large compared to the area of the pixel matrix portion contributing to the display. This has been a factor limiting the application to ultra-small monitors such as viewfinders.

【0006】(3)製追コス卜が高かった 表示装置を製造する際、アクティブマ卜リクスパネル1
とフレキシブル基板3とを接続する工程、ドライバー集
積回路4とフレキシブル基板3とを接続する工程及び、
フレキシブル基板3と実装基板6とを実装する工程を必
要とし製造コス卜が高くならざるを得なかった。
(3) Manufacturing costs are high When manufacturing a display device, the active matrix panel 1
Connecting the driver integrated circuit 4 to the flexible substrate 3, connecting the driver integrated circuit 4 to the flexible substrate 3,
A step of mounting the flexible substrate 3 and the mounting substrate 6 is required, and the manufacturing cost must be increased.

【0007】(4)信頼性が低かった アクティブマ卜リクスパネル1とフレキシブル基板3と
の接続、ドライバー集積回路4とフレキシブル基板3と
の接続等接続箇所が多く、しかもそれらに応力が加わり
やすいため、前記接続箇所における接続強度が十分でな
く、表示装置全体の信頼性が低かった。または、十分な
信頼性を確保するために多大な費用を要した。
(4) Poor reliability The active matrix panel 1 and the flexible substrate 3 are connected to each other, and the driver integrated circuit 4 and the flexible substrate 3 are connected to a large number of connection points. In addition, the connection strength at the connection point was not sufficient, and the reliability of the entire display device was low. Or, a great deal of expense was required to ensure sufficient reliability.

【0008】本発明は、以上のごとき課題を解決し、高
精細かつコンパク卜で信頼性に優れたアクティブマトリ
クスパネルを安価に提供することを目的とする。また、
本発明のアクティブマ卜リクスパネルはビデオカメラの
電子ビューファインダーや携帯形VTRのモニタ一等に
応用されることを意図している。更に、投写型表示装置
のライ卜バルブとしての使用も意図している。
An object of the present invention is to solve the above problems and to provide an inexpensive active matrix panel with high definition, compactness and excellent reliability. Also,
The active matrix panel of the present invention is intended to be applied to an electronic viewfinder of a video camera, a monitor of a portable VTR, and the like. Further, it is intended to be used as a light valve of a projection display device.

【0009】[0009]

【課題を解決するための手段】上述の課題を解決するた
め、本発明は次に示す手段を施す。
In order to solve the above problems, the present invention provides the following means.

【0010】本発明は、基板に複数のゲート線と、複数
のソース線と、前記ゲート線及びソース線に接続された
シリコン薄膜トランジスタを有する画素マトリクスと、
前記ゲート線に信号を供給するゲート線ドライバー回路
とが配置されてなるアクティブマトリクスパネルにおい
て、前記ゲート線ドライバー回路は第1電源線と、第2
電源線と、前記第1電源線から延在する複数の第1配線
と、前記第2電源線から延在する複数の第2配線とを有
し、1つの第1配線に対して第1導電型の複数のシリコ
ン薄膜トランジスタを構成する複数の第1シリコン薄膜
が交差して配置されてなり、1つの第2配線に対して第
2導電型の複数のシリコン薄膜トランジスタを構成する
複数の第2シリコン薄膜が交差して配置されてなり、前
記画素マトリクスのピッチの幅に対応してゲート線ドラ
イバー回路の単位セルが配置されてなり、前記第1及び
第2シリコン薄膜は隣り合う単位セルに跨って配置され
てなることを特徴とする。
According to the present invention, there is provided a pixel matrix having a plurality of gate lines, a plurality of source lines, and a silicon thin film transistor connected to the gate lines and the source lines on a substrate.
In an active matrix panel including a gate line driver circuit for supplying a signal to the gate line, the gate line driver circuit includes a first power supply line and a second power supply line.
A power supply line, a plurality of first wirings extending from the first power supply line, and a plurality of second wirings extending from the second power supply line; A plurality of first silicon thin films forming a plurality of silicon thin film transistors of a type are arranged crossing each other, and a plurality of second silicon thin films forming a plurality of silicon thin film transistors of a second conductivity type for one second wiring Are arranged so as to intersect, and unit cells of the gate line driver circuit are arranged corresponding to the width of the pitch of the pixel matrix, and the first and second silicon thin films are arranged over adjacent unit cells. It is characterized by being done.

【0011】本発明は、前記第1シリコン薄膜及び前記
第2シリコン薄膜は多結晶シリコン薄膜からなることを
特徴とする。本発明は、基板に複数のゲート線と、複数
のソース線と、前記ゲート線及びソース線に接続された
シリコン薄膜トランジスタを有する画素マトリクスと、
前記ゲート線に信号を供給するゲート線ドライバー回路
とが配置されてなるアクティブマトリクスパネルにおい
て、前記ゲート線ドライバー回路は第1電源線と、第2
電源線と、前記第1電源線から延在する複数の第1配線
と、前記第2電源線から延在する複数の第2配線とを有
し、1つの第1配線に対して第1導電型の複数のシリコ
ン薄膜トランジスタを構成する複数の第1シリコン薄膜
が交差して配置されてなり、1つの第2配線に対して第
2導電型の複数のシリコン薄膜トランジスタを構成する
複数の第2シリコン薄膜が交差して配置されてなり、前
記画素マトリクスのピッチの幅に対応して前記複数の第
1配線と前記複数の第2配線は交互に配置されてなるこ
とを特徴とする。本発明は、前記第1シリコン薄膜及び
前記第2シリコン薄膜は多結晶シリコン薄膜からなるこ
とを特徴とする。本発明は、基板に複数のゲート線と、
複数のソース線と、前記ゲート線及びソース線に接続さ
れたシリコン薄膜トランジスタを有する画素マトリクス
と、前記ソース線に信号を供給するソース線ドライバー
回路とが配置されてなるアクティブマトリクスパネルに
おいて、前記ソース線ドライバー回路は第1電源線と、
第2電源線と、前記第1電源線から延在する複数の第1
配線と、前記第2電源線から延在する複数の第2配線と
を有し、1つの第1配線に対して第1導電型の複数のシ
リコン薄膜トランジスタを構成する複数の第1シリコン
薄膜は交差して配置されてなり、1つの第2配線に対し
て第2導電型の複数のシリコン薄膜トランジスタを構成
する複数の第2シリコン薄膜は前記第2配線に交差して
配置されてなり、前記画素マトリクスのピッチの幅に対
応してソース線ドライバー回路の単位セルが配置されて
なり、前記第1及び第2シリコン薄膜は隣り合う単位セ
ルに跨って配置されてなることを特徴とする。本発明
は、前記第1シリコン薄膜及び前記第2シリコン薄膜は
多結晶シリコン薄膜からなることを特徴とする。本発明
は、基板に複数のゲート線と、複数のソース線と、前記
ゲート線及びソース線に接続されたシリコン薄膜トラン
ジスタを有する画素マトリクスと、前記ソース線に信号
を供給するソース線ドライバー回路とが配置されてなる
アクティブマトリクスパネルにおいて、前記ソース線ド
ライバー回路は第1電源線と、第2電源線と、前記第1
電源線から延在する複数の第1配線と、前記第2電源線
から延在する複数の第2配線とを有し、1つの第1配線
に対して第1導電型の複数のシリコン薄膜トランジスタ
を構成する複数の第1シリコン薄膜が交差して配置され
てなり、1つの第2配線に対して第2導電型の複数のシ
リコン薄膜トランジスタを構成する複数の第2シリコン
薄膜が交差して配置されてなり、前記画素マトリクスの
ピッチの幅に対応して前記複数の第1配線と前記複数の
第2配線は交互に配置されてなることを特徴とする。
The present invention is characterized in that the first silicon thin film and the second silicon thin film are made of a polycrystalline silicon thin film. The present invention provides a pixel matrix having a plurality of gate lines, a plurality of source lines, and a silicon thin film transistor connected to the gate line and the source line on a substrate,
In an active matrix panel including a gate line driver circuit for supplying a signal to the gate line, the gate line driver circuit includes a first power supply line and a second power supply line.
A power supply line, a plurality of first wirings extending from the first power supply line, and a plurality of second wirings extending from the second power supply line; A plurality of first silicon thin films forming a plurality of silicon thin film transistors of a type are arranged to cross each other, and a plurality of second silicon thin films forming a plurality of silicon thin film transistors of a second conductivity type for one second wiring Are arranged so as to intersect with each other, and the plurality of first wirings and the plurality of second wirings are alternately arranged corresponding to a pitch width of the pixel matrix. The present invention is characterized in that the first silicon thin film and the second silicon thin film are made of a polycrystalline silicon thin film. The present invention includes a plurality of gate lines on a substrate,
An active matrix panel including a plurality of source lines, a pixel matrix having a silicon thin film transistor connected to the gate lines and the source lines, and a source line driver circuit for supplying a signal to the source lines; The driver circuit has a first power supply line,
A second power line and a plurality of first power lines extending from the first power line;
A plurality of first silicon thin films that have a wiring and a plurality of second wirings extending from the second power supply line and that form a plurality of silicon thin film transistors of the first conductivity type for one first wiring cross each other. A plurality of second silicon thin films constituting a plurality of silicon thin film transistors of the second conductivity type with respect to one second wiring, being disposed so as to intersect the second wiring, The unit cell of the source line driver circuit is arranged corresponding to the pitch width of (1), and the first and second silicon thin films are arranged over adjacent unit cells. The present invention is characterized in that the first silicon thin film and the second silicon thin film are made of a polycrystalline silicon thin film. According to the present invention, a substrate includes a plurality of gate lines, a plurality of source lines, a pixel matrix including a silicon thin film transistor connected to the gate lines and the source lines, and a source line driver circuit that supplies a signal to the source lines. In the active matrix panel arranged, the source line driver circuit includes a first power supply line, a second power supply line, and the first power supply line.
A plurality of first wirings extending from a power supply line and a plurality of second wirings extending from the second power supply line, wherein a plurality of silicon thin film transistors of the first conductivity type are provided for one first wiring. A plurality of first silicon thin films are arranged so as to intersect, and a plurality of second silicon thin films constituting a plurality of silicon thin films of the second conductivity type are arranged so as to intersect one second wiring. The plurality of first wirings and the plurality of second wirings are alternately arranged corresponding to a pitch width of the pixel matrix.

【0012】本発明は、基板に複数のゲート線と、複数
のソース線と、前記ゲート線及びソース線に接続された
シリコン薄膜トランジスタを有する画素マトリクスと、
前記ソース線に信号を供給するソース線ドライバー回路
とが配置されてなるアクティブマトリクスパネルにおい
て、前記ソース線ドライバー回路は第1電源線と、第2
電源線と、前記第1電源線から延在する複数の第1配線
と、前記第2電源線から延在する複数の第2配線とを有
し、複数の第1導電型シリコン薄膜トランジスタを構成
する複数の第1シリコン薄膜は前記第1配線に交差して
配置されてなり、複数の第2導電型シリコン薄膜トラン
ジスタを構成する複数の第2シリコン薄膜は前記第2配
線に交差して配置されてなり、前記画素マトリクスのピ
ッチの整数倍の幅に対応してソース線ドライバー回路の
単位セルが配置されてなることを特徴とする。
According to the present invention, there is provided a pixel matrix having a plurality of gate lines, a plurality of source lines, and a silicon thin film transistor connected to the gate lines and the source lines on a substrate.
In an active matrix panel including a source line driver circuit for supplying a signal to the source line, the source line driver circuit includes a first power supply line and a second power supply line.
A power supply line, a plurality of first wirings extending from the first power supply line, and a plurality of second wirings extending from the second power supply line constitute a plurality of first conductivity type silicon thin film transistors. A plurality of first silicon thin films are arranged so as to intersect the first wiring, and a plurality of second silicon thin films constituting a plurality of second conductivity type silicon thin film transistors are arranged so as to intersect the second wiring. The unit cell of the source line driver circuit is arranged corresponding to a width of an integral multiple of the pitch of the pixel matrix.

【0013】本発明は、基板に複数のゲート線と、複数
のソース線と、前記ゲート線及びソース線に接続された
シリコン薄膜トランジスタを有する画素マトリクスと、
前記ソース線に信号を供給するソース線ドライバー回路
とが配置されてなるアクティブマトリクスパネルにおい
て、前記ソース線ドライバー回路は第1電源線と、第2
電源線と、前記第1電源線から延在する複数の第1配線
と、前記第2電源線から延在する複数の第2配線とを有
し、複数の第1導電型シリコン薄膜トランジスタを構成
する複数の第1シリコン薄膜は前記第1配線に交差して
配置されてなり、複数の第2導電型シリコン薄膜トラン
ジスタを構成する複数の第2シリコン薄膜は前記第2配
線に交差して配置されてなり、前記画素マトリクスのピ
ッチの整数倍の幅に対応して前記複数の第1配線と前記
複数の第2配線は交互に配置されてなることを特徴とす
る。
According to the present invention, there is provided a pixel matrix having a plurality of gate lines, a plurality of source lines, and a silicon thin film transistor connected to the gate lines and the source lines on a substrate.
In an active matrix panel including a source line driver circuit for supplying a signal to the source line, the source line driver circuit includes a first power supply line and a second power supply line.
A power supply line, a plurality of first wirings extending from the first power supply line, and a plurality of second wirings extending from the second power supply line constitute a plurality of first conductivity type silicon thin film transistors. A plurality of first silicon thin films are arranged so as to intersect the first wiring, and a plurality of second silicon thin films constituting a plurality of second conductivity type silicon thin film transistors are arranged so as to intersect the second wiring. The plurality of first wirings and the plurality of second wirings are alternately arranged corresponding to a width of an integral multiple of the pitch of the pixel matrix.

【0014】本発明は、複数のゲート線と、複数のソー
ス線と、前記ゲート線及びソース線に接続されたシリコ
ン薄膜トランジスタを有する画素マトリクスを駆動する
アクティブマトリクスパネル用駆動回路において、基板
には、第1電源線と、第2電源線と、前記第1電源線か
ら延在する複数の第1配線と、前記第2電源線から延在
する複数の第2配線とを有し、複数の第1導電型シリコ
ン薄膜トランジスタを構成する複数の第1シリコン薄膜
は前記第1配線に交差して配置されてなり、複数の第2
導電型シリコン薄膜トランジスタを構成する複数の第2
シリコン薄膜は前記第2配線に交差して配置されてな
り、前記画素マトリクスのピッチの整数倍の幅に対応す
るように前記アクティブマトリクス用駆動回路の単位セ
ルが配置されてなることを特徴とする。
The present invention provides an active matrix panel drive circuit for driving a pixel matrix having a plurality of gate lines, a plurality of source lines, and a silicon thin film transistor connected to the gate lines and the source lines. A first power supply line, a second power supply line, a plurality of first wirings extending from the first power supply line, and a plurality of second wirings extending from the second power supply line; A plurality of first silicon thin films constituting one conductivity type silicon thin film transistor are arranged so as to intersect the first wiring, and a plurality of second silicon thin films are formed.
A plurality of second conductive thin film transistors
The silicon thin film is arranged so as to intersect the second wiring, and unit cells of the active matrix driving circuit are arranged so as to correspond to a width of an integral multiple of a pitch of the pixel matrix. .

【0015】[0015]

【発明の実施の形態】以下、図面に基づいて本発明の実
施例を詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0016】図1に本発明の実施例を示す。同図はシリ
コン薄膜による相補型金属酸化膜半導体構造(Compleme
ntary Metal oxide Semiconductor ;以下、CMOS構
造と略記する。)のソース線ドライバー回路12及びゲ
ー卜線ドライバー回路21と画素マ卜リクス22とが同
一の透明基板上に形成されたアクティブマ卜リクスパネ
ル11の構造を示したブロック図である。ソース線ドラ
イバ一回路12はシフ卜レジスタ13、薄膜卜ランジス
タ(Thin Film Transistor;以下、TFTと略記す
る。)より成るサンプルホールド回路17、18、1
9、及びビデオ信号バス14、15、16を含み、ゲー
卜線ドライバー回路21はシフ卜レジスタ20及び必要
に応じてバッファー23を含む。また、画素マ卜リクス
22は、前記ソース線ドライバー回路12に接続される
複数のソース線26、27、28、ゲー卜線ドライバー
回路21に接続される複数のゲー卜線24、25及びソ
ース線とゲー卜線の交点に形成された複数の画素32、
33を含む。該画素はTFT29及び液晶セル30を含
み、該液晶セル30は画素電極と対向電極31と液晶よ
り成る。尚、前記シフ卜レジスタ13及び20はソース
線及びゲー卜線を順次選択する機能を有する他の回路、
例えばカウンタ一及びデコーダで代用しても差し支えな
い。ソース線ドライバー回路の入力端子34、35、3
6には、それぞれ、クロック信号CLX、スタ一卜信号
DX、ビデオ信号V1、V2、V3が入力され、ゲー卜線
ドライバー回路の入力端子37、38には、それぞれク
ロック信号CLY、スタ一卜信号DYが入力される。
FIG. 1 shows an embodiment of the present invention. The figure shows a complementary metal oxide semiconductor structure (Compleme
ntary Metal oxide Semiconductor; hereinafter abbreviated as CMOS structure. 2) is a block diagram showing the structure of an active matrix panel 11 in which a source line driver circuit 12, a gate line driver circuit 21, and a pixel matrix 22 are formed on the same transparent substrate. The source line driver circuit 12 includes a shift register 13 and sample-and-hold circuits 17, 18, and 1 each including a thin film transistor (hereinafter abbreviated as TFT).
9 and video signal buses 14, 15 and 16, and the gate line driver circuit 21 includes a shift register 20 and a buffer 23 as necessary. The pixel matrix 22 includes a plurality of source lines 26, 27, 28 connected to the source line driver circuit 12, a plurality of gate lines 24, 25 connected to the gate line driver circuit 21, and a source line. And a plurality of pixels 32 formed at the intersection of the gate line
33. The pixel includes a TFT 29 and a liquid crystal cell 30. The liquid crystal cell 30 includes a pixel electrode, a counter electrode 31, and liquid crystal. Note that the shift registers 13 and 20 are other circuits having a function of sequentially selecting a source line and a gate line,
For example, a counter and a decoder may be substituted. Input terminals 34, 35, 3 of the source line driver circuit
6, a clock signal CLX, a start signal DX, and video signals V 1 , V 2 , and V 3 are respectively input to the input terminals 37 and 38 of the gate line driver circuit. The set signal DY is input.

【0017】図1のシフ卜レジスタ13及びシフ卜レジ
スタ20はP型TFT及びN型TFTより成る相補型T
FTによるスタテック型またはダイナミック型回路、も
しくは片極性TFTによるダイナミック型またはスタテ
ィック型回路にて構成され得る。これらのうち、TFT
のデバイス性能を考慮すると、相補型TFTによるスタ
ティック回路が最適である。この理由は以下の様に説明
される。一般に、アクティブマ卜リクスパネルに使用さ
れるTFTは絶縁基板上に多結晶または非晶質のシリコ
ン薄膜で形成されるため、単結晶シリコンによる金属酸
化膜半導体電界効果卜ランジスタ(以下、MOSFET
と略記する。)に比較して、そのオン電流は小さくその
オフ電流は大きい。この理由は、シリコン薄膜中に存在
する卜ラップ密度が単結晶シリコン中のそれに比べては
るかに高いためキャリア移動度が小さくなること及び逆
バイアスされたPN接合においてキャリアの再結合が頻
繁に起こることによる。この様なTFTのデバイス上の
特微に鑑み、以下の理由によって本発明は相補型TFT
によるスタティックシフ卜レジスタを採用する。
A shift register 13 and a shift register 20 shown in FIG. 1 are complementary T-type TFTs composed of a P-type TFT and an N-type TFT.
It may be configured as a static or dynamic circuit using FT, or a dynamic or static circuit using unipolar TFT. Of these, TFT
Considering the device performance, a static circuit using complementary TFTs is optimal. The reason is explained as follows. In general, a TFT used in an active matrix panel is formed of a polycrystalline or amorphous silicon thin film on an insulating substrate, so that a metal oxide semiconductor field effect transistor (hereinafter referred to as a MOSFET) made of single crystal silicon.
Abbreviated. ), Its on-current is small and its off-current is large. The reason is that the trap density existing in the silicon thin film is much higher than that in the single crystal silicon, so that the carrier mobility becomes small, and the recombination of carriers frequently occurs in the reverse-biased PN junction. by. In view of the characteristics of such a TFT device, the present invention provides a complementary TFT for the following reasons.
Employs a static shift register.

【0018】(1)TFTはオフ電流が大きいため、T
FTによって構成されたダイナミック回路は動作電圧範
囲、動作周波数範囲並びに動作温度範囲が狭い。
(1) Since a TFT has a large off-state current, T
The dynamic circuit constituted by the FT has a narrow operating voltage range, operating frequency range, and operating temperature range.

【0019】(2)アクティブマ卜リクス型液晶パネル
の低消費電力性を生かすためドライバー回路は低消費電
力のCMOS構造で形成される必要がある。
(2) In order to make use of the low power consumption of the active matrix type liquid crystal panel, the driver circuit needs to be formed with a low power consumption CMOS structure.

【0020】(3)片極性MOSダイナミックシフ卜レ
ジスタに比べて、要求されるオン電流値が小さくて済
む。
(3) The required on-current value is smaller than that of the unipolar MOS dynamic shift register.

【0021】図2(a)に、図1のシフ卜レジスタ13
及び20の回路構造例を示す。図2(a)において、イ
ンバータ41及び42は図2(b)に示す様にP型TF
T47とN型TFT48とから成る。また、クロックド
インバータ43及び46は、図2(C)に示す様にP型
TFT49、50とN型TPT51、52とから成り、
N型TFT52のゲー卜にクロツク信号CLが、P型T
FT49のゲー卜に反転クロック信号CL ̄が入力され
る。同様に、クロックドインバータ44及び45は、P
型TFT53、54とN型TFT55、56とから成
り、N型TFT56のゲー卜に反転クロック信号CL ̄
が、P型TPT53のゲー卜にクロック信号CLが入力
される。図2(a)において、クロックドインバータ4
3、46の代わりに図2(e)に示すインバータ57と
N型TFT58及びP型TFT59より成るアナログス
イッチとで構成された回路を使用し、クロックドインバ
ータ44、45の代わりに図2(f)に示すインバータ
60とN型TFT61及びP型TFT62より成るアナ
ログスイッチとで構成された回路を使用しても差し支え
ない。
FIG. 2A shows the shift register 13 shown in FIG.
20 and 20 show circuit configuration examples. In FIG. 2A, inverters 41 and 42 are P-type TFs as shown in FIG.
It is composed of T47 and N-type TFT. The clocked inverters 43 and 46 are composed of P-type TFTs 49 and 50 and N-type TPTs 51 and 52, as shown in FIG.
The clock signal CL is applied to the gate of the N-type TFT 52 and the P-type T
The inverted clock signal CL # is input to the gate of the FT 49. Similarly, clocked inverters 44 and 45
Type TFTs 53, 54 and N-type TFTs 55, 56.
However, the clock signal CL is input to the gate of the P-type TPT 53. In FIG. 2A, the clocked inverter 4
A circuit composed of an inverter 57 shown in FIG. 2E and an analog switch composed of an N-type TFT 58 and a P-type TFT 59 is used in place of 3 and 46, and FIG. ), An analog switch composed of an N-type TFT 61 and a P-type TFT 62 may be used.

【0022】上述したごとく、アクティブマ卜リクスパ
ネルにおいてドライバー回路をCMOS構造のTFTで
構成することは大変有益である。しかし、従来技術を単
にTFTに適用することによって得られる相補型TFT
集積回路は以下の様な欠点を有している。
As described above, it is very useful to configure the driver circuit in the active matrix panel with a TFT having a CMOS structure. However, complementary TFTs obtained by simply applying the prior art to TFTs
Integrated circuits have the following disadvantages.

【0023】(1)P型TFTとN型TFTの双方を同
一基板上に集積化する製造方法が複雑となり製造コス卜
が高くなる。
(1) The manufacturing method for integrating both the P-type TFT and the N-type TFT on the same substrate is complicated, and the manufacturing cost is increased.

【0024】(2)相補型TFT集積回路を構成するた
めの重要な要素である特性の揃ったP型TFTとN型T
FTを形成することが困難である。
(2) P-type TFT and N-type TFT having uniform characteristics, which are important elements for forming a complementary TFT integrated circuit.
It is difficult to form FT.

【0025】(3)P型TFT及びN型TFTがドライ
バー回路を実現するに足る駆動能力を備えていない。
(3) The P-type TFT and the N-type TFT do not have sufficient driving capability to realize a driver circuit.

【0026】本発明は、製造方法、デバイス構造、デバ
イス寸法、材料等に工夫を加えることによって上記の問
題点を克服している。以下、順を追ってそれらを説明す
る。図3(a)に図1のソース線ドライバー回路12及
びゲー卜線ドライバー回路21を構成する相補型TFT
の断面構造の一例を、図3(b)に図1の画素マ卜リク
ス22を構成するTFT及び画素の断面構造の一例を示
す。図3(a)において、71はガラス、石英基板等の
絶縁基板であり、その上にP型TFT99及びN型TF
T100が形成されている。73、76はチャネル領域
となるシリコン薄膜、72、74、75、77はソース
領域またはドレイン領域となるシリコン薄膜であり、7
2、74はP型に不純物ドープされており、75、77
はN型に不純物ドープされている。78、79はSiO
2、シリコンナイ卜ライド等によるゲー卜絶縁膜、8
0、81は多結晶シリコン、金属、金属シリサイド等に
よるゲー卜電極、82はSiO2等による層間絶縁膜、
83は金属等による配線層、84はSiO2等による絶
縁膜、85はパシベーション膜である。一方、画素マ卜
リクスの断面構造を示した図3(b)において、86は
同図(a)の71と同一の絶縁基板であり、その上に画
素TFT101とITO(イソジウム・ティン・オキサ
イド)等の透明導電膜から成る画素電極94とが形成さ
れている。87、88、89は図3(a)の72、7
3、74、75、76、77と同一のシリコン薄膜層で
形成されており、88はチャネル領域、87及び89は
ソース領域またはドレイン領域を成す。領域87及び8
9はP型またはN型に不純物ドープされており、それら
の領域に含まれる不純物の構成は領域72及び74また
は領域75及び77に含まれる不純物の構成と同一であ
る。90は78、79と同一の層より成るゲー卜絶縁
膜、91は80、81と同一の層より成るゲー卜電極、
92は82と同一の層より成る層間絶縁膜、93は83
と同一の層より成る配線層、95は84と同一の層より
成る絶縁膜、96は液晶、97は透明導電膜層を含む対
向電極、98は透明基板である。ここで、ドライバー回
路を構成するTFT99、100と画素TFT101と
は、ソース・ドレイン領域、チャネル領域、ゲー卜絶縁
膜、ゲー卜電極、層間絶縁膜はそれぞれ同一の薄膜層で
形成されている。また、ソース線ドライバ一回路並びに
ゲー卜線ドライバー回路におけるTFT間の接続は例え
ばアルミニウム等の金属によるシー卜抵抗の低い配線層
83を介して成され、画素マ卜リクス内のソース線は8
3と同一の層より成る配線層93にて形成され、画素電
極94のみがITO等の透明導電膜層で形成される。前
記配線層(93)をアルミニウムまたはアルミシリサイ
ドで、前記透明導電膜層(94)をITOで形成する場
合、それら二つの層の間に層間絶縁膜を設けない構造と
すれば同一の工程にて開口されたスルーホール(10
2、103)をそれぞれ異なる二つの層(93、94)
とシリコン薄膜層(87、89)との接続用に使用する
ことが可能となり製造工程が簡略化される。ここで、ア
ルミニウムとITOは異なるエッチング液にて加工さ
れ、しかもITOはアルミニウムのエッチング液にて浸
されないという性質を利用しITOをアルミニアムより
も前の工程にて成膜しパターン形成する。図3(b)に
おいて、絶縁膜95は液晶96に直流電圧が印加される
のを防ぐためのキャパシタでありその容量値は画素容量
の値に比して十分に大きくなくてはならず、従ってその
膜厚は一定値(例えば、3000Å程度)以下でなくて
はならない。一方、耐湿性を確保するため、図3(a)
に示す様にドライバー回路部を一定値(例えば1μm程
度)以上の膜厚を有するパシベーション膜85にて被う
必要がある。パシベーション膜85は、アクティブマ卜
リクス基板全面に成膜した後ドライバー部を残して除去
するという方法で形成するのが最も有効であり、このた
め、前記パシベーション膜85は、絶縁膜84、95を
浸さないエッチング液にて加工される材料、例えばボリ
イミド等、で構成される。
The present invention overcomes the above-mentioned problems by modifying the manufacturing method, device structure, device dimensions, materials, and the like. Hereinafter, they will be described step by step. FIG. 3A shows complementary TFTs constituting the source line driver circuit 12 and the gate line driver circuit 21 of FIG.
FIG. 3B shows an example of the cross-sectional structure of the TFT and the pixel constituting the pixel matrix 22 of FIG. In FIG. 3A, reference numeral 71 denotes an insulating substrate such as a glass or quartz substrate, on which a P-type TFT 99 and an N-type TF
T100 is formed. 73 and 76 are silicon thin films serving as channel regions, and 72, 74, 75 and 77 are silicon thin films serving as source or drain regions.
2 and 74 are P-type doped with impurities,
Is N-type doped with impurities. 78 and 79 are SiO
2. Gate insulating film of silicon nitride, 8
0 and 81 are gate electrodes made of polycrystalline silicon, metal, metal silicide, etc., 82 is an interlayer insulating film made of SiO 2 or the like,
83 is a wiring layer made of metal or the like, 84 is an insulating film made of SiO 2 or the like, and 85 is a passivation film. On the other hand, in FIG. 3B showing the cross-sectional structure of the pixel matrix, reference numeral 86 denotes the same insulating substrate as 71 in FIG. 3A, on which the pixel TFT 101 and ITO (isodium tin oxide) are formed. And a pixel electrode 94 made of a transparent conductive film. 87, 88 and 89 are 72, 7 in FIG.
3, 74, 75, 76, and 77 are formed of the same silicon thin film layer, 88 is a channel region, and 87 and 89 are source or drain regions. Regions 87 and 8
Reference numeral 9 denotes P-type or N-type impurity doping, and the configuration of impurities contained in those regions is the same as the configuration of impurities contained in regions 72 and 74 or regions 75 and 77. 90 is a gate insulating film made of the same layer as 78 and 79; 91 is a gate electrode made of the same layer as 80 and 81;
92 is an interlayer insulating film made of the same layer as 82;
Reference numeral 95 denotes an insulating film made of the same layer as 84; 96, a liquid crystal; 97, a counter electrode including a transparent conductive film layer; and 98, a transparent substrate. Here, in the TFTs 99 and 100 and the pixel TFT 101 constituting the driver circuit, the source / drain region, the channel region, the gate insulating film, the gate electrode, and the interlayer insulating film are each formed of the same thin film layer. The connection between the TFTs in one source line driver circuit and the gate line driver circuit is made through a wiring layer 83 having a low sheet resistance made of a metal such as aluminum, for example.
3, and only the pixel electrode 94 is formed of a transparent conductive film layer of ITO or the like. In the case where the wiring layer (93) is formed of aluminum or aluminum silicide and the transparent conductive film layer (94) is formed of ITO, if the structure is such that no interlayer insulating film is provided between the two layers, the same process is performed. Open through holes (10
2, 103) to two different layers (93, 94)
And the silicon thin film layers (87, 89) can be used to simplify the manufacturing process. Here, aluminum and ITO are processed by different etchants, and ITO is formed in a process before aluminum to form a pattern by utilizing the property that ITO is not immersed in the aluminum etchant. In FIG. 3B, the insulating film 95 is a capacitor for preventing a DC voltage from being applied to the liquid crystal 96, and its capacitance value must be sufficiently larger than the value of the pixel capacitance. The film thickness must be less than a certain value (for example, about 3000 °). On the other hand, to ensure moisture resistance, FIG.
It is necessary to cover the driver circuit section with a passivation film 85 having a thickness equal to or more than a certain value (for example, about 1 μm) as shown in FIG. It is most effective to form the passivation film 85 by forming a film on the entire surface of the active matrix substrate and then removing it while leaving the driver portion. For this reason, the passivation film 85 is formed by removing the insulating films 84 and 95. It is made of a material processed with an etchant that is not immersed, for example, polyimide.

【0027】上記本発明の製造方法並びにそれにより得
られる相補型TFTの構造上の特徴について以下に説明
する。従来の単結晶シリコンによるCMOS集積回路の
製造方法に依ると片極性例えばN型MOSFETによる
集積回路の製造工程に比して最低4回のホ卜工程(低濃
度Pウエル形成工程、P型ス卜ッパー層形成工程、P型
MOSFETのソース・ドレイン形成工程、N型MOS
FETのソース・ドレイン形成工程)が余分に必要とな
る。これに対し、本発明によると片極性TFT集積回路
の製造工程に比して最低1回のホト工程を追加すること
によって相補型TFT集積回路が実現される。
The manufacturing method of the present invention and the structural features of the complementary TFT obtained thereby will be described below. According to the conventional method of manufacturing a CMOS integrated circuit using single crystal silicon, at least four photo steps (low concentration P well forming step, P type Upper layer forming step, P-type MOSFET source / drain forming step, N-type MOS
An FET source / drain formation step) is additionally required. On the other hand, according to the present invention, a complementary TFT integrated circuit can be realized by adding at least one photo process as compared with the manufacturing process of the unipolar TFT integrated circuit.

【0028】図4(a)〜(d)に、本発明のアクティ
ブマ卜リクスパネルの製造工程の主要部の一例を示す。
まず図4(a)の様に、透明な絶縁基板110上にシリ
コン薄膜を堆積させた後、所望のパターンを形成して、
P型TFTのチャネル領域111及びN型TFTのチャ
ネル領域112、113を形成する。その後、熱酸化法
や気相成長法を用いてゲート絶縁膜114、115、1
16を形成し、更にゲー卜電極117、118、119
を形成する。次に、図4(b)の様に、イオン打ち込み
法を用いてボロンなどのアクセプタ不純物120を全面
に打ち込む。打ち込まれたアクセプタ不純物は後の熱処
理で活性化してアクセプタとなりP型半導体を形成す
る。これにより、P型TFTのソース・ドレイン領域1
21、122が形成される。この際、N型TFTのソー
ス・ドレイン領域となるべき領域123、124、12
5、126にもアクセプタが添加される。次に、図4
(C)の様に、P型TFTを、例えばホ卜レジスト12
8等のマスク材で被覆して、リンまたはヒ素等のドナー
不純物127を前記アクセプタ不純物120より高濃度
に打ち込む。打ち込まれたドナー不純物は後の熱処理で
活性化してドナーとなる。仮に、前記イオン打ち込みさ
れたアクセプタ不純物のドーズ量が1×1015cm 2
ドナー不純物のドーズ量が3×1015cm-2であれば、
領域123、124、125、126はドーズ量2×1
15cm-2に対応するドナーのみが含まれるのとほぽ等
価となる。以上でN型TFTのソース・ドレイン領域1
23、124、125、126が形成される。
FIGS. 4A to 4D show an example of the main part of the manufacturing process of the active matrix panel of the present invention.
First, as shown in FIG. 4A, a silicon thin film is deposited on a transparent insulating substrate 110, and then a desired pattern is formed.
A channel region 111 of the P-type TFT and channel regions 112 and 113 of the N-type TFT are formed. Thereafter, the gate insulating films 114, 115, 1 are formed by using a thermal oxidation method or a vapor growth method.
16, and further, gate electrodes 117, 118, 119
To form Next, as shown in FIG. 4B, an acceptor impurity 120 such as boron is implanted over the entire surface by ion implantation. The implanted acceptor impurities are activated by a later heat treatment and become an acceptor to form a P-type semiconductor. Thereby, the source / drain region 1 of the P-type TFT is
21 and 122 are formed. At this time, the regions 123, 124, 12 to be the source / drain regions of the N-type TFT
Acceptors 5 and 126 are also added. Next, FIG.
As shown in (C), a P-type TFT is formed by, for example, photoresist 12
8, and a donor impurity 127 such as phosphorus or arsenic is implanted at a higher concentration than the acceptor impurity 120. The implanted donor impurities are activated by a later heat treatment to become donors. If a dose of the ion implantation has been acceptor impurity 1 × 10 15 cm -2,
If the dose of the donor impurity is 3 × 10 15 cm −2 ,
The regions 123, 124, 125 and 126 have a dose of 2 × 1
This is almost equivalent to including only the donor corresponding to O 15 cm -2 . Thus, the source / drain region 1 of the N-type TFT is obtained.
23, 124, 125, 126 are formed.

【0029】次に、図4(d)の様に、前記マスク材1
28を除去した後、層間絶縁膜129を堆積させ、スル
ーホールを開口し、透明導電膜による画素電極131を
形成し、金属等による配線130を形成する。以上でド
ライバー回路部のP型TFT132、N型TFT13
3、画素マ卜リクス部の画素TFTを成すN型TFT1
34が完成する。尚、画素マ卜リクス部のTFTをP型
に形成することももちろん可能である。この様にして得
られたTFTにおいて、P型TFTはソース・ドレイン
領域にアクセプタ不純物を含み、N型TFTはソース・
ドレイン領域にアクセプタ不純物と該アクセプタ不純物
よりも高濃度のドナー不純物を含む。
Next, as shown in FIG.
After removing 28, an interlayer insulating film 129 is deposited, a through hole is opened, a pixel electrode 131 made of a transparent conductive film is formed, and a wiring 130 made of metal or the like is formed. As described above, the P-type TFT 132 and the N-type TFT 13
3. N-type TFT 1 that constitutes the pixel TFT in the pixel matrix section
34 is completed. Incidentally, it is of course possible to form the TFT in the pixel matrix portion into a P-type. In the TFT thus obtained, a P-type TFT contains an acceptor impurity in a source / drain region, and an N-type TFT has a source / drain region.
The drain region contains an acceptor impurity and a donor impurity having a higher concentration than the acceptor impurity.

【0030】上記製造工程において、図4(b)のアク
セプタ不純物120をドナー不純物120に、同図
(C)のドナー不純物127をアクセプタ不純物127
に置き換えることによって、同図(d)にN型TFT1
32及びP型TFT133、134が得られる。この様
にして得られたN型TFTはソース・ドレイン領域にド
ナー不純物を含み、P型TFTはソース・ドレイン領域
にドナー不純物と該ドナー不純物よりも高濃度のアクセ
ブタ不純物を含む。
In the above manufacturing process, the acceptor impurity 120 shown in FIG. 4B is used as the donor impurity 120 and the donor impurity 127 shown in FIG.
(D) in FIG.
32 and P-type TFTs 133 and 134 are obtained. The N-type TFT thus obtained contains a donor impurity in the source / drain region, and the P-type TFT contains a donor impurity in the source / drain region and an accessor impurity having a higher concentration than the donor impurity.

【0031】上述の製造方法によれば、片極性TFT集
積回路の製造工程に対し、図4(C)のマスクパターン
128の形成に要する1回のホ卜工程を追加するだけで
相補型TFT集積回路が形成される。これによってドラ
イバー回路を内蔵したアクティブマ卜リクスパネルが実
現可能となる。経済的見地からみて、上述の製造方法が
最良であることはもちろんであるが、アクセプタ不純
物、ドナー不純物をイオン打ち込みするそれぞれの工程
でマスクパターンを形成する方法を採用しても差し支え
ない。また、上述の方法によって製造された相補型TF
T集積回路において、それぞれのTFTは絶縁基板上に
島状に分離されており特別な素子分離工程を必要としな
い。更に、単結晶シリコンによる集積回路と異なり寄生
MOSFETが生ずることが無く、チャネルス卜ッバー
を形成する必要がない。
According to the above-described manufacturing method, the complementary TFT integration is performed only by adding one hot step required for forming the mask pattern 128 shown in FIG. A circuit is formed. This makes it possible to realize an active matrix panel with a built-in driver circuit. From an economic point of view, the above-described manufacturing method is of course the best, but a method of forming a mask pattern in each step of ion-implanting acceptor impurities and donor impurities may be employed. Further, the complementary TF manufactured by the method described above
In a T integrated circuit, each TFT is isolated in an island shape on an insulating substrate, and does not require a special element isolation step. Further, unlike an integrated circuit made of single crystal silicon, no parasitic MOSFET is generated, and there is no need to form a channel stopper.

【0032】次に、相補型集積回路を構成するために必
要な特性の揃ったP型TFT及びN型TFTを実現する
手段について述べる。従来、II−VI族化合物半導体を用
いたTFTが古くから知られている。しかし、次の二つ
の理由、 (1)化合物半導体では、P型、N型双方の導電形を制
御し実現することが事実上不可能である。
Next, means for realizing a P-type TFT and an N-type TFT having uniform characteristics required for forming a complementary integrated circuit will be described. Conventionally, TFTs using II-VI compound semiconductors have been known for a long time. However, there are the following two reasons: (1) It is practically impossible to control and realize both P-type and N-type conductivity types in a compound semiconductor.

【0033】(2)化合物半導体と絶縁膜との界面の制
御が極めて困難であり、MOS構造が実現されていな
い。
(2) It is extremely difficult to control the interface between the compound semiconductor and the insulating film, and a MOS structure has not been realized.

【0034】によって、化合物半導体を用いて相補型T
FTを実現することは出来ない。従って、本発明ではシ
リコン薄膜にてソース・ドレイン領域及びチャネル領域
を形成する。シリコン薄膜のうち、非晶質シリコン薄膜
及び多結晶シリコン薄膜について、伝導形別にそのキャ
リア移動度を表1に示す。
By using a compound semiconductor, a complementary T
FT cannot be realized. Therefore, in the present invention, the source / drain region and the channel region are formed of a silicon thin film. Table 1 shows the carrier mobilities of the amorphous silicon thin film and the polycrystalline silicon thin film among the silicon thin films by conduction type.

【0035】同表より、TFTを構成する際、P型、N
型双方で特性を揃えやすいこと及びTFTの電流供給能
力を大きく出来ることから、相補型TFT集積回路を実
現するためには多結晶シリコン薄膜が最適であると言え
る。
As can be seen from the table, when constructing a TFT, a P-type
Since it is easy to make the characteristics uniform in both molds and the current supply capability of the TFT can be increased, it can be said that a polycrystalline silicon thin film is optimal for realizing a complementary TFT integrated circuit.

【0036】[0036]

【表1】 [Table 1]

【0037】次に、TFT、特にドライバー回路を構成
するP型及びN型TFTの電流供給能力を高めるために
本発明が採用する手段について述べる。先に述べたごと
く、非単結晶シリコン薄膜によるTFTは、卜ラップ密
度が高いため、単結晶シリコンMOSFETに比してオ
ン電流が小さくオフ電流が大きい特性を有する。図5
に、ゲー卜長、ゲー卜幅、及びソース・ドレイン電圧V
DSを同一として測定した単結晶シリコンMOSFETの
特性140とシリコン薄膜によるTFTの特性141と
を比較して示す。同図で、横軸はソースを基準としたゲ
ートの電圧VGS、縦軸はソース・ドレイン間電流IDS
相対値である。同図からわかる様にTFTはオン・オフ
比が低いため、図1における画素マ卜リクス用TFT2
9とドライバ一回路12及び21を構成するTFTのそ
れぞれを最適な素子寸法に形成しなくてはならない。例
えば、NTSC信号を表示することを意図した場合、画
素マ卜リクス用TFTは、使用温度範囲内において次式
を満足しなくてはならない。
Next, the means employed by the present invention to increase the current supply capability of TFTs, especially P-type and N-type TFTs constituting a driver circuit, will be described. As described above, a TFT made of a non-single-crystal silicon thin film has a high trap density, and thus has a characteristic of a smaller on-current and a larger off-current than a single-crystal silicon MOSFET. FIG.
The gate length, gate width, and source / drain voltage V
The characteristics 140 of a single crystal silicon MOSFET measured with the same DS and the characteristics 141 of a TFT using a silicon thin film are shown in comparison. In the figure, the horizontal axis represents the gate voltage V GS with respect to the source, and the vertical axis represents the relative value of the source-drain current I DS . As can be seen from the figure, since the TFT has a low on / off ratio, the TFT 2 for pixel matrix shown in FIG.
9 and each of the TFTs constituting the driver circuits 12 and 21 must be formed to have optimum element dimensions. For example, when an intention is to display an NTSC signal, the pixel matrix TFT must satisfy the following expression within the operating temperature range.

【0038】[0038]

【数1】 (Equation 1)

【0039】ここで、C1は一画素の全画素容量、
ON1、ROFF1はそれぞれTFTのオン抵抗、オフ抵抗
である。式(1)は任意の画素における保持条件であ
り、これが満足されれば書き込まれた電荷の90%以上
が1フィールドに亘って保持される。また、式(2)は
任意の画素における書き込み条件であり、これが満足さ
れれば所望の表示信号の99%以上が画素に書き込まれ
る。一方、ドライバ一回路を構成するTFTは、使用温
度範囲内において次式を満足しなくてはならない。
Here, C 1 is the total pixel capacity of one pixel,
R ON1 and R OFF1 are the on-resistance and off-resistance of the TFT, respectively. Equation (1) is a holding condition for an arbitrary pixel. If this condition is satisfied, 90% or more of the written charge is held over one field. Expression (2) is a writing condition for an arbitrary pixel. If this condition is satisfied, 99% or more of a desired display signal is written to the pixel. On the other hand, the TFT constituting one driver circuit must satisfy the following expression within the operating temperature range.

【0040】[0040]

【数2】 (Equation 2)

【0041】ここで、C2、C3はそれぞれ図2(a)に
おける節点142、143に付加する容量、RON2、R
ON3はクロックドインパータ43、インバータ41の出
力抵抗、fはシフ卜レジスタのクロック周波数、kは定
数である。(kの値は、経験的にいって、1.0〜2.
0程度である。)出願人の実測及びシミュレーションに
よると、例えばクロック周波数f=2MHZ程度のシフ
卜レジスタを実現するためには、ドライバー回路を形成
するTFTのRON2及びRON3は画素TFTのRON1
ヽ、以下でなくてはならない。この様な低出力抵抗を実
現するため、本発明は、耐圧が許す限度内においてドラ
イバー回路を構成するTFTのゲート長を極力短かく形
成する。また、図1におけるサンプルホールド回路1
7、18、19を形成するTFTは、シフ卜レジスタ1
3を形成するTFTよりも低耐圧でよいため該シフ卜レ
ジスタ13を形成するTFTよりもゲー卜長を更に短か
く形成する。図6にゲー卜長Lの定義を、表2に本発明
に採用する各部のTFTのゲー卜長の一例を示す。図6
において、142はゲー卜電極、143はチャネル領域
を形成するシリコン薄膜であり、144がゲート長を1
45がゲー卜幅を示す。
Here, C 2 and C 3 are the capacitances added to the nodes 142 and 143 in FIG. 2A, R ON2 and R ON , respectively.
ON3 is the output resistance of the clocked inverter 43 and the inverter 41, f is the clock frequency of the shift register, and k is a constant. (The value of k is empirically 1.0 to 2.
It is about 0. ) According to the actual measurement and simulation of the applicant, for example in order to realize the clock frequency f = 2 MH Z about Schiff Bok registers, R ON2 and R ON3 of TFT forming the driver circuit of a pixel TFT of R ON1ヽ, Must be: In order to realize such a low output resistance, the present invention forms the gate length of the TFT constituting the driver circuit as short as possible within the limit allowed by the withstand voltage. Further, the sample hold circuit 1 shown in FIG.
The TFTs forming 7, 18, and 19 are shift register 1
The gate length may be shorter than that of the TFT forming the shift register 13 since the breakdown voltage may be lower than that of the TFT forming the shift register 3. FIG. 6 shows the definition of the gate length L, and Table 2 shows an example of the gate length of each of the TFTs employed in the present invention. FIG.
142, a gate electrode; 143, a silicon thin film forming a channel region; 144, a gate length of 1;
45 indicates the gate width.

【0042】[0042]

【表2】 [Table 2]

【0043】P型TFT及びN型TFTの電流供給能力
を高めるため、チャネル領域を形成するシリコン薄膜の
膜厚が該シリコン薄膜表面に広がり得る空乏層の幅の最
大値より小さくなる様にTFTを構成するという手段を
供用すれば更に効果的である。シリコン薄膜によるP型
TFTにおける空乏層幅の最大値XP max、N型TFT
における空乏層幅の最大値XN maxは、それぞれ次式で
与えられる。
In order to increase the current supply capability of the P-type TFT and the N-type TFT, the TFT is formed such that the thickness of the silicon thin film forming the channel region becomes smaller than the maximum value of the width of the depletion layer which can spread on the surface of the silicon thin film. It is more effective to use the means of configuring. The maximum value of the depletion layer width X P max in the P-type TFT using the silicon thin film, the N-type TFT
Is the maximum value of the depletion layer width X N max in the following equations.

【0044】[0044]

【数3】 (Equation 3)

【0045】ここで、qは単位電荷量、εはシリコン薄
膜の誘電率、φfP、φfNはそれぞれP型、N型TFTの
フェルミエネルギー、ND、NAはそれぞれチャネル領域
における等価的なドナー密度、アクセプタ密度である。
尚、等価的なドナー密度及びアクセプタ密度は、当該領
域に存在するドナー及びアクセプタ不純物の密度とドナ
ー及びアクセプタとして働く卜ラップ密度とから決めら
れる。本発明では、P型及びN型TFTにおけるチャネ
ル領域のシリコン薄膜の厚さを前記XP max及びXN max
のいずれの値よりも小さく構成する。図7に、空乏層が
形成されたTFTの断面構造を示す。同図において、1
46は絶縁基板、147はチャネル領域を成すシリコン
薄膜、148、149はソース・ドレイン領域を成すシ
リコン薄膜、150はゲー卜絶縁膜、151はゲー卜電
極であり、tsi、Xは、それぞれ、シリコン薄膜の膜
厚、シリコン薄膜表面に形成された空乏層の幅を示して
いる。
Here, q is the unit charge, ε is the dielectric constant of the silicon thin film, φ fP and φ fN are the P-type and N-type TFT Fermi energies, respectively, and N D and N A are equivalent equivalents in the channel region, respectively. Donor density and acceptor density.
Note that the equivalent donor density and acceptor density are determined from the densities of donor and acceptor impurities existing in the region and the trap density acting as donors and acceptors. In the present invention, the thickness of the silicon thin film in the channel region of the P-type and N-type TFTs is controlled by the above-described XP max and X N max.
It is configured to be smaller than any of the values. FIG. 7 shows a cross-sectional structure of a TFT in which a depletion layer is formed. In the figure, 1
46 is an insulating substrate, 147 is a silicon thin film forming a channel region, 148 and 149 are silicon thin films forming source / drain regions, 150 is a gate insulating film, 151 is a gate electrode, and t si and X are The thickness of the silicon thin film and the width of the depletion layer formed on the surface of the silicon thin film are shown.

【0046】以上に述べたそれぞれの手段、即ち、 (1)ドライバー回路の回路形式を相補型TFTによる
スタティック型のものとすること。
Each of the means described above, that is, (1) The circuit type of the driver circuit is a static type using complementary TFTs.

【0047】(2)相補型TFT集積回路の製造方法及
び構造に工夫を加えること。
(2) To devise a manufacturing method and a structure of a complementary TFT integrated circuit.

【0048】(3)P型及びN型TFTの特性を揃える
こと。
(3) To make the characteristics of the P-type and N-type TFT uniform.

【0049】(4)TFTの負荷駆動能力を高めるこ
と。
(4) To enhance the load driving capability of the TFT.

【0050】によって、アクティブマ卜リクスパネルに
ドライバー回路を内蔵するための基本となる技術が確立
される。
As a result, a basic technique for incorporating a driver circuit in an active matrix panel is established.

【0051】次に、上述の基本技術の上に立って、本発
明を更に有効なものとするためのいくつかの手段につい
て説明する。
Next, some means for making the present invention more effective will be described based on the basic technology described above.

【0052】まず、一番目に、本発明で使用する、アク
ティブマトリクスパネル内のパターンレイアウト上の工
夫について述べる。図8は、各機能ブロックのレイアウ
卜を説明するための、アクティブマ卜リクスパネルの平
面図である。画像が正像として形成される様にアクティ
ブマ卜リクスパネル160を見て、天及び(または)地
の方向の周辺部にソース線ドライバー回路161(16
2)を形成し、該ソース線ドライバー回路内で周辺から
中心に向かって順にシフトレジスタ163、バッファ一
164、ビデオ信号バス165、サンプルホールド回路
166を配置する。また、左及び(または)右方向の周
辺部にはゲー卜線ドライバー回路167(170)を形
成し、該ゲー卜線ドライバ一内で周辺から中心向かって
順にシフ卜レジスタ168、バッファー169を配置す
る。前記ソース線ドライバー回路161(162)及び
ゲー卜線ドライバー回路167(170)に接する様に
アクティブマ卜リクスパネル160の中心部に画素マ卜
リクス171を形成し、コーナ部には入出力端子17
2、173、174、175を配置する。信号の伝送は
矢印176〜180の方向に行なわれる。以上の様に各
機能ブロックをレイア卜することによって、限られたス
ぺースを最も有効に活用することが可能となる。
First, a device for pattern layout in the active matrix panel used in the present invention will be described. FIG. 8 is a plan view of the active matrix panel for explaining the layout of each functional block. Looking at the active matrix panel 160 so that an image is formed as a normal image, the source line driver circuit 161 (16
2) is formed, and a shift register 163, a buffer 164, a video signal bus 165, and a sample-and-hold circuit 166 are sequentially arranged from the periphery to the center in the source line driver circuit. A gate line driver circuit 167 (170) is formed in the left and / or right peripheral portion, and a shift register 168 and a buffer 169 are arranged in this gate line driver in order from the periphery to the center. I do. A pixel matrix 171 is formed at the center of the active matrix panel 160 so as to be in contact with the source line driver circuit 161 (162) and the gate line driver circuit 167 (170).
2, 173, 174, and 175 are arranged. Signal transmission is performed in the directions of arrows 176-180. By laying out each functional block as described above, it is possible to use the limited space most effectively.

【0053】また、前記ソース線ドライバー回路及び
(または)ゲー卜線ドライバー回路内において、画素ピ
ッチに等しい(または画素ピッチの2倍の)限られたピ
ッチ内にドライバー回路の単位セルを形成するために、
図9に示す様なパターンレイアウ卜を使用する。図9に
おいて、181〜183は1画素分(または2画素分)
の画素ピッチでありその長さはDである。図8の様なレ
イアウトを採用しつつ、Dを周期としてドライバー回路
のセルを繰り返し配置すれば、よリ一層有効なスぺース
の活用が可能となる。図9は、ドライバー回路を構成す
る一部の薄膜層のパターンレイアウ卜例を示すものであ
る。同図において、184、185はそれぞれ正電源用
配線、負電源用配線、186〜191はP型TFTのソ
ース・ドレイン及びチャネル部を成すシリコン薄膜、1
92〜195はN型TFTのソース・ドレイン及びチャ
ネル部を成すシリコン薄膜であり、破線で囲まれた領域
196、197、198にドライバー回路の単位セルが
形成される。各TFTの素子分離は、同極性、異極性に
かかわらず、シリコン薄膜を島状にエッチングすること
によって成されるため、例えば、N型TFT用シリコン
薄膜の島192とP型TFT用シリコン薄膜の島187
との距離aと、P型TFT用シリコン薄膜の二つの島1
87と188との距離bとを略等しくすることが可能と
なる。本発明は、この性質を積極的に利用し、P型TF
T用の島とN型TFTの島とを互いちがいに配置するこ
とによって、単位セルが繰り返される方向の集積度を高
めている。
Further, in the source line driver circuit and / or the gate line driver circuit, a unit cell of the driver circuit is formed within a limited pitch equal to (or twice as large as) the pixel pitch. To
A pattern layout as shown in FIG. 9 is used. In FIG. 9, reference numerals 181 to 183 denote one pixel (or two pixels).
And the length is D. By employing the layout as shown in FIG. 8 and repeatedly arranging the cells of the driver circuit with D as a cycle, more effective use of space becomes possible. FIG. 9 shows an example of a pattern layout of some thin film layers constituting a driver circuit. In the same drawing, 184 and 185 are wirings for positive power supply and wiring for negative power supply, respectively, and 186 to 191 are silicon thin films forming source / drain and channel portions of P-type TFT.
Reference numerals 92 to 195 denote silicon thin films forming source / drain and channel portions of the N-type TFT, and unit cells of a driver circuit are formed in regions 196, 197, and 198 surrounded by broken lines. Since the element isolation of each TFT is performed by etching the silicon thin film into islands irrespective of the same polarity or different polarity, for example, the island 192 of the N-type TFT silicon thin film and the P-type TFT silicon thin film Island 187
And two islands 1 of silicon thin film for P-type TFT
It is possible to make the distance b between 87 and 188 substantially equal. The present invention positively utilizes this property to provide P-type TF
By arranging T islands and N-type TFT islands differently, the degree of integration in the direction in which unit cells are repeated is increased.

【0054】本発明は、更に集積度を高めるために、次
の様な手段を併用する。図10(a)、、(b)は、正
電源用配線199と負電源用配線200との間に相補型
TFTによるインバータを形成する例である。同図にお
いて、201、202はソース部のコンタク卜形成用の
スルーホール、203はゲ一卜電極である。まず、図1
0(a)の様に、208を境界として一つのシリコン薄
膜の島にP型領域204とN型領域205とを設ける。
次に、図10(b)の様に、スルーホール206によっ
てドレイン部のコンタクトを形成し、配線207によっ
てインバータの出力を取り出す。
In the present invention, the following means are used in combination to further increase the degree of integration. FIGS. 10A and 10B show an example in which an inverter using a complementary TFT is formed between a positive power supply wiring 199 and a negative power supply wiring 200. In the figure, reference numerals 201 and 202 denote through holes for forming contacts in a source portion, and reference numeral 203 denotes a gate electrode. First, FIG.
As in 0 (a), a P-type region 204 and an N-type region 205 are provided on one silicon thin film island with the boundary 208.
Next, as shown in FIG. 10B, a contact of the drain portion is formed by the through hole 206, and the output of the inverter is extracted by the wiring 207.

【0055】本発明を更に有効にする工夫の二番目は、
ソース線ドライバー回路におけるクロックノイズの低減
に関するものである。図1に示される様に、ソース線ド
ライバー回路12はビデオ信号バス14〜16と、シフ
トレジスタ13を駆動するための少なくとも一対の双対
なクロックCL及びCL ̄を伝送するための配線とを備
えている。ここで、あるビデオ信号バスとCL配線との
間で形成される浮遊容量と、該ビデオ信号バスとCL ̄
配線との間に形成される浮遊容量との間に差異があれ
ば、該ビデオ信号にクロック信号に同期したスパイク状
のノイズが重畳される結果、アクティブマ卜リクスパネ
ルの画面にライン状の表示ムラが生ずる。本発明は、図
11(a)に示す様に、CL用配線とCL ̄用配線をツ
イス卜配置することによって上述のクロックノイズを低
減させる。図11(a)はソース線ドライバー回路を示
しており、210〜213はシフ卜レジスタの単位セ
ル、214、215はサンプルホールド回路、216は
画素マ卜リクス、217はビデオ信号バスである。21
8、219はそれぞれCL配線CL配線であって、配線
の略中央においてツイス卜されている。この様にするこ
とによって、CL配線及びビデオ信号バス間の平均距離
と、CL ̄配線及びビデオ信号バス間の平均距離とが略
等しくなり、その結果、CL配線とビデオ信号バスとの
間に付加する浮遊容量(CS1+CS3)と、CL ̄配線と
ビデオ信号バスとの問に付加する浮避容量(CS2
S4)とが略等しくなる。また、CLとCL ̄とは図1
1(b)に示される様に、一方の立ち上がりタイミング
と他方の立ち下がりタイミングが略一致する。以上の結
果として、ビデオ信号に重畳されるクロックノイズは大
幅に軽滅され、画面上にはきれいな表示が得られる。
尚、CLとCL ̄とのツイス卜回数は複数でも差し支え
ない。
The second method for making the present invention more effective is
The present invention relates to reduction of clock noise in a source line driver circuit. As shown in FIG. 1, the source line driver circuit 12 includes video signal buses 14 to 16 and wiring for transmitting at least one pair of dual clocks CL and CL # for driving the shift register 13. I have. Here, a stray capacitance formed between a certain video signal bus and a CL wiring, and a video signal bus and a CL ̄
If there is a difference from the stray capacitance formed between the wiring and the wiring, a spike-like noise synchronized with the clock signal is superimposed on the video signal, resulting in a linear display on the screen of the active matrix panel. Unevenness occurs. The present invention reduces the above-described clock noise by twisting the wiring for CL and the wiring for CL # as shown in FIG. 11A. FIG. 11A shows a source line driver circuit, wherein 210 to 213 are unit cells of a shift register, 214 and 215 are sample and hold circuits, 216 is a pixel matrix, and 217 is a video signal bus. 21
Reference numerals 8 and 219 denote CL wirings and CL wirings, respectively, which are twisted at substantially the center of the wirings. By doing so, the average distance between the CL wiring and the video signal bus is substantially equal to the average distance between the CL ビ デ オ wiring and the video signal bus. Floating capacitance (C S1 + C S3 ) and the floating capacitance (C S2 +
C S4 ) becomes substantially equal. CL and CL ̄ are shown in FIG.
As shown in FIG. 1 (b), one rising timing substantially coincides with the other falling timing. As a result, clock noise superimposed on the video signal is greatly reduced, and a clear display is obtained on the screen.
The number of twists between CL and CL # may be plural.

【0056】本発明を更に有効にする工夫の三番目は、
サンプルホールド回路に対して直列に付加される抵抗の
均一化に関するものである。図12に、図1の一部を示
す。図12において、230はソース線ドライバー回路
に含まれるシフ卜レジスタ、231〜233はビデオ信
号バス、234〜236はサンプルホールド回路、24
0は画素マトリクスである。3本のビデオ信号バス23
1〜233には、例えば3原色赤(R)、緑(G)、青
(B)に相当する画像信号が伝送され、それらの組み合
せは1水平走査毎に変えられる。該3本のビデオ信号バ
スには、低抵抗が要求されるため、配線材料としてアル
ミ等の金属層が使用される。一方、経済的観点からみて
最も有効と考えられる図3(a)、(b)の構造を採用
する場合、前記ビデオ信号バスからサンプルホールド回
路に至るまでの配線237〜239の材料にはゲート電
極と同一の材料、例えば多結晶シリコン薄膜等が使用さ
れる。この場合、多結晶シリコン薄膜のシー卜抵抗が金
属層に比してかなり高いことと、単に直線で接続すれば
配線237、238、239の長さが等しくならないこ
ととのために、該配線237〜239の抵抗が等しくな
らず、この配線抵抗の差がライン状の表示ムラを生ぜし
める。そこで、本発明は、前記配線237、238、2
39の抵抗がすべて等しくなる様に配線パターンを工夫
する。具体的には、配線幅Wを一定とし配線長Lを等し
くする、または、配線237〜239のそれぞれについ
てを変える等である。
The third measure for making the present invention more effective is:
The present invention relates to the equalization of a resistor added in series to a sample and hold circuit. FIG. 12 shows a part of FIG. 12, 230 is a shift register included in the source line driver circuit, 231 to 233 are video signal buses, 234 to 236 are sample and hold circuits, and 24
0 is a pixel matrix. Three video signal buses 23
Image signals corresponding to, for example, the three primary colors red (R), green (G), and blue (B) are transmitted to 1 to 233, and the combination thereof is changed every horizontal scanning. Since a low resistance is required for the three video signal buses, a metal layer such as aluminum is used as a wiring material. On the other hand, when the structure shown in FIGS. 3A and 3B, which is considered to be most effective from an economic point of view, is adopted, the material of the wirings 237 to 239 from the video signal bus to the sample and hold circuit includes a gate electrode. The same material as described above, for example, a polycrystalline silicon thin film or the like is used. In this case, since the sheet resistance of the polycrystalline silicon thin film is considerably higher than that of the metal layer, and the lengths of the wirings 237, 238, and 239 are not equal if they are simply connected in a straight line, the wiring 237 239 are not equal, and this difference in wiring resistance causes line-shaped display unevenness. Therefore, the present invention provides a method of manufacturing the wiring 237, 238, 2
The wiring pattern is devised so that all of the 39 resistors are equal. Specifically, the wiring width W is made constant and the wiring length L is made equal, or each of the wirings 237 to 239 is changed.

【0057】本発明を更に有効にする工夫の四番目は、
TFTによるドライバー回路の動作速度の遅さを補う駆
動方法に関するものである。図5に示される様にTFT
の性能は単結晶シリコンMOSFETの性能に比して劣
るため、TFTよるシフ卜レジスタの動作速度はアクテ
ィブマ卜リクスパネルを駆動するのに十分とは言えな
い。この動作速度の遅さを補うため、本発明は図13
(a)に例示する回路構造と同図(b)に例示する駆動
方法を用いる。図13(a)において、250はソース
線ドライバー回路に含まれる第1のシフ卜レジスタであ
り、スタ一卜信号DXとクロックCLx1及びCLx1 ̄が
与えられ、出力信号252、254、・・・を出力す
る。また、251はソース線駆動回路に含まれる第2の
シフ卜レジスタであり、スタ一卜信号DXとクロックC
Lx2及びCLx2 ̄が与えられ、出力信号253、25
5、・・を出力する。265はビデオ信号Vが与えられ
るビデオ信号バス、256〜259はサンプルホールド
回路、261〜264はソース線、260は画素マ卜リ
クスである。前記ソース線ドライバ一回路に入力される
信号V、DX、CLx1、CLx1 ̄、CLx2、CLx2 ̄及
びシフ卜レジスタ250、251より出力される信号2
52〜255を図13(b)に示す。図13(a)のソ
ース線ドライバー回路は2系列のシフ卜レジスタ25
0、251を具備しており、シフ卜レジスタ250、2
51はそれぞれ略90゜位相のずれたクロックCLx1
(CLx1 ̄)、CLx2(CLx2 ̄)で駆動される。ソー
ス線ドライバー回路がN系列のシフ卜レジスタを具備す
る場合、各シフトレジスタは、略180°/Nだけ位相の
ずれたN系統のクロックとその反転クロックで駆動され
る。CLx1及びCLx2の周波数をfとすれば、出力信号
252〜255は1/4fの時間間隔で順次出力され、
それぞれのエッジ266〜269でビデオ信号Vをサン
プリングし、ソース線261〜264にホールドする。
この結果、周波数fのクロックで駆動されるシフ卜レジ
スタを用いて周波数4fのサンプリングを実現すること
が可能となり、TFTによるシフ卜レジスタの動作速度
の遅さを補う有効な手段となる。前記ソース線ドライバ
ー回路がN系列のシフ卜レジスタを具備する場合、周波
数fのクロックで駆動されるシフ卜レジスタを用いて、
周波数2Nfのサンプリングを実現することが可能であ
る。
The fourth measure for making the present invention more effective is:
The present invention relates to a driving method for compensating for a low operation speed of a driver circuit using a TFT. As shown in FIG.
Is inferior to that of a single-crystal silicon MOSFET, so that the operation speed of the shift register using the TFT is not sufficient to drive the active matrix panel. In order to compensate for this slow operation speed, the present invention uses FIG.
The circuit structure illustrated in (a) and the driving method illustrated in FIG. In FIG. 13A, reference numeral 250 denotes a first shift register included in the source line driver circuit. The first shift register 250 receives a start signal DX and clocks CLx1 and CLx1}, and outputs output signals 252, 254,. Output. Reference numeral 251 denotes a second shift register included in the source line driving circuit, which includes a start signal DX and a clock C.
Lx2 and CLx2}, and output signals 253, 25
5, etc. are output. Reference numeral 265 denotes a video signal bus to which a video signal V is supplied, 256 to 259 denote sample and hold circuits, 261 to 264 denote source lines, and 260 denotes a pixel matrix. The signals V, DX, CLx1, CLx1 ̄, CLx2, CLx2 ̄ inputted to one circuit of the source line driver and the signal 2 outputted from the shift registers 250, 251
52 to 255 are shown in FIG. The source line driver circuit shown in FIG.
0, 251 and shift registers 250, 2
51 is a clock CLx1 having a phase difference of about 90 °
(CLx1 ̄) and CLx2 (CLx2 ̄). When the source line driver circuit includes N series shift registers, each shift register is driven by N clocks whose phases are shifted by approximately 180 ° / N and their inverted clocks. Assuming that the frequencies of CLx1 and CLx2 are f, the output signals 252 to 255 are sequentially output at a time interval of ff,
The video signal V is sampled at each of the edges 266 to 269 and held on the source lines 261 to 264.
As a result, sampling at a frequency of 4f can be realized using a shift register driven by a clock of a frequency f, which is an effective means for compensating for the slow operation speed of the shift register by the TFT. When the source line driver circuit includes an N-series shift register, a shift register driven by a clock of frequency f is used.
It is possible to realize sampling at a frequency of 2Nf.

【0058】本発明を更に有効にする工夫の五番目は、
ソース線及びゲー卜線ドライバー回路の各出力にテス卜
手段を設けることである。図14に具体例を示す。同図
において、280はソース線ドライバ一回路に含まれる
シフ卜レジスタ、281はビデオ信号バス端子、282
はサンプルホールド回路、283はソース線ドライバー
テス卜回路、284、285はそれぞれテス卜回路28
3の制御端子、テス卜信号出力端子、286はソース線
である。すべてのソース線に283の様なテスト回路が
付加される。また、287はゲート線ドライバー回路に
含まれるシフ卜レジスタ、288はゲ一卜線ドライバー
テス卜回路、289、290はそれぞれテス卜信号入力
端子、テス卜信号出力端子、291はゲー卜線、292
は画素マ卜リクスである。すべてのゲー卜線に288の
様なテス卜回路が付加される。前記テス卜回路は以下の
様に動作する。ソース線ドライバー回路のテスト動作
中、端子284の制御によりテス卜回路283をオンさ
せておく。この状態で、ビデオ信号バス端子281に所
定のテス卜信号を入力したうえで、シフ卜レジスタ28
0を走査する。このとき、テス卜出力端子285に規格
内の信号が時系列で出力されれば該ソース線ドライバー
回路は「良」と判定され、そうでなければ「不良」と判
定される。ゲー卜線ドライバー回路のテス卜時、端子2
89に所定のテス卜信号を入力した状態でシフ卜レジス
タ287を走査する。このとき、テス卜出力端子290
に規格内の信号が時系列で出力されれば該ゲー卜線ドラ
イバー回路は「良」と判定され、そうでなければ「不
良」と判定される。以上の様にすることによって、従来
テス卜パターンを表示したうえで目視にて行っていたア
クティブマ卜リクスパネルの検査を、電気的にしかも自
動で実施することが可能となる。
The fifth measure for making the present invention more effective is:
Test means is provided for each output of the source line and gate line driver circuits. FIG. 14 shows a specific example. In the figure, 280 is a shift register included in one circuit of the source line driver, 281 is a video signal bus terminal, 282
Is a sample hold circuit, 283 is a source line driver test circuit, 284 and 285 are test circuits 28, respectively.
A control terminal 3 and a test signal output terminal 286 are source lines. A test circuit such as 283 is added to all source lines. 287 is a shift register included in the gate line driver circuit, 288 is a gate line driver test circuit, 289 and 290 are test signal input terminals and test signal output terminals, 291 is a gate line, 292
Is the pixel matrix. A test circuit like 288 is added to all gate lines. The test circuit operates as follows. During the test operation of the source line driver circuit, the test circuit 283 is turned on under the control of the terminal 284. In this state, after inputting a predetermined test signal to the video signal bus terminal 281, the shift register 28
Scan 0. At this time, if a signal within the standard is output in time series to the test output terminal 285, the source line driver circuit is determined to be “good”, otherwise, it is determined to be “bad”. Terminal 2 when testing the gate line driver circuit
The shift register 287 is scanned while a predetermined test signal is input to 89. At this time, the test output terminal 290
If the signal within the standard is output in time series, the gate line driver circuit is determined to be “good”, otherwise, it is determined to be “bad”. In this manner, the inspection of the active matrix panel, which was conventionally performed visually after displaying the test pattern, can be performed electrically and automatically.

【0059】本発明を更に有効にする工夫の六番目は、
製造プロセスを追加すること無しに、画素内に保持容量
を作り込むことである。図15(a)、(b)に本発明
の画素構造の具体例を示す。同図(a)は等価回路、同
図(b)は断面構造である。同図(a)において、30
0、301はそれぞれソース線、ゲー卜線、302は画
素TFT、303は液晶セル、304は対向電極端子で
あり、305が本発明の特微を成す金属酸化膜半導体キ
ャパシタ(以下、MOSキャパシタと略記する。)、3
06が該MOSキャバシタ305のゲ一卜電極である。
また、同図(b)において、310及び324は透明な
絶縁基板、311〜315はシリコン薄膜層、316、
317はゲー卜絶縁膜、318、319はゲー卜電極、
320は層間絶縁膜、321はソース線を成す配線層、
322は画素電極を成す透明導電膜層、323は透明導
電膜層を含む対向電極、325は液晶である。326で
示した部分に前記画素TFT302が形成され、領域3
11、313がソース・ドレイン部を、領域312がチ
ャネル部を成す。327で示した部分には前記MOSキ
ャパシタ305が形成され、領域313、315がソー
ス・ドレイン部を、領域314がチャネル部を成す。図
15(b)から明らかな様に、MOSキャパシタ305
は画素TFT302と全く同一な断面構造を有し、従っ
て、MOSキャパシタ305を形成するために特別な製
造プロセスを追加する必要は無い。ただし、MOSキャ
パシタ305を保持容量として使用するためには、領域
314にチャネル即ち反転層が形成された状態を保つ必
要がある。
The sixth measure for making the present invention more effective is:
This is to create a storage capacitor in a pixel without adding a manufacturing process. FIGS. 15A and 15B show specific examples of the pixel structure of the present invention. FIG. 1A shows an equivalent circuit, and FIG. 1B shows a cross-sectional structure. In FIG.
Reference numerals 0 and 301 denote a source line and a gate line, 302 denotes a pixel TFT, 303 denotes a liquid crystal cell, 304 denotes a counter electrode terminal, and 305 denotes a metal oxide semiconductor capacitor (hereinafter referred to as MOS capacitor) which is a feature of the present invention. Abbreviated.), 3
Reference numeral 06 denotes a gate electrode of the MOS capacitor 305.
In FIG. 3B, reference numerals 310 and 324 denote transparent insulating substrates, reference numerals 311 to 315 denote silicon thin film layers, 316,
317 is a gate insulating film, 318 and 319 are gate electrodes,
320 is an interlayer insulating film, 321 is a wiring layer forming a source line,
322 is a transparent conductive film layer forming a pixel electrode, 323 is a counter electrode including the transparent conductive film layer, and 325 is a liquid crystal. The pixel TFT 302 is formed in a portion indicated by reference numeral 326, and a region 3
11 and 313 form source / drain portions, and the region 312 forms a channel portion. The MOS capacitor 305 is formed in a portion indicated by 327. The regions 313 and 315 form a source / drain portion, and the region 314 forms a channel portion. As apparent from FIG. 15B, the MOS capacitor 305
Has exactly the same cross-sectional structure as the pixel TFT 302, and therefore does not require a special manufacturing process to form the MOS capacitor 305. However, in order to use the MOS capacitor 305 as a storage capacitor, it is necessary to keep a state in which a channel, that is, an inversion layer is formed in the region 314.

【0060】この状態を保つために、前記MOSキャパ
シタ305のゲー卜電極306には該MOSキャパシタ
がオンする様な所定の電位を与えておく。所定の電位と
は、例えば、MOSキャパシタがN型の場合には正電源
電位、P型の場合には負電源電位が適切である。ゲー卜
絶縁膜は通常非常に薄く形成されるため、以上の様にゲ
ート絶縁膜を用いて保持キャパシタを構成することによ
って、従来の様な層間絶縁膜を用いたものに比較して、
単位面積当り5〜10倍の保持容量を得ることが可能と
なり、保持容量を形成するための面積を節約する上で大
変有効である。このため、アクティブマ卜リクスパネル
の開口率を極めて高くすることが可能となる。
In order to maintain this state, a predetermined potential is applied to the gate electrode 306 of the MOS capacitor 305 so that the MOS capacitor is turned on. The predetermined potential is, for example, a positive power supply potential when the MOS capacitor is N-type, and a negative power supply potential when the MOS capacitor is P-type. Since the gate insulating film is usually formed to be very thin, by forming the storage capacitor using the gate insulating film as described above, compared with the conventional one using the interlayer insulating film,
It is possible to obtain 5 to 10 times the storage capacity per unit area, which is very effective in saving the area for forming the storage capacity. Therefore, the aperture ratio of the active matrix panel can be extremely increased.

【0061】本発明を更に有効にする工夫の最後は、ド
ライバー回路を内蔵したアクティブマ卜リクスパネルの
実装に関するものである。図16(a)、(b)にその
具体例を示す。同図(a)は断面構造を示す図であり、
330はTFTによる画素マ卜リクスとドライバー回路
とが形成された透明基板、331は対向電極が形成され
た透明基板、334はシール材、333は封入された液
晶、335は実装基板、340は実装基板335の開口
部、338は金、アルミ等の金属によるワイヤ、339
は保護部材である。実装基板335において、透明基板
330が配置される部分に凹部336を設けることは、
ワイヤ338による接続強度を確保するうえで大変有効
である。また、実装基板の一部または全部に遮光部材3
37を設け、透明基板331または透明基板330に画
素マ卜リクス部の周囲を取り囲む様な形状に帯状に遮光
部材332を設けることは、アクティブマ卜リクスパネ
ルの表示装置としての外観を改善する意味で大変有効で
ある。図16(b)は、同図(a)のアクティブマ卜リ
クスパネル及びその実装構造を平面図にて示したもので
ある。341は画素マ卜リクス部を示し、点線342は
実装基板335の開口部を示す。以上の様にすることに
よって、次の効果が生ずる。第一に、金属ワイヤ338
に加わる応力が均等となるため、接続強度が向上する。
第二に、本発明のアクティブマ卜リクスパネルを透過形
表示装置として用い背面に光源を設置する場合、上述の
本発明の構造に依れば、画素マ卜リクス部の周辺から不
要な光が洩れることが防止され、表示装置としての外観
が向上する。
The last step of making the present invention more effective relates to the mounting of an active matrix panel incorporating a driver circuit. FIGS. 16A and 16B show specific examples. FIG. 3A is a diagram showing a cross-sectional structure.
Reference numeral 330 denotes a transparent substrate on which a pixel matrix formed by a TFT and a driver circuit are formed, 331 denotes a transparent substrate on which a counter electrode is formed, 334 denotes a sealing material, 333 denotes a sealed liquid crystal, 335 denotes a mounting substrate, and 340 denotes a mounting substrate. The openings 338 in the substrate 335 are wires 339 made of metal such as gold or aluminum.
Is a protection member. In the mounting substrate 335, providing the concave portion 336 in the portion where the transparent substrate 330 is disposed
This is very effective in securing the connection strength of the wire 338. Further, a light shielding member 3 is provided on a part or all of the mounting substrate.
The provision of the light-shielding member 332 in a band shape so as to surround the periphery of the pixel matrix portion on the transparent substrate 331 or the transparent substrate 330 means that the appearance of the active matrix panel as a display device is improved. It is very effective. FIG. 16B is a plan view showing the active matrix panel of FIG. 16A and its mounting structure. Reference numeral 341 denotes a pixel matrix portion, and a dotted line 342 denotes an opening of the mounting substrate 335. The following effects are produced by the above-described operations. First, the metal wire 338
Since the stress applied to the wire becomes uniform, the connection strength is improved.
Second, in the case where the active matrix panel of the present invention is used as a transmissive display device and a light source is installed on the back surface, according to the above-described structure of the present invention, unnecessary light from the periphery of the pixel matrix section is generated. Leakage is prevented, and the appearance of the display device is improved.

【0062】実施例の最後として、本発明の応用例を二
つ挙げて説明する。
At the end of the embodiment, two application examples of the present invention will be described.

【0063】応用例の一つは、本発明のアクティブマ卜
リクスパネルを用いて構成される、ビデオカメラ等の電
子ビューファインダー(Electric View Finder;以下、
EVFと略記する)である。前述した様な多くの工夫を
施すことによって、画素マ卜リクスの周辺に相補型TF
Tによるドライバー回路を集積化する技術が確立され、
小型、高精細、低消費電力でありかつ信頼性の高いアク
ティブマ卜リクスパネルを安価に得られるようになった
結果、図17に例示する様な構造のEVFが実現可能と
なっている。図17において、350は撮像装置、35
2は記録装置、351はビデオ信号処理回路で端子36
2には複合映像信号が得られる。353がEVFであ
り、該EVF353はクロマ回路、同期制御回路、液晶
パネル駆動信号形成回路、電源回路、バッタライト駆動
回路を含む駆動回路部354と、バックライ卜用光源3
56と、反射板335と、拡散板357と、偏光板35
8及び360と、本発明のアクティブマトリクスパネル
359と、レンズ361を具備して成る。以上の様にす
ることによって、従来のCRT(Cathode Ray Tube)を
用いたEVFになかった次の様な効果がもたらされる。
One application example is an electronic view finder (Electric View Finder; hereinafter referred to as a video camera) constructed using the active matrix panel of the present invention.
EVF). By taking many measures as described above, the complementary TF can be placed around the pixel matrix.
Technology to integrate driver circuits with T has been established,
As an active matrix panel having a small size, high definition, low power consumption and high reliability can be obtained at a low cost, an EVF having a structure as illustrated in FIG. 17 can be realized. In FIG. 17, reference numeral 350 denotes an imaging device;
2 is a recording device; 351 is a video signal processing circuit;
2, a composite video signal is obtained. Reference numeral 353 denotes an EVF. The EVF 353 includes a drive circuit unit 354 including a chroma circuit, a synchronization control circuit, a liquid crystal panel drive signal forming circuit, a power supply circuit, a backlight drive circuit, and a backlight light source 3.
56, a reflection plate 335, a diffusion plate 357, and a polarizing plate 35
8 and 360, an active matrix panel 359 of the present invention, and a lens 361. By doing as described above, the following effects not provided by the conventional EVF using a CRT (Cathode Ray Tube) can be obtained.

【0064】(1)カラーフィルターを備えたアクティ
ブマ卜リクスパネルを使用することによって、画素ピッ
チが50μm以下の極めて高精細なカラーEVFが実現
される。しかも低消費電力化も促進される。
(1) By using an active matrix panel having a color filter, a very high-definition color EVF having a pixel pitch of 50 μm or less can be realized. In addition, lower power consumption is promoted.

【0065】(2)極めて小型・省スぺースでしかも極
めて軽量なEVFが実現される。
(2) An extremely small, space-saving and extremely lightweight EVF is realized.

【0066】(3)EVFの形状の自由度が増大し、例
えばフラッ卜EVFの様な斬新な意匠が可能になる。
(3) The degree of freedom of the shape of the EVF is increased, and a novel design such as a flat EVF becomes possible.

【0067】もう一つの応用例は、本発明のアクティブ
マ卜リクスパネルを液晶ライ卜バルブとして使用した投
写型カラー表示装置である。
Another application example is a projection type color display device using the active matrix panel of the present invention as a liquid crystal light valve.

【0068】図18は、該投写型カラー表示装置の平面
図である。ハロゲンランプ等の投写光源370から発し
た白色光は、放物ミラー371により集光され、熱線カ
ッ卜フィルタ一372により赤外域の熱線がカッ卜さ
れ、可視光のみがダイクロイックミラー系に入射する。
まず、青色反射ダイクロイックミラー373により、青
色光(おおむね500〔nm〕以下の波長の光)を反射
し、その他の光(黄色光)を透過する。反射した青色光
は、反射ミラー374により方向を変え、青色変調液晶
ライ卜バルブ378に入射する。
FIG. 18 is a plan view of the projection type color display device. White light emitted from a projection light source 370 such as a halogen lamp is condensed by a parabolic mirror 371, a heat ray in an infrared region is cut by a heat ray cut filter 372, and only visible light enters the dichroic mirror system.
First, the blue reflecting dichroic mirror 373 reflects blue light (light having a wavelength of approximately 500 nm or less) and transmits other light (yellow light). The reflected blue light changes its direction by a reflection mirror 374 and enters a blue modulation liquid crystal light valve 378.

【0069】青色反射ダイクロイックミラー373を透
過した光は、緑色反射ダイクロイックミラー375に入
射し、緑色光(おおむね500〔nm〕から600〔n
m〕の間の波長の光)を反射し、その他の光である赤色
光(おおむね600〔nm〕以上の波長の光)を透過す
る。反射した緑色光は、緑色変調液晶ライ卜バルブ37
9に入射する。
The light transmitted through the blue reflecting dichroic mirror 373 is incident on the green reflecting dichroic mirror 375 and is changed from green light (generally 500 [nm] to 600 [n].
m], and transmits other red light (light having a wavelength of at least 600 [nm]). The reflected green light is applied to a green modulation liquid crystal light valve 37.
9 is incident.

【0070】緑色反射ダイクロイックミラー375を透
過した赤色光は、反射ミラー376、377により方向
を変え、赤色変調液晶バルブ380に入射する。
The red light transmitted through the green reflecting dichroic mirror 375 changes its direction by the reflecting mirrors 376 and 377 and enters the red modulation liquid crystal valve 380.

【0071】青色光、緑色光、赤色光は、それぞれ、
青、緑、赤の原色信号で駆動された、本発明のアクティ
ブマ卜リクスパネルによる液晶ライ卜バルブ378、3
79、380によって変調された後、ダイクロイックプ
リズム383によって合成される。ダイクロイックプリ
ズム383は、青反射面381と赤反射面382とが互
いに直交するように構成されている。こうして合成され
たカラー画像は、投写レンズ384によってスクリリー
ン上に拡大投写され表示される。以上の様にすることに
よって、従来のCRTによる投写管を用いた投写型カラ
ー表示装置に無かった次の様な効果がもたらされる。
The blue light, green light and red light are respectively
The liquid crystal light valves 378, 3 of the active matrix panel of the present invention driven by the blue, green, and red primary color signals
After being modulated by 79 and 380, they are combined by a dichroic prism 383. The dichroic prism 383 is configured such that the blue reflection surface 381 and the red reflection surface 382 are orthogonal to each other. The color image thus synthesized is enlarged and projected on a screen by the projection lens 384 and displayed. With the above arrangement, the following effects, which are not provided by the conventional projection type color display device using a CRT projection tube, can be obtained.

【0072】(1)液晶ライ卜バルブを、CRTに比し
てはるかに小型かつ高精細に形成することが出来るため
前記投写レンズ384に口径の小さいものを使用するこ
とが許される。このため、投写型カラー表示装置の小型
化、軽量化、低コス卜化が実現される。
(1) Since the liquid crystal light valve can be formed much smaller and more precisely than the CRT, it is permissible to use a small-diameter projection lens 384. Therefore, the size, weight, and cost of the projection type color display device can be reduced.

【0073】(2)本発明のアクティブマ卜リクスパネ
ルは高い開口率を有するため、小口径の投写レンズを用
いても明るい表示を得ることが出来る。
(2) Since the active matrix panel of the present invention has a high aperture ratio, a bright display can be obtained even if a small-diameter projection lens is used.

【0074】(3)CRTによる投写管と異なり、前記
ダイクロイックミラー及びダイクロイックプリズムによ
って赤、緑、青それぞれのライ卜バルブの光軸を完全に
一致させ得るため、三色のレジス卜レーションが大変良
好となる。
(3) Unlike the CRT projection tube, the optical axes of the red, green, and blue light valves can be completely matched by the dichroic mirror and the dichroic prism, so that the three-color registration is very good. Becomes

【0075】以上で本発明の実施例の説明を終える。This concludes the description of the embodiment of the present invention.

【0076】[0076]

【0077】まず、本発明を有効なものとする四つの基
本技術がもたらす効果について説明する。
First, the effects provided by the four basic techniques that make the present invention effective will be described.

【0078】第一に、画素マ卜リクス部と同一の透明基
板上に相補型TFTによるゲー卜線乃至ソース線のドラ
イバー回路を集積化することによって以下の効果がもた
らされる。
First, the following effects can be obtained by integrating a driver circuit for a gate line or a source line using complementary TFTs on the same transparent substrate as the pixel matrix portion.

【0079】(1)外付けドライバー集積回路を実装す
る際の接続ピッチによって、パネルの精細度が制限され
ることが無くなる。この結果、本発明を用いることによ
って、50μm下の画素ピッチを有する液晶パネルが実
現可能となる。
(1) The connection pitch at the time of mounting the external driver integrated circuit does not limit the definition of the panel. As a result, by using the present invention, a liquid crystal panel having a pixel pitch of 50 μm can be realized.

【0080】(2)パネルを実装する実装基板の外形寸
法が大幅に小型化され、本発明の液晶パネルを用いた表
示装置の小型・薄形・軽量化が促進される。
(2) The external dimensions of the mounting substrate on which the panel is mounted are greatly reduced, and the reduction in size, thickness, and weight of the display device using the liquid crystal panel of the present invention is promoted.

【0081】(3)ドライバー集積回路を外付けする工
程が不要となるため、本発明の液晶パネルを用いた表示
装置の低コス卜化が促進される。
(3) Since the step of externally attaching the driver integrated circuit is not required, cost reduction of the display device using the liquid crystal panel of the present invention is promoted.

【0082】(4)ドライバー集積回路の外付けが不要
となるため、本発明の液晶パネルを用いた表示装置の信
頼性が向上する。
(4) Since no external driver integrated circuit is required, the reliability of the display device using the liquid crystal panel of the present invention is improved.

【0083】(5)相補型TFTによってドライバー回
路を形成することによって、液晶パネルが本来持ってい
る低電力性との相乗効果が発揮され、表示装置全体の低
電力化が実現される。これは、ビデオカメラのEVFや
携帯形画像モニタ一への応用を可能とするための重要な
要素である。
(5) By forming the driver circuit using complementary TFTs, a synergistic effect with the low power property inherent in the liquid crystal panel is exhibited, and the power consumption of the entire display device is reduced. This is an important factor for enabling application to an EVF of a video camera and a portable image monitor.

【0084】第二に、相補型TFTを用い、尚且つ、シ
フ卜レジスタをスタティック形の回路構成とすることに
よって、低電力化のみならず動作電圧範囲及び動作周波
数範囲を広げる効果をもたらす。TFTは図5に示され
る様なオフ電流の高い特性を有し、更に、オフ電流の温
度特性も大きい。この様なTFTの欠点はシフ卜レジス
タをスタティック形構成とすることによって補われ、動
作電圧範囲及び動作周波数範囲が拡大される。
Second, the use of complementary TFTs and the shift register having a static circuit configuration not only reduces power consumption, but also has the effect of widening the operating voltage range and the operating frequency range. The TFT has a high off-current characteristic as shown in FIG. 5, and further has a large off-current temperature characteristic. Such a disadvantage of the TFT is compensated for by providing the shift register with a static configuration, and the operating voltage range and the operating frequency range are expanded.

【0085】第三に、相補型TFTの構造において、第
1の極性のTFTのソース・ドレイン領域に第1の極性
の不純物を含み、第2の極性のTFTのソース・ドレイ
ン領域に第1の極性の不純物とそれより高濃度の第2の
極性の不純物を含む構造を採用することによって、従来
の片極性のTFTの製造工程に単に1回のホ卜工程を追
加することによって、安価に、画素マ卜リクスを含む相
補型TFT集積回路が得られる。更に、特性の揃ったP
型並びにN型TFTが得られる。
Third, in the structure of the complementary TFT, the source / drain region of the first polarity TFT contains the first polarity impurity, and the source / drain region of the second polarity TFT has the first polarity. By adopting a structure including a polar impurity and a higher concentration of a second polar impurity, a simple single hot process is added to the conventional unipolar TFT manufacturing process. A complementary TFT integrated circuit including the pixel matrix is obtained. Furthermore, P with uniform characteristics
And N-type TFTs are obtained.

【0086】第四に、ドライバー回路を構成するTFT
のゲ一卜長を画素マ卜リクスを構成するTFTのそれよ
りも短かく形成することによって、ドライバー回路の動
作速度を向上させ、尚且つ、各画素における書込み、保
持動作を最適状態に保つことが可能となる。
Fourth, TFT constituting a driver circuit
By making the gate length shorter than that of the TFTs that make up the pixel matrix, the operating speed of the driver circuit is improved, and the writing and holding operations in each pixel are maintained in an optimal state. Becomes possible.

【0087】次に、本発明を更に有効なものとする七つ
の手段がもたらす効果について説明する。
Next, the effects provided by the seven means for making the present invention more effective will be described.

【0088】第一に、各機能ブロックのパターンレイア
ウ卜を、図8、図9、図10(a)、(b)の様にする
ことによって、特にドライバー回路部の集積度が高めら
れ、画素ピッチという限定されたピッチ内にドライバー
回路の単位セルを作り込むことが可能になる。
First, the pattern layout of each functional block is made as shown in FIGS. 8, 9, 10 (a) and 10 (b), whereby the integration degree of the driver circuit portion is particularly increased, and The unit cell of the driver circuit can be formed within a limited pitch called a pitch.

【0089】第二に、ソース線ドライバー回路のクロッ
ク配線を図11(a)の様に配置することによって、ビ
デオ信号に混入するクロックノイズを除去し、画面に生
ずるライン状の表示ムラを視認不可能なレべルに抑圧す
ることが可能となる。
Second, by arranging the clock wiring of the source line driver circuit as shown in FIG. 11A, the clock noise mixed in the video signal is removed, and the linear display unevenness generated on the screen is not visually recognized. It is possible to suppress to a possible level.

【0090】第三に、図12に示すサンプルホールド回
路に接続される抵抗を全ソース線に亘って均一化するこ
とによって、全ソース線への表示信号の書き込みレぺル
を完全に均一にすることが可能となり、ライン状の表示
ムラが除去される。
Third, by making the resistance connected to the sample and hold circuit shown in FIG. 12 uniform over all the source lines, the write level of the display signal to all the source lines is made completely uniform. This makes it possible to remove line-shaped display unevenness.

【0091】第四に、ソース線ドライバー回路を、図1
3(a)の様に構成し、同図(b)の様な方法で駆動す
ることによって、周波数fのクロックで駆動されるN系
列のシフ卜レジスタを用いて周波数2Nfでビデオ信号
をサンプリングすることが可能となる。これによって、
必ずしもオン電流の大きさが十分でないTFTを用いて
高精細なドライバ一回路内蔵アクティブマ卜リクスパネ
ルが実現される。
Fourth, the source line driver circuit is shown in FIG.
By driving as shown in FIG. 3B, a video signal is sampled at a frequency of 2Nf using an N-series shift register driven by a clock of a frequency f. It becomes possible. by this,
A high-definition active matrix panel with a driver and a single circuit is realized by using TFTs whose ON current is not always sufficient.

【0092】第五に、図14の様にドライバー回路の各
出力にテス卜回路を設けることによって、従来テス卜パ
ターンを表示した状態で目視にて行っていたアクティブ
マ卜リクスパネルの検査を、電気的にしかも自動で実施
することが可能となる。
Fifth, by providing a test circuit at each output of the driver circuit as shown in FIG. 14, the inspection of the active matrix panel, which was conventionally performed visually with the test pattern displayed, can be performed. This can be performed electrically and automatically.

【0093】第六に、各画素に図15(a)、(b)の
様な構造の保持容量を作り込むことによって、製造コス
卜の上昇無しに、しかも、開口率をほとんど減少させる
こと無しに、各画素における電荷の保持をより確実なも
のとすることが可能となる。第七に、実装構造を、図1
6(a)、(b)の様なものとすることによって、接続
強度及び信頼性を向上させ得るのみならず、本発明のア
クティブマ卜リクスパネルにバックライ卜装置を併用し
て透過形表示装置を構成する場合に画素マ卜リクス部周
辺から不要光が洩れることを防止出来る。
Sixth, by forming a storage capacitor having a structure as shown in FIGS. 15A and 15B in each pixel, there is no increase in manufacturing cost and almost no decrease in aperture ratio. In addition, it is possible to more reliably hold the charge in each pixel. Seventh, the mounting structure is shown in FIG.
6 (a) and 6 (b) not only can improve the connection strength and reliability, but also a transmission type display device using the active matrix panel of the present invention together with a backlight device. In this case, unnecessary light can be prevented from leaking from the periphery of the pixel matrix portion.

【0094】最後に、本発明を特定の表示システムに応
用することによって得られる効果にづいて述べる。
Finally, the effects obtained by applying the present invention to a specific display system will be described.

【0095】第一に、本発明をビデオカメラのEVFに
応用することによって、従来のCRTを用いたEVFに
無かった以下の効果がもたらされる。
First, by applying the present invention to an EVF of a video camera, the following effects not provided by the conventional EVF using a CRT can be obtained.

【0096】(1)カラーフィルタ一を備えたアクティ
ブマ卜リクスパネルを使用することによって、画素ピッ
チが50μm以下の極めて高精細なカラーEVFが実現
される。しかも低消費電力化も促進される。
(1) By using an active matrix panel having a color filter, a very high-definition color EVF having a pixel pitch of 50 μm or less can be realized. In addition, lower power consumption is promoted.

【0097】(2)極めて小型・省スぺースでしかも極
めて軽量なEVFが実現される。
(2) An extremely small, space-saving and extremely lightweight EVF is realized.

【0098】(3)EVFの形状の自由度が増大し、例
えばフラッ卜EVFの様な斬新な意匠が可能になる。
(3) The degree of freedom of the shape of the EVF is increased, and a novel design such as a flat EVF becomes possible.

【0099】第二に、本発明を投写型カラー表示装置に
応用することによって、従来のCRTを用いたものに無
かった以下の効果がもたらされる。
Second, by applying the present invention to a projection type color display device, the following effects not provided by a conventional CRT can be obtained.

【0100】(1)液晶ライ卜バルブを、CRTに比し
てはるかに小型かつ高精細に形成することが出来るため
投写レンズにロ径の小さいものを使用することが許され
る。このため、投写形カラー表示装置の小型化、軽量
化、低コス卜化が実現される。 (2)本発明のアクティブマ卜リクスパネルは高い開口
率を有するため、小口径の投写レンズを用いても明るい
表示を得ることが出来る。
(1) Since a liquid crystal light valve can be formed much smaller and with higher definition than a CRT, it is permissible to use a projection lens having a small diameter. Therefore, the size, weight, and cost of the projection type color display device can be reduced. (2) Since the active matrix panel of the present invention has a high aperture ratio, a bright display can be obtained even if a small-diameter projection lens is used.

【0101】(3)CRTによる投写管と異なり、前記
ダイクロイックミラー及びダイクロイックプリズムによ
って赤、緑、青それぞれのライトバルブの光軸を完全に
一致させ得るため、三色のレジストレーションた大変良
好となる。
(3) Unlike the projection tube using a CRT, the dichroic mirror and the dichroic prism allow the optical axes of the red, green and blue light valves to be completely coincident with each other, so that the registration of three colors is very good. .

【発明の効果】以上述べた如く、本発明によれば、アク
ティブマトリクスパネルの駆動回路は第1電源線と、第
2電源線と、該第1電源線から延在する複数の第1配線
と、該第2電源線から延在する複数の第2配線とを有
し、複数の第1導電型シリコン薄膜トランジスタを構成
する複数の第1シリコン薄膜は該第1配線に交差して配
置されてなり、複数の第2導電型シリコン薄膜トランジ
スタを構成する複数の第2シリコン薄膜は該第2配線に
交差して配置されてなり、該画素マトリクスのピッチの
整数倍の幅に対応するように該アクティブマトリクス用
駆動回路の単位セルが配置されてなる、画素マトリクス
のピッチの整数倍の幅に対応してドライバ回路の単位セ
ルが配置されることにより、有効なスペースの活用が可
能となり、またドライバ回路の集積度を向上させること
ができる。
As described above, according to the present invention, the drive circuit of the active matrix panel includes a first power supply line, a second power supply line, and a plurality of first wirings extending from the first power supply line. , A plurality of second wirings extending from the second power supply line, and a plurality of first silicon thin films constituting a plurality of first conductivity type silicon thin film transistors are arranged so as to intersect the first wirings. A plurality of second silicon thin films forming a plurality of second conductivity type silicon thin film transistors are disposed so as to intersect the second wiring, and the active matrix is formed so as to correspond to a width of an integral multiple of a pitch of the pixel matrix. The unit cells of the driver circuit are arranged corresponding to an integral multiple of the pitch of the pixel matrix in which the unit cells of the driving circuit are arranged. It is possible to improve the degree of integration of the bus circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例、即ち、周辺にドライバー回路
を集積化したアクティブマ卜リクスパネルを示した図。
FIG. 1 is a diagram showing an embodiment of the present invention, that is, an active matrix panel in which a driver circuit is integrated in the periphery.

【図2】(a)〜(f)は、図1におけるドライバー回
路の詳細な構成例を示した図。
FIGS. 2A to 2F are diagrams illustrating a detailed configuration example of a driver circuit in FIG. 1;

【図3】(a)、(b)は、本発明のアクティブマトリ
クスパネルの断面構造を例示した図。
FIGS. 3A and 3B are diagrams illustrating a cross-sectional structure of an active matrix panel of the present invention.

【図4】(a)〜(d)は、本発明のアクティブマ卜リ
クスパネルの製造方法を例示した図。
FIGS. 4A to 4D are diagrams illustrating a method for manufacturing an active matrix panel of the present invention.

【図5】本発明に関わるTFTの特性例を単結晶シリコ
ンMOSFETのそれと比較して示した図。
FIG. 5 is a diagram showing a characteristic example of a TFT according to the present invention in comparison with that of a single-crystal silicon MOSFET.

【図6】本明細書中におけるゲー卜長、ゲー卜幅の定義
を示した図。
FIG. 6 is a diagram showing definitions of a gate length and a gate width in this specification.

【図7】本明細書中における空乏層幅、シリコン薄膜の
膜厚の定義を示した図。
FIG. 7 is a diagram showing definitions of a depletion layer width and a thickness of a silicon thin film in this specification.

【図8】本発明を更に有効なものとする第一の手段を説
明するための図。
FIG. 8 is a view for explaining a first means for making the present invention more effective.

【図9】本発明を更に有効なものとする第一の手段を説
明するための図。
FIG. 9 is a diagram for explaining a first means for making the present invention more effective.

【図10】(a)、(b)は、本発明を更に有効なもの
とする第一の手段を説明するための図。
FIGS. 10A and 10B are diagrams for explaining a first means for making the present invention more effective.

【図11】(a)、(b)は、本発明を更に有効なもの
とする第二の手段を説明するための図。
FIGS. 11A and 11B are diagrams for explaining a second means for making the present invention more effective.

【図12】本発明を更に有効なものとする第三の手段を
説明するための図。
FIG. 12 is a diagram for explaining a third means for making the present invention more effective.

【図13】(a)、(b)は、本発明を更に有効なもの
とする第四の手段を説明するための図。
FIGS. 13A and 13B are diagrams for explaining a fourth means for making the present invention more effective.

【図14】本発明を更に有効なものとする第五の手段を
説明するための図。
FIG. 14 is a view for explaining a fifth means for making the present invention more effective.

【図15】(a)、(b)は、本発明を更に有効なもの
とする第六の手段を説明するための図。
FIGS. 15A and 15B are views for explaining a sixth means for making the present invention more effective.

【図16】(a)、(b)は、本発明を更に有効なもの
とする第七の手段を説明するための図。
FIGS. 16A and 16B are views for explaining a seventh means for making the present invention more effective.

【図17】本発明の第一の応用例を示した図。FIG. 17 is a diagram showing a first application example of the present invention.

【図18】本発明の第二の応用例を示した図。FIG. 18 is a diagram showing a second application example of the present invention.

【図19】従来技術を説明するための図。FIG. 19 is a diagram for explaining a conventional technique.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−145289(JP,A) 特開 昭61−139065(JP,A) 特開 昭58−4180(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-145289 (JP, A) JP-A-61-139065 (JP, A) JP-A-58-4180 (JP, A)

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板に複数のゲート線と、複数のソース
線と、前記ゲート線及びソース線に接続されたシリコン
薄膜トランジスタを有する画素マトリクスと、前記ゲー
ト線に信号を供給するゲート線ドライバー回路とが配置
されてなるアクティブマトリクスパネルにおいて、 前記ゲート線ドライバー回路は第1電源線と、第2電源
線と、前記第1電源線から延在する複数の第1配線と、
前記第2電源線から延在する複数の第2配線とを有し、
1つの第1配線に対して第1導電型の複数のシリコン薄
膜トランジスタを構成する複数の第1シリコン薄膜が交
差して配置されてなり、1つの第2配線に対して第2導
電型の複数のシリコン薄膜トランジスタを構成する複数
の第2シリコン薄膜が交差して配置されてなり、 前記画素マトリクスのピッチの幅に対応してゲート線ド
ライバー回路の単位セルが配置されてなり、前記第1及
び第2シリコン薄膜は隣り合う単位セルに跨って配置さ
れてなることを特徴とするアクティブマトリクスパネ
ル。
1. A pixel matrix having a plurality of gate lines on a substrate, a plurality of source lines, a silicon thin film transistor connected to the gate lines and the source lines, and a gate line driver circuit for supplying a signal to the gate lines. Wherein the gate line driver circuit includes a first power supply line, a second power supply line, and a plurality of first wirings extending from the first power supply line.
A plurality of second wirings extending from the second power supply line,
A plurality of first silicon thin films constituting a plurality of silicon thin film transistors of the first conductivity type are arranged so as to intersect one first wiring, and a plurality of second conductivity type silicon thin films are arranged for one second wiring. A plurality of second silicon thin films constituting a silicon thin film transistor are arranged crossing each other, and a unit cell of a gate line driver circuit is arranged corresponding to a pitch width of the pixel matrix. An active matrix panel, wherein a silicon thin film is arranged over adjacent unit cells.
【請求項2】 前記第1シリコン薄膜及び前記第2シリ
コン薄膜は多結晶シリコン薄膜からなることを特徴とす
る請求項1記載のアクティブマトリクスパネル。
2. The active matrix panel according to claim 1, wherein said first silicon thin film and said second silicon thin film are made of a polycrystalline silicon thin film.
【請求項3】 基板に複数のゲート線と、複数のソース
線と、前記ゲート線及びソース線に接続されたシリコン
薄膜トランジスタを有する画素マトリクスと、前記ゲー
ト線に信号を供給するゲート線ドライバー回路とが配置
されてなるアクティブマトリクスパネルにおいて、 前記ゲート線ドライバー回路は第1電源線と、第2電源
線と、前記第1電源線から延在する複数の第1配線と、
前記第2電源線から延在する複数の第2配線とを有し、
1つの第1配線に対して第1導電型の複数のシリコン薄
膜トランジスタを構成する複数の第1シリコン薄膜が交
差して配置されてなり、1つの第2配線に対して第2導
電型の複数のシリコン薄膜トランジスタを構成する複数
の第2シリコン薄膜が交差して配置されてなり、 前記画素マトリクスのピッチの幅に対応して前記複数の
第1配線と前記複数の第2配線は交互に配置されてなる
ことを特徴とするアクティブマトリクスパネル。
3. A pixel matrix having a plurality of gate lines on a substrate, a plurality of source lines, a silicon thin film transistor connected to the gate lines and the source lines, and a gate line driver circuit for supplying a signal to the gate lines. Wherein the gate line driver circuit includes a first power supply line, a second power supply line, and a plurality of first wirings extending from the first power supply line.
A plurality of second wirings extending from the second power supply line,
A plurality of first silicon thin films forming a plurality of silicon thin film transistors of the first conductivity type are arranged so as to intersect one first wiring, and a plurality of second conductivity type silicon thin films are arranged for one second wiring. A plurality of second silicon thin films forming a silicon thin film transistor are arranged crossing each other, and the plurality of first wirings and the plurality of second wirings are alternately arranged corresponding to a pitch width of the pixel matrix. An active matrix panel, comprising:
【請求項4】 前記第1シリコン薄膜及び前記第2シリ
コン薄膜は多結晶シリコン薄膜からなることを特徴とす
る請求項3記載のアクティブマトリクスパネル。
4. The active matrix panel according to claim 3, wherein said first silicon thin film and said second silicon thin film are made of a polycrystalline silicon thin film.
【請求項5】 基板に複数のゲート線と、複数のソース
線と、前記ゲート線及びソース線に接続されたシリコン
薄膜トランジスタを有する画素マトリクスと、前記ソー
ス線に信号を供給するソース線ドライバー回路とが配置
されてなるアクティブマトリクスパネルにおいて、 前記ソース線ドライバー回路は第1電源線と、第2電源
線と、前記第1電源線から延在する複数の第1配線と、
前記第2電源線から延在する複数の第2配線とを有し、
1つの第1配線に対して第1導電型の複数のシリコン薄
膜トランジスタを構成する複数の第1シリコン薄膜は交
差して配置されてなり、1つの第2配線に対して第2導
電型の複数のシリコン薄膜トランジスタを構成する複数
の第2シリコン薄膜は前記第2配線に交差して配置され
てなり、 前記画素マトリクスのピッチの幅に対応してソース線ド
ライバー回路の単位セルが配置されてなり、前記第1及
び第2シリコン薄膜は隣り合う単位セルに跨って配置さ
れてなることを特徴とするアクティブマトリクスパネ
ル。
5. A pixel matrix having a plurality of gate lines on a substrate, a plurality of source lines, a silicon thin film transistor connected to the gate lines and the source lines, and a source line driver circuit for supplying a signal to the source lines. Wherein the source line driver circuit includes a first power supply line, a second power supply line, and a plurality of first wirings extending from the first power supply line.
A plurality of second wirings extending from the second power supply line,
A plurality of first silicon thin films constituting a plurality of silicon thin film transistors of the first conductivity type are arranged so as to intersect one first wiring, and a plurality of second conductivity type silicon thin films are arranged for one second wiring. A plurality of second silicon thin films constituting a silicon thin film transistor are arranged so as to intersect the second wiring; unit cells of a source line driver circuit are arranged corresponding to a pitch width of the pixel matrix; An active matrix panel, wherein the first and second silicon thin films are arranged over adjacent unit cells.
【請求項6】 前記第1シリコン薄膜及び前記第2シリ
コン薄膜は多結晶シリコン薄膜からなることを特徴とす
る請求項5記載のアクティブマトリクスパネル。
6. The active matrix panel according to claim 5, wherein said first silicon thin film and said second silicon thin film are made of a polycrystalline silicon thin film.
【請求項7】 基板に複数のゲート線と、複数のソース
線と、前記ゲート線及びソース線に接続されたシリコン
薄膜トランジスタを有する画素マトリクスと、前記ソー
ス線に信号を供給するソース線ドライバー回路とが配置
されてなるアクティブマトリクスパネルにおいて、 前記ソース線ドライバー回路は第1電源線と、第2電源
線と、前記第1電源線から延在する複数の第1配線と、
前記第2電源線から延在する複数の第2配線とを有し、
1つの第1配線に対して第1導電型の複数のシリコン薄
膜トランジスタを構成する複数の第1シリコン薄膜が交
差して配置されてなり、1つの第2配線に対して第2導
電型の複数のシリコン薄膜トランジスタを構成する複数
の第2シリコン薄膜が交差して配置されてなり、 前記画素マトリクスのピッチの幅に対応して前記複数の
第1配線と前記複数の第2配線は交互に配置されてなる
ことを特徴とするアクティブマトリクスパネル。
7. A pixel matrix having a plurality of gate lines, a plurality of source lines, a silicon thin film transistor connected to the gate lines and the source lines on a substrate, and a source line driver circuit for supplying a signal to the source lines. Wherein the source line driver circuit includes a first power supply line, a second power supply line, and a plurality of first wirings extending from the first power supply line.
A plurality of second wirings extending from the second power supply line,
A plurality of first silicon thin films forming a plurality of silicon thin film transistors of the first conductivity type are arranged so as to intersect one first wiring, and a plurality of second conductivity type silicon thin films are arranged for one second wiring. A plurality of second silicon thin films forming a silicon thin film transistor are arranged crossing each other, and the plurality of first wirings and the plurality of second wirings are alternately arranged corresponding to a pitch width of the pixel matrix. An active matrix panel, comprising:
【請求項8】 前記第1シリコン薄膜及び前記第2シリ
コン薄膜は多結晶シリコン薄膜からなることを特徴とす
る請求項7記載のアクティブマトリクスパネル。
8. The active matrix panel according to claim 7, wherein said first silicon thin film and said second silicon thin film are made of a polycrystalline silicon thin film.
【請求項9】 請求項1乃至請求項8のいずれか一項に
記載のアクティブマトリクスパネルを用いたことを特徴
とするビューファインダー。
9. A view finder using the active matrix panel according to any one of claims 1 to 8.
【請求項10】 請求項1乃至請求項8のいずれか一項
に記載のアクティブマトリクスパネルを用いたことを特
徴とする投写型表示装置。
10. A projection display device using the active matrix panel according to any one of claims 1 to 8.
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