[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3169907B2 - 多層配線構造およびその製造方法 - Google Patents

多層配線構造およびその製造方法

Info

Publication number
JP3169907B2
JP3169907B2 JP27123998A JP27123998A JP3169907B2 JP 3169907 B2 JP3169907 B2 JP 3169907B2 JP 27123998 A JP27123998 A JP 27123998A JP 27123998 A JP27123998 A JP 27123998A JP 3169907 B2 JP3169907 B2 JP 3169907B2
Authority
JP
Japan
Prior art keywords
layer
wiring
opening
film
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27123998A
Other languages
English (en)
Other versions
JP2000100989A (ja
Inventor
宏希 平沢
輝生 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Fuchigami Micro Co Ltd
Original Assignee
NEC Corp
Fuchigami Micro Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Fuchigami Micro Co Ltd filed Critical NEC Corp
Priority to JP27123998A priority Critical patent/JP3169907B2/ja
Priority to US09/401,789 priority patent/US6274404B1/en
Priority to KR1019990041126A priority patent/KR100341153B1/ko
Priority to TW088116468A priority patent/TW451262B/zh
Priority to EP99118900A priority patent/EP0989610A3/en
Priority to CNB991194543A priority patent/CN1154185C/zh
Publication of JP2000100989A publication Critical patent/JP2000100989A/ja
Application granted granted Critical
Publication of JP3169907B2 publication Critical patent/JP3169907B2/ja
Priority to US09/891,415 priority patent/US6351026B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09554—Via connected to metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742—Details of leads
    • H05K2201/10886—Other details
    • H05K2201/10924—Leads formed from a punched metal foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の集積回路
が搭載される混成集積回路などに用いられる多層配線構
造およびその製造方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化・高速化は著し
く、多ピンでクロック周波数が１００ＭＨｚ以上で動作
するチップが出現し始めている。このような高速動作す
るチップのシングルチップ実装では、パッケージとプリ
ント基板を伝送する信号遅延が大きくなり、また、パッ
ケージの持つ寄生容量やインダクタンスの影響も、シス
テム設計上無視できなくなってきている。そして、それ
らのことが、システム全体の高速化を妨げる要因となっ
てきている。そこで、混成集積回路（マルチチップモジ
ュール：ＭＣＭ）とすることで、チップ同士をできるだ
け近づけて配置してパッケージに起因するチップ間の信
号遅延が減らせ、単一チップでの高速性を、複数チップ
のシステムでも損なわずに引き出すことが可能となる。
【０００３】図５は、そのようなＭＣＭの構成を示す断
面図である。このＭＣＭの構成について説明すると、ま
ず、リードフレーム５０１上のアイランド部５０１ａ上
に絶縁層５０２を介して下層配線層５０３が形成され、
この下層配線層５０３上に層間絶縁層５０４を介して上
層配線層５０５が形成されている。そして、上層配線層
５０５上の所定位置に集積回路チップ５０６や抵抗チッ
プ５０７が実装されている。また、集積回路チップ５０
６は、上層配線層５０５の所定の所にワイヤー５０８で
接続されている。
【０００４】また、上層配線層５０５の所定箇所とリー
ド５０１ｂとが、それぞれワイヤー５０８ａで接続され
ている。そして、リード５０１ｂの先端が露出した状態
で、モールド樹脂５０９により封止されている。ここ
で、上述した絶縁層５０２や層間絶縁層５０５はポリイ
ミドなどからなり、これらの上に蒸着やスパッタなどに
より成膜された導電体膜をパターニングすることで、各
配線層が形成されている。そして、各配線層間が、ビア
５１０で接続されて導通がとられるように構成されてい
る。
【０００５】ところで、上述したビア５１０の形態に
は、図６に示すように、大きく分けて２つの形態があ
る。すなわち、スタッガビアと呼ばれ、図６（ａ）に示
すように、下層配線６０１上に形成された層間絶縁層６
０２に形成された開孔（ビアホール）を介し、下層配線
６０１に接続する孔（ビア）６０３が配線層６０４に連
続して形成されている形態である。このスタッガビア
は、配線層６０４の配線材料の形成時に同時に作製され
る。
【０００６】一方、フィルドビアと呼ばれ、ビアホール
内を充填するように充填層が形成される形態がある。こ
れは、図６（ｂ）に示すように、まず、下層配線６０１
上に形成された層間絶縁層６０２に形成されたビアホー
ルに充填層６０３ａを充填して形成する。そして、その
充填層６０３ａに接続するように、配線層６０４が形成
されている形態である。このフィルドビアは、例えば、
メッキ法で作製できる。スタッガビアの場合、前述した
ように蒸着またはスパッタなどのプロセスで作製される
ものであるため、上下方向に重ねて形成するのに適さな
いという欠点があり、その点で、充填するように形成す
るフィルドビアの方が優れている。
【０００７】そのフィルドビアの形成に関して簡単に説
明すると、まず、図７（ａ）に示すように、基板７０１
上に配線７０２，７０３を形成する。次に、図７（ｂ）
に示すように、その配線７０２，７０３を覆うように、
基板７０１上にポリイミドおよび銅箔などからなる絶縁
体層７０４および金属層７０５を形成する。次に、レジ
ストパターンをマスクとして加工することで、金属層７
０５の所定の領域に開口部を形成することで、図７
（ｃ）に示すように、金属パターン７０５ａを形成し、
この金属パターン７０５ａをマスクとして絶縁体層７０
４をエッチングし、ビアホール７０６，７０７を形成す
る。なお、レジストパターンは、ビアホール形成前に除
去しても、ビアホール形成時に同時に除去してもよい。
【０００８】次いで、配線７０２，７０３を一方の電極
（カソード）とした電界メッキ法により、その配線７０
２，７０３上に銅をメッキ成長させ、そのビアホール７
０６，７０７をメッキされた銅で充填する。このとき、
メッキ成長している銅の表面がビアホール７０６，７０
７の開口端に達すると、メッキ成長している銅の上端が
金属パターン７０５ａの開孔端部に接触する。そして、
このことにより、今度は、金属パターン７０５ａが共通
の電析面となって銅が成長し、図７（ｄ）に示すよう
に、ビアホール７０６，７０７は充填層７０８，７０９
で充填され、金属パターン７０５ａ上に銅メッキ膜７１
０が形成された状態が得られる。
【０００９】ここで、ビアホール７０６，７０７を電界
メッキにより銅で充填していくとき、メッキ成長してい
る銅の上端が金属パターン７０５ａの開孔端部に接触す
ると、その箇所においてメッキの異常成長が起こる。こ
のため、その金属パターン７０５ａの開孔端部において
は、銅メッキ膜７１０が盛り上がった部分７１０ａが発
生している。このため、その盛り上がった部分７１０ａ
を研磨などにより削ることで、図７（ｅ）に示すよう
に、銅メッキ膜７１０の表面を平坦化する。
【００１０】そして、金属パターン７０５ａおよび銅メ
ッキ膜７１０を加工することで、図７（ｆ）に示すよう
に、上層は緯線７１１，７１２を形成すれば、配線７０
２，７０３と上層配線７１１，７１２とが、それぞれ充
填層７０８，７０９を介して接続した状態が得られる。
そして、上層配線７１１，７１２は、充填層７０８，７
０９と同時に銅をメッキ成長させて形成しているので、
連続しており、充填層７０８，７０９と上層配線７１
１，７１２の間の接続状態は、それぞれを個別に形成す
る場合に比較して、非常に高い信頼が得られている。
【００１１】
【発明が解決しようとする課題】しかしながら、従来で
は、上述したように、異常成長により盛り上がった部分
が発生し（ドッグボーン現象）、これを平坦化するため
に研磨工程を必要としていた。一般に、研磨には、非常
に多くのノウハウを必要とし、また研磨自体が製品の収
率を低下させる要因となっていた。また、多層配線構造
の形成は、パターンが微細になるほど、より清浄な環境
で行う必要があるが、研磨はその清浄さを悪化させる大
きな要因となる。すなわち、従来では、充填層の形成の
ために、研磨工程が必要となっていたため、多層配線構
造の歩留りを低下させているという問題があった。一
方、研磨を用いずに、単純に充填層と配線層とを個別に
形成していたのでは、配線層との間の接続状態に信頼を
得ることができなかった。
【００１２】この発明は、以上のような問題点を解消す
るためになされたものであり、研磨などの歩留りを低下
させる工程を用いることなく、多層配線構造の充填層と
配線層との接続の信頼性を向上させることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明の多層配線構造
は、基板上に第１の絶縁層を介して形成された第１の配
線層と、第１の配線層上に形成され所定の領域に第１の
配線層上部が露出した開孔が形成された第２の絶縁層
と、開孔内に充填して形成された導電性材料からなる充
填層と、第２の絶縁層上に形成されて開孔形成箇所上に
開口部を有する第２の配線層と、開口部を充填して充填
層に接続して第２の配線層上に形成された金属膜とを備
えるようにした（請求項１）。
【００１４】このように構成したので、第２の配線層と
充填層は、直接接触していなく、金属膜を介して接続し
た構成となっている。
【００１５】また、この発明の多層配線構造は、金属か
らなる基板と所定の領域に基板上部が露出した開孔を備
えて基板上に形成された絶縁層と、開孔内に充填して形
成された導電性材料からなる充填層と、開孔形成箇所上
に開口部を有して絶縁層上に形成された配線層と、開口
部を充填して充填層に接続して配線層上に形成された金
属膜とを備えるようにした（請求項３）。
【００１６】このように構成したので、基板に接続して
いる充填層と配線層とは、直接接触していなく、金属膜
を介して接続した構成となっている。
【００１７】また、この発明の多層配線構造の製造方法
は、まず、基板上に第１の絶縁層を介して第１の配線層
を形成する第１の工程と、第１の配線層上に第２の絶縁
層を介して第２の配線層が形成された状態とする第２の
工程とを備える。
【００１８】加えて、第２の配線層に第２の絶縁層が露
出した開口部を形成する第３の工程と、第１の配線層上
部が露出した開孔を開口部内に露出した第２の絶縁層に
形成する第４の工程とを備える。
【００１９】加えて、開孔内に充填するように導電性材
料からなる充填層を形成する第５の工程と、第２の配線
層上に充填層に接触する金属膜を例えば電解メッキ法に
より形成する第６の工程とを備えるようにした。
【００２０】このようにしたので、第２の配線層と充填
層が、金属膜を介して接続した状態に製造される。
【００２１】また、この発明の多層配線構造の製造方法
は、金属からなる基板上に第１の絶縁層を介して第１の
配線層を形成する第１の工程と、第１の配線層に第１の
絶縁層が露出した開口部を形成する第２の工程とを備え
る。
【００２２】加えて、基板上部が露出した開孔を開口部
内に露出した第１の絶縁層に形成する第３の工程と、開
孔内に充填するように導電性材料からなる充填層を形成
する第４の工程とを備える。
【００２３】加えて、第１の配線層上に充填層に接触す
る金属膜を例えば電解メッキ法により形成する第５の工
程とを備えるようにした。
【００２４】このようにしたので、基板と充填層が、金
属膜を介して接続した状態に製造される。
【００２５】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ はじめに、この発明の第１の実施の形態について、図
１，２を用いて説明する。この実施の形態１における多
層配線構造の製造方法について説明すると、まず、図１
（ａ）に示すように、リードフレーム（基板）１０１上
に絶縁層（第１の絶縁層）１０２を形成し、その上に配
線金属膜１０３を形成する。ここで、リードフレーム１
０１は、図１（ａ’）の平面図に示すように構成された
銅からなる金属板である。なお、図１（ａ）および、図
１（ｂ）以降では、図１（ａ’）のＡＡ’線で示す断面
の一部を示しているものである。
【００２６】一方、絶縁層１０２は、ポリアミク酸から
形成して加熱することでイミド化したものであり、絶縁
性を備えて耐熱性を有する樹脂膜である。また、配線金
属膜１０３は、例えば、銅などを無電界メッキ法やスパ
ッタ法などにより形成すればよい。次に、図１（ｂ）に
示すように、公知のフォトリソグラフィ技術により形成
したレジストパターンをマスクとしたエッチングなどに
より、配線金属膜１０３をパターニングして下部配線層
（第１の配線層）１０３ａを形成する。このとき同時
に、リードフレーム１０１との接続をとりたい箇所に、
開口部１０４も形成しておく。
【００２７】次に、図１（ｃ）に示すように、その開口
部１０４底部に露出している絶縁層１０２の領域内に、
リードフレーム１０１に到達するビアホール（開孔）１
０５を形成する。このビアホール１０５の孔径は、なる
べく開口部１０４の孔径より小さい状態とする。次に、
図１（ｄ）に示すように、ビアホール１０５底部のリー
ドフレーム１０１露出面に接続してそのビアホール１０
５を充填するように、充填層１０６を形成する。この充
填層１０６の形成は、例えば、リードフレーム１０１を
一方の電極とした電界メッキにより、ビアホール１０５
内に銅をメッキすることで形成すればよい。ここで、こ
の充填層１０６は、絶縁層１０２表面より飛び出した状
態に形成する。ただし、充填層１０６上部は、下部配線
層１０３ａ表面より飛び出さないように形成した方がよ
い。
【００２８】ここで、ビアホール１０５の孔径を必ずし
も開口部１０４より小さくする必要はない。ただし、ビ
アホール１０５の孔径を開口部１０４と同様すると、リ
ードフレーム１０１を一方の電極とした電界メッキによ
り充填層１０６を形成した場合、充填層１０６のメッキ
成長時に開口部１０４端部の下部配線層１０３ａに接触
すると、メッキの異常成長が発生する。しかし、前述し
たように、ビアホール１０５の孔径を開口部１０４の孔
径より小さい状態としておくことで、メッキ成長時にお
ける充填層１０６と開口部１０４端部との接触を防ぐこ
とができる。
【００２９】次に、図１（ｅ）に示すように、下部配線
層１０３ａ上に自己整合的にメッキ膜（金属膜）１０７
を形成する。このメッキ膜１０７は、電界メッキ法によ
りＣｕ膜をメッキすることで形成する。このとき、下部
配線層１０３ａに、メッキ電極を接続してメッキすれば
よい。このメッキ膜１０７の形成により、下部配線層１
０３ａの開口部１０４はそのメッキ膜１０７により埋め
込まれる。そして、この結果、下部配線層１０３ａと充
填層１０６とが、開口部１０４に埋め込まれたメッキ膜
１０７により接続することになる。
【００３０】次に、図２（ｆ）に示すように、そのメッ
キ膜１０７を含む絶縁層１０２上に、層間絶縁層１０８
を形成する。次に、図２（ｇ）に示すように、層間絶縁
層（第２の絶縁層）１０８上に、銅からなる配線金属膜
１０９を形成する。この配線金属膜１０９は、例えば、
無電界メッキ法またはスパッタ法により形成すればよ
い。次に、図２（ｈ）に示すように、公知のフォトリソ
グラフィ技術により形成したレジストパターンをマスク
としたエッチングなどにより、配線金属膜１０９をパタ
ーニングして上部配線層（第２の配線層）１０９ａを形
成する。このとき同時に、下部配線層１０３ａとの接続
をとりたい箇所に、開口部１１０も形成しておく。
【００３１】次に、図２（ｉ）に示すように、その開口
部１１０底部に露出している層間絶縁層１０８の領域内
に、下部配線層１０３ａに到達するビアホール１１１
を、例えばレーザーを用いて形成する。このビアホール
１１１の孔径は、前述したように、なるべく開口部１１
０の孔径より小さい状態とする。次に、図２（ｊ）に示
すように、ビアホール１１１底部の下部配線層１０３ａ
露出面に接続してそのビアホール１１１を充填するよう
に、充填層１１２を形成する。ここで、この充填層１１
２は、層間絶縁層１０８表面より飛び出した状態に形成
する。
【００３２】次に、図２（ｋ）に示すように、上部配線
層１０９ａ上に自己整合的にメッキ膜１１３を形成す
る。このメッキ膜１１３は、電界メッキ法によりＣｕ膜
をメッキすることで形成する。このとき、上部配線層１
０９ａに、メッキ電極を接続してメッキすればよい。こ
のメッキ膜１１３の形成により、上部配線層１０９ａの
開口部１１０はそのメッキ膜１１３により埋め込まれ
る。そして、この結果、上部配線層１０９ａと充填層１
１２とが、開口部１１０に埋め込まれたメッキ膜１１３
により接続することになる。
【００３３】以上示したように、この実施の形態１によ
れば、充填層はメッキ法などにより堆積するだけで形成
している。また、この形成では、その充填層の上部が、
ある程度ビアホールより突出するようにしている。ま
た、配線層と充填層とは直接接触させているわけではな
く、配線層上にかぶせるように形成したメッキ膜によ
り、それらを接続させるようにしている。このように、
充填層はその上端部が、メッキ膜の配線層の開口部に充
填された部分に覆われ、そして、そのメッキ膜に接続す
ることになる。このメッキ膜と充填層の上端部との接続
は、安定して信頼性の高い状態となっている。一方、メ
ッキ膜は配線層上を覆うように形成しているので、メッ
キ膜と配線層とも、安定して信頼性の高い状態で、接続
した状態となっている。
【００３４】従って、配線層と充填層とは、メッキ膜を
介して安定して信頼性の高い状態で接続された状態とな
っている。また、それらの製造において、充填層は、あ
る程度ビアホールより先端部が突出するように形成すれ
ばよいので、精密なメッキ量の制御が必要とならない。
また、追加の加工は何ら必要がない。そして、配線層と
の接続のためには、自己整合的に形成されるメッキ膜を
形成すればよいので、複雑な工程を必要としない。すな
わち、この実施の形態１の多層配線構造の製造方法によ
れば、従来より用いられている簡便なメッキ方法による
成膜で、充填層と配線層とを高い信頼性を確保して接続
させることができる。
【００３５】実施の形態２ 次に、この発明の第２の実施の形態について図３を用い
て説明する。まず、図３（ａ）に示すように、銅からな
る導電体膜３０４が形成された絶縁膜３０２からなるシ
ートを用意する。ここで、絶縁膜３０２は、例えば熱可
塑性ポリイミドの膜を用い、この表面に銅の膜を成膜す
ることで、導電体膜３０４を形成すればよい。ここで、
ポリイミドの膜は、ポリアミク酸から形成して加熱する
ことでイミド化したものであり、絶縁性を備えて耐熱性
を有する樹脂膜である。
【００３６】次に、図３（ｂ）に示すように、この絶縁
膜３０２の所定の箇所に、例えばレーザーを用いてビア
ホール３０２ａを形成する。そして、図３（ｃ）に示す
ように、ビアホール３０２ａ内に充填層３０３を形成す
る。これは、まず、導電体膜３０４を一方の電極とした
電界メッキにより、ビアホール３０２ａ内に銅３０３ａ
を形成する。そして、導電体膜３０４を一方の電極とし
た電界メッキにより、その銅３０３ａの表面を覆うよう
に、金３０３ｂを形成することで、銅３０３ａと金３０
３ｂからなる充填層３０３とする。
【００３７】次に、図３（ｄ）に示すように、その導電
体膜３０４を形成した絶縁膜３０２を、リードフレーム
３０１上に貼り合わせ、リードフレーム３０１上に、絶
縁膜３０２からなる絶縁層３０２ｂを介して導電体膜３
０４が形成された状態とする。ここで、リードフレーム
３０１は、銅からなる金属製である。そして、このと
き、充填層３０３の箇所において、上部より圧力を加え
た状態で加熱することにより、充填層３０３とリードフ
レーム３０１とを熱圧着させる。ここで、充填層３０３
表面には、前述したように金がメッキされており、その
熱圧着により、銅が金に拡散していくことなどにより、
リードフレーム３０１と充填層３０３の金メッキの部分
との界面に合金が形成される。この結果、充填層３０３
とリードフレーム３０１との接合がより強固なものとな
り、その接続状態の信頼性が飛躍的に向上する。
【００３８】次に、公知のフォトリソグラフィ技術によ
り形成したレジストパターンをマスクとしたエッチング
などにより、導電体膜３０４を加工し、図３（ｅ）に示
すように、絶縁層３０２ｂ上に配線層３０４ａが形成さ
れた状態とする。次に、前述と同様に、図３（ｆ）に示
すように、銅からなる導電体膜３０７が形成された絶縁
膜３０５からなるシートを用意する。次に、図３（ｇ）
に示すように、この絶縁膜３０５の所定の箇所にビアホ
ール３０５ａを形成する。そして、図３（ｈ）に示すよ
うに、ビアホール３０５ａ内に充填層３０６を形成す
る。これは、まず、導電体膜３０７を一方の電極とした
電界メッキにより、ビアホール３０５ａ内に銅３０６ａ
を形成する。そして、導電体膜３０７を一方の電極とし
た電界メッキにより、その銅３０６ａの表面を覆うよう
に、金３０６ｂを形成することで、銅３０６ａと金３０
６ｂからなる充填層３０６とする。
【００３９】次に、図３（ｉ）に示すように、その導電
体膜３０７を形成した絶縁膜３０５を、配線層３０４ａ
を含む絶縁層３０２ｂ上に貼り合わせ、配線層３０４ａ
上に、絶縁膜３０５からなる絶縁層３０５ｂを介して導
電体膜３０７が形成された状態とする。次に、公知のフ
ォトリソグラフィ技術により形成したレジストパターン
をマスクとしたエッチングなどにより、導電体膜３０７
を加工し、図３（ｊ）に示すように、絶縁層３０５ｂ上
に配線層３０７ａが形成された状態とする。そして、こ
のとき、充填層３０６の箇所において、上部より圧力を
加えた状態で加熱することにより、充填層３０６と配線
層３０４ａとを熱圧着させる。ここで、充填層３０６表
面には、前述したように金がメッキされており、その熱
圧着により、銅が金に拡散していくことなどにより、配
線層３０４ａと充填層３０６の金メッキの部分との界面
に合金が形成される。この結果、充填層３０６と配線層
３０４ａとの接合がより強固なものとなり、その接続状
態の信頼性が飛躍的に向上する。
【００４０】そして、公知のフォトリソグラフィ技術に
より形成したレジストパターンをマスクとしたエッチン
グなどにより、導電体膜３０７を加工し、図３（ｊ）に
示すように、絶縁層３０５ｂ上に配線層３０７ａが形成
された状態とすれば、金属製のリードフレーム３０１上
に多層配線構造が形成された状態が得られる。そして、
この場合においても、充填層の形成高さにバラツキがあ
る場合、例えば、ある箇所の充填層は、他よりも若干突
出した状態で形成されていても、充填層の上部は、展性
に富んだ金なので、熱圧着するこことにより容易に平坦
化される。
【００４１】実施の形態３ 次に、この発明の第３の実施の形態について図４を用い
て説明する。まず、図４（ａ）に示すように、リードフ
レーム４０１上に、上面に導電体膜４０４が形成された
絶縁層４０２を形成する。ここで、リードフレーム４０
１は、銅からなる金属製である。また、絶縁層４０２
は、例えばポリイミドなどの絶縁性を備えて耐熱性を有
する樹脂膜である。次に、図４（ｂ）に示すように、導
電体膜４０４および絶縁層４０２を貫通してリードフレ
ーム４０１表面が露出したビアホール４０２ａを形成す
る。この際、導電体膜４０４に開けられる開孔部分は、
絶縁層４０２に開けられる開孔部分より若干の大きめに
しておく。
【００４２】次に、図４（ｃ）に示すように、上述した
ビアホール４０２ａ内に充填層４０３を形成する。この
充填層４０３は、銅と金との２層構造とした。これは、
まず、導電体膜４０４を一方の電極とした電界メッキに
より、ビアホール４０２ａ内に銅４０３ａを形成する。
そして、導電体膜４０４を一方の電極とした電界メッキ
により、その銅４０３ａの表面を覆うように、金４０３
ｂを形成することで、銅４０３ａと金４０３ｂからなる
充填層４０３とする。なおここで、充填層４０３上部
が、導電体膜４０４表面より突出した状態とする。
【００４３】次に、公知のフォトリソグラフィ技術によ
り形成したレジストパターンをマスクとしたエッチング
などにより、導電体膜４０４を加工し、図４（ｄ）に示
すように、絶縁層４０２上に配線層４０４ａが形成され
た状態とする。次に、図４（ｅ）に示すように、上面に
導電体膜４０７が形成された絶縁層４０５を形成する。
そしてこのとき、上述した充填層４０３の箇所におい
て、上部より圧力を加えた状態で加熱することにより、
充填層４０３の上部を圧延させて配線層４０４ａと熱圧
着させる。
【００４４】ここで、充填層４０３表面には、前述した
ように金がメッキされており、その熱圧着により、まず
その金が圧延されて配線層４０４ａのビアホール４０２
ａ形成部側面および端部上面に圧着する。同時に、配線
層４０４ａを構成する銅が金に拡散していくことなどに
より、その配線層４０４ａと充填層４０３の金メッキの
部分との界面に合金が形成される。この結果、充填層４
０３と配線層４０４ａとの接合がより強固なものとな
り、その接続状態の信頼性が飛躍的に向上する。そし
て、充填層４０３上部をつぶすようにして配線層４０４
ａと接続させているので、精密なメッキ量の制御などを
必要とせずに、容易に平坦な状態が得られる。
【００４５】次に、導電体膜４０７および絶縁層４０５
を貫通して配線層４０４ａの表面が露出したビアホール
４０５ａを形成する。この際、導電体膜４０７に開けら
れる開孔部分は、絶縁層４０５に開けられる開孔部分よ
り若干の大きめにしておく。そして、図４（ｆ）に示す
ように、そのビアホール４０５ａ内に、上述した充填層
４０３と同様の構成の充填層４０６を形成する。次に、
公知のフォトリソグラフィ技術により形成したレジスト
パターンをマスクとしたエッチングなどにより、導電体
膜４０７を加工し、図４（ｇ）に示すように、絶縁層４
０５上に配線層４０７ａが形成された状態とする。そし
て、このあと、充填層４０６の箇所において、上部より
圧力を加えた状態で加熱することにより、充填層４０６
の上部を圧延させて配線層４０７ａと熱圧着させる。ま
た、実施の形態１で述べたように、配線層４０７ａに電
界メッキの一方の電極を接続して電界メッキを行い、充
填層４０６と配線層４０７ａを接続しても良い。
【００４６】以上示したことにより、属製のリードフレ
ーム４０１上に多層配線構造が形成された状態が得られ
る。そして、この実施の形態３においても、充填層の形
成高さにバラツキがある場合、例えば、ある箇所の充填
層は、他よりも若干突出した状態で形成されていても、
充填層の上部は、展性に富んだ金なので、熱圧着するこ
ことにより容易に平坦化される。また、配線層と充填層
とは、その界面において金と銅との合金を形成させて接
続させるようにしているので、配線層と充填層の上端部
との接続は、安定して信頼性の高い状態となっている。
【００４７】
【発明の効果】以上説明したように、この発明では、基
板上に第１の絶縁層を介して形成された第１の配線層
と、第１の配線層上に形成され所定の領域に第１の配線
層上部が露出した開孔が形成された第２の絶縁層と、開
孔内に充填して形成された導電性材料からなる充填層
と、第２の絶縁層上に形成されて開孔形成箇所上に開口
部を有する第２の配線層と、開口部を充填して充填層に
接続して第２の配線層上に形成された金属膜とを備える
ようにした。このように構成したので、第２の配線層と
充填層は、直接接触していなく、金属膜を介して接続し
た構成となっている。
【００４８】また、この発明では、金属からなる基板と
所定の領域に基板上部が露出した第１の開孔を備えて基
板上に形成された第１の絶縁層と、第１の開孔内に充填
して形成された導電性材料からなる第１の充填層と、開
孔形成箇所上に第１の開口部を有して第１の絶縁層上に
形成された第１の配線層と、第１の開口部を充填して第
１の充填層に接続して第１の配線層上に形成された第１
の金属膜とを備えるようにした。このように構成したの
で、基板に接続している充填層と第１の配線層とは、直
接接触していなく、金属膜を介して接続した構成となっ
ている。
【００４９】従って、この発明によれば、たとえ、充填
層の第２の絶縁層上の突出量にバラツキがあっても、金
属膜は開口部を充填するように形成されているので、そ
の突部が開口部を充填している金属膜により埋め込まれ
る。この結果、この発明によれば、第２の配線層の金属
膜表面は平坦に形成されるようになる。また、金属膜を
介して第２の配線層と充填層を接続するようにしてるの
で、第２の配線層と充填層とが高い信頼性を有して接続
した状態となっている。
【００５０】また、この発明では、基板上に第１の絶縁
層を介して形成された第１の配線層と、第１の配線層上
に形成され所定の領域に第１の配線層上部が露出した開
孔が形成された第２の絶縁層と、開孔内に充填して形成
された第１の金属とそれを覆う第２の金属とからなる充
填層と、第２の絶縁層上に充填層上を覆うように形成さ
れた第２の配線層とを備え、充填層下部と第１の配線層
との接触領域には第２の金属と第１の配線層を構成する
金属との合金が形成されているようにした。このように
構成したので、第１の配線層と充填層とが、形成された
合金で接続する構成となっているので、第１の配線層と
充填層との間にほぼ界面がない状態となる。
【００５１】また、この発明では、金属製の基板上に形
成されこの基板表面が露出した開孔が形成された絶縁層
と、開孔内に充填して形成された第１の金属と第２の金
属とからなる充填層と、絶縁層上に充填層上を覆うよう
に形成された配線層とを備え、充填層下部と基板との接
触領域には第２の金属と基板を構成する金属との合金が
形成されているようにした。このように構成したので、
基板と充填層とが、形成された合金で接続する構成とな
っているので、基板と充填層との間にほぼ界面がない状
態となる。従って、この発明によれば、第１の配線層と
充填層とが高い信頼性を有して接続した状態となってい
る。同様に、基板と充填層とが高い信頼性を有して接続
した状態となっている。また、それらは圧着するように
しているので、充填層形成部であっても、第２の配線層
表面もしくは配線層表面は平坦に形成された状態が得ら
れている。
【００５２】また、この発明では、基板上に第１の絶縁
層を介して形成された第１の配線層と、その第１の配線
層上に形成されて所定の領域に第１の配線層上部が露出
した第１の開孔が形成された第２の絶縁層と、その第２
の絶縁層上に形成されて第１の開孔上部に連続して形成
された第２の開口を備えた第２の配線層と、第１および
第２の開孔内に充填して形成された第１の金属と第２の
金属とからなる充填層とを備え、充填層上部と第２の配
線層との接触領域には第２の金属と第１の配線層を構成
する金属との合金が形成されているようにした。このよ
うに構成したので、第２の配線層と充填層とが、形成さ
れた合金で接続する構成となっているので、第２の配線
層と充填層との間にほぼ界面がない状態となる。従っ
て、この発明によれば、第２の配線層と充填層とが高い
信頼性を有して接続した状態となっている。また、それ
らは圧着するようにしているので、充填層形成部であっ
ても、第２の配線層表面は平坦に形成された状態が得ら
れている。
【００５３】また、この発明の多層配線構造は、金属製
の基板上に形成されこの基板表面が露出した第１の開孔
が形成された絶縁層と、その絶縁層上に形成されて第１
の開孔上部に連続して形成された第２の開口を備えた配
線層と、第１および第２の開孔内に充填して形成された
第１の金属と第２の金属とからなる充填層とを備え、充
填層上部と配線層との接触領域には第２の金属と配線層
を構成する金属との合金が形成されているようにした
（請求項１４）。このように構成したので、配線層と充
填層とが、形成された合金で接続する構成となっている
ので、基板と充填層との間にほぼ界面がない状態とな
る。従って、この発明によれば、配線層と充填層とが高
い信頼性を有して接続した状態となっている。また、そ
れらは圧着するようにしているので、充填層形成部であ
っても、配線層表面は平坦に形成された状態が得られて
いる。
【００５４】また、この発明では、基板上に第１の絶縁
層を介して第１の配線層を形成する第１の工程と、第１
の配線層上に第２の絶縁層を介して第２の配線層が形成
された状態とする第２の工程と、第２の配線層に第２の
絶縁層が露出した開口部を形成する第３の工程と、第１
の配線層上部が露出した開孔を開口部内に露出した第２
の絶縁層に形成する第４の工程と、開孔内に充填するよ
うに導電性材料からなる充填層を形成する第５の工程
と、第２の配線層上に充填層に接触する金属膜を例えば
電解メッキ法により形成する第６の工程とを備えるよう
にした。このようにしたので、第２の配線層と充填層
が、金属膜を介して接続した状態に製造される。
【００５５】また、この発明では、金属からなる基板上
に第１の絶縁層を介して第１の配線層を形成する第１の
工程と、第１の配線層に第１の絶縁層が露出した開口部
を形成する第２の工程と、基板上部が露出した開孔を開
口部内に露出した第１の絶縁層に形成する第３の工程
と、開孔内に充填するように導電性材料からなる充填層
を形成する第４の工程と、第１の配線層上に充填層に接
触する金属膜を例えば電解メッキ法により形成する第５
の工程とを備えるようにした。このようにしたので、基
板と充填層が、金属膜を介して接続した状態に製造され
る。
【００５６】従って、この発明によれば、たとえ、充填
層の第２の絶縁層上の突出量にバラツキがあっても、金
属膜は開口部を充填するように形成されるので、その突
部が開口部を充填している金属膜により埋め込まれる。
この結果、この発明によれば、第２の配線層の金属膜表
面は平坦に形成されるようになる。また、金属膜を介し
て第２の配線層と充填層を接続させているので、第２の
配線層と充填層とが高い信頼性を有して接続した状態が
得られる。
【００５７】また、この発明では、基板上に第１の絶縁
層を介して第１の配線層を形成する第１の工程と、導電
体膜が形成された絶縁膜を用意する第２の工程と、絶縁
膜に導電体膜が露出する開孔を形成する第３の工程と、
第１の金属とそれを覆う第２の金属からなる充填層を開
孔内に充填して形成する第４の工程と、充填層が第１の
配線層の所定箇所に接触するように絶縁膜を金属膜を上
にした状態で第１の配線層上に固定して第１の配線層上
に絶縁膜からなる第２の絶縁層を介して導電体膜からな
る第２の配線層が形成された状態とする第５の工程と、
充填層と第１の配線層との接触箇所を、第１の金属と第
２の金属が相互に拡散するように所定温度に加熱して圧
着させて、充填層と第１の配線層との接触領域に第２の
金属と第１の配線層との合金を形成する第６の工程とを
備えるようにした。このようにしたので、第１の配線層
と充填層とが、形成された合金で接続した状態に形成さ
れ、第１の配線層と充填層との間にほぼ界面がない状態
に形成される。従って、この発明によれば、第１の配線
層と充填層とが高い信頼性を有して接続した状態に形成
できる。また、圧着するようにしているので、第２の配
線層表面は、平坦に形成された状態が得られる。
【００５８】また、この発明では、導電体膜が形成され
た絶縁膜を用意する第１の工程と、その絶縁膜に導電体
膜が露出する開孔を形成する第２の工程と、第１の金属
とそれを覆う第２の金属からなる充填層を開孔内に充填
して形成する第３の工程と、充填層が金属製の基板の所
定箇所に接触するように絶縁膜を金属膜を上にした状態
で基板上に固定して基板上にの絶縁膜からなる第１の絶
縁層を介して導電体膜からなる配線層が形成された状態
とする第４の工程と、充填層と基板との接触箇所を、所
定温度に加熱して圧着させて充填層と基板との接触領域
に第２の金属と基板との合金を形成する第５の工程とを
備えるようにした。このようにしたので、基板と充填層
とが、形成された合金で接続した状態に形成され、基板
と充填層との間にほぼ界面がない状態に形成される。従
って、この発明によれば、基板と充填層とが高い信頼性
を有して接続した状態に形成できる。また、圧着するよ
うにしているので、配線層表面は、平坦に形成された状
態が得られる。
【００５９】また、この発明では、基板上に第１の絶縁
層を介して第１の配線層を形成する第１の工程と、第１
の配線層上に絶縁膜を介して金属からなる導電体膜を形
成する第２の工程と、導電体膜から絶縁膜にかけて第１
の配線層表面が露出する開孔を形成する第３の工程と、
第１の金属とそれを覆う第２の金属からなる充填層を開
孔内の第１の配線層の露出した表面から充填して形成す
る第４の工程と、導電体膜を加工して第２の配線層を形
成する第５の工程と、充填層と第２の配線層との接触箇
所を所定温度に加熱して圧着させ、充填層と第２の配線
層との接触領域に第２の金属と第２の配線層を構成する
金属との合金を形成する第６の工程とを備えるようにし
た。このようにしたので、第２の配線層と充填層とが、
形成された合金で接続した状態に形成され、第１の配線
層と充填層との間にほぼ界面がない状態に形成される。
従って、この発明によれば、第２の配線層と充填層とが
高い信頼性を有して接続した状態に形成できる。また、
圧着するようにしているので、第２の配線層表面は、平
坦に形成された状態が得られる。
【００６０】また、この発明の多層配線構造の製造方法
は、金属からなる基板上に絶縁層を介して導電体膜を形
成する第１の工程と、導電体膜から絶縁膜にかけて基板
表面が露出する開孔を形成する第２の工程と、第１の金
属とそれを覆う第２の金属からなる充填層を開孔内の基
板露出面から充填して形成する第３の工程と、導電体膜
を加工して配線層を形成する第４の工程と、充填層と配
線層との接触箇所を所定温度に加熱して圧着させ、充填
層と配線層との接触領域に第２の金属と配線層を構成す
る金属との合金を形成する第５の工程とを備えるように
した。このようにしたので、配線層と充填層とが、形成
された合金で接続した状態に形成され、配線層と充填層
との間にほぼ界面がない状態に形成される。従って、こ
の発明によれば、配線層と充填層とが高い信頼性を有し
て接続した状態に形成できる。また、圧着するようにし
ているので、配線層表面は、平坦に形成された状態が得
られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態における多層配
線構造の製造方法を示す説明図である。
【図２】 図１に続く、実施の形態１における多層配線
構造の製造方法を示す説明図である。
【図３】 この発明の第２の実施の形態における多層配
線構造の製造方法を示す説明図である。
【図４】 この発明の第３の実施の形態における多層配
線構造の製造方法を示す説明図である。
【図５】 従来よりある混成集積回路（マルチチップモ
ジュール：ＭＣＭ）の構成を示す構成図である。
【図６】 ＭＣＭの多層配線構造に用いられているビア
の構成を模式的に示す断面図である。
【図７】 フィルドビアの形成に関して簡単に説明する
説明図である。
【符号の説明】
１０１…リードフレーム（基板）、１０２…絶縁層（第
１の絶縁層）、１０３…配線金属膜、１０３ａ…下部配
線層（第１の配線層）、１０４…開口部、１０５…ビア
ホール、１０６…充填層、１０７…メッキ膜（金属
膜）、１０８…層間絶縁層、１０９…配線金属膜、１０
９ａ…上部配線層（第２の配線層）、１１０…開口部、
１１１…ビアホール、１１２…充填層、１１３…メッキ
膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−274199（ＪＰ，Ａ) 特開 平６−318669（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 3/46

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に第１の絶縁層を介して形成され
    た第１の配線層と、 所定の領域に前記第１の配線層上部が露出した開孔を備
    えて前記第１の配線層上に形成された第２の絶縁層と、 前記開孔内に充填して形成された導電性材料からなる充
    填層と、 前記開孔形成箇所上に開口部を備えて前記第２の絶縁層
    上に形成された第２の配線層と、 前記充填層に接続して前記第２の配線層上に形成された
    金属膜とを備えたことを特徴とする多層配線構造。
  2. 【請求項２】 請求項１記載の多層配線構造において、 前記充填層は、前記第２の絶縁層表面より突き出た状態
    に形成されていることを特徴とする多層配線構造。
  3. 【請求項３】 金属からなる基板と所定の領域に前記基
    板上部が露出した開孔を備えて前記基板上に形成された
    絶縁層と、 前記開孔内に充填して形成された導電性材料からなる充
    填層と、 前記開孔形成箇所上に開口部を有して前記絶縁層上に形
    成された配線層と、 前記充填層に接続して前記配線層上に形成された金属膜
    とを備えたことを特徴とする多層配線構造。
  4. 【請求項４】 請求項３記載の多層配線構造において、 前記充填層は、前記絶縁層表面より突き出た状態に形成
    されていることを特徴とする多層配線構造。
  5. 【請求項５】 請求項１〜４いずれか１項記載の多層配
    線構造において、 前記開口部は前記開孔より広く形成されて前記開孔は前
    記開口部内の領域に配置されていることを特徴とする多
    層配線構造。
  6. 【請求項６】 基板上に第１の絶縁層を介して第１の配
    線層を形成する第１の工程と、 前記第１の配線層上に第２の絶縁層を介して第２の配線
    層が形成された状態とする第２の工程と、 前記第２の配線層に前記第２の絶縁層が露出した開口部
    を形成する第３の工程と、 前記第１の配線層上部が露出した開孔を前記開口部内に
    露出した前記第２の絶縁層に形成する第４の工程と、 前記開孔内に充填するように導電性材料からなる充填層
    を形成する第５の工程と、 前記第２の配線層上に前記充填層に接触する金属膜を形
    成する第６の工程と を備えたことを特徴とする多層配線
    構造の製造方法。
  7. 【請求項７】 請求項６記載の多層配線構造の製造方法
    において、 前記金属膜は、前記第２の配線層を一方の電極とした電
    解メッキにより形成することを特徴とする多層配線構造
    の製造方法。
  8. 【請求項８】 請求項６または７記載の多層配線構造の
    製造方法において、導電体膜が形成された絶縁膜を用意し、この絶縁膜を前
    記導電体膜が上にした状態で前記基板もしくは第１の配
    線層上に固定することで、前記基板上に前記絶縁膜から
    なる前記第１の絶縁層を介して前記導電体膜からなる前
    記第１の配線層が形成された状態もしくは前記第１の配
    線層上に前記絶縁膜からなる前記第２の絶縁層を介して
    前記導電体膜からなる前記第２の配線層が形成された状
    態とする ことを特徴とする多層配線構造の製造方法。
  9. 【請求項９】 金属からなる基板上に絶縁層を介して配
    線層を形成する第１の工程と、 前記配線層に前記絶縁層が露出した開口部を形成する第
    ２の工程と、 前記基板上部が露出した開孔を前記開口部内に露出した
    前記絶縁層に形成する第３の工程と、 前記開孔内に充填するように導電性材料からなる充填層
    を形成する第４の工程と、 前記配線層上に前記充填層に接触する金属膜を形成する
    第５の工程と を備えたことを特徴とする多層配線構造の
    製造方法。
  10. 【請求項１０】 請求項９記載の多層配線構造の製造方
    法において、前記金属膜は、前記配線層を一方の電極とした電解メッ
    キにより形成すること を特徴とする多層配線構造の製造
    方法。
  11. 【請求項１１】 請求項９または１０記載の多層配線構
    造の製造方法において、導電体膜が形成された絶縁膜を用意し、この絶縁膜を前
    記導電体膜が上にした状態で前記基板上に固定すること
    で、前記基板上に前記絶縁膜からなる前記絶縁層を介し
    て前記導電体膜からなる前記配線層が形成された状態と
    する ことを特徴とする多層配線構造の製造方法。
  12. 【請求項１２】 請求項６〜１１いずれか１項記載の多
    層配線構造の製造方法において、 前記開孔は前記開口部より小さい径に形成することを特
    徴とする多層配線構造の製造方法。
  13. 【請求項１３】 請求項６〜１２いずれか１項記載の多
    層配線構造の製造方法において、 前記充填層は、それが形成される開孔が形成された絶縁
    層表面より突き出た状態に形成することを特徴とする多
    層配線構造の製造方法。
JP27123998A 1998-09-25 1998-09-25 多層配線構造およびその製造方法 Expired - Fee Related JP3169907B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP27123998A JP3169907B2 (ja) 1998-09-25 1998-09-25 多層配線構造およびその製造方法
KR1019990041126A KR100341153B1 (ko) 1998-09-25 1999-09-22 다층배선구조체 및 그의 제조방법
TW088116468A TW451262B (en) 1998-09-25 1999-09-22 Multilayered wiring structure and method of manufacturing the same
US09/401,789 US6274404B1 (en) 1998-09-25 1999-09-22 Multilayered wiring structure and method of manufacturing the same
EP99118900A EP0989610A3 (en) 1998-09-25 1999-09-24 Multilayered wiring structure and method of manufacturing the same
CNB991194543A CN1154185C (zh) 1998-09-25 1999-09-27 多层布线结构及其制造方法
US09/891,415 US6351026B2 (en) 1998-09-25 2001-06-27 Multilayered wiring structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27123998A JP3169907B2 (ja) 1998-09-25 1998-09-25 多層配線構造およびその製造方法

Publications (2)

Publication Number Publication Date
JP2000100989A JP2000100989A (ja) 2000-04-07
JP3169907B2 true JP3169907B2 (ja) 2001-05-28

Family

ID=17497302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27123998A Expired - Fee Related JP3169907B2 (ja) 1998-09-25 1998-09-25 多層配線構造およびその製造方法

Country Status (6)

Country Link
US (2) US6274404B1 (ja)
EP (1) EP0989610A3 (ja)
JP (1) JP3169907B2 (ja)
KR (1) KR100341153B1 (ja)
CN (1) CN1154185C (ja)
TW (1) TW451262B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US7173336B2 (en) * 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP3840921B2 (ja) * 2001-06-13 2006-11-01 株式会社デンソー プリント基板のおよびその製造方法
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
JP4283514B2 (ja) * 2002-09-24 2009-06-24 株式会社日立製作所 電子回路装置
JP2005005445A (ja) * 2003-06-11 2005-01-06 Sanyo Electric Co Ltd 混成集積回路装置
JP2005191148A (ja) * 2003-12-24 2005-07-14 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法
TWI280657B (en) * 2004-05-28 2007-05-01 Sanyo Electric Co Circuit device
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JPWO2008069260A1 (ja) * 2006-11-30 2010-03-25 三洋電機株式会社 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US8138607B2 (en) * 2009-04-15 2012-03-20 International Business Machines Corporation Metal fill structures for reducing parasitic capacitance
JP2011035037A (ja) * 2009-07-30 2011-02-17 Sony Corp 回路基板の製造方法および回路基板
US20110048505A1 (en) * 2009-08-27 2011-03-03 Gabriela Bunea Module Level Solution to Solar Cell Polarization Using an Encapsulant with Opened UV Transmission Curve
US8377738B2 (en) 2010-07-01 2013-02-19 Sunpower Corporation Fabrication of solar cells with counter doping prevention
JP6096413B2 (ja) 2012-01-25 2017-03-15 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
JP5848976B2 (ja) 2012-01-25 2016-01-27 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
JP2013153068A (ja) 2012-01-25 2013-08-08 Shinko Electric Ind Co Ltd 配線基板、発光装置及び配線基板の製造方法
US9812590B2 (en) 2012-10-25 2017-11-07 Sunpower Corporation Bifacial solar cell module with backside reflector
US9035172B2 (en) 2012-11-26 2015-05-19 Sunpower Corporation Crack resistant solar cell modules
US8796061B2 (en) 2012-12-21 2014-08-05 Sunpower Corporation Module assembly for thin solar cells
US9685571B2 (en) 2013-08-14 2017-06-20 Sunpower Corporation Solar cell module with high electric susceptibility layer
CN106783634B (zh) * 2016-12-26 2019-09-20 通富微电子股份有限公司 一种扇出封装器件及其封装方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072253A (ja) 1983-09-28 1985-04-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS63274199A (ja) 1987-05-06 1988-11-11 Hitachi Ltd 多層配線の形成方法
JPH01287992A (ja) 1988-05-13 1989-11-20 Ngk Spark Plug Co Ltd 低温焼結多層セラミック基板
US5089881A (en) * 1988-11-03 1992-02-18 Micro Substrates, Inc. Fine-pitch chip carrier
US5053921A (en) * 1989-05-15 1991-10-01 Rogers Corporation Multilayer interconnect device and method of manufacture thereof
JP2773366B2 (ja) * 1990-03-19 1998-07-09 富士通株式会社 多層配線基板の形成方法
US5116463A (en) * 1991-06-19 1992-05-26 Microelectroncs And Computer Technology Corporation Detecting completion of electroless via fill
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH06318669A (ja) 1993-05-07 1994-11-15 Shinko Electric Ind Co Ltd 多層リードフレームおよび半導体パッケージ
JPH06346240A (ja) * 1993-06-11 1994-12-20 Kawasaki Steel Corp 薄膜の形成方法
DE69416200T2 (de) * 1993-06-16 1999-06-02 Nitto Denko Corp., Ibaraki, Osaka Sondenkonstruktion
US5841190A (en) * 1995-05-19 1998-11-24 Ibiden Co., Ltd. High density multi-layered printed wiring board, multi-chip carrier and semiconductor package
US5798568A (en) * 1996-08-26 1998-08-25 Motorola, Inc. Semiconductor component with multi-level interconnect system and method of manufacture
JP2000031336A (ja) 1998-07-08 2000-01-28 Dainippon Printing Co Ltd 半導体パッケージ用部材及びその製造方法

Also Published As

Publication number Publication date
US6351026B2 (en) 2002-02-26
CN1249537A (zh) 2000-04-05
US20010038149A1 (en) 2001-11-08
KR20000023423A (ko) 2000-04-25
EP0989610A2 (en) 2000-03-29
US6274404B1 (en) 2001-08-14
EP0989610A3 (en) 2003-11-12
JP2000100989A (ja) 2000-04-07
CN1154185C (zh) 2004-06-16
TW451262B (en) 2001-08-21
KR100341153B1 (ko) 2002-06-20

Similar Documents

Publication Publication Date Title
JP3169907B2 (ja) 多層配線構造およびその製造方法
US8222747B2 (en) Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
US6022758A (en) Process for manufacturing solder leads on a semiconductor device package
US7816177B2 (en) Semiconductor device and method of manufacturing the same
US5317801A (en) Method of manufacture of multilayer circuit board
US7563640B2 (en) Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
TWI327358B (en) Integrated multi-chip chip scale package
TWI241700B (en) Packaging assembly with integrated circuits redistribution routing semiconductor die and method for fabrication
TWI298993B (en) A printed circuit board and its fabrication method
US20090290317A1 (en) Printed circuit board, method of fabricating printed circuit board, and semiconductor device
JPH0697225A (ja) 半導体装置
JP2002527909A (ja) 相互接続された接地平面を有するテープボールグリッドアレイ
US6555763B1 (en) Multilayered circuit board for semiconductor chip module, and method of manufacturing the same
US20100289132A1 (en) Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
TWI239583B (en) Semiconductor package and method for fabricating the same
TW200910561A (en) Packaging substrate structure with capacitor embedded therein and method for fabricating the same
TW200847363A (en) Structure of pachaging substrate and package structure thereof having chip embedded therein
JP2904123B2 (ja) 多層フィルムキャリアの製造方法
JP2001203300A (ja) 配線用基板と半導体装置および配線用基板の製造方法
TWI416680B (zh) 封裝基板及其製法
JP4439336B2 (ja) 回路装置の製造方法
JP3251810B2 (ja) 集積回路装置の実装方法
JP2787230B2 (ja) 電子部品塔載用基板
TWI222734B (en) High density module card, substrate and fabrication for the same
JP2784209B2 (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080316

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090316

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 9

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 9

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120316

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120316

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140316

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees