JP3168651B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3168651B2 JP3168651B2 JP34472591A JP34472591A JP3168651B2 JP 3168651 B2 JP3168651 B2 JP 3168651B2 JP 34472591 A JP34472591 A JP 34472591A JP 34472591 A JP34472591 A JP 34472591A JP 3168651 B2 JP3168651 B2 JP 3168651B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- type
- diffusion
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばワンタイムプ
ログラマブルリードオンリーメモリ（ＰＲＯＭ）を構成
することができ、高信頼性の要求される各種半導体メモ
リ装置に対して応用できる半導体記憶装置に関する。
ログラマブルリードオンリーメモリ（ＰＲＯＭ）を構成
することができ、高信頼性の要求される各種半導体メモ
リ装置に対して応用できる半導体記憶装置に関する。
【０００２】
【従来の技術】従来から知られているＰＲＯＭは、大き
くヒューズ方式およびツェナーザップ（接合）方式の２
つの方式に分けられる。しかし、この様な方式において
はデータを書き込むに際して大きな電流を必要とするも
のであり、したがって書き込み駆動用のトランジスタが
必然的に大きなものが必要となり、また記憶素子専用の
製造工程を必要とする。そして、高集積化が困難となる
大きな問題を有する。このため、多くの場合ウエハの状
態でプローブカードを用いて記憶素子に対する書き込み
を行い、素子数も数十素子程度の規模で構成されるよう
になる。
くヒューズ方式およびツェナーザップ（接合）方式の２
つの方式に分けられる。しかし、この様な方式において
はデータを書き込むに際して大きな電流を必要とするも
のであり、したがって書き込み駆動用のトランジスタが
必然的に大きなものが必要となり、また記憶素子専用の
製造工程を必要とする。そして、高集積化が困難となる
大きな問題を有する。このため、多くの場合ウエハの状
態でプローブカードを用いて記憶素子に対する書き込み
を行い、素子数も数十素子程度の規模で構成されるよう
になる。
【０００３】従来、ツェナーザップ用のタイオードを製
作するためには、ツェナーダイオード専用の不純物注入
工程を必要とする。また横方向に構成されるデバイスを
使用する場合には、ホトリソ工程によってその寸法が決
定されるものであり、デバイスの大きさが必然的に大き
くなり、書き込み時の消費電流が大きくなる。
作するためには、ツェナーダイオード専用の不純物注入
工程を必要とする。また横方向に構成されるデバイスを
使用する場合には、ホトリソ工程によってその寸法が決
定されるものであり、デバイスの大きさが必然的に大き
くなり、書き込み時の消費電流が大きくなる。
【０００４】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、特に信頼性の優れた性質を
有するツェナーザップ方式のワンタイムＰＲＯＭを提供
するものであり、特に特別の製造工程を必要とすること
なくＭＯＳデバイス等と同時に製造することができると
共に、書き込み時の消費電流も充分に抑制できるように
した半導体記憶装置を提供しようとするものである。
な点に鑑みなされたもので、特に信頼性の優れた性質を
有するツェナーザップ方式のワンタイムＰＲＯＭを提供
するものであり、特に特別の製造工程を必要とすること
なくＭＯＳデバイス等と同時に製造することができると
共に、書き込み時の消費電流も充分に抑制できるように
した半導体記憶装置を提供しようとするものである。
【０００５】
【課題を解決するための手段】この発明は、上記の目的
を達成するために、シリコン基板の表面に第1の導電型
不純物を拡散して形成した第1の導電型の拡散層と、前
記シリコン基板の表面に形成され、前記拡散領域に対応
して相互に間隔を設定して前期拡散層表面に至る少なく
とも２つのコンタクトホールを形成した絶縁層と、この
絶縁層の前記コンタクトホールのそれぞれに埋込み形成
され、それぞれ前記第1の導電型の不純物およびこれと
反対導電型の第2の導電型の不純物を注入した第1および
第2のポリシリコン層と、これら第1および第2のポリシ
リコン層にそれぞれ接続されるように形成した第1およ
び第2の配線層とを具備し、前記第2の導電型の不純物が
注入された第2のポリシリコン層と前記拡散層との間にP
N接合が形成され、このPN接合の非破壊、破壊によりメ
モリとしての“0”、“１”状態が形成されているよう
にしたことを特徴とする。
を達成するために、シリコン基板の表面に第1の導電型
不純物を拡散して形成した第1の導電型の拡散層と、前
記シリコン基板の表面に形成され、前記拡散領域に対応
して相互に間隔を設定して前期拡散層表面に至る少なく
とも２つのコンタクトホールを形成した絶縁層と、この
絶縁層の前記コンタクトホールのそれぞれに埋込み形成
され、それぞれ前記第1の導電型の不純物およびこれと
反対導電型の第2の導電型の不純物を注入した第1および
第2のポリシリコン層と、これら第1および第2のポリシ
リコン層にそれぞれ接続されるように形成した第1およ
び第2の配線層とを具備し、前記第2の導電型の不純物が
注入された第2のポリシリコン層と前記拡散層との間にP
N接合が形成され、このPN接合の非破壊、破壊によりメ
モリとしての“0”、“１”状態が形成されているよう
にしたことを特徴とする。
【０００６】
【作用】この様に構成される半導体記憶装置は、通常の
半導体デバイスの製造工程に対応して製造できるもので
あり、前記拡散層と第２の導電型の不純物が注入された
ポリシリコン層との間にＰＮ接合が形成され、ダイオー
ドが形成されるようになる。この状態で前記２つのポリ
シリコン層にそれぞれ接続される第１および第２の配線
層から前記ダイオードに逆方向の電圧を印加すると、ダ
イオードがブレークダウンし、前記ＰＮ接合を形成して
いたポリシリコン層部が短絡され、データ書き込みが行
われる。この場合、前記コンタクトホールのサイズおよ
びポリシリコン層の膜厚よってデバイス寸法が決定され
るものであるため、微細化して構成することが容易とな
ると共に、書き込み時の消費電流を軽減させることがで
きるようになる。
半導体デバイスの製造工程に対応して製造できるもので
あり、前記拡散層と第２の導電型の不純物が注入された
ポリシリコン層との間にＰＮ接合が形成され、ダイオー
ドが形成されるようになる。この状態で前記２つのポリ
シリコン層にそれぞれ接続される第１および第２の配線
層から前記ダイオードに逆方向の電圧を印加すると、ダ
イオードがブレークダウンし、前記ＰＮ接合を形成して
いたポリシリコン層部が短絡され、データ書き込みが行
われる。この場合、前記コンタクトホールのサイズおよ
びポリシリコン層の膜厚よってデバイス寸法が決定され
るものであるため、微細化して構成することが容易とな
ると共に、書き込み時の消費電流を軽減させることがで
きるようになる。
【０００７】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はＰＲＯＭの基本的な断面構造を示すも
ので、シリコン基板11の表面のダイオード形成領域に対
応した領域に、例えばボロン等のＰ型不純物を注入し、
これを拡散してＰ＋型の拡散層12が形成される。
説明する。図１はＰＲＯＭの基本的な断面構造を示すも
ので、シリコン基板11の表面のダイオード形成領域に対
応した領域に、例えばボロン等のＰ型不純物を注入し、
これを拡散してＰ＋型の拡散層12が形成される。
【０００８】この様に表面部に拡散層12が形成されたシ
リコン基板11の表面には、例えばＢＰＳＧ、ＰＳＧ、Ｐ
−Ｓi Ｏ、ＳＯＧ等によって構成された層間絶縁層13を
形成するもので、この層間絶縁層13に対して所定の間隔
が設定されるようにして、拡散層12の表面に至る第１お
よび第２のコンタクトホール14および15が形成されてい
る。
リコン基板11の表面には、例えばＢＰＳＧ、ＰＳＧ、Ｐ
−Ｓi Ｏ、ＳＯＧ等によって構成された層間絶縁層13を
形成するもので、この層間絶縁層13に対して所定の間隔
が設定されるようにして、拡散層12の表面に至る第１お
よび第２のコンタクトホール14および15が形成されてい
る。
【０００９】この第１および第２のコンタクトホール14
および15それぞれに対してポリシリコンを埋込み、第１
および第２のポリシリコン層16および17を形成する。こ
の第１のポリシリコン層16にはＰ型の不純物（Ｂ等）を
注入してＰ＋に設定し、第２のポリシリコン層17にはＮ
型の不純物（Ｐ、Ａs 等）を注入してＮ＋型に設定す
る。そして、層間絶縁層13の表面には、Ｐ＋およびＮ＋
型それぞれの第１および第２のポリシリコン層16および
17にそれぞれ対応して、Ａl またはＡl Ｓi 、その他の
導電性材料を選定して構成した第１および第２の配線層
18および19を形成する。
および15それぞれに対してポリシリコンを埋込み、第１
および第２のポリシリコン層16および17を形成する。こ
の第１のポリシリコン層16にはＰ型の不純物（Ｂ等）を
注入してＰ＋に設定し、第２のポリシリコン層17にはＮ
型の不純物（Ｐ、Ａs 等）を注入してＮ＋型に設定す
る。そして、層間絶縁層13の表面には、Ｐ＋およびＮ＋
型それぞれの第１および第２のポリシリコン層16および
17にそれぞれ対応して、Ａl またはＡl Ｓi 、その他の
導電性材料を選定して構成した第１および第２の配線層
18および19を形成する。
【００１０】この様に構成される半導体装置にあって
は、Ｎ型不純物を注入した第２のポリシリコン層15とＰ
型不純物が注入された拡散層12との界面に、ＰＮ接合が
形成され、ＰＮ接合ダイオードを構成するようになる。
このＰＮ接合ダイオードの電極を構成するようになる配
線層18および19を電源に接続し、このダイオードに対し
て逆方向の電圧が印加設定されるようにすると、このダ
イオードはブレークダウンする。
は、Ｎ型不純物を注入した第２のポリシリコン層15とＰ
型不純物が注入された拡散層12との界面に、ＰＮ接合が
形成され、ＰＮ接合ダイオードを構成するようになる。
このＰＮ接合ダイオードの電極を構成するようになる配
線層18および19を電源に接続し、このダイオードに対し
て逆方向の電圧が印加設定されるようにすると、このダ
イオードはブレークダウンする。
【００１１】このブレークダウンに際して、第２のポリ
シリコン層15に接続された第２の配線層19の例えばＡl
が溶融され、ポリシリコン層15を貫通してシリコン基板
11に到達するようになる。したがって、第１および第２
の配線層18および19の相互が短絡されることになり、例
えばデータ“１”が書き込まれた記憶素子を構成するよ
うになる。
シリコン層15に接続された第２の配線層19の例えばＡl
が溶融され、ポリシリコン層15を貫通してシリコン基板
11に到達するようになる。したがって、第１および第２
の配線層18および19の相互が短絡されることになり、例
えばデータ“１”が書き込まれた記憶素子を構成するよ
うになる。
【００１２】すなわち、基板11上にこのようなダイオー
ドを配列形成し、これら多数のダイオードの中の特定さ
れるダイオードを選択して逆電圧を印加することによ
り、データの書き込まれたROMを構成するようになる。
ドを配列形成し、これら多数のダイオードの中の特定さ
れるダイオードを選択して逆電圧を印加することによ
り、データの書き込まれたROMを構成するようになる。
【００１３】図２はこの様なダイオードを用いて構成し
たＭＯＳデバイスを使用したメモリの１ビット分の構成
を示すもので、Ｎウエルで構成されたシリコン基板11の
表面に、所定の間隔で並べて第１および第２のＰ＋拡散
層121 、122 を形成すると共に、このシリコン基板11の
表面に層間絶縁層13を形成する。
たＭＯＳデバイスを使用したメモリの１ビット分の構成
を示すもので、Ｎウエルで構成されたシリコン基板11の
表面に、所定の間隔で並べて第１および第２のＰ＋拡散
層121 、122 を形成すると共に、このシリコン基板11の
表面に層間絶縁層13を形成する。
【００１４】この層間絶縁層13には、第１および第２の
拡散層121 および122 にそれぞれ対応した位置にコンタ
クトホール14および15を形成し、このコンタクトホール
14および15にポリシリコンを埋込み、それぞれＰ型およ
びＮ型の不純物を注入した第１および第２のポリシリコ
ン層16および17が形成されるようにする。
拡散層121 および122 にそれぞれ対応した位置にコンタ
クトホール14および15を形成し、このコンタクトホール
14および15にポリシリコンを埋込み、それぞれＰ型およ
びＮ型の不純物を注入した第１および第２のポリシリコ
ン層16および17が形成されるようにする。
【００１５】この様にＰ＋およびＮ＋型に設定された第
１および第２のポリシリコン層16および17にそれぞれ接
続されるようにして、例えばアルミニウム配線によるソ
ース電極20およびドレイン電極21が形成されるようにす
る。また、層間絶縁層13に埋め込まれ、シリコン基板11
との間に絶縁層が介在設定されるようにして、第１およ
び第２の拡散層121 および122 に跨がるようにゲート電
極22が形成される。
１および第２のポリシリコン層16および17にそれぞれ接
続されるようにして、例えばアルミニウム配線によるソ
ース電極20およびドレイン電極21が形成されるようにす
る。また、層間絶縁層13に埋め込まれ、シリコン基板11
との間に絶縁層が介在設定されるようにして、第１およ
び第２の拡散層121 および122 に跨がるようにゲート電
極22が形成される。
【００１６】すなわち、ドレイン電極21の接続される第
2のポリシリコン層17と第2の拡散層122との接合界面にP
N接合が形成されるもので、このPN接合部がブレークダ
ウンされることによって、ゲート電極22にゲート電圧が
供給される状態でソース電極20とドレイン電極21との間
が同通されるようになる。
2のポリシリコン層17と第2の拡散層122との接合界面にP
N接合が形成されるもので、このPN接合部がブレークダ
ウンされることによって、ゲート電極22にゲート電圧が
供給される状態でソース電極20とドレイン電極21との間
が同通されるようになる。
【００１７】ここで、この様なＭＯＳデバイスにおいて
導電型は逆に構成することもできるもので、例えば図３
で示すように構成することができる。この例では、シリ
コン基板11はＰウエルによって構成され、このシリコン
基板11の表面に所定の間隔を設定してそれぞれＮ＋型お
よびＰ＋型の第１および第２の拡散層123 、124 を形成
する。
導電型は逆に構成することもできるもので、例えば図３
で示すように構成することができる。この例では、シリ
コン基板11はＰウエルによって構成され、このシリコン
基板11の表面に所定の間隔を設定してそれぞれＮ＋型お
よびＰ＋型の第１および第２の拡散層123 、124 を形成
する。
【００１８】そして、この第1および第2の拡散層123お
よび124にそれぞれ対応して層間絶縁層13に形成したコ
ンタクトホール14および15にポリシリコンを埋込み、そ
れぞれＮ＋およびP＋型の不純物を注入して第1および第
2のポリシリコン層161および171を形成し、これらのポ
リシリコン層161および171にそれぞれ接続されるように
してソース電極20およびドレイン電極21を形成し、さら
にゲート電極22が形成されるようにする。
よび124にそれぞれ対応して層間絶縁層13に形成したコ
ンタクトホール14および15にポリシリコンを埋込み、そ
れぞれＮ＋およびP＋型の不純物を注入して第1および第
2のポリシリコン層161および171を形成し、これらのポ
リシリコン層161および171にそれぞれ接続されるように
してソース電極20およびドレイン電極21を形成し、さら
にゲート電極22が形成されるようにする。
【００１９】図４はこの様なＭＯＳデバイスを構成する
図１に示したダイオードを構成するための製造過程を示
すもので、まず（Ａ）図のようにシリコン基板11の表面
部に所定の領域をマスクパターンによって指定してＰ型
不純物を注入し、熱拡散することによってＰ＋型拡散層
12を形成する。その後、このシリコン基板11の全表面に
層間絶縁層13を形成し、この層間絶縁層13に拡散層12の
表面に至るコンタクトホール14および15をエッチング等
によって形成する。
図１に示したダイオードを構成するための製造過程を示
すもので、まず（Ａ）図のようにシリコン基板11の表面
部に所定の領域をマスクパターンによって指定してＰ型
不純物を注入し、熱拡散することによってＰ＋型拡散層
12を形成する。その後、このシリコン基板11の全表面に
層間絶縁層13を形成し、この層間絶縁層13に拡散層12の
表面に至るコンタクトホール14および15をエッチング等
によって形成する。
【００２０】次に（Ｂ）図で示すように層間絶縁層13の
表面上に、コンタクトホール14およ15部分を含んでポリ
シリコン層25を堆積形成し、（Ｃ）図で示すようにコン
タクトホール14および15の内部を除く層間絶縁層13上の
ポリシリコン層25を除去し、コンタクトホール14および
15の内部に第１および第２のポリシリコン層16および17
が埋込み設定されるようにする。その後、この第１およ
び第２のポリシリコン層16および17に対して（Ｄ）図で
示すようにＰ型およびＮ型の不純物を注入し、拡散層12
と第２のポリシリコン層17との間にＰＮ接合が形成され
るようにしている。
表面上に、コンタクトホール14およ15部分を含んでポリ
シリコン層25を堆積形成し、（Ｃ）図で示すようにコン
タクトホール14および15の内部を除く層間絶縁層13上の
ポリシリコン層25を除去し、コンタクトホール14および
15の内部に第１および第２のポリシリコン層16および17
が埋込み設定されるようにする。その後、この第１およ
び第２のポリシリコン層16および17に対して（Ｄ）図で
示すようにＰ型およびＮ型の不純物を注入し、拡散層12
と第２のポリシリコン層17との間にＰＮ接合が形成され
るようにしている。
【００２１】
【発明の効果】以上のようにこの発明に係る半導体記憶
装置によれば、コンタクトホールに対する埋込み技術に
よって埋め込まれたポリシリコンプラグを利用し、この
シリコンプラグとシリコン基板の拡散層との間にＰＮ接
合が形成されるようになる。ここで、ポリシリコン層に
対するＰ型およびＮ型の不純物の注入は、他の回路部分
のＮ＋コンタクトおよびＰ＋コンタクトをとるために、
それぞれ不純物を注入するときに同時に注入する。した
がって、Ｐ＋型およびＮ＋型ポリシリコン層を形成する
ための専用工程は不要である。また、コンタクトホール
のサイズおよびポリシリコンの膜厚によってデバイス寸
法が決定されるものであり、したがって微細化が可能と
されると共に書き込み電流の低減化も容易である。
装置によれば、コンタクトホールに対する埋込み技術に
よって埋め込まれたポリシリコンプラグを利用し、この
シリコンプラグとシリコン基板の拡散層との間にＰＮ接
合が形成されるようになる。ここで、ポリシリコン層に
対するＰ型およびＮ型の不純物の注入は、他の回路部分
のＮ＋コンタクトおよびＰ＋コンタクトをとるために、
それぞれ不純物を注入するときに同時に注入する。した
がって、Ｐ＋型およびＮ＋型ポリシリコン層を形成する
ための専用工程は不要である。また、コンタクトホール
のサイズおよびポリシリコンの膜厚によってデバイス寸
法が決定されるものであり、したがって微細化が可能と
されると共に書き込み電流の低減化も容易である。
【図１】この発明の一実施例に係る半導体記憶装置を説
明するためのＰＲＯＭの基本構成を示す断面図。
明するためのＰＲＯＭの基本構成を示す断面図。
【図２】上記ＰＲＯＭ構造を用いて構成されるＭＯＳデ
バイスによるメモリ素子の構造を説明する断面図。
バイスによるメモリ素子の構造を説明する断面図。
【図３】図２と反対導電型のＭＯＳデバイスメモリを示
す断面図。
す断面図。
【図４】（Ａ）〜（Ｄ）は図１で示したＰＲＯＭの製造
過程を順次説明する図。
過程を順次説明する図。
11…シリコン基板、12、121 、122 〜124 …拡散層、13
…層間絶縁層、14、15…コンタクトホール、16、17…ポ
リシリコン層、18、19…配線層。
…層間絶縁層、14、15…コンタクトホール、16、17…ポ
リシリコン層、18、19…配線層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/102
Claims (2)
- 【請求項１】 シリコン基板の表面に第1の導電型不純
物を拡散して形成した第1の導電型の拡散層と、 前記シリコン基板の表面に形成され、前記拡散領域に対
応して相互に間隔を設定して前期拡散層表面に至る少な
くとも２つのコンタクトホールを形成した絶縁層と、 この絶縁層の前記コンタクトホールのそれぞれに埋込み
形成され、それぞれ前記第1の導電型の不純物およびこ
れと反対導電型の第2の導電型の不純物を注入した第1お
よび第2のポリシリコン層と、 これら第1および第2のポリシリコン層にそれぞれ接続さ
れるように形成した第1および第2の配線層とを具備し、 前記第2の導電型の不純物が注入された第2のポリシリコ
ン層と前記拡散層との間にPN接合が形成され、 このPN接合の非破壊、破壊によりメモリとしての
“0”、“１”状態が形成されているようにしたことを
特徴とする半導体記憶装置。 - 【請求項２】前記２つのコンタクトホールの間には、ワ
ードラインを構成するMOSトランジスタが形成されてい
ることを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34472591A JP3168651B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34472591A JP3168651B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175447A JPH05175447A (ja) | 1993-07-13 |
| JP3168651B2 true JP3168651B2 (ja) | 2001-05-21 |
Family
ID=18371497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34472591A Expired - Fee Related JP3168651B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168651B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186583A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 計数装置 |
| KR100593750B1 (ko) * | 2004-11-10 | 2006-06-28 | 삼성전자주식회사 | 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법 |
-
1991
- 1991-12-26 JP JP34472591A patent/JP3168651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175447A (ja) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100544943B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US4881114A (en) | Selectively formable vertical diode circuit element | |
| US5028975A (en) | Semiconductor devices and a process for producing the same | |
| US4803541A (en) | Semiconductor device | |
| JP2835116B2 (ja) | 電力用ｉｃおよびその製造方法 | |
| US5504362A (en) | Electrostatic discharge protection device | |
| US6201275B1 (en) | Semiconductor device having semiconductor regions of different conductivity types isolated by field oxide, and method of manufacturing the same | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| JPH11261011A (ja) | 半導体集積回路装置の保護回路 | |
| KR100449874B1 (ko) | 반도체집적회로장치 | |
| US5583363A (en) | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors | |
| US20060255385A1 (en) | Memory device of the one-time-programmable type, and programming method for same | |
| US20210074638A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3168651B2 (ja) | 半導体記憶装置 | |
| US6420745B2 (en) | Nonvolatile ferroelectric memory and its manufacturing method | |
| US6320233B1 (en) | CMOS semiconductor device | |
| US6544830B2 (en) | Method of manufacturing a semiconductor device with multiple emitter contact plugs | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| EP0281032B1 (en) | Semiconductor device comprising a field effect transistor | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| WO1997005652A1 (fr) | Dispositif sram et procede de fabrication | |
| US5046160A (en) | Masterslice integrated circuit device having an improved wiring structure | |
| JP3191924B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| JP2680846B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |