JP3156971B2 - 半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法 - Google Patents
半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法Info
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- JP3156971B2 JP3156971B2 JP14856190A JP14856190A JP3156971B2 JP 3156971 B2 JP3156971 B2 JP 3156971B2 JP 14856190 A JP14856190 A JP 14856190A JP 14856190 A JP14856190 A JP 14856190A JP 3156971 B2 JP3156971 B2 JP 3156971B2
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Description
【発明の詳細な説明】 ［発明の構成］ （産業上の利用分野） 本発明は、不揮発性の半導体記憶装置及びその読み出
し、書き込み方法に関する。
し、書き込み方法に関する。
（従来の技術） ダイナミック・ランダム・アクセス・メモリ（DRAM）
をはじめとする、半導体記憶装置の大容量化、高集積化
がすすむにつれ、メモリセルにおいてコンデンサが占め
る面積の割合が大きくなってきている。このため、たと
えば４ΜビットDRAMにおいては、メモリセル内のコンデ
ンサとしてスタック、トレンチなどの３次元構造が採用
されるようになっているが、今後さらに集積化が進むこ
とが予測されており、メモリセルの構造はますます複雑
になることが予測されている。
をはじめとする、半導体記憶装置の大容量化、高集積化
がすすむにつれ、メモリセルにおいてコンデンサが占め
る面積の割合が大きくなってきている。このため、たと
えば４ΜビットDRAMにおいては、メモリセル内のコンデ
ンサとしてスタック、トレンチなどの３次元構造が採用
されるようになっているが、今後さらに集積化が進むこ
とが予測されており、メモリセルの構造はますます複雑
になることが予測されている。
このため従来誘電体材料として使用されている、シリ
コンの酸化物や窒化物の替わりに、大きな誘電率をもつ
強誘電体を誘電体として使用することにより、コンデン
サの構造を簡単にすることが検討されている。例えば典
型的な強誘電体であるジルコン酸チタン酸鉛（PZT）の
誘電率は1000以上であり、原理的にプレーナ構造であっ
ても小さな面積で大きな電荷を蓄積可能である。このた
めコンデンサ材料として強誘電体材料を使った半導体記
憶装置は、簡単な構造で高集積化が可能であることが期
待される。プレーナ構造の強誘電体コンデンサは、スパ
ッタリングやCVD法などで堆積した強誘電体膜の上面と
下面をポリシリコンや金属などの電極で挟むだけでよ
く、比較的簡単なプロセスで形成することができる。
コンの酸化物や窒化物の替わりに、大きな誘電率をもつ
強誘電体を誘電体として使用することにより、コンデン
サの構造を簡単にすることが検討されている。例えば典
型的な強誘電体であるジルコン酸チタン酸鉛（PZT）の
誘電率は1000以上であり、原理的にプレーナ構造であっ
ても小さな面積で大きな電荷を蓄積可能である。このた
めコンデンサ材料として強誘電体材料を使った半導体記
憶装置は、簡単な構造で高集積化が可能であることが期
待される。プレーナ構造の強誘電体コンデンサは、スパ
ッタリングやCVD法などで堆積した強誘電体膜の上面と
下面をポリシリコンや金属などの電極で挟むだけでよ
く、比較的簡単なプロセスで形成することができる。
また強誘電体コンデンサを使って、不揮発性のRAMを
作ることも、特開昭63−201998号等で検討されている。
これは、強誘電体は電界と分極の間にヒステリシス特性
をもつことを利用したもので、強誘電体コンデンサでは
電圧をゼロに戻しても印加した電圧の向きに応じた残留
分極が保持される。電極に残留する電荷の向きを例えば
“0"と“1"に対応させることにより、強誘電体コンデン
サにデジタル情報を記憶させることができる。
作ることも、特開昭63−201998号等で検討されている。
これは、強誘電体は電界と分極の間にヒステリシス特性
をもつことを利用したもので、強誘電体コンデンサでは
電圧をゼロに戻しても印加した電圧の向きに応じた残留
分極が保持される。電極に残留する電荷の向きを例えば
“0"と“1"に対応させることにより、強誘電体コンデン
サにデジタル情報を記憶させることができる。
強誘電体コンデンサにおいては、印加電圧Ｖと蓄積電
荷Ｑとの間に第47図に見られるような関係がある。第47
図（ａ）はキュリー温度以下（強誘電相）、（ｂ）はキ
ュリー温度以上（常誘電相）で観測されるＱ−Ｖ曲線で
ある。このような強誘電体コンデンサ１個と、MOS型ト
ランジスタ１個を組み合わせることにより形成される従
来のメモリセルの例を第48図に示す。また、このような
メモリセル１個に１ビットの情報を書き込み、また読み
出す半導体記憶装置の部分回路図を第49図に示す。第48
図に示したメモリセルでは、MOS型トランジスタ（17）
のゲート電極にワード線WL（４）が結合し、MOS型トラ
ンジスタ（17）のソース及びドレインがそれぞれビット
線BL（16）及び強誘電体コンデンサ（18）の一方の電極
と結合し、強誘電体コンデンサ（18）の他方の電極がプ
レート線PL（13）と結合している。また、プレート線PL
（13）及びワード線WL（４）は共にビット線BL（16）に
直交するように形成されている。さらに第49図に示した
ような半導体記憶装置においては、１つのセンスアンプ
S/A（20）に結合する２本のビット線BL（16−１）、▲
▼（16−２）がビット線対を構成し、センスアンプ
S/A（20）を挟んでセンスアンプS/A（20）の両側に形成
される。
荷Ｑとの間に第47図に見られるような関係がある。第47
図（ａ）はキュリー温度以下（強誘電相）、（ｂ）はキ
ュリー温度以上（常誘電相）で観測されるＱ−Ｖ曲線で
ある。このような強誘電体コンデンサ１個と、MOS型ト
ランジスタ１個を組み合わせることにより形成される従
来のメモリセルの例を第48図に示す。また、このような
メモリセル１個に１ビットの情報を書き込み、また読み
出す半導体記憶装置の部分回路図を第49図に示す。第48
図に示したメモリセルでは、MOS型トランジスタ（17）
のゲート電極にワード線WL（４）が結合し、MOS型トラ
ンジスタ（17）のソース及びドレインがそれぞれビット
線BL（16）及び強誘電体コンデンサ（18）の一方の電極
と結合し、強誘電体コンデンサ（18）の他方の電極がプ
レート線PL（13）と結合している。また、プレート線PL
（13）及びワード線WL（４）は共にビット線BL（16）に
直交するように形成されている。さらに第49図に示した
ような半導体記憶装置においては、１つのセンスアンプ
S/A（20）に結合する２本のビット線BL（16−１）、▲
▼（16−２）がビット線対を構成し、センスアンプ
S/A（20）を挟んでセンスアンプS/A（20）の両側に形成
される。
第49図に示したような構造を１カラムとして、同じ構
造のカラムをＹ方向に複数個並べてメモリセル・アレイ
が構成される。第50図に係るメモリセル・アレイの回路
図を示す。すなわちワード線WL（４）はＹ方向に並んだ
同一ロウ内の複数のメモリセルのMOS型トランジスタ（1
7）のゲート電極と結合し、さらにワード線デコーダ（1
9）と結合する。またプレート線PL（13）についても、
同一ロウ内のメモリセルの強誘電体コンデンサ（18）の
電極と結合し、さらにプレート線デコーダ（28）と結合
する。
造のカラムをＹ方向に複数個並べてメモリセル・アレイ
が構成される。第50図に係るメモリセル・アレイの回路
図を示す。すなわちワード線WL（４）はＹ方向に並んだ
同一ロウ内の複数のメモリセルのMOS型トランジスタ（1
7）のゲート電極と結合し、さらにワード線デコーダ（1
9）と結合する。またプレート線PL（13）についても、
同一ロウ内のメモリセルの強誘電体コンデンサ（18）の
電極と結合し、さらにプレート線デコーダ（28）と結合
する。
このようなメモリセル・アレイにおいては、読み出し
もしくは書き込みの同一サイクルでは、ワード線WL
（４）及びプレート線PL（13）は、それぞれ、ワード線
デコーダ（19）及びプレート線デコーダ（28）に同じロ
ウについて選択される。すなわち例えばワード線WL2
（４）が選択された場合、そのサイクルにおいては同じ
ロウのプレート線PL2（13）が選択される。
もしくは書き込みの同一サイクルでは、ワード線WL
（４）及びプレート線PL（13）は、それぞれ、ワード線
デコーダ（19）及びプレート線デコーダ（28）に同じロ
ウについて選択される。すなわち例えばワード線WL2
（４）が選択された場合、そのサイクルにおいては同じ
ロウのプレート線PL2（13）が選択される。
而して、１本のワード線WL2（４）及びこれに対応す
る１本のプレート線PL2（13）が選択されると、これら
に接続されているメモリセルは同時に全カラムについて
選択され、それらのメモリセルのデジタル情報はビット
線BL（16−１）又は▲▼（16−２）に取り出され
る。このとき係る半導体記憶装置においては、一度情報
が読み出されるとメモリセルに蓄えられていた情報は消
失する。このため読み出し後もメモリセル内に情報を保
持し続けたい場合には、読み出されたデジタル情報と同
じ内容を再び書き込んでおかなければならない（再書き
込み）。
る１本のプレート線PL2（13）が選択されると、これら
に接続されているメモリセルは同時に全カラムについて
選択され、それらのメモリセルのデジタル情報はビット
線BL（16−１）又は▲▼（16−２）に取り出され
る。このとき係る半導体記憶装置においては、一度情報
が読み出されるとメモリセルに蓄えられていた情報は消
失する。このため読み出し後もメモリセル内に情報を保
持し続けたい場合には、読み出されたデジタル情報と同
じ内容を再び書き込んでおかなければならない（再書き
込み）。
このため、通常センスアンプとしてはフリップフロッ
プ型のアンプが使用される。CMOSを使用した典型的なセ
ンスアンプの例を第46図に示す。この様なセンスアンプ
（20）はセンスアンプ活性化線ACT（49−１）、▲
▼（49−２）より入力されるセンスアンプ活性化信号
に応じて活性化され、ビット線BL（16−１）とビット▲
▼（16−２）の間に生じた微小電位差を増幅し、セ
ンスアンプの電源電圧、例えばVssとVccの一方の電位を
一方のビット線に、他方の電位を他方のビット線に伝達
するようにビット線の電位を決定する。
プ型のアンプが使用される。CMOSを使用した典型的なセ
ンスアンプの例を第46図に示す。この様なセンスアンプ
（20）はセンスアンプ活性化線ACT（49−１）、▲
▼（49−２）より入力されるセンスアンプ活性化信号
に応じて活性化され、ビット線BL（16−１）とビット▲
▼（16−２）の間に生じた微小電位差を増幅し、セ
ンスアンプの電源電圧、例えばVssとVccの一方の電位を
一方のビット線に、他方の電位を他方のビット線に伝達
するようにビット線の電位を決定する。
第50図に示すような従来の構成の半導体記憶装置にお
いては、ひとたびワード線及びプレート線が選択される
と、これらに接続されている全てのメモリセルのデジタ
ル情報がビット線に取り出され、全てのセンスアンプが
活性化される。また、ひとたびセンスアンプが活性化さ
れるとビット線対の電位が変化し、サイクル終了時、再
びアクセスされる前の準備期間にプリチャージされなけ
ればならない。このため第50図に示されたような従来の
構造を有する半導体記憶装置においては、センスアンプ
の活性化及びビット線の充放電のために使用される消費
電力が大きくなることは避けられない。また、ビット線
のプリチャージはビット線の数が増えるほど充放電に必
要な電荷量が増えるため、充放電に必要な時間が長くな
ることは避けられない。
いては、ひとたびワード線及びプレート線が選択される
と、これらに接続されている全てのメモリセルのデジタ
ル情報がビット線に取り出され、全てのセンスアンプが
活性化される。また、ひとたびセンスアンプが活性化さ
れるとビット線対の電位が変化し、サイクル終了時、再
びアクセスされる前の準備期間にプリチャージされなけ
ればならない。このため第50図に示されたような従来の
構造を有する半導体記憶装置においては、センスアンプ
の活性化及びビット線の充放電のために使用される消費
電力が大きくなることは避けられない。また、ビット線
のプリチャージはビット線の数が増えるほど充放電に必
要な電荷量が増えるため、充放電に必要な時間が長くな
ることは避けられない。
ところで、上述したような構成および動作は、ダイナ
ミック・ランダム・アクセス・メモリ（DRAM）の構成、
動作と類似している。DRAMの場合も、ロウアドレスによ
りワード線が選択されると、そのワード線と結合する全
メモリセルの記憶情報がそれぞれのメモリセルと結合す
るビット線に取り出される。このためメモリセルから情
報が取り出された各ビット線と結合するセンスアンプ
は、カラムアドレスにより選択されるか否かにかかわら
ずすべて活性化される。これによりビットのセンス動作
が行われ、その結果メモリセルへの記憶情報の再書き込
みが行われる。再書き込みは、DRAMのメモリセルがSRAM
などとは異なり、読み出し破壊型であることが原因であ
る。
ミック・ランダム・アクセス・メモリ（DRAM）の構成、
動作と類似している。DRAMの場合も、ロウアドレスによ
りワード線が選択されると、そのワード線と結合する全
メモリセルの記憶情報がそれぞれのメモリセルと結合す
るビット線に取り出される。このためメモリセルから情
報が取り出された各ビット線と結合するセンスアンプ
は、カラムアドレスにより選択されるか否かにかかわら
ずすべて活性化される。これによりビットのセンス動作
が行われ、その結果メモリセルへの記憶情報の再書き込
みが行われる。再書き込みは、DRAMのメモリセルがSRAM
などとは異なり、読み出し破壊型であることが原因であ
る。
さて、DRAMを例にとり、各アクセス時（読み出し、書
き込み、リフレッシュ）に、全ビット線の電荷を充放電
させることの３つの問題点、すなわちスピードの律速、
消費電力の増大、ノイズの発生について次に説明する。
き込み、リフレッシュ）に、全ビット線の電荷を充放電
させることの３つの問題点、すなわちスピードの律速、
消費電力の増大、ノイズの発生について次に説明する。
例えば、サイクル時間200nS、アクティブ時の平均電
流60mAの1MビットDRAMの場合を考える。この1MビットDR
AMにおいては一本あたりのビット線容量は、約0.6pFで
ある。上述したようにDRAMにおいては、一回のアクセス
時に2048本のビット線について5V振幅で充放電される。
この場合、充放電で必要な電荷量Ｑは、 Ｑ＝nCV ＝2048（本）×0.6（pF）×５（Ｖ） ＝6.1（nC） であり、これを200nSのサイクル時間で割ると、 Ｉ＝Q/T ＝6.1（nC）/200（nS） ＝31（mA） となる。これは、アクティブ時の平均電流の約50％はビ
ット線の充放電に割かれていることを示している。アク
ティブ時の平均電流のうち、ビット線の充放電電流が占
める比率は、1MビットDRAMから、4Mビット、16Mビット
とメモリの容量が大きくなるにつれて、増加する傾向に
ある。
流60mAの1MビットDRAMの場合を考える。この1MビットDR
AMにおいては一本あたりのビット線容量は、約0.6pFで
ある。上述したようにDRAMにおいては、一回のアクセス
時に2048本のビット線について5V振幅で充放電される。
この場合、充放電で必要な電荷量Ｑは、 Ｑ＝nCV ＝2048（本）×0.6（pF）×５（Ｖ） ＝6.1（nC） であり、これを200nSのサイクル時間で割ると、 Ｉ＝Q/T ＝6.1（nC）/200（nS） ＝31（mA） となる。これは、アクティブ時の平均電流の約50％はビ
ット線の充放電に割かれていることを示している。アク
ティブ時の平均電流のうち、ビット線の充放電電流が占
める比率は、1MビットDRAMから、4Mビット、16Mビット
とメモリの容量が大きくなるにつれて、増加する傾向に
ある。
また各アクセスごとに充放電をしなければならない全
ビット線容量は、1MビットDRAMの場合、0.6（pF）×204
8（本）＝1.2（nF）であり、その容量の充放電が一度に
行われる際には、大きなカレント・ピークが生じる。す
なわち、アクティブ時の電流60mAは、平均的に流れ続け
るようなものではなく、ビット線の充放電が行われてい
る期間にほぼ集中している。この電流の急激な変化dI/d
tは、チップ内外のインダクタンスとあいまって、Vccや
Vssなどの電源電圧を変動させる原因となっている。こ
うして生じる電源ノイズは、チップ内部の回路の誤動
作、出力データの論理“0"の接地レベルを浮き上がらせ
るなど、好ましくない動作を引き起こしている。
ビット線容量は、1MビットDRAMの場合、0.6（pF）×204
8（本）＝1.2（nF）であり、その容量の充放電が一度に
行われる際には、大きなカレント・ピークが生じる。す
なわち、アクティブ時の電流60mAは、平均的に流れ続け
るようなものではなく、ビット線の充放電が行われてい
る期間にほぼ集中している。この電流の急激な変化dI/d
tは、チップ内外のインダクタンスとあいまって、Vccや
Vssなどの電源電圧を変動させる原因となっている。こ
うして生じる電源ノイズは、チップ内部の回路の誤動
作、出力データの論理“0"の接地レベルを浮き上がらせ
るなど、好ましくない動作を引き起こしている。
さらに、アクセスする度にすべてのビット線について
再書き込みやプリチャージが必要なために、1.2（nF）
という大きな容量を充放電しなくてはならない。充放電
に必要な時間は、この容量とアルミ配線の配線抵抗やト
ランジスタのオン抵抗により、律速されている。例えば
1MビットDRAMの場合、サイクル時間200nSのうち、100nS
程度、すなわちサイクル時間の約50％はビット線の充放
電に費やされていることになる。
再書き込みやプリチャージが必要なために、1.2（nF）
という大きな容量を充放電しなくてはならない。充放電
に必要な時間は、この容量とアルミ配線の配線抵抗やト
ランジスタのオン抵抗により、律速されている。例えば
1MビットDRAMの場合、サイクル時間200nSのうち、100nS
程度、すなわちサイクル時間の約50％はビット線の充放
電に費やされていることになる。
すなわち第50図に示したような従来の半導体記憶装置
においては、アクセス時に全てのビット線について充放
電が行なわれるため、前述したDRAM同様、スピードの律
速、消費電力の増大、ノイズの発生が問題となる。ま
た、第50図に示した半導体装置では、あるプレート線が
選択されプレート線電位が変化するとき、対応するワー
ド線は必ず選択されている。例えばプレート線をＬから
Ｈにする時、ロウ方向の強誘電体コンデンサの蓄積電荷
のビット線への放出に伴い、該強誘電体コンデンサはプ
レート線にとって負荷として見える。すなわちプレート
線に接続される全ての強誘電体コンデンサの容量が、プ
レート線デコーダにとっての負荷となる。この容量はワ
ード線にとっての主要な負荷であるMOS型トランジスタ
のゲート容量と比較しても大きく、このためにプレート
線デコータの駆動能力はワード線デコーダ駆動能力より
も大きいものが必要となる。さもなければプレート線容
量の充電に時間がかかり、アクセスに要する時間が一層
長くなってしまう。
においては、アクセス時に全てのビット線について充放
電が行なわれるため、前述したDRAM同様、スピードの律
速、消費電力の増大、ノイズの発生が問題となる。ま
た、第50図に示した半導体装置では、あるプレート線が
選択されプレート線電位が変化するとき、対応するワー
ド線は必ず選択されている。例えばプレート線をＬから
Ｈにする時、ロウ方向の強誘電体コンデンサの蓄積電荷
のビット線への放出に伴い、該強誘電体コンデンサはプ
レート線にとって負荷として見える。すなわちプレート
線に接続される全ての強誘電体コンデンサの容量が、プ
レート線デコーダにとっての負荷となる。この容量はワ
ード線にとっての主要な負荷であるMOS型トランジスタ
のゲート容量と比較しても大きく、このためにプレート
線デコータの駆動能力はワード線デコーダ駆動能力より
も大きいものが必要となる。さもなければプレート線容
量の充電に時間がかかり、アクセスに要する時間が一層
長くなってしまう。
また上記のように、第50図に示したような従来の半導
体記憶装置においては、１つのメモリセルにアクセスす
る場合、同一のロウの全てのメモリセルが同時にアクセ
スされ、一度電荷がビット線に取り出され、再書き込み
される必要があった。強誘電体コンデンサにおいて情報
が読み出され、再書き込みされることは、1/2の確率で
分極の反転が生じることを意味する。すなわち記載され
ていた情報の“1",“0"の一方は、アクセス時に分極の
反転を経験することになる。ところで強誘電体コンデン
サにおいては、分極反転を繰り返すと、次第にその残留
分極、すなわち電極に不揮発に蓄積されている電荷量が
減少することが知らている。例えば、１本のワード線に
1024個のメモリセルが結合した半導体記憶装置において
は、１つのメモリセルをアクセスし情報を読み出す度
に、残りの1023個のメモリセルについて強誘電体コンデ
ンサの分極が反転可能な状態におかれ、1/2の確率で分
極が反転し、最悪の場合1023個の強誘電体コンデンサの
分極が全て反転するおそれがある。このように従来の強
誘電体コンデンサを用いた半導体記憶装置では、アクセ
ス時、同一ロウ内の全てのメモリセルにおいて強誘電体
コンデンサの分極反転が生じるおそれがあり、強誘電体
コンデンサの誘電特性劣化が加速され、半導体記憶装置
が短命化するという問題があった。
体記憶装置においては、１つのメモリセルにアクセスす
る場合、同一のロウの全てのメモリセルが同時にアクセ
スされ、一度電荷がビット線に取り出され、再書き込み
される必要があった。強誘電体コンデンサにおいて情報
が読み出され、再書き込みされることは、1/2の確率で
分極の反転が生じることを意味する。すなわち記載され
ていた情報の“1",“0"の一方は、アクセス時に分極の
反転を経験することになる。ところで強誘電体コンデン
サにおいては、分極反転を繰り返すと、次第にその残留
分極、すなわち電極に不揮発に蓄積されている電荷量が
減少することが知らている。例えば、１本のワード線に
1024個のメモリセルが結合した半導体記憶装置において
は、１つのメモリセルをアクセスし情報を読み出す度
に、残りの1023個のメモリセルについて強誘電体コンデ
ンサの分極が反転可能な状態におかれ、1/2の確率で分
極が反転し、最悪の場合1023個の強誘電体コンデンサの
分極が全て反転するおそれがある。このように従来の強
誘電体コンデンサを用いた半導体記憶装置では、アクセ
ス時、同一ロウ内の全てのメモリセルにおいて強誘電体
コンデンサの分極反転が生じるおそれがあり、強誘電体
コンデンサの誘電特性劣化が加速され、半導体記憶装置
が短命化するという問題があった。
（発明が解決しようとする課題） 上述したように、これまで強誘電体コンデンサを用い
た半導体記憶装置においては、スピードの律速、消費電
力の増大、ノイズの発生、寿命の短かさ等多くの問題が
あり、今だ実用化には到っていない。
た半導体記憶装置においては、スピードの律速、消費電
力の増大、ノイズの発生、寿命の短かさ等多くの問題が
あり、今だ実用化には到っていない。
本発明ではこのような問題を解決して、各アクセス時
に要するサイクル時間が短かくて電力の消費量やノイズ
の発生が少なく、さらには長寿命の半導体記憶装置を実
現し、さらにはその読み出し方法及び書き込み方法を提
供することを目的としている。
に要するサイクル時間が短かくて電力の消費量やノイズ
の発生が少なく、さらには長寿命の半導体記憶装置を実
現し、さらにはその読み出し方法及び書き込み方法を提
供することを目的としている。
［発明の構成］ （課題を解決するための手段） 本発明は、マトリックス状に配置されロウ及びカラム
を構成する複数のメモリセルよりなるメモリセル群と、
前記メモリセルと結合しメモリセルに入力される駆動信
号を伝達する複数の第１の駆動線及び第２の駆動線と、
前記メモリセルと結合しメモリセルの読み出し・書き込
みを行なう複数の読み出し・書き込み線と、前記読み出
し・書き込み線と結合した複数のセンスアンプとを有
し、同一カラム内のメモリセルは前記読み出し・書き込
み線を介して同一のセンスアンプと接続されてなる半導
体記憶装置において、複数の第１の駆動線がロウアドレ
スにより選択され、複数の第２の駆動線及びセンスアン
プがカラムアドレスにより選択される半導体記憶装置で
あり、さらには、メモリセルが１個のMOS型トランジス
タと１個の強誘電体コンデンサとからなり、第１の駆動
線、第２の駆動線及び読み出し・書き込み線がそれぞれ
ワード線、プレート線及びビット線であって、前記MOS
型トランジスタのゲート電極とワード線が結合し、MOS
型トランジスタのソース及びドレインがビット線及び前
記強誘電体コンデンサの一方の電極と結合し、強誘電体
コンデンサの他方の電極がプレート線と結合してなる半
導体記憶装置である。而して本発明の半導体記憶装置
は、メモリセルと結合した第１及び第２の駆動線が異な
るアドレスにより選択され、さらにセンスアンプがカラ
ムアドレスにより選択されることを特徴としている。
を構成する複数のメモリセルよりなるメモリセル群と、
前記メモリセルと結合しメモリセルに入力される駆動信
号を伝達する複数の第１の駆動線及び第２の駆動線と、
前記メモリセルと結合しメモリセルの読み出し・書き込
みを行なう複数の読み出し・書き込み線と、前記読み出
し・書き込み線と結合した複数のセンスアンプとを有
し、同一カラム内のメモリセルは前記読み出し・書き込
み線を介して同一のセンスアンプと接続されてなる半導
体記憶装置において、複数の第１の駆動線がロウアドレ
スにより選択され、複数の第２の駆動線及びセンスアン
プがカラムアドレスにより選択される半導体記憶装置で
あり、さらには、メモリセルが１個のMOS型トランジス
タと１個の強誘電体コンデンサとからなり、第１の駆動
線、第２の駆動線及び読み出し・書き込み線がそれぞれ
ワード線、プレート線及びビット線であって、前記MOS
型トランジスタのゲート電極とワード線が結合し、MOS
型トランジスタのソース及びドレインがビット線及び前
記強誘電体コンデンサの一方の電極と結合し、強誘電体
コンデンサの他方の電極がプレート線と結合してなる半
導体記憶装置である。而して本発明の半導体記憶装置
は、メモリセルと結合した第１及び第２の駆動線が異な
るアドレスにより選択され、さらにセンスアンプがカラ
ムアドレスにより選択されることを特徴としている。
また本発明は、ロウアドレス及びカラムアドレスによ
りワード線及びプレート線を選択し、選択されたワード
線及びプレート線を活性化して該ワード線及びプレート
線と結合したメモリセルに駆動信号を入力してメモリセ
ルの駆動を行ない、前記メモリセルに記憶されている情
報に応じて発生する信号を前記メモリセルと結合したビ
ット線に取り出す第１の工程と、第１の工程の後前記ビ
ット線と結合したセンスアンプをカラムアドレスにより
選択し該センスアンプの活性化を行ない、前記ビット線
に取り出された信号を前記センスアンプによって増幅す
る第２の工程と、第２の工程の後増幅された信号を出力
し、出力された信号の量を検出して前記メモリセルに記
憶されている情報を読み出す第３の工程とを具備してな
る上記半導体記憶装置の読み出し方法であり、さらに所
定のメモリセルと結合したビット線に書き込み情報と対
応する信号を入力する第１の工程と、第１の工程の後前
記メモリセルと結合したワード線及びプレート線をロウ
アドレス及びカラムアドレスにより選択し、該ワード線
及びプレート線を活性化して前記メモリセルに駆動信号
を入力してメモリセルの駆動を行ない、前記ビット線に
入力された信号を前記メモリセルに書き込む第２の工程
とを具備してなる上記半導体記憶装置の書き込み方法で
ある。
りワード線及びプレート線を選択し、選択されたワード
線及びプレート線を活性化して該ワード線及びプレート
線と結合したメモリセルに駆動信号を入力してメモリセ
ルの駆動を行ない、前記メモリセルに記憶されている情
報に応じて発生する信号を前記メモリセルと結合したビ
ット線に取り出す第１の工程と、第１の工程の後前記ビ
ット線と結合したセンスアンプをカラムアドレスにより
選択し該センスアンプの活性化を行ない、前記ビット線
に取り出された信号を前記センスアンプによって増幅す
る第２の工程と、第２の工程の後増幅された信号を出力
し、出力された信号の量を検出して前記メモリセルに記
憶されている情報を読み出す第３の工程とを具備してな
る上記半導体記憶装置の読み出し方法であり、さらに所
定のメモリセルと結合したビット線に書き込み情報と対
応する信号を入力する第１の工程と、第１の工程の後前
記メモリセルと結合したワード線及びプレート線をロウ
アドレス及びカラムアドレスにより選択し、該ワード線
及びプレート線を活性化して前記メモリセルに駆動信号
を入力してメモリセルの駆動を行ない、前記ビット線に
入力された信号を前記メモリセルに書き込む第２の工程
とを具備してなる上記半導体記憶装置の書き込み方法で
ある。
（作用） 上述したように構成することにより、本発明の半導体
記憶装置では、アクセス時に第１及び第２の駆動線をそ
れぞれロウアドレス及びカラムアドレスにより１本ずつ
選択することによって、該ロウアドレス及びカラムアド
レスの積によって選択される唯一のメモリセルのみが駆
動する。而して、係るメモリセルと結合する読み出し・
書き込み線のみに情報が取り出される。従って読み出し
を行なう場合は、前記読み出し・書き込み線と結合する
センスアンプをカラムアドレスにより選択して該センス
アンプのみを活性化すれば、選択されないメモリセルに
ついては読み出し・書き込み線に情報が取り出されるこ
となく、選択されたメモリセルについてのみ読み出しを
行なうことができる。また書き込みを行なう場合につい
ても、同様に、選択されないメモリセルについては読み
出し・書き込み線に情報が取り出されることがないの
で、係る読み出し・書き込み線と結合するセンスアンプ
については活性化を行なうことなく、選択されたメモリ
セルへの書き込みを行なうことができる。
記憶装置では、アクセス時に第１及び第２の駆動線をそ
れぞれロウアドレス及びカラムアドレスにより１本ずつ
選択することによって、該ロウアドレス及びカラムアド
レスの積によって選択される唯一のメモリセルのみが駆
動する。而して、係るメモリセルと結合する読み出し・
書き込み線のみに情報が取り出される。従って読み出し
を行なう場合は、前記読み出し・書き込み線と結合する
センスアンプをカラムアドレスにより選択して該センス
アンプのみを活性化すれば、選択されないメモリセルに
ついては読み出し・書き込み線に情報が取り出されるこ
となく、選択されたメモリセルについてのみ読み出しを
行なうことができる。また書き込みを行なう場合につい
ても、同様に、選択されないメモリセルについては読み
出し・書き込み線に情報が取り出されることがないの
で、係る読み出し・書き込み線と結合するセンスアンプ
については活性化を行なうことなく、選択されたメモリ
セルへの書き込みを行なうことができる。
（実施例） 以下に、本発明を実施例によって詳細に説明する。ま
ず本発明に係る半導体記憶装置におけるメモリセルの一
態様は、第１図に示す如くの回路図で表される。さらに
第２図に、係るメモリセルがマトリックス状に配置され
てなるメモリセル・アレイの回路の一例を示す。第１図
に示したような本発明に係るメモリセル（11）は、１個
のMOS型トランジスタ（17）と１個の強誘電体コンデン
サ（18）とからなり、MOS型トランジスタ（17）のゲー
ト電極が第１の駆動線、すなわちワード線WL（４）と結
合する。さらに、MOS型トランジスタ（17）のソース及
びドレインの一方が読み出し・書き込み線、すなわちビ
ット線BL（16）に、また他方が強誘電体コンデンサ（1
8）の一方の電極と結合し、強誘電体コンデンサ（18）
の他方の電極は第２の駆動線、換言すればプレート線PL
（13）と結合する。
ず本発明に係る半導体記憶装置におけるメモリセルの一
態様は、第１図に示す如くの回路図で表される。さらに
第２図に、係るメモリセルがマトリックス状に配置され
てなるメモリセル・アレイの回路の一例を示す。第１図
に示したような本発明に係るメモリセル（11）は、１個
のMOS型トランジスタ（17）と１個の強誘電体コンデン
サ（18）とからなり、MOS型トランジスタ（17）のゲー
ト電極が第１の駆動線、すなわちワード線WL（４）と結
合する。さらに、MOS型トランジスタ（17）のソース及
びドレインの一方が読み出し・書き込み線、すなわちビ
ット線BL（16）に、また他方が強誘電体コンデンサ（1
8）の一方の電極と結合し、強誘電体コンデンサ（18）
の他方の電極は第２の駆動線、換言すればプレート線PL
（13）と結合する。
上述したような構成よりなるメモリセルは、第２図に
示すようにマトリックス状に配置され、ワード線（４）
WLはビット線BL（16−１）、▲▼（16−２）と直交
し、プレート線PL（13）はビット線BL（16）、▲▼
（16−２）と平行になる。すなわち第２図に示したよう
な構成では、ワード線WL（４）とプレート線PL（13）が
直交して形成され、各ワード線WL（４）と各プレート線
PL（13）とが交差するに当たり、係るワード線WL（４）
及びプレート線PL（13）と結合するメモリセル（11）が
１個形成される。
示すようにマトリックス状に配置され、ワード線（４）
WLはビット線BL（16−１）、▲▼（16−２）と直交
し、プレート線PL（13）はビット線BL（16）、▲▼
（16−２）と平行になる。すなわち第２図に示したよう
な構成では、ワード線WL（４）とプレート線PL（13）が
直交して形成され、各ワード線WL（４）と各プレート線
PL（13）とが交差するに当たり、係るワード線WL（４）
及びプレート線PL（13）と結合するメモリセル（11）が
１個形成される。
さらに第２図では、ビット線BL（16−１）とビット線
▲▼（16−２）はビット線対を構成し、係るビット
線対は、プレート線PL（13）を挟んでその両側に形成さ
れる。メモリセル（11）はビット線対のいずれか一方に
結合され、ビット線対、すなわちビット線BL（16−１）
及びビット線▲▼（16−２）に結合されるメモリセ
ル（11）の数は等しい。従って、ビット線BL（16−１）
に結合されるメモリセルを第１のメモリセル群、ビット
線▲▼（16−２）に結合されるメモリセル（11）を
第２のメモリセル群とすると、ワード線WL（４）の半数
は第１のメモリセル群に含まれるメモリセル（11）と結
合し、残りの半数は第２のメモリセル群に含まれるメモ
リセル（11）と結合する。
▲▼（16−２）はビット線対を構成し、係るビット
線対は、プレート線PL（13）を挟んでその両側に形成さ
れる。メモリセル（11）はビット線対のいずれか一方に
結合され、ビット線対、すなわちビット線BL（16−１）
及びビット線▲▼（16−２）に結合されるメモリセ
ル（11）の数は等しい。従って、ビット線BL（16−１）
に結合されるメモリセルを第１のメモリセル群、ビット
線▲▼（16−２）に結合されるメモリセル（11）を
第２のメモリセル群とすると、ワード線WL（４）の半数
は第１のメモリセル群に含まれるメモリセル（11）と結
合し、残りの半数は第２のメモリセル群に含まれるメモ
リセル（11）と結合する。
本発明の半導体記憶装置においては、ビット線とプレ
ート線が平行に形成される構成になっており、本実施例
ではプレート線はビット線BL,▲▼に対し共有され
ている。さらに本実施例では、前述したような回路にお
いて、ビット線対を構成する２本のビット線と結合する
メモリセルの数を等しくした。これは、ビット線にプレ
ート線が平行配置され両者の間に結合容量が存在し、読
み出し時にビット線をフローティングにしたままプレー
ト線の電位を変えたときこのような結合容量に起因して
ビット線に電位変化が生じるが、このときの２本のビッ
ト線間の電位変化のアンバランスを最小にするためであ
る。ただし、本発明では所望によりこのようなメモリセ
ルの数が異なっていても良い。
ート線が平行に形成される構成になっており、本実施例
ではプレート線はビット線BL,▲▼に対し共有され
ている。さらに本実施例では、前述したような回路にお
いて、ビット線対を構成する２本のビット線と結合する
メモリセルの数を等しくした。これは、ビット線にプレ
ート線が平行配置され両者の間に結合容量が存在し、読
み出し時にビット線をフローティングにしたままプレー
ト線の電位を変えたときこのような結合容量に起因して
ビット線に電位変化が生じるが、このときの２本のビッ
ト線間の電位変化のアンバランスを最小にするためであ
る。ただし、本発明では所望によりこのようなメモリセ
ルの数が異なっていても良い。
また本発明では、前述した第１のメモリセル群のパタ
ーンと第２のメモリセル群のパターンとが、適当な対称
操作やビット線方向への並行移動を行なうことにより重
ねられるようにパターン形成を行なうのが好ましい。
ーンと第２のメモリセル群のパターンとが、適当な対称
操作やビット線方向への並行移動を行なうことにより重
ねられるようにパターン形成を行なうのが好ましい。
さらに本発明において、上述したようにビット線対を
構成する２本のビット線が１本のプレート線を挟んでそ
の両側に平行に形成される場合、第３図に示す如くメモ
リセル・アレイを構成することもできる。このようなメ
モリセル・アレイでは、メモリセル（11）は２個のMOS
型トランジスタ、すなわち第１のMOS型トランジスタ（1
7−１）及び第２のMOS型トランジスタ（17−２）と、２
個の強誘電体コンデンサ、すなわち第１の強誘電体コン
デンサ（18−１）及び第２の強誘電体コンデンサ（18−
２）とからなる。而して、第１のMOS型トランジスタ（1
7−１）と第２のMOS型トランジスタ（17−２）、さらに
第１の強誘電体コンデンサ（18−１）と第２の強誘電体
コンデンサ（18−２）とは、プレート線PL（13）を挟ん
で対称的に配置され、第１のMOS型トランジスタ（17−
１）のソースまたはドレイン及び第２のMOS型トランジ
スタ（17−２）のソースまたはドレインは、それぞれビ
ット線BL（16−１）及びビット線▲▼（16−２）と
結合される。従って、第３図に示したようなメモリセル
アレイに適切な周辺回路を付加することにより得られる
半導体記憶装置においては、同一のメモリセル（11）内
の２個の強誘電体コンデンサ（18−1,18−２）は、常に
互いに相補的な分極状態を有することになる。
構成する２本のビット線が１本のプレート線を挟んでそ
の両側に平行に形成される場合、第３図に示す如くメモ
リセル・アレイを構成することもできる。このようなメ
モリセル・アレイでは、メモリセル（11）は２個のMOS
型トランジスタ、すなわち第１のMOS型トランジスタ（1
7−１）及び第２のMOS型トランジスタ（17−２）と、２
個の強誘電体コンデンサ、すなわち第１の強誘電体コン
デンサ（18−１）及び第２の強誘電体コンデンサ（18−
２）とからなる。而して、第１のMOS型トランジスタ（1
7−１）と第２のMOS型トランジスタ（17−２）、さらに
第１の強誘電体コンデンサ（18−１）と第２の強誘電体
コンデンサ（18−２）とは、プレート線PL（13）を挟ん
で対称的に配置され、第１のMOS型トランジスタ（17−
１）のソースまたはドレイン及び第２のMOS型トランジ
スタ（17−２）のソースまたはドレインは、それぞれビ
ット線BL（16−１）及びビット線▲▼（16−２）と
結合される。従って、第３図に示したようなメモリセル
アレイに適切な周辺回路を付加することにより得られる
半導体記憶装置においては、同一のメモリセル（11）内
の２個の強誘電体コンデンサ（18−1,18−２）は、常に
互いに相補的な分極状態を有することになる。
また第４図に、本発明に係る半導体記憶装置における
メモリセルの他の態様を示す。第４図に示したメモリセ
ル（11）は、２個のMOS型トランジスタ（17−1,17−
２）と１個のコンデンサ（50）とからなる。而して第１
のMOS型トランジスタ（17−１）のゲート電極が第１の
駆動線、すなわちワード線WL（４）と結合し、第２のMO
S型トランジスタ（17−２）のゲート電極が第２の駆動
線、換言すればカラム線CL（48）と結合し、さらに第１
のMOS型トランジスタ（17−１）のソースまたはドレイ
ンと第２のMOS型トランジスタ（17−２）のドレインま
たはソースが接続される。また、第１のMOS型トランジ
スタ（17−１）のソースまたはドレインのうち、第２の
MOS型トランジスタ（17−２）のドレインまたはソース
と接続しない一方は、読み出し・書き込み線、すなわち
ビット線BL（16）と結合し、第２のMOS型トランジスタ
（17−２）のドレインまたはソースのうち、第１のMOS
型トランジスタ（17−１）のソースまたはドレインと接
続しない一方は、コンデンサ（50）と結合される。ま
た、このようなメモリセルより本発明に係るメモリセル
・アレイを形成するには、上述したような構成を有する
メモリセルを第２図に示したメモリセル・アレイと同様
にマトリックス状に配置して、ワード線WL（４）をビッ
ト線BL（16）と直交せしめ、且つカラム線CL（48）をビ
ット線BL（16）と平行にせしめれば良い。なお係るメモ
リセルでは、コンデンサの材料として特に強誘電体材料
を用いる必要はなく、SiO2等の常誘電体材料を用いるこ
ともできる。何となれば、このようなメモリセルにおい
ては、DRAMと同様に、コンデンサに蓄積される電荷の有
無をそれぞれ“0",“1"に対応させることにより、情報
の記憶が行なわれるからである。しかしながら本発明の
半導体記憶装置においては、強誘電体コンデンサを用い
て第１図に示したようなメモリセルを構成することがよ
り望ましい。この理由は、第１図に示したようなメモリ
セルは１個のMOS型トランジスタと１個の強誘電体コン
デンサとから構成することができるので、第４図に示し
たようなメモリセルと比較して、より小面積で構成する
ことが可能となる。従って、第２図に示したようなメモ
リセル・アレイを高密度に形成することができ、ひいて
は半導体記憶装置の高集積化に寄与するからである。
メモリセルの他の態様を示す。第４図に示したメモリセ
ル（11）は、２個のMOS型トランジスタ（17−1,17−
２）と１個のコンデンサ（50）とからなる。而して第１
のMOS型トランジスタ（17−１）のゲート電極が第１の
駆動線、すなわちワード線WL（４）と結合し、第２のMO
S型トランジスタ（17−２）のゲート電極が第２の駆動
線、換言すればカラム線CL（48）と結合し、さらに第１
のMOS型トランジスタ（17−１）のソースまたはドレイ
ンと第２のMOS型トランジスタ（17−２）のドレインま
たはソースが接続される。また、第１のMOS型トランジ
スタ（17−１）のソースまたはドレインのうち、第２の
MOS型トランジスタ（17−２）のドレインまたはソース
と接続しない一方は、読み出し・書き込み線、すなわち
ビット線BL（16）と結合し、第２のMOS型トランジスタ
（17−２）のドレインまたはソースのうち、第１のMOS
型トランジスタ（17−１）のソースまたはドレインと接
続しない一方は、コンデンサ（50）と結合される。ま
た、このようなメモリセルより本発明に係るメモリセル
・アレイを形成するには、上述したような構成を有する
メモリセルを第２図に示したメモリセル・アレイと同様
にマトリックス状に配置して、ワード線WL（４）をビッ
ト線BL（16）と直交せしめ、且つカラム線CL（48）をビ
ット線BL（16）と平行にせしめれば良い。なお係るメモ
リセルでは、コンデンサの材料として特に強誘電体材料
を用いる必要はなく、SiO2等の常誘電体材料を用いるこ
ともできる。何となれば、このようなメモリセルにおい
ては、DRAMと同様に、コンデンサに蓄積される電荷の有
無をそれぞれ“0",“1"に対応させることにより、情報
の記憶が行なわれるからである。しかしながら本発明の
半導体記憶装置においては、強誘電体コンデンサを用い
て第１図に示したようなメモリセルを構成することがよ
り望ましい。この理由は、第１図に示したようなメモリ
セルは１個のMOS型トランジスタと１個の強誘電体コン
デンサとから構成することができるので、第４図に示し
たようなメモリセルと比較して、より小面積で構成する
ことが可能となる。従って、第２図に示したようなメモ
リセル・アレイを高密度に形成することができ、ひいて
は半導体記憶装置の高集積化に寄与するからである。
以下に、第２図に示したようなメモリセル・アレイを
形成するプロセスについて説明する。第５図は、係るメ
モリセル・アレイを形成するプロセスを示す平面図、第
６図は係るメモリセル・アレイを形成するプロセスを示
す縦断面図である。なお第６図の（ｉ），（ii），（ii
i），（iv）は、それぞれ第５図中のX1−Ｘ′1,X2−
Ｘ′2,Y1−Ｙ′1,Y2−Ｙ′２の各線に沿った縦断面図を
示す。
形成するプロセスについて説明する。第５図は、係るメ
モリセル・アレイを形成するプロセスを示す平面図、第
６図は係るメモリセル・アレイを形成するプロセスを示
す縦断面図である。なお第６図の（ｉ），（ii），（ii
i），（iv）は、それぞれ第５図中のX1−Ｘ′1,X2−
Ｘ′2,Y1−Ｙ′1,Y2−Ｙ′２の各線に沿った縦断面図を
示す。
まずＰ型シリコン基板（１）の表面を選択的に熱酸化
して、素子分離領域にフィールド酸化膜（２）を形成す
る。（第5,6図（ａ））さらに素子領域上に酸化膜を形
成してその上に多結晶シリコン等の導体を堆積した後、
フォトリソグラフィー技術を用いてパターニングしゲー
ト酸化膜（３）及びゲート電極（５）を形成する。（第
5,6図（ｂ））なおこのゲート電極（５）は、メモリセ
ル・アレイのワード線を兼ねている。次にゲート電極
（５）をマスクとして用い、素子領域にAs等のイオン注
入を行なってｎ型のソース（６−１）及びドレイン（６
−２）を形成する。（第5,6図（ｃ））次いで、CVD法等
を用いて全面にSiO2等よりなる第１の層間絶縁膜（９）
を形成した後、ドレイン（６−２）上の一部領域にリソ
グラフィー技術を用いてコンタクト・ホール（10）を形
成する。（第5,6図（ｄ））この後、コンタクト・ホー
ル（10）を含む第１の層間絶縁膜（９）上の所定の領域
に、強誘電体コンデンサの一方の電極となる第１の電極
（７）が形成される。（第5,6図（ｅ））続いて、係る
第１の電極（７）上にスパッタ法等を用いて強誘電体膜
（12）を形成する。（第5,6図（ｆ））さらに強誘電体
膜（12）上には、強誘電体コンデンサの他方の電極とな
る第２の電極（８）が形成されるが、係る第２の電極
（８）はメモリセル・アレイのプレート線を兼ねてお
り、ワード線を兼ねたゲート電極（５）と直交して形成
され、隣接するゲート電極（５）間において強誘電体コ
ンデンサが構成される。（第5,6図（ｇ））次にCVD法等
を用いて全面にSiO2等よりなる第２の層間絶縁膜（14）
を形成した後、ソース（６−１）上の一部領域にリソグ
ラフィー技術を用いてコンタクトホール（15）を形成す
る。（第5,6図（ｈ））この後、コンタクト・ホール（1
5）を含む第２の層間絶縁膜（14）上の所定の領域に、
ビット線（16−1,16−２）を形成することにより、本発
明に係るメモリセル・アレイのパターンが得られる。
（第5,6図（ｉ））このとき、ビット線（16−1,16−
２）はワード線を兼ねるゲート電極（５）と直交し、プ
レート線を兼ねる第２の電極（８）と平行に形成され
る。また第５図（ｇ），（ｉ）より明らかなように、２
本のビット線（16−1,16−２）はプレート線を兼ねる第
２の電極（８）の両側に対称的に形成され、係る２本の
ビット線（16−1,16−２）がビット線対を構成する。な
おこのようなメモリセル・アレイは、この後全面に保護
膜（155）を形成してから用いられる。（第６図
（ｊ）） さらに本発明に係るメモリセル・アレイにおいては、
上述したような平面型の強誘電体コンデンサでなく、強
誘電体膜に一対の垂直な溝を互いに平行に形成し、この
溝に導体を充填することによって得られる縦型のコンデ
ンサを利用してもよい。以下に、このような縦型のコン
デンサを有するメモリセル・アレイを形成するプロセス
を図面を参照して説明する。第７図は係るメモリセル・
アレイを形成するプロセスを示す平面図であり、第８図
は係るメモリセル・アレイを形成するプロセスを示す縦
断面図である。なお第８図の（ｉ），（ii），（ii
i），（iv）は、それぞれ第７図中のX1−Ｘ′1,X2−
Ｘ′2,Y1−Ｙ′1,Y2−Ｙ′２の各線に沿った縦断面図を
示す。
して、素子分離領域にフィールド酸化膜（２）を形成す
る。（第5,6図（ａ））さらに素子領域上に酸化膜を形
成してその上に多結晶シリコン等の導体を堆積した後、
フォトリソグラフィー技術を用いてパターニングしゲー
ト酸化膜（３）及びゲート電極（５）を形成する。（第
5,6図（ｂ））なおこのゲート電極（５）は、メモリセ
ル・アレイのワード線を兼ねている。次にゲート電極
（５）をマスクとして用い、素子領域にAs等のイオン注
入を行なってｎ型のソース（６−１）及びドレイン（６
−２）を形成する。（第5,6図（ｃ））次いで、CVD法等
を用いて全面にSiO2等よりなる第１の層間絶縁膜（９）
を形成した後、ドレイン（６−２）上の一部領域にリソ
グラフィー技術を用いてコンタクト・ホール（10）を形
成する。（第5,6図（ｄ））この後、コンタクト・ホー
ル（10）を含む第１の層間絶縁膜（９）上の所定の領域
に、強誘電体コンデンサの一方の電極となる第１の電極
（７）が形成される。（第5,6図（ｅ））続いて、係る
第１の電極（７）上にスパッタ法等を用いて強誘電体膜
（12）を形成する。（第5,6図（ｆ））さらに強誘電体
膜（12）上には、強誘電体コンデンサの他方の電極とな
る第２の電極（８）が形成されるが、係る第２の電極
（８）はメモリセル・アレイのプレート線を兼ねてお
り、ワード線を兼ねたゲート電極（５）と直交して形成
され、隣接するゲート電極（５）間において強誘電体コ
ンデンサが構成される。（第5,6図（ｇ））次にCVD法等
を用いて全面にSiO2等よりなる第２の層間絶縁膜（14）
を形成した後、ソース（６−１）上の一部領域にリソグ
ラフィー技術を用いてコンタクトホール（15）を形成す
る。（第5,6図（ｈ））この後、コンタクト・ホール（1
5）を含む第２の層間絶縁膜（14）上の所定の領域に、
ビット線（16−1,16−２）を形成することにより、本発
明に係るメモリセル・アレイのパターンが得られる。
（第5,6図（ｉ））このとき、ビット線（16−1,16−
２）はワード線を兼ねるゲート電極（５）と直交し、プ
レート線を兼ねる第２の電極（８）と平行に形成され
る。また第５図（ｇ），（ｉ）より明らかなように、２
本のビット線（16−1,16−２）はプレート線を兼ねる第
２の電極（８）の両側に対称的に形成され、係る２本の
ビット線（16−1,16−２）がビット線対を構成する。な
おこのようなメモリセル・アレイは、この後全面に保護
膜（155）を形成してから用いられる。（第６図
（ｊ）） さらに本発明に係るメモリセル・アレイにおいては、
上述したような平面型の強誘電体コンデンサでなく、強
誘電体膜に一対の垂直な溝を互いに平行に形成し、この
溝に導体を充填することによって得られる縦型のコンデ
ンサを利用してもよい。以下に、このような縦型のコン
デンサを有するメモリセル・アレイを形成するプロセス
を図面を参照して説明する。第７図は係るメモリセル・
アレイを形成するプロセスを示す平面図であり、第８図
は係るメモリセル・アレイを形成するプロセスを示す縦
断面図である。なお第８図の（ｉ），（ii），（ii
i），（iv）は、それぞれ第７図中のX1−Ｘ′1,X2−
Ｘ′2,Y1−Ｙ′1,Y2−Ｙ′２の各線に沿った縦断面図を
示す。
まずＰ型シリコン基板（１）の表面にSiN膜を形成
し、続いてSiN膜のパターニングを行ない素子領域を残
してSiN膜を除去した後、Ｐ型シリコン基板（１）の表
面を熱酸化して素子分離領域にフィールド酸化膜（２）
を形成して、SiN膜は除去する。（第7,8図（ａ））さら
に、素子領域上に酸化膜を形成してその上に多結晶シリ
コン等の導体を堆積した後、フォトリソグラフィー技術
を用いてパターニングしゲート酸化膜（３）及びゲート
電極（５）を形成する。（第7,8図（ｂ））なおこのゲ
ート電極（５）は、メモリセル・アレイのワード線を兼
ねている。次にゲート電極（５）をマスクとして用い、
素子領域にAs等のイオン注入を行なってｎ型のソース
（６−１）及びドレイン（６−２）を形成する。（第7,
8図（ｃ））次いで、CVD法等を用いて全面にSiO2等より
なる第１の層間絶縁膜（９）を形成した後、第１の層間
絶縁膜（９）上の所定の領域に、多結晶シリコン等より
なるプレート線（13）をワード線を兼ねるゲート電極
（５）と直交して形成する。（第7,8図（ｄ））さらに
この上全面に、CVD法等を用いてボロンリンシリケート
（BPSG）等よりなる第２の層間絶縁膜（14）を形成し
て、熱処理することにより表面を平坦化した後、第２の
層間絶縁膜（14）上の所定の領域に、スパッタリング等
を用いて強誘電体膜（12）を形成する。（第7,8図
（ｅ））なお、前述した第２の層間絶縁膜（14）の熱処
理は、膜の平坦化と共にリンゲッタリングを兼ねていて
もよく、また第２の層間絶縁膜（14）と強誘電体膜（1
2）の間には、MgO等よりなるバッファ層もしくはバリア
層を形成してもよい。続いて、全面にリンシリケート等
よりなる第３の層間絶縁膜（51）を形成するが、この際
においても、強誘電体膜（12）と第３の層間絶縁膜（5
1）の間にバッファ層もしくはバリア層を形成してもよ
い。この後、反応性イオンエッチング法等により強誘電
体コンデンサの電極用の穴を所定の位置に設け、この穴
にシラン還元によるタングステンCVD法等を用いてタン
グステン等の導体を埋め込み、ドレイン（６−２）と結
合する第１の電極（７）及びプレート線（13）と結合す
る第２の電極（８）が形成される。このとき第１の電極
（７）用の穴は第２の電極（８）用の穴より深く設けら
れ、第１の電極（７）はソース（６−１）又はドレイン
（６−２）に達し、第２の電極（８）はプレート線（1
3）に達する。（第7,8図（ｆ））または電極用の穴を設
ける際には、第１の層間絶縁膜（９）とプレート線（1
3）とでエッチング速度の異なるエッチャントを用いれ
ば、深さの異なる第１の電極（７）用の穴と第２の電極
（８）用の穴を一度で開口することもできる。次いで、
CVD法等を用いて全面に第４の層間絶縁膜（53）を形成
した後、ソース（６−１）上の一部領域にコンタクト・
ホールを形成し、係るコンタクト・ホールを含む第４の
層間絶縁膜（53）上の所定の領域に、プレート線（13）
と平行してビット線（16−1,16−２）が形成される。
（第7,8図（ｇ））このようなメモリセル・アレイにお
いても、第5,6図に示されたメモリセル・アレイと同様
に、１本のプレート線（13）に対して２本のビット線
（16−1,16−２）が対称的に形成され、係る２本のビッ
ト線（16−1,16−２）がビット線対を構成する。さらに
このようなメモリセル・アレイについても、この後全面
に保護膜（155）を形成して用いられる。（第８図
（ｈ）） このような縦型の強誘電体コンデンサを利用したメモ
リセル・アレイにおいては、前述した平面型の強誘電体
コンデンサを利用したメモリセル・アレイと比較して、
メモリセルの面積をより小さくすることが可能であり、
高集積化の実現に対して有利である。すなわち平面型の
強誘電体コンデンサでは、強誘電体コンデンサに蓄積さ
れる電荷を確保するために必要な面積が妨げとなり、あ
る程度よりメモリセルを小さくすることは原理的にでき
なかった。これに対し縦型の強誘電体コンデンサでは、
強誘電体膜の膜厚を厚くし、これにあける穴の深さを深
くすることによって、平面的な面積を増やさなくてもコ
ンデンサの電極の面積を増やすことができる。これはデ
ザイン・ルールを小さくし、メモリセルの面積を小さく
しても、コンデンサが取り扱える電荷量を確保する手段
が原理的にあることを示している。
し、続いてSiN膜のパターニングを行ない素子領域を残
してSiN膜を除去した後、Ｐ型シリコン基板（１）の表
面を熱酸化して素子分離領域にフィールド酸化膜（２）
を形成して、SiN膜は除去する。（第7,8図（ａ））さら
に、素子領域上に酸化膜を形成してその上に多結晶シリ
コン等の導体を堆積した後、フォトリソグラフィー技術
を用いてパターニングしゲート酸化膜（３）及びゲート
電極（５）を形成する。（第7,8図（ｂ））なおこのゲ
ート電極（５）は、メモリセル・アレイのワード線を兼
ねている。次にゲート電極（５）をマスクとして用い、
素子領域にAs等のイオン注入を行なってｎ型のソース
（６−１）及びドレイン（６−２）を形成する。（第7,
8図（ｃ））次いで、CVD法等を用いて全面にSiO2等より
なる第１の層間絶縁膜（９）を形成した後、第１の層間
絶縁膜（９）上の所定の領域に、多結晶シリコン等より
なるプレート線（13）をワード線を兼ねるゲート電極
（５）と直交して形成する。（第7,8図（ｄ））さらに
この上全面に、CVD法等を用いてボロンリンシリケート
（BPSG）等よりなる第２の層間絶縁膜（14）を形成し
て、熱処理することにより表面を平坦化した後、第２の
層間絶縁膜（14）上の所定の領域に、スパッタリング等
を用いて強誘電体膜（12）を形成する。（第7,8図
（ｅ））なお、前述した第２の層間絶縁膜（14）の熱処
理は、膜の平坦化と共にリンゲッタリングを兼ねていて
もよく、また第２の層間絶縁膜（14）と強誘電体膜（1
2）の間には、MgO等よりなるバッファ層もしくはバリア
層を形成してもよい。続いて、全面にリンシリケート等
よりなる第３の層間絶縁膜（51）を形成するが、この際
においても、強誘電体膜（12）と第３の層間絶縁膜（5
1）の間にバッファ層もしくはバリア層を形成してもよ
い。この後、反応性イオンエッチング法等により強誘電
体コンデンサの電極用の穴を所定の位置に設け、この穴
にシラン還元によるタングステンCVD法等を用いてタン
グステン等の導体を埋め込み、ドレイン（６−２）と結
合する第１の電極（７）及びプレート線（13）と結合す
る第２の電極（８）が形成される。このとき第１の電極
（７）用の穴は第２の電極（８）用の穴より深く設けら
れ、第１の電極（７）はソース（６−１）又はドレイン
（６−２）に達し、第２の電極（８）はプレート線（1
3）に達する。（第7,8図（ｆ））または電極用の穴を設
ける際には、第１の層間絶縁膜（９）とプレート線（1
3）とでエッチング速度の異なるエッチャントを用いれ
ば、深さの異なる第１の電極（７）用の穴と第２の電極
（８）用の穴を一度で開口することもできる。次いで、
CVD法等を用いて全面に第４の層間絶縁膜（53）を形成
した後、ソース（６−１）上の一部領域にコンタクト・
ホールを形成し、係るコンタクト・ホールを含む第４の
層間絶縁膜（53）上の所定の領域に、プレート線（13）
と平行してビット線（16−1,16−２）が形成される。
（第7,8図（ｇ））このようなメモリセル・アレイにお
いても、第5,6図に示されたメモリセル・アレイと同様
に、１本のプレート線（13）に対して２本のビット線
（16−1,16−２）が対称的に形成され、係る２本のビッ
ト線（16−1,16−２）がビット線対を構成する。さらに
このようなメモリセル・アレイについても、この後全面
に保護膜（155）を形成して用いられる。（第８図
（ｈ）） このような縦型の強誘電体コンデンサを利用したメモ
リセル・アレイにおいては、前述した平面型の強誘電体
コンデンサを利用したメモリセル・アレイと比較して、
メモリセルの面積をより小さくすることが可能であり、
高集積化の実現に対して有利である。すなわち平面型の
強誘電体コンデンサでは、強誘電体コンデンサに蓄積さ
れる電荷を確保するために必要な面積が妨げとなり、あ
る程度よりメモリセルを小さくすることは原理的にでき
なかった。これに対し縦型の強誘電体コンデンサでは、
強誘電体膜の膜厚を厚くし、これにあける穴の深さを深
くすることによって、平面的な面積を増やさなくてもコ
ンデンサの電極の面積を増やすことができる。これはデ
ザイン・ルールを小さくし、メモリセルの面積を小さく
しても、コンデンサが取り扱える電荷量を確保する手段
が原理的にあることを示している。
また平面型の強誘電体コンデンサでは、まず第１の電
極として導体層を形成し、そのうえに強誘電体膜を形成
し、さらに第２の電極として導体層を形成する。そして
第１の電極と第２の電極の間に電圧をかけることによ
り、強誘電体に電界がかかる。従来強誘電体としては、
ジルコン酸チタン酸鉛が多く使用され、第１の電極、第
２の電極としては、白金が使用されている。何となれ
ば、ジルコン酸チタン酸鉛が結晶化する温度でジルコン
酸チタン酸鉛と反応せず、しかもジルコン酸チタン酸鉛
の結晶がその上に成長しやすい導体として、白金以外の
導体は見出だされていないからである。しかし、白金の
上にジルコン酸チタン酸鉛などのペロブスカイト型結晶
を成長させると、白金とジルコン酸チタン酸鉛の格子定
数は異なるため、界面には無数の転移や欠陥が生じる。
すなわち、ペロブスカイト型の結晶構造は、酸素八面体
を構成要素としそのすべての頂点を隣接する酸素八面体
と共有しながら、３次元的に規則正しく配列されてい
る。一方、ペロブスカイト型の結晶構造と類似の酸素八
面体を基本的な構成要素とする結晶構造には、他の無数
の型が存在する。そのため格子定数の異なる界面など、
無数の転移や欠陥が生じやすい状況では、ペロブスカイ
ト型と類似ではあるが、ペロブスカイト型とは異なる結
晶構造が安定になることは、ほとんど避けられない。而
して平面型の強誘電体コンデンサでは、上述したような
理由で生じる低誘電率の界面層が強誘電体層と直列に接
続されるため、強誘電体コンデンサの誘電特性が低下し
てしまう。一方縦型の強誘電体コンデンサでは、前述し
たような低誘電率の界面層は強誘電体層と並列に接続さ
れるので、界面層による誘電率の低下はなく、優れた誘
電特性を得ることができる。
極として導体層を形成し、そのうえに強誘電体膜を形成
し、さらに第２の電極として導体層を形成する。そして
第１の電極と第２の電極の間に電圧をかけることによ
り、強誘電体に電界がかかる。従来強誘電体としては、
ジルコン酸チタン酸鉛が多く使用され、第１の電極、第
２の電極としては、白金が使用されている。何となれ
ば、ジルコン酸チタン酸鉛が結晶化する温度でジルコン
酸チタン酸鉛と反応せず、しかもジルコン酸チタン酸鉛
の結晶がその上に成長しやすい導体として、白金以外の
導体は見出だされていないからである。しかし、白金の
上にジルコン酸チタン酸鉛などのペロブスカイト型結晶
を成長させると、白金とジルコン酸チタン酸鉛の格子定
数は異なるため、界面には無数の転移や欠陥が生じる。
すなわち、ペロブスカイト型の結晶構造は、酸素八面体
を構成要素としそのすべての頂点を隣接する酸素八面体
と共有しながら、３次元的に規則正しく配列されてい
る。一方、ペロブスカイト型の結晶構造と類似の酸素八
面体を基本的な構成要素とする結晶構造には、他の無数
の型が存在する。そのため格子定数の異なる界面など、
無数の転移や欠陥が生じやすい状況では、ペロブスカイ
ト型と類似ではあるが、ペロブスカイト型とは異なる結
晶構造が安定になることは、ほとんど避けられない。而
して平面型の強誘電体コンデンサでは、上述したような
理由で生じる低誘電率の界面層が強誘電体層と直列に接
続されるため、強誘電体コンデンサの誘電特性が低下し
てしまう。一方縦型の強誘電体コンデンサでは、前述し
たような低誘電率の界面層は強誘電体層と並列に接続さ
れるので、界面層による誘電率の低下はなく、優れた誘
電特性を得ることができる。
さらに本発明では、前述したようなメモリセルがビッ
ト線を介してセンスアンプと結合される。第９図に、本
発明におけるメモリセルとセンスアンプのレイアウトの
一例を示し、以下に係るレイアウトを有する半導体記憶
装置について説明する。
ト線を介してセンスアンプと結合される。第９図に、本
発明におけるメモリセルとセンスアンプのレイアウトの
一例を示し、以下に係るレイアウトを有する半導体記憶
装置について説明する。
第９図に示したようなレイアウトを有する半導体記憶
装置においては、１本のプレート線PL（13）を挟んでそ
の両側に形成される２本のビット線BL（16−１）、▲
▼（16−２）、換言すればビット線対は同一のセンス
アンプS/A（20）と結合される。従って同一カラム内の
メモリセルM/C（11）は、前記ビット線対を介して全て
同一のセンスアンプS/A（20）と結合される。このよう
なセンスアンプS/A（20）においては、読み出しを行な
う際に、メモリセルM/C（11）が駆動した結果生じるビ
ット線対間のわずかな電位差が増幅され、前記メモリセ
ルM/C（11）に記憶されている情報の読み出しを可能と
する。またこのとき、係る半導体記憶装置においては、
前述したようにワード線WL（４）及びプレート線PL（1
3）をそれぞれロウアドレス及びカラムアドレスにより
１本ずつ選択することにより、該ロウアドレス及びカラ
ムアドレスの積によって選択される唯一のメモリセルM/
C（11）のみが駆動する。従って、係るメモリセルM/C
（11）と同一カラム内のセンスアンプS/A（20）のみを
活性化すればよく、それ以外のセンスアンプS/A（20）
については活性化を行なう必要がない。
装置においては、１本のプレート線PL（13）を挟んでそ
の両側に形成される２本のビット線BL（16−１）、▲
▼（16−２）、換言すればビット線対は同一のセンス
アンプS/A（20）と結合される。従って同一カラム内の
メモリセルM/C（11）は、前記ビット線対を介して全て
同一のセンスアンプS/A（20）と結合される。このよう
なセンスアンプS/A（20）においては、読み出しを行な
う際に、メモリセルM/C（11）が駆動した結果生じるビ
ット線対間のわずかな電位差が増幅され、前記メモリセ
ルM/C（11）に記憶されている情報の読み出しを可能と
する。またこのとき、係る半導体記憶装置においては、
前述したようにワード線WL（４）及びプレート線PL（1
3）をそれぞれロウアドレス及びカラムアドレスにより
１本ずつ選択することにより、該ロウアドレス及びカラ
ムアドレスの積によって選択される唯一のメモリセルM/
C（11）のみが駆動する。従って、係るメモリセルM/C
（11）と同一カラム内のセンスアンプS/A（20）のみを
活性化すればよく、それ以外のセンスアンプS/A（20）
については活性化を行なう必要がない。
すなわち第９図に示されたレイアウトを有する半導体
記憶装置では、ワード線WL（４）はワード線デコーダ
（19）によって１本が選択される。このとき、選択され
たワード線WL（４）と結合する２個のメモリセルM/C（1
1）について、共にMOS型トランジスタが導通状態となる
が、あらかじめビット線BL（16−１）、▲▼（16−
２）及びプレート線PL（13）は等電位とされているの
で、これだけでは強誘電体コンデンサからビット線BL
（16−１）、▲▼（16−２）への電荷の移動は生じ
ない。また係る半導体記憶装置では、プレート線PL（1
3）はプレート線デコーダ（28）によって１本が選択さ
れる。このとき選択されたプレート線PL（13）について
は、係るプレート線PL（13）を挟んでその両側に形成さ
れるビット線対との電位差がメモリセルM/C（11）の強
誘電体コンデンサの分極反転に必要なしきい値電圧以上
となるような電位に設定される。従って選択されたプレ
ート線PL（13）と結合するメモリセルM/C（11）のう
ち、ワード線WL（４）が選択されMOS型トランジスタが
導通状態となったメモリセルM/C（11）、換言すれば選
択されたワード線WL（４）、プレート線PL（13）のいず
れとも結合する唯一のメモリセルM/C（11）において、
強誘電体コンデンサからビット線BL（16−１）、▲
▼（16−２）への電荷の移動が生じる。このとき、係る
ビット線BL（16−１）、▲▼（16−２）と結合する
センスアンプS/A（20）のみがセンスアンプセレクタ（3
0）により活性化され、センスアンプS/A（20）と結合す
るビット線対間のわずかな電位差が増幅され、前述した
メモリセルM/C（11）に記憶されている情報の読み出し
が行なわれる。
記憶装置では、ワード線WL（４）はワード線デコーダ
（19）によって１本が選択される。このとき、選択され
たワード線WL（４）と結合する２個のメモリセルM/C（1
1）について、共にMOS型トランジスタが導通状態となる
が、あらかじめビット線BL（16−１）、▲▼（16−
２）及びプレート線PL（13）は等電位とされているの
で、これだけでは強誘電体コンデンサからビット線BL
（16−１）、▲▼（16−２）への電荷の移動は生じ
ない。また係る半導体記憶装置では、プレート線PL（1
3）はプレート線デコーダ（28）によって１本が選択さ
れる。このとき選択されたプレート線PL（13）について
は、係るプレート線PL（13）を挟んでその両側に形成さ
れるビット線対との電位差がメモリセルM/C（11）の強
誘電体コンデンサの分極反転に必要なしきい値電圧以上
となるような電位に設定される。従って選択されたプレ
ート線PL（13）と結合するメモリセルM/C（11）のう
ち、ワード線WL（４）が選択されMOS型トランジスタが
導通状態となったメモリセルM/C（11）、換言すれば選
択されたワード線WL（４）、プレート線PL（13）のいず
れとも結合する唯一のメモリセルM/C（11）において、
強誘電体コンデンサからビット線BL（16−１）、▲
▼（16−２）への電荷の移動が生じる。このとき、係る
ビット線BL（16−１）、▲▼（16−２）と結合する
センスアンプS/A（20）のみがセンスアンプセレクタ（3
0）により活性化され、センスアンプS/A（20）と結合す
るビット線対間のわずかな電位差が増幅され、前述した
メモリセルM/C（11）に記憶されている情報の読み出し
が行なわれる。
このように、第９図に示したような本発明に係る半導
体記憶装置では、１本のワード線及びプレート線が選択
されると、これらと結合する唯一のメモリセルが駆動
し、係るメモリセルと同一カラム内のセンスアンプのみ
が活性化されこれ以外のセンスアンプは活性化されな
い。すなわち、半導体記憶装置の低消費電力化、高速
化、長寿命化に寄与するものである。
体記憶装置では、１本のワード線及びプレート線が選択
されると、これらと結合する唯一のメモリセルが駆動
し、係るメモリセルと同一カラム内のセンスアンプのみ
が活性化されこれ以外のセンスアンプは活性化されな
い。すなわち、半導体記憶装置の低消費電力化、高速
化、長寿命化に寄与するものである。
また本発明では、１つのセンスアンプと結合するビッ
ト線対を、センスアンプを挟んでその両側に形成するこ
ともできる。第10図にこのような半導体記憶装置のブロ
ック図を示す。このような半導体記憶装置においても、
前述したような理由により、ビット線対を形成する２本
のビット線と結合するメモリセルの数が等しいことが望
ましい。またこの場合は、係る２本のビット線の一方と
結合する第１のメモリセル群と、係る２本のビット線の
他方と結合する第２のメモリセル群とが、センスアンプ
に対して対称的に形成されることがより望ましい。さら
に、全てのメモリセルがビット線対を形成する２本のビ
ット線の一方と結合してなる半導体記憶装置のブロック
図を、第11図に示す。第11図に示したブロック図では、
メモリセルと結合していない一方のビット線▲▼
（16−２）には、係るビット線▲▼（16−２）を参
照電位に設定するためのダミーセルD/C（21）が結合さ
れている。さらに、係るダミーセルの回路図を第12図に
示す。第12図に示したように係るダミーセル（21）は１
個のMOS型トランジスタ（17）と１個のコンデンサ（5
0）を有しており、メモリセルと同様にビット線BL（1
6）、プレート線PL（13）と結合する。一方MOS型トラン
ジスタ（17）のゲート電極は、ビット線BL（16）及びプ
レート線PL（13）と直交して形成されるダミーワード線
DWL（33）と結合する。また係るダミーセル（21）で
は、ダミーセル書き込み用電源線（54）より入力される
信号に応じ、随時VDC電位をコンデンサ（50）に書き込
むことができる。なおこのような半導体記憶装置におい
ては、メモリセルと結合していない一方のビット線を参
照電位に設定するために、ダミーセル以外の他の手段を
用いても構わない。
ト線対を、センスアンプを挟んでその両側に形成するこ
ともできる。第10図にこのような半導体記憶装置のブロ
ック図を示す。このような半導体記憶装置においても、
前述したような理由により、ビット線対を形成する２本
のビット線と結合するメモリセルの数が等しいことが望
ましい。またこの場合は、係る２本のビット線の一方と
結合する第１のメモリセル群と、係る２本のビット線の
他方と結合する第２のメモリセル群とが、センスアンプ
に対して対称的に形成されることがより望ましい。さら
に、全てのメモリセルがビット線対を形成する２本のビ
ット線の一方と結合してなる半導体記憶装置のブロック
図を、第11図に示す。第11図に示したブロック図では、
メモリセルと結合していない一方のビット線▲▼
（16−２）には、係るビット線▲▼（16−２）を参
照電位に設定するためのダミーセルD/C（21）が結合さ
れている。さらに、係るダミーセルの回路図を第12図に
示す。第12図に示したように係るダミーセル（21）は１
個のMOS型トランジスタ（17）と１個のコンデンサ（5
0）を有しており、メモリセルと同様にビット線BL（1
6）、プレート線PL（13）と結合する。一方MOS型トラン
ジスタ（17）のゲート電極は、ビット線BL（16）及びプ
レート線PL（13）と直交して形成されるダミーワード線
DWL（33）と結合する。また係るダミーセル（21）で
は、ダミーセル書き込み用電源線（54）より入力される
信号に応じ、随時VDC電位をコンデンサ（50）に書き込
むことができる。なおこのような半導体記憶装置におい
ては、メモリセルと結合していない一方のビット線を参
照電位に設定するために、ダミーセル以外の他の手段を
用いても構わない。
このように本発明では、１つのセンスアンプと結合す
るビット線対が、センスアンプを挟んでその両側に形成
されてもよい。しかしながらこのような半導体記憶装置
では、ヒット線対がプレート線を挟んでその両側に形成
される半導体記憶装置と比較して、ワード線等ビット線
と直交する信号線に起因するノイズの影響を受け易い。
例えば１本のワード線に信号が入力されると、係るワー
ド線と交差するビット線では、ワード線とビット線の間
に寄生する容量の影響で、電位の変化を生じる。このと
き、第10図に示したようにビット線対がセンスアンプを
挟んでその両側に形成されていれば、ビット線対を形成
する２本のビット線のうち、一方のビット線では電位の
変化を生じ他方のビット線では電位の変化を生じない。
すなわち、このようなレイアウトを有する半導体記憶装
置では、ワード線に信号が入力されたときにビット線対
間に電位差を生じてしまい、後動作が発生するおそれが
ある。一方第９図に示した如く、ビット線対がプレート
線を挟んでその両側に形成される半導体記憶装置では、
ビット線対を形成する２本のビット線は共に全てのワー
ド線と交差しているので、ワード線に信号が入力されて
もビット線対間に生じる電位差は小さく、誤動作が発生
するおそれは少ない。従って本発明の半導体記憶装置に
おいては、ビット線対がプレート線を挟んでその両側に
形成される方が、ワード線等他の信号線に起因するノイ
ズの影響を受けにくく、より好ましい。
るビット線対が、センスアンプを挟んでその両側に形成
されてもよい。しかしながらこのような半導体記憶装置
では、ヒット線対がプレート線を挟んでその両側に形成
される半導体記憶装置と比較して、ワード線等ビット線
と直交する信号線に起因するノイズの影響を受け易い。
例えば１本のワード線に信号が入力されると、係るワー
ド線と交差するビット線では、ワード線とビット線の間
に寄生する容量の影響で、電位の変化を生じる。このと
き、第10図に示したようにビット線対がセンスアンプを
挟んでその両側に形成されていれば、ビット線対を形成
する２本のビット線のうち、一方のビット線では電位の
変化を生じ他方のビット線では電位の変化を生じない。
すなわち、このようなレイアウトを有する半導体記憶装
置では、ワード線に信号が入力されたときにビット線対
間に電位差を生じてしまい、後動作が発生するおそれが
ある。一方第９図に示した如く、ビット線対がプレート
線を挟んでその両側に形成される半導体記憶装置では、
ビット線対を形成する２本のビット線は共に全てのワー
ド線と交差しているので、ワード線に信号が入力されて
もビット線対間に生じる電位差は小さく、誤動作が発生
するおそれは少ない。従って本発明の半導体記憶装置に
おいては、ビット線対がプレート線を挟んでその両側に
形成される方が、ワード線等他の信号線に起因するノイ
ズの影響を受けにくく、より好ましい。
本発明では、上述したようなメモリセル・アレイに適
当な周辺回路を付加することにより、任意のメモリセル
にデジタル情報を書き込み、保持し、読み出すことが可
能な半導体記憶装置を構成することができる。第13図
に、係る半導体記憶装置の一態様のブロック図を示す。
当な周辺回路を付加することにより、任意のメモリセル
にデジタル情報を書き込み、保持し、読み出すことが可
能な半導体記憶装置を構成することができる。第13図
に、係る半導体記憶装置の一態様のブロック図を示す。
第13図に示した半導体記憶装置は、第２図に示したよ
うなメモリセル・アレイにワード線デコーダ（19）、セ
ンスアンプS/A（20）、ダミーセルD/C（21）、ダミーワ
ード線デコーダ（22）、I/O接続回路（23）、プリチャ
ージ回路（24）、イコライズ回路（25）、入出力線セン
スアンプ（26）、データ出力バッファ回路（27）、プレ
ート線デコーダ（28）、データ入力バッファ回路（29）
を図示の如く付加したものである。係る半導体記憶装置
においては、センスアンプS/A（20）、I/O接続回路（2
3）、プリチャージ回路（24）、イコライズ回路（25）
がカラム毎に設けられ、センスアンプS/A（20）はプレ
ート線PL（13）を介して、I/O接続回路（23）はカラム
アドレス選択線CSL（32）を介して共にプレート線デコ
ーダ（28）と接続され、カラムアドレスにより選択され
る。またプリチャージ回路（25）及びイコライズ回路
（25）には、プリチャージ回路駆動線（31）より信号が
入力される。なお第13図に示した半導体記憶装置では、
カラムアドレス選択線CSL（32）の活性化がプレート線
デコーダ（28）によって行なわれ、プレート線デコーダ
（28）がカラムアドレス選択線デコーダの機能をも有し
ているが、本発明ではプレート線デコーダ（28）とは別
に、カラムアドレス選択線デコーダを設けても構なわ
い。またダミーセルD/C（21）は、ビット線BL（16−
１）または▲▼（16−２）及びプレート線PL（13）
と結合され、各ビット線BL（16−１），▲▼（16−
２）がそれぞれ１個のダミーセルD/C（21）と結合され
る。さらに、ダミーセルD/C（21）はダミーワード線DWL
（33）を介してダミーワード線デコーダ（22）と接続さ
れるが、このときビット線対を構成する２本のビット線
BL（16−１）及び▲▼（16−２）と結合される一対
のダミーセルD/C（21）は、一方がダミーワード線DWL1
（33−１）と結合され、他方がダミーワード線DWL2（33
−２）と結合される。また、I/O接続回路（23）を介し
てビット線対と接続される入出力線（34）は、入出力線
センスアンプ（26）、データ出力バッファ回路（27）、
データ入力バッファ回路（29）と結合されている。
うなメモリセル・アレイにワード線デコーダ（19）、セ
ンスアンプS/A（20）、ダミーセルD/C（21）、ダミーワ
ード線デコーダ（22）、I/O接続回路（23）、プリチャ
ージ回路（24）、イコライズ回路（25）、入出力線セン
スアンプ（26）、データ出力バッファ回路（27）、プレ
ート線デコーダ（28）、データ入力バッファ回路（29）
を図示の如く付加したものである。係る半導体記憶装置
においては、センスアンプS/A（20）、I/O接続回路（2
3）、プリチャージ回路（24）、イコライズ回路（25）
がカラム毎に設けられ、センスアンプS/A（20）はプレ
ート線PL（13）を介して、I/O接続回路（23）はカラム
アドレス選択線CSL（32）を介して共にプレート線デコ
ーダ（28）と接続され、カラムアドレスにより選択され
る。またプリチャージ回路（25）及びイコライズ回路
（25）には、プリチャージ回路駆動線（31）より信号が
入力される。なお第13図に示した半導体記憶装置では、
カラムアドレス選択線CSL（32）の活性化がプレート線
デコーダ（28）によって行なわれ、プレート線デコーダ
（28）がカラムアドレス選択線デコーダの機能をも有し
ているが、本発明ではプレート線デコーダ（28）とは別
に、カラムアドレス選択線デコーダを設けても構なわ
い。またダミーセルD/C（21）は、ビット線BL（16−
１）または▲▼（16−２）及びプレート線PL（13）
と結合され、各ビット線BL（16−１），▲▼（16−
２）がそれぞれ１個のダミーセルD/C（21）と結合され
る。さらに、ダミーセルD/C（21）はダミーワード線DWL
（33）を介してダミーワード線デコーダ（22）と接続さ
れるが、このときビット線対を構成する２本のビット線
BL（16−１）及び▲▼（16−２）と結合される一対
のダミーセルD/C（21）は、一方がダミーワード線DWL1
（33−１）と結合され、他方がダミーワード線DWL2（33
−２）と結合される。また、I/O接続回路（23）を介し
てビット線対と接続される入出力線（34）は、入出力線
センスアンプ（26）、データ出力バッファ回路（27）、
データ入力バッファ回路（29）と結合されている。
さらにこのような周辺回路について以下に詳述する。
第14図に、前述した半導体記憶装置で用いられるイコ
ライズ回路の回路図を示し、第15図にはプリチャージ回
路の回路図を示す。
ライズ回路の回路図を示し、第15図にはプリチャージ回
路の回路図を示す。
係るイコライズ回路（25）はビット線対の電位を等電
位とするために設けられ、プリチャージ回路駆動線PC
（31）の信号がＨレベルのときビット線対が等電位とな
る。また、プリチャージ回路（24）はビット線BL（16−
１）及び▲▼（16−２）のプリチャージを行なうた
めに設けられ、プリチャージ回路駆動線PC（31）の信号
がＨレベルのときビット線BL（16−１）及び▲▼
（16−２）はVpreに充電される。これに対しプリチャー
ジ回路駆動線PC（31）の信号がＬレベルのとき、ビット
線対は互いに切り離されると同時にVpreからも切り離さ
れ、ビット線対はフローティング状態となる。なお上述
したイコライズ回路及びプリチャージ回路は、共に同一
の信号線、すなわちプリチャージ回路駆動線と結合され
ているが、本発明では、イコライズ回路及びプリチャー
ジ回路が異なる信号線と結合され、別個に制御が行なわ
れても構わない。
位とするために設けられ、プリチャージ回路駆動線PC
（31）の信号がＨレベルのときビット線対が等電位とな
る。また、プリチャージ回路（24）はビット線BL（16−
１）及び▲▼（16−２）のプリチャージを行なうた
めに設けられ、プリチャージ回路駆動線PC（31）の信号
がＨレベルのときビット線BL（16−１）及び▲▼
（16−２）はVpreに充電される。これに対しプリチャー
ジ回路駆動線PC（31）の信号がＬレベルのとき、ビット
線対は互いに切り離されると同時にVpreからも切り離さ
れ、ビット線対はフローティング状態となる。なお上述
したイコライズ回路及びプリチャージ回路は、共に同一
の信号線、すなわちプリチャージ回路駆動線と結合され
ているが、本発明では、イコライズ回路及びプリチャー
ジ回路が異なる信号線と結合され、別個に制御が行なわ
れても構わない。
また第16図に、前述したI/O接続回路の回路図を示
す。このようにI/O接続回路（23）では、カラムアドレ
ス選択線CSL（32）の信号がＨレベルのとき、ビット線
対を構成する２本のビット線BL（16−１）及び▲▼
（16−２）が入出力線対を構成する２本の入出力線I/O
（34−１）及び▲▼（34−２）と接続される。従
って第13図に示したように構成される半導体記憶装置で
は、プレート線デコーダ（28）によってカラムアドレス
選択線CSL（32）を選択することにより、該カラムのI/O
接続回路（23）が駆動し、ビット線対と入出力線対相互
間で情報を伝達することが可能となる。
す。このようにI/O接続回路（23）では、カラムアドレ
ス選択線CSL（32）の信号がＨレベルのとき、ビット線
対を構成する２本のビット線BL（16−１）及び▲▼
（16−２）が入出力線対を構成する２本の入出力線I/O
（34−１）及び▲▼（34−２）と接続される。従
って第13図に示したように構成される半導体記憶装置で
は、プレート線デコーダ（28）によってカラムアドレス
選択線CSL（32）を選択することにより、該カラムのI/O
接続回路（23）が駆動し、ビット線対と入出力線対相互
間で情報を伝達することが可能となる。
さらに本発明の半導体記憶装置では、第17図に示した
ようなフリップフロップ型のセンスアンプを用いること
ができる。このような構成のセンスアンプ（20）におい
ては、センスアンプ活性化線ACT（49−１），▲
▼（49−２）よりセンスアンプ活性化信号φACT,▲
▼が入力されたときに、活性化が行なわれる。また
ダミーセルについては、第12図に示したような構成を有
するダミーセルを用いればよい。次に、上述したように
構成される本発明の半導体記憶装置の動作方法を第13図
を参照しながら説明する。
ようなフリップフロップ型のセンスアンプを用いること
ができる。このような構成のセンスアンプ（20）におい
ては、センスアンプ活性化線ACT（49−１），▲
▼（49−２）よりセンスアンプ活性化信号φACT,▲
▼が入力されたときに、活性化が行なわれる。また
ダミーセルについては、第12図に示したような構成を有
するダミーセルを用いればよい。次に、上述したように
構成される本発明の半導体記憶装置の動作方法を第13図
を参照しながら説明する。
本発明の半導体記憶装置は、動作時にはプリチャージ
状態とアクティブ状態を有しているが、このような２つ
の状態の選択は、例えば、１ピンのコントロール信号▲
▼（チップイネーブル）によって行なわれる。
状態とアクティブ状態を有しているが、このような２つ
の状態の選択は、例えば、１ピンのコントロール信号▲
▼（チップイネーブル）によって行なわれる。
以下に第13図に示した半導体記憶装置の読み出し動作
を示す。
を示す。
第18図は、係る半導体記憶装置の読み出しを行なう時
の各動作のタイミングを示す波形図である。なお第18図
には、ワード線WL（４）としてWL1が選択され、プレー
ト線PL（13）としてPL1が選択される場合について示す
ものとする。まず係る半導体記憶装置においては、▲
▼がＨレベルでプリチャージ回路駆動線PC（31）によ
り伝達されるプリチャージ信号φPCの電位がVccのプリ
チャージ状態では、ワード線WL（４）及びダミーワード
線DWL（33）は全て非選択状態で、ビット線BL（16−
１），▲▼（16−２）はビット線充電用電源線VBC
（38）により1/2 Vccにプリチャージされている。ま
た、入出力線I/O（34−１），▲▼（34−２）も
同様に1/2 Vccにプリチャージされ、このときのプレー
ト線PL（13）の電位も1/2 Vccである。さらにまたダミ
ーセルD/C（21）には、ダミーセル書き込み用電源線（5
4）によりVDC電位が書き込まれている。
の各動作のタイミングを示す波形図である。なお第18図
には、ワード線WL（４）としてWL1が選択され、プレー
ト線PL（13）としてPL1が選択される場合について示す
ものとする。まず係る半導体記憶装置においては、▲
▼がＨレベルでプリチャージ回路駆動線PC（31）によ
り伝達されるプリチャージ信号φPCの電位がVccのプリ
チャージ状態では、ワード線WL（４）及びダミーワード
線DWL（33）は全て非選択状態で、ビット線BL（16−
１），▲▼（16−２）はビット線充電用電源線VBC
（38）により1/2 Vccにプリチャージされている。ま
た、入出力線I/O（34−１），▲▼（34−２）も
同様に1/2 Vccにプリチャージされ、このときのプレー
ト線PL（13）の電位も1/2 Vccである。さらにまたダミ
ーセルD/C（21）には、ダミーセル書き込み用電源線（5
4）によりVDC電位が書き込まれている。
次に▲▼がＬレベルになり、プリチャージ信号φ
PCがVccからVssになりアドレスが取りこまれると、ロウ
アドレス信号R/Aによってワード線WL（４）及びダミー
ワード線DWL（33）が１本ずつ選択され、選択されたワ
ード線WL（４）及びダミーワード線DWL（33）はVssから
3/2 Vccに昇圧され活性化される。ただしこのときに
は、ビット線BL（16−１）と結合されたメモリセルM/C
（11）と結合するワード線WL（４）が選択された場合に
は、ビット線▲▼（16−２）と結合されたダミーセ
ルD/C（21）と結合するダミーワード線DWL（33）が選択
される。逆に、ビット線▲▼（16−２）と結合され
たメモリセルM/C（11）と結合するワード線WL（４）が
選択された場合には、ビット線BL（16−１）と結合され
たダミーセルD/C（21）と結合するダミーワード線DWL
（33）が選択される。また、選択されたワード線WL
（４）及びダミーワード線DWL（33）の電位はVccに設定
されてもよいが、より好ましくは上述した如くの3/2 V
ccである。これとほぼ同時に、カラムアドレス信号C/A
によってプレート線PL（13）が１本選択され、選択され
たプレート線PL（13）は1/2 Vccから3/2 Vccに昇圧され
る。これにより、選択されたワード線WL（４）及びプレ
ート線PL（13）と結合するメモリセルM/C（11）に記憶
されている情報が、係るメモリセルM/C（11）と結合す
るビット線BL（16−１）または▲▼（16−２）に取
り出される。例えば第18図に示した場合では、メモリセ
ルM/C（11）に記憶されている状態がビット線BL1（16−
１）に取り出される。以下、前述したような情報がビッ
ト線BL（16−１）に取り出された場合について示すと、
このとき係るビット線BL（16−１）の電位は、メモリセ
ルM/C（11）に記憶されている情報が“1"の場合は大き
く、“0"の場合はわずかに上昇する。一方、係るビット
線BL（16−１）とビット線対を構成する他方のビット線
▲▼（16−２）は、“1"の情報がビット線BL（16−
１）に取り出された場合の電位と“0"の情報がビット線
BL（16−１）に取り出された場合の電位の中間の電位と
なる。これは、ビット線▲▼（16−２）にはダミー
セルD/C（21）より電荷が移動するが、このときビット
線▲▼（16−２）が前述したような電位となるよう
に、ダミーセルD/C（21）の容量及びダミーセルD/C（2
1）に書き込まれるVDC電位が設計されているからであ
る。なおこの際、選択されたワード線WL（４）及び非選
択状態のプレート線PL（13）と結合するメモリセルM/C
（11）においては、係るメモリセルM/C（11）と結合す
るビット線BL（16−１）または▲▼（16−２）とプ
レート線PL（13）が1/2 Vccで等電位であるため、メモ
リセルM/C（11）に記憶されている情報がビット線BL（1
6−１），▲▼（16−２）に取り出されるおそれは
ない。
PCがVccからVssになりアドレスが取りこまれると、ロウ
アドレス信号R/Aによってワード線WL（４）及びダミー
ワード線DWL（33）が１本ずつ選択され、選択されたワ
ード線WL（４）及びダミーワード線DWL（33）はVssから
3/2 Vccに昇圧され活性化される。ただしこのときに
は、ビット線BL（16−１）と結合されたメモリセルM/C
（11）と結合するワード線WL（４）が選択された場合に
は、ビット線▲▼（16−２）と結合されたダミーセ
ルD/C（21）と結合するダミーワード線DWL（33）が選択
される。逆に、ビット線▲▼（16−２）と結合され
たメモリセルM/C（11）と結合するワード線WL（４）が
選択された場合には、ビット線BL（16−１）と結合され
たダミーセルD/C（21）と結合するダミーワード線DWL
（33）が選択される。また、選択されたワード線WL
（４）及びダミーワード線DWL（33）の電位はVccに設定
されてもよいが、より好ましくは上述した如くの3/2 V
ccである。これとほぼ同時に、カラムアドレス信号C/A
によってプレート線PL（13）が１本選択され、選択され
たプレート線PL（13）は1/2 Vccから3/2 Vccに昇圧され
る。これにより、選択されたワード線WL（４）及びプレ
ート線PL（13）と結合するメモリセルM/C（11）に記憶
されている情報が、係るメモリセルM/C（11）と結合す
るビット線BL（16−１）または▲▼（16−２）に取
り出される。例えば第18図に示した場合では、メモリセ
ルM/C（11）に記憶されている状態がビット線BL1（16−
１）に取り出される。以下、前述したような情報がビッ
ト線BL（16−１）に取り出された場合について示すと、
このとき係るビット線BL（16−１）の電位は、メモリセ
ルM/C（11）に記憶されている情報が“1"の場合は大き
く、“0"の場合はわずかに上昇する。一方、係るビット
線BL（16−１）とビット線対を構成する他方のビット線
▲▼（16−２）は、“1"の情報がビット線BL（16−
１）に取り出された場合の電位と“0"の情報がビット線
BL（16−１）に取り出された場合の電位の中間の電位と
なる。これは、ビット線▲▼（16−２）にはダミー
セルD/C（21）より電荷が移動するが、このときビット
線▲▼（16−２）が前述したような電位となるよう
に、ダミーセルD/C（21）の容量及びダミーセルD/C（2
1）に書き込まれるVDC電位が設計されているからであ
る。なおこの際、選択されたワード線WL（４）及び非選
択状態のプレート線PL（13）と結合するメモリセルM/C
（11）においては、係るメモリセルM/C（11）と結合す
るビット線BL（16−１）または▲▼（16−２）とプ
レート線PL（13）が1/2 Vccで等電位であるため、メモ
リセルM/C（11）に記憶されている情報がビット線BL（1
6−１），▲▼（16−２）に取り出されるおそれは
ない。
さらに、前述したようにメモリセルM/C（11）に記憶
されている情報がビット線BL（16−１）に取り出され、
ビット線対間に電位差が生じると、センスアンプS/A（2
0）にセンスアンプ活性化信号φACT,▲▼が入
力され、センスアンプS/A（20）の活性化が行なわれ
る。この時センスアンプS/A（20）は第17図に示したよ
うな回路を有しているので、センスアンプS/A（20）の
活性化は、情報が取り出されたメモリセルM/C（11）と
同一カラム内のセンスアンプS/A（20）についてのみ行
なわれる。なお、本実施例ではプレート線PL（13）によ
ってセンスアンプS/A（20）の選択が行なわれている
が、本発明ではセンスアンプS/A（20）の選択線として
はプレート線PL（13）の使用に限らず、センスアンプS/
A（20）を選択するための専用の制御線で第17図のプレ
ート線PL（13）をおきかえてもよい。係るセンスアンプ
S/A（20）によって前述したビット線対間の電位差が増
幅されると、カラム選択信号φSCがプレート線デコーダ
（28）に入力され、先にカラムアドレス信号C/Aによっ
て選択されたプレート線PL（13）と同一カラム内のカラ
ムアドレス選択線CSL（32）が選択される。これによ
り、選択されたカラムのI/O接続回路（23）が駆動し、
ビット線BL（16−１），▲▼（16−２）に取り出さ
れた情報が入出力線I/O（34−１），▲▼（34−
２）に伝達され、２本の入出力線I/O（34−１），▲
▼（34−２）間、すなわち入出力線対間に電位差が
生じる。この後、入出力線対間の電位差は入出力線セン
スアンプ（26）によって増幅され、データ出力バッファ
回路（27）より論理“1"または“0"の情報が出力信号D
outとして読み出される。
されている情報がビット線BL（16−１）に取り出され、
ビット線対間に電位差が生じると、センスアンプS/A（2
0）にセンスアンプ活性化信号φACT,▲▼が入
力され、センスアンプS/A（20）の活性化が行なわれ
る。この時センスアンプS/A（20）は第17図に示したよ
うな回路を有しているので、センスアンプS/A（20）の
活性化は、情報が取り出されたメモリセルM/C（11）と
同一カラム内のセンスアンプS/A（20）についてのみ行
なわれる。なお、本実施例ではプレート線PL（13）によ
ってセンスアンプS/A（20）の選択が行なわれている
が、本発明ではセンスアンプS/A（20）の選択線として
はプレート線PL（13）の使用に限らず、センスアンプS/
A（20）を選択するための専用の制御線で第17図のプレ
ート線PL（13）をおきかえてもよい。係るセンスアンプ
S/A（20）によって前述したビット線対間の電位差が増
幅されると、カラム選択信号φSCがプレート線デコーダ
（28）に入力され、先にカラムアドレス信号C/Aによっ
て選択されたプレート線PL（13）と同一カラム内のカラ
ムアドレス選択線CSL（32）が選択される。これによ
り、選択されたカラムのI/O接続回路（23）が駆動し、
ビット線BL（16−１），▲▼（16−２）に取り出さ
れた情報が入出力線I/O（34−１），▲▼（34−
２）に伝達され、２本の入出力線I/O（34−１），▲
▼（34−２）間、すなわち入出力線対間に電位差が
生じる。この後、入出力線対間の電位差は入出力線セン
スアンプ（26）によって増幅され、データ出力バッファ
回路（27）より論理“1"または“0"の情報が出力信号D
outとして読み出される。
ところでこのような半導体記憶装置では、上述したよ
うな動作によりメモリセルM/C（11）より情報が取り出
されると、メモリセルM/C（11）内に記憶されている情
報は一度消失する。従って情報を読み出した後に、同じ
情報を再びメモリセルM/C（11）に書き込んでおかねば
ならない。換言すれば、このような半導体記憶装置の読
み出し動作では、メモリセルM/C（11）の情報を外部に
出力する動作と共に、メモリセルM/C（11）に情報を再
書き込みする動作が必ず行なわれる。次に、係る半導体
記憶装置の再書き込み動作について説明する。
うな動作によりメモリセルM/C（11）より情報が取り出
されると、メモリセルM/C（11）内に記憶されている情
報は一度消失する。従って情報を読み出した後に、同じ
情報を再びメモリセルM/C（11）に書き込んでおかねば
ならない。換言すれば、このような半導体記憶装置の読
み出し動作では、メモリセルM/C（11）の情報を外部に
出力する動作と共に、メモリセルM/C（11）に情報を再
書き込みする動作が必ず行なわれる。次に、係る半導体
記憶装置の再書き込み動作について説明する。
第19図は、係る半導体記憶装置において再書き込みを
行なう時の各動作のタイミングを示す波形図である。ま
た第20図は、このような再書き込み時において、係る半
導体記憶装置のメモリセルを構成する強誘電体コンデン
サに蓄積された電荷量が変化する様子を示す特性図であ
る。なお第20図中において、A0,A1,A2はメモリセルに記
憶されている情報が“0"の場合を示し、B0,B1,B2はメモ
リセルに記憶されている情報が“1"の場合を示す。
行なう時の各動作のタイミングを示す波形図である。ま
た第20図は、このような再書き込み時において、係る半
導体記憶装置のメモリセルを構成する強誘電体コンデン
サに蓄積された電荷量が変化する様子を示す特性図であ
る。なお第20図中において、A0,A1,A2はメモリセルに記
憶されている情報が“0"の場合を示し、B0,B1,B2はメモ
リセルに記憶されている情報が“1"の場合を示す。
第19図に示すように、アクセスされたメモリセルM/C
（11）の初期（t0）情報が“0"の場合（第20図A0）は、
前述したような読み出しが終了した時点（t1）で、ビッ
ト線BL（16−１）の電位がVssでプレート線PL（13）の
電位が3/2 Vccである。従ってこのようなメモリセルM/C
（11）では、この時点で“0"の情報が再書き込みされて
いる（第20図A1）。一方メモリセルM/C（11）の初期（t
0）情報が“1"の場合（第20図B0）は、この時点（t1）
でのビット線BL（16−１）の電位がVccで、プレート線P
L（13）の電位が3/2 Vccであり、再書き込みはこの時点
（t1）では行なわれない（第20図B1）。次いで第19図に
示すように、プレート線PL（13）の電位をVssに下げる
ことにより、係るメモリセルM/C（11）ではビット線BL
（16−１）の電位がVccであるので、この時点（t2）で
“1"の情報が再書き込みされる（第20図B2）。一方メモ
リセルM/C（11）の初期（t0）情報が“0"の場合、この
時点（t2）でのビット線BL（16−１）及びプレート線PL
（13）の電位は共にVssで等電位となる。しかしながら
第13図に示した半導体記憶装置では、メモリセルM/C（1
1）に強誘電体コンデンサが用いられているため、強誘
電体コンデンサの両電極間が等電位となっても係る強誘
電体コンデンサに蓄積された電荷は保持される。従っ
て、この時点（t2）がにおいてもメモリセルM/C（11）
には“0"の情報記憶されている。（第20図A2） 次いで、このような動作によりアクセスされたメモリ
セルM/C（11）への情報の再書き込みが終了すると、▲
▼がＬレベルから再びＨレベルに戻り、第13図に示
した半導体記憶装置がプリチャージ状態となる。すなわ
ちプリチャージ信号φPCがVssからVccになり、ビット線
BL（16−１）、▲▼（16−２）が1/2 Vccにプリチ
ャージされる。またプレート線PL（13）及び入出力線I/
O（34−１），▲▼（34−２）の電位も同様に1/2
Vccとなり、センスアンプ活性化信号φACT,▲
▼及びカラム選択信号φSCの入力が停止し、ダミーセル
D/C（21）にはVDC電位が書き込まれる。この後、選択さ
れていたワード線WL（４）及びダミーワード線DWL（3
3）が非選択状態に戻り、読み出しのサイクルが終了す
る。
（11）の初期（t0）情報が“0"の場合（第20図A0）は、
前述したような読み出しが終了した時点（t1）で、ビッ
ト線BL（16−１）の電位がVssでプレート線PL（13）の
電位が3/2 Vccである。従ってこのようなメモリセルM/C
（11）では、この時点で“0"の情報が再書き込みされて
いる（第20図A1）。一方メモリセルM/C（11）の初期（t
0）情報が“1"の場合（第20図B0）は、この時点（t1）
でのビット線BL（16−１）の電位がVccで、プレート線P
L（13）の電位が3/2 Vccであり、再書き込みはこの時点
（t1）では行なわれない（第20図B1）。次いで第19図に
示すように、プレート線PL（13）の電位をVssに下げる
ことにより、係るメモリセルM/C（11）ではビット線BL
（16−１）の電位がVccであるので、この時点（t2）で
“1"の情報が再書き込みされる（第20図B2）。一方メモ
リセルM/C（11）の初期（t0）情報が“0"の場合、この
時点（t2）でのビット線BL（16−１）及びプレート線PL
（13）の電位は共にVssで等電位となる。しかしながら
第13図に示した半導体記憶装置では、メモリセルM/C（1
1）に強誘電体コンデンサが用いられているため、強誘
電体コンデンサの両電極間が等電位となっても係る強誘
電体コンデンサに蓄積された電荷は保持される。従っ
て、この時点（t2）がにおいてもメモリセルM/C（11）
には“0"の情報記憶されている。（第20図A2） 次いで、このような動作によりアクセスされたメモリ
セルM/C（11）への情報の再書き込みが終了すると、▲
▼がＬレベルから再びＨレベルに戻り、第13図に示
した半導体記憶装置がプリチャージ状態となる。すなわ
ちプリチャージ信号φPCがVssからVccになり、ビット線
BL（16−１）、▲▼（16−２）が1/2 Vccにプリチ
ャージされる。またプレート線PL（13）及び入出力線I/
O（34−１），▲▼（34−２）の電位も同様に1/2
Vccとなり、センスアンプ活性化信号φACT,▲
▼及びカラム選択信号φSCの入力が停止し、ダミーセル
D/C（21）にはVDC電位が書き込まれる。この後、選択さ
れていたワード線WL（４）及びダミーワード線DWL（3
3）が非選択状態に戻り、読み出しのサイクルが終了す
る。
以上、本発明に係る半導体記憶装置の読み出し動作の
一実施例について説明したが、本発明では読み出し時に
おける各動作のタイミングは特にこれに限定されない。
例えば再書き込み終了後、▲▼がＬレベルの状態で
ビット線BL（16−１），▲▼（16−２）のプリチャ
ージを行ない、さらにプレート線PL（13）の電位を1/2
Vccに戻し、次いで▲▼をＨレベルに戻した後、ワ
ード線WL（４）及びダミーワード線DWL（33）を非選択
状態に戻してもよい。第21図に、上述したように読み出
しを行なう時の各動作のタイミングについて示す。また
第22図に示したように、本発明ではワード線WL（４）及
びダミーワード線DWL（33）を非選択状態に戻した後
に、ビット線対のプリチャージを行ない、またプレート
線PL（13）の電位を1/2 Vccに戻してもよい。
一実施例について説明したが、本発明では読み出し時に
おける各動作のタイミングは特にこれに限定されない。
例えば再書き込み終了後、▲▼がＬレベルの状態で
ビット線BL（16−１），▲▼（16−２）のプリチャ
ージを行ない、さらにプレート線PL（13）の電位を1/2
Vccに戻し、次いで▲▼をＨレベルに戻した後、ワ
ード線WL（４）及びダミーワード線DWL（33）を非選択
状態に戻してもよい。第21図に、上述したように読み出
しを行なう時の各動作のタイミングについて示す。また
第22図に示したように、本発明ではワード線WL（４）及
びダミーワード線DWL（33）を非選択状態に戻した後
に、ビット線対のプリチャージを行ない、またプレート
線PL（13）の電位を1/2 Vccに戻してもよい。
次いで、第13図に示した半導体記憶装置の書き込み動
作（アーリーライト動作）について、以下に説明する。
作（アーリーライト動作）について、以下に説明する。
第23図は、係る半導体記憶装置に書き込みを行なう時
の各動作のタイミングを示す波形図である。▲▼が
ＨレベルからＬレベルになるとき▲▼（ライトイネ
ーブル）がＬレベルになっている場合、入力信号D
inが、データ入力バッファ回路（29）を介してチップ内
部に取りこまれ、その情報が入出力線I/O（34−１），
▲▼（34−２）に伝達される。次いで、カラム選
択信号φSCをプレート線デコーダ（28）に入力してカラ
ムアドレス選択線CSL（32）の選択を行なうと、選択さ
れたカラムのI/O接続回路（23）が駆動し、上述した情
報がビット線BL（16−１），▲▼（16−２）に伝達
される。この後は、ワード線WL（４）を選択して、前述
した再書き込みのときと同様の動作を行なうことによ
り、目的とするメモリセルM/C（11）への書き込み動作
を行なうことができる。なおこの書き込み動作において
は、ワード線WL（４）及びプレート線PL（13）の昇圧と
ビット線対及び入出力線対の接続は、いずれを先に行な
っても構わない。また第23図では、選択されたカラムの
センスアンプS/A（20）について活性化が行なわれてい
るが、本発明ではセンスアンプS/A（20）を活性化しな
いで書き込みを行なうことも可能である。この場合は、
カラムアドレス選択線CSL（32）を3/2 Vccまで昇圧さ
せ、I/O接続回路（23）のトランスファー・ゲート（4
6）を３極管動作させることもできる。さらに第23図に
は、選択されたプレート線PL（13）を読み出しのときと
同様、まず3/2 Vccに昇圧する場合について示したが、
書き込みのときにはプレート線PL（13）の電位は、まず
Vccに昇圧されてもよい。
の各動作のタイミングを示す波形図である。▲▼が
ＨレベルからＬレベルになるとき▲▼（ライトイネ
ーブル）がＬレベルになっている場合、入力信号D
inが、データ入力バッファ回路（29）を介してチップ内
部に取りこまれ、その情報が入出力線I/O（34−１），
▲▼（34−２）に伝達される。次いで、カラム選
択信号φSCをプレート線デコーダ（28）に入力してカラ
ムアドレス選択線CSL（32）の選択を行なうと、選択さ
れたカラムのI/O接続回路（23）が駆動し、上述した情
報がビット線BL（16−１），▲▼（16−２）に伝達
される。この後は、ワード線WL（４）を選択して、前述
した再書き込みのときと同様の動作を行なうことによ
り、目的とするメモリセルM/C（11）への書き込み動作
を行なうことができる。なおこの書き込み動作において
は、ワード線WL（４）及びプレート線PL（13）の昇圧と
ビット線対及び入出力線対の接続は、いずれを先に行な
っても構わない。また第23図では、選択されたカラムの
センスアンプS/A（20）について活性化が行なわれてい
るが、本発明ではセンスアンプS/A（20）を活性化しな
いで書き込みを行なうことも可能である。この場合は、
カラムアドレス選択線CSL（32）を3/2 Vccまで昇圧さ
せ、I/O接続回路（23）のトランスファー・ゲート（4
6）を３極管動作させることもできる。さらに第23図に
は、選択されたプレート線PL（13）を読み出しのときと
同様、まず3/2 Vccに昇圧する場合について示したが、
書き込みのときにはプレート線PL（13）の電位は、まず
Vccに昇圧されてもよい。
次に、第13図に示した半導体記憶装置において、読み
出しを行なった後に続けて書き込みを行なう動作（リー
ドモディファイライト動作）について、以下に説明す
る。
出しを行なった後に続けて書き込みを行なう動作（リー
ドモディファイライト動作）について、以下に説明す
る。
第24図は、係る半導体記憶装置について、リードモデ
ィファイライト動作を行なう時の各動作のタイミングを
示す波形図である。このようなリードモディファイライ
ト動作においては、まず前述した読み出し動作と同様の
動作を行ない、情報が出力信号Doutとして読み出された
後に、▲▼がＨレベルからＬレベルに変化して書き
込み動作が始まる。この後は、前述した書き込み動作と
同様の動作を行なうことにより、読み出しを行なった
後、同じメモリセルM/C（11）に書き込みを行なうこと
ができる。なお第23図には、メモリセルM/C（11）の読
み出しが行なわれた後、係るメモリセルM/C（11）に記
憶されていた情報と逆の情報が書き込まれる例について
示した。また第23図では、読み出し動作の後プレート線
PL（13）はVccに昇圧されているが、このとき前述した
書き込み動作と同様に、プレート線PL（13）を3/2 Vcc
に昇圧せしめても構わない。
ィファイライト動作を行なう時の各動作のタイミングを
示す波形図である。このようなリードモディファイライ
ト動作においては、まず前述した読み出し動作と同様の
動作を行ない、情報が出力信号Doutとして読み出された
後に、▲▼がＨレベルからＬレベルに変化して書き
込み動作が始まる。この後は、前述した書き込み動作と
同様の動作を行なうことにより、読み出しを行なった
後、同じメモリセルM/C（11）に書き込みを行なうこと
ができる。なお第23図には、メモリセルM/C（11）の読
み出しが行なわれた後、係るメモリセルM/C（11）に記
憶されていた情報と逆の情報が書き込まれる例について
示した。また第23図では、読み出し動作の後プレート線
PL（13）はVccに昇圧されているが、このとき前述した
書き込み動作と同様に、プレート線PL（13）を3/2 Vcc
に昇圧せしめても構わない。
また上述したような動作方法においては、プリチャー
ジ状態におけるビット線BL（16−１），▲▼（16−
２）の電位及びプレート線PL（13）の電位を共に1/2 V
ccとしたが、本発明はこれに限定されず、プリチャージ
状態でのビット線BL（16−１），▲▼（16−２）及
びプレート線PL（13）の電位を、これとは異なる電位に
設定することも可能である。以下に、このようなプリチ
ャージ状態におけるビット線対及びプレート線PL（13）
の電位を、1/2 Vcc以外の電位に設定する場合について
説明する。
ジ状態におけるビット線BL（16−１），▲▼（16−
２）の電位及びプレート線PL（13）の電位を共に1/2 V
ccとしたが、本発明はこれに限定されず、プリチャージ
状態でのビット線BL（16−１），▲▼（16−２）及
びプレート線PL（13）の電位を、これとは異なる電位に
設定することも可能である。以下に、このようなプリチ
ャージ状態におけるビット線対及びプレート線PL（13）
の電位を、1/2 Vcc以外の電位に設定する場合について
説明する。
第25図は、上述したような電位をVssに設定して読み
出しを行なう時の各動作のタイミングを示す波形図であ
る。すなわち、▲▼がＨレベルでプリチャージ信号
φPCの電位がVccのプリチャージ状態では、ビット線対
はVssにプリチャージされ、プレート線のPL（13）の電
位もVssに固定される。
出しを行なう時の各動作のタイミングを示す波形図であ
る。すなわち、▲▼がＨレベルでプリチャージ信号
φPCの電位がVccのプリチャージ状態では、ビット線対
はVssにプリチャージされ、プレート線のPL（13）の電
位もVssに固定される。
次に▲▼がＬレベルになり、プリチャージ信号φ
PCがVccからVssになりアドレスが取りこまれると、ワー
ド線WL（４）及びダミーワード線DWL（33）が１本ずつ
選択され活性化される。これとほぼ同時にプレート線PL
（13）が１本選択され、選択されたプレート線PL（13）
はVssからVccに昇圧される。これにより、アクセスされ
たメモリセルM/C（11）に記憶されている情報がビット
線BL（16−１）に取り出され、ビット線BL（16−１）の
電位は、係る情報が“1"の場合は大きく、“0"の場合は
わずかに上昇し、ビット線対間に電位差を生じる。この
後、センスアンプS/A（20）にセンスアンプ活性化信号
φACT,▲▼が入力され、センスアンプS/A（2
0）の活性化が行なわれる。このときセンスアンプ活性
化信号φACT,▲▼は、センスアンプS/A（20）
においてPMOS型のフリップフロップ回路を活性化する▲
▼が、NMOS型のフリップフロップ回路を活性化
するφACTよりも先行して入力される。これは、ビット
線対のプリチャージ状態での電位がVssと低いため、PMO
S型のフリップフロップ回路を先行させて活性化させる
と高速のセンス動作が達成されるからである。次いで第
18図に示したような動作と同様にして、ビット線対に取
り出された情報が入出力線対を介して、データ出力バッ
ファ回路（27）より出力信号Doutとして読み出される。
PCがVccからVssになりアドレスが取りこまれると、ワー
ド線WL（４）及びダミーワード線DWL（33）が１本ずつ
選択され活性化される。これとほぼ同時にプレート線PL
（13）が１本選択され、選択されたプレート線PL（13）
はVssからVccに昇圧される。これにより、アクセスされ
たメモリセルM/C（11）に記憶されている情報がビット
線BL（16−１）に取り出され、ビット線BL（16−１）の
電位は、係る情報が“1"の場合は大きく、“0"の場合は
わずかに上昇し、ビット線対間に電位差を生じる。この
後、センスアンプS/A（20）にセンスアンプ活性化信号
φACT,▲▼が入力され、センスアンプS/A（2
0）の活性化が行なわれる。このときセンスアンプ活性
化信号φACT,▲▼は、センスアンプS/A（20）
においてPMOS型のフリップフロップ回路を活性化する▲
▼が、NMOS型のフリップフロップ回路を活性化
するφACTよりも先行して入力される。これは、ビット
線対のプリチャージ状態での電位がVssと低いため、PMO
S型のフリップフロップ回路を先行させて活性化させる
と高速のセンス動作が達成されるからである。次いで第
18図に示したような動作と同様にして、ビット線対に取
り出された情報が入出力線対を介して、データ出力バッ
ファ回路（27）より出力信号Doutとして読み出される。
また、このような動作を行なった後の再書き込み動作
については、前述した第19図に示した再書き込み動作と
同様に行なわれる。すなわち、アクセスされたメモリセ
ルM/C（11）の初期情報が“0"の場合、読み出しが終了
した時点において、係るメモリセルM/C（11）と結合す
るビット線BL（16−１）の電位がVssでプレート線PL（1
3）の電位がVccであるので、この時点で“0"の情報が再
書き込みされている。次いでプレート線PL（13）の電位
がVssに下げられ、アクセスされたメモリセルM/C（11）
の初期情報が“1"の場合は、このとき係るメモリセルM/
C（11）と結合するビット線BL（16−１）の電位がVccで
プレート線PL（13）の電位がVssとなり、再書き込みが
行なわれる。
については、前述した第19図に示した再書き込み動作と
同様に行なわれる。すなわち、アクセスされたメモリセ
ルM/C（11）の初期情報が“0"の場合、読み出しが終了
した時点において、係るメモリセルM/C（11）と結合す
るビット線BL（16−１）の電位がVssでプレート線PL（1
3）の電位がVccであるので、この時点で“0"の情報が再
書き込みされている。次いでプレート線PL（13）の電位
がVssに下げられ、アクセスされたメモリセルM/C（11）
の初期情報が“1"の場合は、このとき係るメモリセルM/
C（11）と結合するビット線BL（16−１）の電位がVccで
プレート線PL（13）の電位がVssとなり、再書き込みが
行なわれる。
また、このようにプリチャージ状態におけるビット線
対及びプレート線PL（13）の電位をVssに設定する場合
は、メモリセルM/C（11）と強誘電体コンデンサが1/2 V
cc以下の印加で分極が反転するように設計して、選択さ
れたプレート線PL（13）の昇圧を1/2 Vccとすることも
できる。このときには、読み出しが終了した時点でアク
セスされたメモリセルM/C（11）には自動的に再書き込
みが行なわれているので、書き込み動作時にプレート線
PL（13）の電位を変化させる必要がない。しかしながら
このような動作を行なう場合には、メモリセルM/C（1
1）の強誘電体コンデンサの分極が反転するしきい値が1
/2 Vcc以下と小さいため、信頼性の低下は避けられな
い。従って、前述したように読み出し時に選択されたプ
レート線PL（13）の電位をまずVccに昇圧せしめた後、
次いでVssに下げる方が信頼性の点でより好ましい。
対及びプレート線PL（13）の電位をVssに設定する場合
は、メモリセルM/C（11）と強誘電体コンデンサが1/2 V
cc以下の印加で分極が反転するように設計して、選択さ
れたプレート線PL（13）の昇圧を1/2 Vccとすることも
できる。このときには、読み出しが終了した時点でアク
セスされたメモリセルM/C（11）には自動的に再書き込
みが行なわれているので、書き込み動作時にプレート線
PL（13）の電位を変化させる必要がない。しかしながら
このような動作を行なう場合には、メモリセルM/C（1
1）の強誘電体コンデンサの分極が反転するしきい値が1
/2 Vcc以下と小さいため、信頼性の低下は避けられな
い。従って、前述したように読み出し時に選択されたプ
レート線PL（13）の電位をまずVccに昇圧せしめた後、
次いでVssに下げる方が信頼性の点でより好ましい。
さらに係る半導体記憶装置への書き込み動作（アーリ
ーライト動作）については、まず、第23図に示した書き
込み動作と同様にして、入力信号Dinを入出力線対、ビ
ット線対へと順次取りこむ。次いで、ワード線WL（４）
を選択して活性化せしめた後、前述した再書き込みのと
きと同様の動作を行なえばよい。
ーライト動作）については、まず、第23図に示した書き
込み動作と同様にして、入力信号Dinを入出力線対、ビ
ット線対へと順次取りこむ。次いで、ワード線WL（４）
を選択して活性化せしめた後、前述した再書き込みのと
きと同様の動作を行なえばよい。
次に、プリチャージ状態におけるビット線対及びプレ
ート線PL（13）の電位を、Vccに設定する場合について
説明する。
ート線PL（13）の電位を、Vccに設定する場合について
説明する。
第26図は、この場合に読み出しを行なう時の各動作の
タイミングを示す波形図である。すなわち、▲▼が
Ｈレベルでプリチャージ信号φPCの電位が3/2 Vccのプ
リチャージ状態では、ビット線対はVccにプリチャージ
され、プレート線PL（13）の電位もVccに固定される。
タイミングを示す波形図である。すなわち、▲▼が
Ｈレベルでプリチャージ信号φPCの電位が3/2 Vccのプ
リチャージ状態では、ビット線対はVccにプリチャージ
され、プレート線PL（13）の電位もVccに固定される。
次に▲▼がＬレベルになり、プリチャージ信号φ
PCが3/2 VccからVssになりアドレスが取りこまれると、
ワード線WL（４）及びダミーワード線DWL（33）が１本
ずつ選択され活性化される。これとほぼ同時にプレート
線PL（13）が１本選択され、選択されたプレート線PL
（13）の電位はVccからVssに下げられる。これにより、
アクセスされたメモリセルM/C（11）に記憶されている
情報がビット線BL（16−１）に取り出され、ビット線BL
（16−１）の電位は、係る情報が“1"の場合は小さく
“0"の場合は大きく下がり、ビット線対間に電位差を生
じる。この後、センスアンプS/A（20）にセンスアンプ
活性化信号φACT,▲▼が入力され、センスアン
プS/A（20）の活性化が行なわれる。このときセンスア
ンプ活性化信号φACT,▲▼は、センスアンプS/
A（20）においてNMOS型のフリップフロップ回路を活性
化するφACTが、PMOS型のフリップフロップ回路を活性
化する▲▼よりも先行して入力される。これ
は、ビット線対のプリチャージ状態での電位がVccと高
いため、NMOS型のフリップフロップ回路を先行させて活
性化させると高速のセンス動作が達成されるからであ
る。次いで第18図に示したような動作と同様にして、ビ
ット線対に取り出された情報が入出力線対を介して、デ
ータ出力バッファ回路（27）より出力信号Doutとして読
み出される。
PCが3/2 VccからVssになりアドレスが取りこまれると、
ワード線WL（４）及びダミーワード線DWL（33）が１本
ずつ選択され活性化される。これとほぼ同時にプレート
線PL（13）が１本選択され、選択されたプレート線PL
（13）の電位はVccからVssに下げられる。これにより、
アクセスされたメモリセルM/C（11）に記憶されている
情報がビット線BL（16−１）に取り出され、ビット線BL
（16−１）の電位は、係る情報が“1"の場合は小さく
“0"の場合は大きく下がり、ビット線対間に電位差を生
じる。この後、センスアンプS/A（20）にセンスアンプ
活性化信号φACT,▲▼が入力され、センスアン
プS/A（20）の活性化が行なわれる。このときセンスア
ンプ活性化信号φACT,▲▼は、センスアンプS/
A（20）においてNMOS型のフリップフロップ回路を活性
化するφACTが、PMOS型のフリップフロップ回路を活性
化する▲▼よりも先行して入力される。これ
は、ビット線対のプリチャージ状態での電位がVccと高
いため、NMOS型のフリップフロップ回路を先行させて活
性化させると高速のセンス動作が達成されるからであ
る。次いで第18図に示したような動作と同様にして、ビ
ット線対に取り出された情報が入出力線対を介して、デ
ータ出力バッファ回路（27）より出力信号Doutとして読
み出される。
また、このような動作を行なった後の再書き込み動作
については、アクセスされたメモリセルM/C（11）の初
期情報が“1"の場合は、読み出しが終了した時点におい
て、係るメモリセルM/C（11）と結合するビット線BL（1
6−１）の電位がVccでプレート線PL（13）の電位がVss
であるので、この時点で“1"の情報が再書き込みされて
いる。また、係るメモリセルM/C（11）の初期情報が
“0"の場合は、第26図に示したように、この後プレート
線PL（13）の電位をVccに昇圧せしめて、再書き込みが
行なわれる。
については、アクセスされたメモリセルM/C（11）の初
期情報が“1"の場合は、読み出しが終了した時点におい
て、係るメモリセルM/C（11）と結合するビット線BL（1
6−１）の電位がVccでプレート線PL（13）の電位がVss
であるので、この時点で“1"の情報が再書き込みされて
いる。また、係るメモリセルM/C（11）の初期情報が
“0"の場合は、第26図に示したように、この後プレート
線PL（13）の電位をVccに昇圧せしめて、再書き込みが
行なわれる。
さらにこの場合の、書き込み動作（アーリーライト動
作）については、まず、第23図に示した書き込み動作と
同様にして入力信号Dinを入出力線対、ビット線対に順
次取りこみ、次いでワード線WL（４）を選択して活性化
せしめた後、前述した再書き込みのときと同様の動作を
行なえばよい。
作）については、まず、第23図に示した書き込み動作と
同様にして入力信号Dinを入出力線対、ビット線対に順
次取りこみ、次いでワード線WL（４）を選択して活性化
せしめた後、前述した再書き込みのときと同様の動作を
行なえばよい。
以上、第13図に示した半導体記憶装置について、その
読み出し動作、書き込み動作及びリードモデイファイラ
イト動作を示したが、本発明ではいずれの動作時におい
ても、選択されたメモリセルと同一カラム内のセンスア
ンプ以外のセンスアンプを活性化する必要がない。従っ
て係る半導体記憶装置では、短時間，低消費電力の下で
前述した如くの動作を行なうことができる。
読み出し動作、書き込み動作及びリードモデイファイラ
イト動作を示したが、本発明ではいずれの動作時におい
ても、選択されたメモリセルと同一カラム内のセンスア
ンプ以外のセンスアンプを活性化する必要がない。従っ
て係る半導体記憶装置では、短時間，低消費電力の下で
前述した如くの動作を行なうことができる。
さらに第27図に、本発明に係る半導体記憶装置の他の
態様を示す。
態様を示す。
係る半導体記憶装置では、第13図に示したような半導
体記憶装置に、さらに差動増幅器D/A（39）を付加する
ことにより構成される。すなわち、このような半導体記
憶装置においてはカラム毎に差動増幅器D/A（39）が設
けられ、また入力線Ｉ（40−１），（40−２）及び出
力線Ｏ（41−１），（41−２）が別々に形成され、入
力線Ｉ（40−１），（40−２）は入力線接続回路（4
5）を介してビット線BL（16−１），▲▼（16−
２）と接続され、出力線Ｏ（41−１），（41−２）は
差動増幅器D/A（39）を介してビット線BL（16−１），
▲▼（16−２）と接続される。なお入力線接続回路
（45）は、第13図に示した半導体記憶装置のI/O接続回
路（23）と同様の構成を有している。さらに入力線Ｉ
（40−１），（40−２）は、データ入力バッファ回路
（29）と結合され、出力線Ｏ（41−１），（41−２）
は出力線センスアンプ（47）及びデータ出力バッファ回
路（27）と結合されている。而して、係る半導体記憶装
置の読み出しを行なう場合、メモリセルM/C（11）より
ビット線BL（16−１），▲▼（16−２）に取り出さ
れた情報を出力線Ｏ（41−１），（41−２）に伝達し
て、さらに情報を出力信号Doutとして読み出すときには
センスアンプS/A（20）が用いられる。一方メモリセルM
/C（11）の情報を読み出した後、係るメモリセルM/C（1
1）に再書き込みを行なうときには、差動増幅器D/A（3
9）が用いられる。また、係る半導体記憶装置で用いら
れる差動増幅器D/A（39）は、第28図に示した如く構成
される。
体記憶装置に、さらに差動増幅器D/A（39）を付加する
ことにより構成される。すなわち、このような半導体記
憶装置においてはカラム毎に差動増幅器D/A（39）が設
けられ、また入力線Ｉ（40−１），（40−２）及び出
力線Ｏ（41−１），（41−２）が別々に形成され、入
力線Ｉ（40−１），（40−２）は入力線接続回路（4
5）を介してビット線BL（16−１），▲▼（16−
２）と接続され、出力線Ｏ（41−１），（41−２）は
差動増幅器D/A（39）を介してビット線BL（16−１），
▲▼（16−２）と接続される。なお入力線接続回路
（45）は、第13図に示した半導体記憶装置のI/O接続回
路（23）と同様の構成を有している。さらに入力線Ｉ
（40−１），（40−２）は、データ入力バッファ回路
（29）と結合され、出力線Ｏ（41−１），（41−２）
は出力線センスアンプ（47）及びデータ出力バッファ回
路（27）と結合されている。而して、係る半導体記憶装
置の読み出しを行なう場合、メモリセルM/C（11）より
ビット線BL（16−１），▲▼（16−２）に取り出さ
れた情報を出力線Ｏ（41−１），（41−２）に伝達し
て、さらに情報を出力信号Doutとして読み出すときには
センスアンプS/A（20）が用いられる。一方メモリセルM
/C（11）の情報を読み出した後、係るメモリセルM/C（1
1）に再書き込みを行なうときには、差動増幅器D/A（3
9）が用いられる。また、係る半導体記憶装置で用いら
れる差動増幅器D/A（39）は、第28図に示した如く構成
される。
さらに、このような半導体記憶装置の動作方法を第27
図を参照しながら以下に説明する。
図を参照しながら以下に説明する。
第29図は、係る半導体記憶装置の読み出しを行なう時
の各動作のタイミングを示す波形図である。係る半導体
記憶装置では、アクセスされたメモリセルM/C（11）に
記憶されている情報が、係るメモリセルM/C（11）と結
合するビット線BL（16−１）または▲▼（16−２）
に取り出されるまでは、第13図に示した半導体記憶装置
と同様の動作が行なわれる。次いで第27図に示した半導
体記憶装置では、ビット線BL（16−１）または▲▼
（16−２）に情報が取り出され、ビット線対間に電位差
が生じると、直ちにビット線対に取り出された情報が差
動増幅器D/A（39）によって増幅されて、出力線Ｏ（41
−１），（41−２）に伝達される。この後、情報が伝
達されることにより生じた２本の出力線Ｏ（41−１）及
び（41−２）間、すなわち出力線対間の電位差が出力
線センスアンプ（47）によって増幅され、データ出力バ
ッファ回路（27）より論理“1"または“0"の情報が出力
信号Doutとして読み出される。一方係る半導体記憶装置
の再書き込み動作は、ビット線対間に生じた電位差をセ
ンスアンプS/A（20）によって増幅した後、以下は第13
図に示した半導体記憶装置のときと全く同様に行なわれ
る。
の各動作のタイミングを示す波形図である。係る半導体
記憶装置では、アクセスされたメモリセルM/C（11）に
記憶されている情報が、係るメモリセルM/C（11）と結
合するビット線BL（16−１）または▲▼（16−２）
に取り出されるまでは、第13図に示した半導体記憶装置
と同様の動作が行なわれる。次いで第27図に示した半導
体記憶装置では、ビット線BL（16−１）または▲▼
（16−２）に情報が取り出され、ビット線対間に電位差
が生じると、直ちにビット線対に取り出された情報が差
動増幅器D/A（39）によって増幅されて、出力線Ｏ（41
−１），（41−２）に伝達される。この後、情報が伝
達されることにより生じた２本の出力線Ｏ（41−１）及
び（41−２）間、すなわち出力線対間の電位差が出力
線センスアンプ（47）によって増幅され、データ出力バ
ッファ回路（27）より論理“1"または“0"の情報が出力
信号Doutとして読み出される。一方係る半導体記憶装置
の再書き込み動作は、ビット線対間に生じた電位差をセ
ンスアンプS/A（20）によって増幅した後、以下は第13
図に示した半導体記憶装置のときと全く同様に行なわれ
る。
次に、第27図に示した半導体記憶装置の書き込み動作
（アーリーライト動作）について、以下に説明する。
（アーリーライト動作）について、以下に説明する。
第30図は、係る半導体記憶装置に書き込みを行なう時
の各動作のタイミングを示す波形図である。係る半導体
記憶装置では、▲▼がＨレベルからＬレベルになる
とき▲▼がＬレベルになっている場合、入力信号D
inがデータ入力バッファ回路（29）を介してチップ内部
に取りこまれ、その情報が入力線Ｉ（40−１），（40
−２）に伝達される。次いで、カラム選択信号φSCをプ
レート線デコーダ（28）に入力してカラムアドレス選択
線CSL（32）の選択を行なうと、選択されたカラムの入
力線接続回路（45）が駆動し、上述した情報がビット線
BL（16−１），▲▼（16−２）に伝達される。この
後は、第13図に示した半導体記憶装置と同様の動作によ
り、目的とするメモリセルM/C（11）への書き込み動作
を行なうことができる。
の各動作のタイミングを示す波形図である。係る半導体
記憶装置では、▲▼がＨレベルからＬレベルになる
とき▲▼がＬレベルになっている場合、入力信号D
inがデータ入力バッファ回路（29）を介してチップ内部
に取りこまれ、その情報が入力線Ｉ（40−１），（40
−２）に伝達される。次いで、カラム選択信号φSCをプ
レート線デコーダ（28）に入力してカラムアドレス選択
線CSL（32）の選択を行なうと、選択されたカラムの入
力線接続回路（45）が駆動し、上述した情報がビット線
BL（16−１），▲▼（16−２）に伝達される。この
後は、第13図に示した半導体記憶装置と同様の動作によ
り、目的とするメモリセルM/C（11）への書き込み動作
を行なうことができる。
このように、第27図に示した半導体記憶装置について
も、アクセス時に選択されたメモリセルと同一カラム内
のセンスアンプ以外のセンスアンプを活性化する必要が
なく、各動作の高速化、消費電力の低減が達成される。
も、アクセス時に選択されたメモリセルと同一カラム内
のセンスアンプ以外のセンスアンプを活性化する必要が
なく、各動作の高速化、消費電力の低減が達成される。
また第31図に、本発明に係る半導体記憶装置のさらに
他の態様を示す。
他の態様を示す。
このような半導体記憶装置では、カラム毎に設けられ
たセンスアンプS/A（20）、I/O接続回路（23）、プリチ
ャージ回路（24）、イコライズ回路（25）、プレート線
ドライバ（55）が、それぞれの駆動を行なうための信号
を伝達する信号線とカラムアドレス選択線CSL（32）と
結合され、これら２種類の信号線により伝達される信号
によって制御される。すなわちこのような半導体記憶装
置においては、プレート線ドライバ（55）の駆動を行な
うための信号は、プレート線ドライバ駆動線（42）を介
してカラム毎に設けられたプレート線ドライバ（55）の
全てに伝達される。しかしながらプレート線ドライバ
（55）は、このようにプレート線ドライバ駆動線（42）
を介して上述したような信号が入力されただけでは駆動
せず、カラムアドレス選択線CSL（32）よりＨレベルの
信号が伝達されたときに始めて駆動する。従って、カラ
ムアドレス選択線CSL（32）をカラムアドレスによって
選択することにより、駆動を行なうプレート線ドライバ
（55）を選択することができる。また第31図に示した半
導体記憶装置においては、カラムアドレス選択線CSL（3
2）はカラムアドレス選択線デコーダ（36）と結合し、
係るカラムアドレス選択線デコーダ（36）によりカラム
アドレス選択線CSL（32）の選択が行なわれる。さら
に、上述したようなカラム毎に設けられる他の周辺回路
についても、上述した如くカラムアドレス選択線CSL（3
2）を含む２種類の信号線により伝達される信号によっ
て制御されているので、カラムアドレス選択線CSL（3
2）をカラムアドレスによって選択することにより、選
択して駆動を行なうことができる。
たセンスアンプS/A（20）、I/O接続回路（23）、プリチ
ャージ回路（24）、イコライズ回路（25）、プレート線
ドライバ（55）が、それぞれの駆動を行なうための信号
を伝達する信号線とカラムアドレス選択線CSL（32）と
結合され、これら２種類の信号線により伝達される信号
によって制御される。すなわちこのような半導体記憶装
置においては、プレート線ドライバ（55）の駆動を行な
うための信号は、プレート線ドライバ駆動線（42）を介
してカラム毎に設けられたプレート線ドライバ（55）の
全てに伝達される。しかしながらプレート線ドライバ
（55）は、このようにプレート線ドライバ駆動線（42）
を介して上述したような信号が入力されただけでは駆動
せず、カラムアドレス選択線CSL（32）よりＨレベルの
信号が伝達されたときに始めて駆動する。従って、カラ
ムアドレス選択線CSL（32）をカラムアドレスによって
選択することにより、駆動を行なうプレート線ドライバ
（55）を選択することができる。また第31図に示した半
導体記憶装置においては、カラムアドレス選択線CSL（3
2）はカラムアドレス選択線デコーダ（36）と結合し、
係るカラムアドレス選択線デコーダ（36）によりカラム
アドレス選択線CSL（32）の選択が行なわれる。さら
に、上述したようなカラム毎に設けられる他の周辺回路
についても、上述した如くカラムアドレス選択線CSL（3
2）を含む２種類の信号線により伝達される信号によっ
て制御されているので、カラムアドレス選択線CSL（3
2）をカラムアドレスによって選択することにより、選
択して駆動を行なうことができる。
さらに第31図に示した半導体記憶装置では、センスア
ンプS/A（20）、I/O接続回路（23）、プリチャージ回路
（24）、イコライズ回路（25）及びプレート線ドライバ
（55）が同一のカラムアドレス選択線CSL（32）と結合
されている。従って、カララムアドレス選択線CSL（3
2）をカラムアドレスにより選択した後、上述した周辺
回路の駆動を行なうための信号線を活性化すれば、同一
カラム内の周辺回路についてのみ順次駆動を行なうこと
ができ、アクセス時間の縮少、消費電力の低減が顕著と
なる。このときこれらの信号線の活性化を行なう動作タ
イミングは、それぞれのクロックにより制御されてい
る。なおこのような半導体記憶装置では、上記した周辺
回路が特に同一のカラムアドレス選択線CSL（32）と結
合されなくとも、同一カラム内の周辺回路については、
それぞれ結合するカラムアドレス選択線CSL（32）を介
して同一の信号が入力されれば、係る周辺回路について
同一カラム内の周辺回路を選択することが可能である。
また第31図に示した半導体記憶装置では、プリチャージ
回路（24）及びイコライズ回路（25）がそれぞれ異なる
信号線と結合されており、プリチャージ回路（24）には
プリチャージ回路駆動線PC（31）により信号が伝達さ
れ、イコライズ回路（25）にはイコライズ回路駆動線
（35）により信号が伝達され、それぞれ別個に制御が行
なわれる。しかしながら係る半導体記憶装置において
も、第13図に示した半導体記憶装置と同様に、プリチャ
ージ回路及びイコライズ回路を共にプリチャージ回路駆
動線PC（35）と結合せしめ、これらの回路の駆動を同時
に行なってもよい。
ンプS/A（20）、I/O接続回路（23）、プリチャージ回路
（24）、イコライズ回路（25）及びプレート線ドライバ
（55）が同一のカラムアドレス選択線CSL（32）と結合
されている。従って、カララムアドレス選択線CSL（3
2）をカラムアドレスにより選択した後、上述した周辺
回路の駆動を行なうための信号線を活性化すれば、同一
カラム内の周辺回路についてのみ順次駆動を行なうこと
ができ、アクセス時間の縮少、消費電力の低減が顕著と
なる。このときこれらの信号線の活性化を行なう動作タ
イミングは、それぞれのクロックにより制御されてい
る。なおこのような半導体記憶装置では、上記した周辺
回路が特に同一のカラムアドレス選択線CSL（32）と結
合されなくとも、同一カラム内の周辺回路については、
それぞれ結合するカラムアドレス選択線CSL（32）を介
して同一の信号が入力されれば、係る周辺回路について
同一カラム内の周辺回路を選択することが可能である。
また第31図に示した半導体記憶装置では、プリチャージ
回路（24）及びイコライズ回路（25）がそれぞれ異なる
信号線と結合されており、プリチャージ回路（24）には
プリチャージ回路駆動線PC（31）により信号が伝達さ
れ、イコライズ回路（25）にはイコライズ回路駆動線
（35）により信号が伝達され、それぞれ別個に制御が行
なわれる。しかしながら係る半導体記憶装置において
も、第13図に示した半導体記憶装置と同様に、プリチャ
ージ回路及びイコライズ回路を共にプリチャージ回路駆
動線PC（35）と結合せしめ、これらの回路の駆動を同時
に行なってもよい。
さらに、第31図で示された半導体記憶装置の周辺回路
について以下に詳述する。
について以下に詳述する。
まず第32図に、係る半導体記憶装置において用いられ
ているプレート線ドライバの回路図を示す。このような
プレート線ドライバでは、カラムアドレス選択線CSL（3
2）により伝達されるカラムアドレス選択信号φ
CSLnと、プレート線ドライバ駆動線（42）により伝達さ
れるプレート線ドライバ駆動信号φPLによって制御され
て、プレート線PL（13）にプレート線電位PLnという形
で出力する。このためにNAND回路（43）とインバータ回
路（44）で、プレート線ドライバ（55）を構成してい
る。このような回路を具体化する方法として、例えばCM
Ｓトランジスタを使って第33図に示したような回路を
構成すれば良い。第１表は、このようなプレート線ドラ
イバの入出力関係を示す真誤表である。第１表に示され
るようにこのようなプレート線ドライバは、カラムアド
レス選択信号φCSLn及びプレート線ドライバ駆動信号φ
PLが真のときのみ駆動が行なわれる。
ているプレート線ドライバの回路図を示す。このような
プレート線ドライバでは、カラムアドレス選択線CSL（3
2）により伝達されるカラムアドレス選択信号φ
CSLnと、プレート線ドライバ駆動線（42）により伝達さ
れるプレート線ドライバ駆動信号φPLによって制御され
て、プレート線PL（13）にプレート線電位PLnという形
で出力する。このためにNAND回路（43）とインバータ回
路（44）で、プレート線ドライバ（55）を構成してい
る。このような回路を具体化する方法として、例えばCM
Ｓトランジスタを使って第33図に示したような回路を
構成すれば良い。第１表は、このようなプレート線ドラ
イバの入出力関係を示す真誤表である。第１表に示され
るようにこのようなプレート線ドライバは、カラムアド
レス選択信号φCSLn及びプレート線ドライバ駆動信号φ
PLが真のときのみ駆動が行なわれる。
第 １ 表 φPL φCSLn PLn ０ ０ ０ ０ １ ０ １ ０ ０ １ １ １ 換言すればこのようなプレート線ドライバでは、プレ
ート線ドライバ駆動線が活性化されプレート線ドライバ
駆動信号φPLが入力されても、カラムアドレス選択線が
選択されない限りプレート線は活性化されず、選択され
たカラムについてのみプレート線の活性化を行なうこと
を可能とする。
ート線ドライバ駆動線が活性化されプレート線ドライバ
駆動信号φPLが入力されても、カラムアドレス選択線が
選択されない限りプレート線は活性化されず、選択され
たカラムについてのみプレート線の活性化を行なうこと
を可能とする。
また第34図に、第31図に示した半導体記憶装置におい
て用いられているI/O接続回路の回路図を示す。このよ
うなI/O接続回路では、カラムアドレス選択線CSL（32）
により伝達されるカラムアドレス選択信号φCSLnと、入
出力線接続信号（37）により伝達される入出力線接続信
号φI/Oによって制御されて、ビット線BL（16−１）と
入出力線I/O（34−１）及びビット線▲▼（16−
２）と入出力線▲▼（34−２）の接続を行なう。
このためNAND回路（43）とインバータ回路（44）及びト
ランスファーゲート（46−1,46−２）でI/O接続回路を
構成している。NAND回路（43）やインバータ回路（44）
などの論理回路を具体化するには、例えばCMOSトランジ
スタを使って第35図に示したような回路を構成すれば良
い。第２表は、このようなI/O接続回路の２種類の入力
信号と、トランスファーゲートに入力される信号φI/On
の関係を示す真誤表である。第２表に示すようにこのよ
うなI/O接続回路は、カラム選択信号φCSLn及び入出力
線接続信号φI/Oが真のときのみ、トランスファーゲー
トを閉とすることにより駆動が行なわれる。
て用いられているI/O接続回路の回路図を示す。このよ
うなI/O接続回路では、カラムアドレス選択線CSL（32）
により伝達されるカラムアドレス選択信号φCSLnと、入
出力線接続信号（37）により伝達される入出力線接続信
号φI/Oによって制御されて、ビット線BL（16−１）と
入出力線I/O（34−１）及びビット線▲▼（16−
２）と入出力線▲▼（34−２）の接続を行なう。
このためNAND回路（43）とインバータ回路（44）及びト
ランスファーゲート（46−1,46−２）でI/O接続回路を
構成している。NAND回路（43）やインバータ回路（44）
などの論理回路を具体化するには、例えばCMOSトランジ
スタを使って第35図に示したような回路を構成すれば良
い。第２表は、このようなI/O接続回路の２種類の入力
信号と、トランスファーゲートに入力される信号φI/On
の関係を示す真誤表である。第２表に示すようにこのよ
うなI/O接続回路は、カラム選択信号φCSLn及び入出力
線接続信号φI/Oが真のときのみ、トランスファーゲー
トを閉とすることにより駆動が行なわれる。
第 ２ 表 φI/O φCSLn φI/On ０ ０ ０ ０ １ ０ １ ０ ０ １ １ １ 換言すればこのようなI/O接続回路では、入出力接続
信号線が活性化され入出力線接続信号φI/Oが入力され
ても、カラムアドレス選択線が選択されない限り入出力
線とビット線は接続されず、選択されたカラムについて
のみ入出力線とビット線との電気的接続を行なうことを
可能とする。
信号線が活性化され入出力線接続信号φI/Oが入力され
ても、カラムアドレス選択線が選択されない限り入出力
線とビット線は接続されず、選択されたカラムについて
のみ入出力線とビット線との電気的接続を行なうことを
可能とする。
またセンスアンプとしては、第17図に示した如くの構
成を有するセンスアンプを用いればよい。ただし第31図
に示した半導体記憶装置では、係るセンスアンプのカラ
ムアドレスによる選択がカラムアドレス選択線（32）に
より伝達される信号によって行なわれる。すなわちこの
ようなセンスアンプでは、カラムアドレス選択線CSL（3
2）により伝達されるカラムアドレス選択信号φ
CSLnと、センスアンプ活性化線φACT（49−１），▲
▼（49−２）により伝達されるセンス・アンプ活性
化信号▲▼，φACTによって制御されて、ビッ
ト線対間の微小電位差を増幅する。なお、▲
▼，φACTは基本的には相補的な信号であるが、プリ・
センスとメイン・センスのタイミングをずらす目的で若
干の時間差をもたせることができる。第３表は、このよ
うなセンスアンプの入力信号と、センスアンプの活性化
状況との関係を示す真誤表である。第３表に示されたよ
うに、このようなセンス・アンプは、センス・アンプ活
性化信号φACTとカラムアドレス選択信号φCSLnがとも
に真のときのみ活性化が行なわれる。
成を有するセンスアンプを用いればよい。ただし第31図
に示した半導体記憶装置では、係るセンスアンプのカラ
ムアドレスによる選択がカラムアドレス選択線（32）に
より伝達される信号によって行なわれる。すなわちこの
ようなセンスアンプでは、カラムアドレス選択線CSL（3
2）により伝達されるカラムアドレス選択信号φ
CSLnと、センスアンプ活性化線φACT（49−１），▲
▼（49−２）により伝達されるセンス・アンプ活性
化信号▲▼，φACTによって制御されて、ビッ
ト線対間の微小電位差を増幅する。なお、▲
▼，φACTは基本的には相補的な信号であるが、プリ・
センスとメイン・センスのタイミングをずらす目的で若
干の時間差をもたせることができる。第３表は、このよ
うなセンスアンプの入力信号と、センスアンプの活性化
状況との関係を示す真誤表である。第３表に示されたよ
うに、このようなセンス・アンプは、センス・アンプ活
性化信号φACTとカラムアドレス選択信号φCSLnがとも
に真のときのみ活性化が行なわれる。
第 ３ 表 φACT ▲▼ φCSLn センス・アンプ ０ １ ０ inactive １ ０ ０ inactive ０ １ １ inactive １ ０ １ active 換言すればこのようなセンスアンプでは、センスアン
プ活性化線が活性化されたセンスアンプ活性化信号φ
ACT,▲▼が入力されても、カラムアドレス選択
線が選択されない限りセンスアンプは活性化されず、選
択されたカラムについてのみセンスアンプの活性化を行
なうことを可能とする。
プ活性化線が活性化されたセンスアンプ活性化信号φ
ACT,▲▼が入力されても、カラムアドレス選択
線が選択されない限りセンスアンプは活性化されず、選
択されたカラムについてのみセンスアンプの活性化を行
なうことを可能とする。
次に第36図に、第30図に示した半導体記憶装置におい
て用いられているプリチャージ回路の回路図を示す。こ
のようなプリチャージ回路では、カラムアドレス選択線
CSL（32）により伝達されるカラムアドレス選択信号φ
CSLnと、プリチャージ回路駆動線PC（31）により伝達さ
れるプリチャージ信号φPC及びプリチャージ解除信号▲
▼によって制御されて、ビット線対のプリチャー
ジ及びプリチャージの解除が行なわれる。このために、
NAND回路（43）とプリチャージ・トランジスタ（52−1,
52−２）でプリチャージ回路が構成されている。このよ
うな回路を具体化するには、例えば、CMOSトランジスタ
を使って第37図に示したような回路を構成すれば良い。
第４表は、このようなプリチャージ回路において、プリ
チャージ信号φPC、プリチャージ解除信号▲▼及
びカラムアドレス選択信号φCSLnと、プリチャージ・ト
ランジスタに入力される信号φPCnとの関係を示す真誤
表である。第４表に示すように、このようなプリプリチ
ャージ回路は、カラムアドレス選択信号φCSLn及びプリ
チャージ解除信号▲▼が真のときのみ、プリチャ
ージ・トランジスタを開とすることによりプリチャージ
の解除が行なわれる。
て用いられているプリチャージ回路の回路図を示す。こ
のようなプリチャージ回路では、カラムアドレス選択線
CSL（32）により伝達されるカラムアドレス選択信号φ
CSLnと、プリチャージ回路駆動線PC（31）により伝達さ
れるプリチャージ信号φPC及びプリチャージ解除信号▲
▼によって制御されて、ビット線対のプリチャー
ジ及びプリチャージの解除が行なわれる。このために、
NAND回路（43）とプリチャージ・トランジスタ（52−1,
52−２）でプリチャージ回路が構成されている。このよ
うな回路を具体化するには、例えば、CMOSトランジスタ
を使って第37図に示したような回路を構成すれば良い。
第４表は、このようなプリチャージ回路において、プリ
チャージ信号φPC、プリチャージ解除信号▲▼及
びカラムアドレス選択信号φCSLnと、プリチャージ・ト
ランジスタに入力される信号φPCnとの関係を示す真誤
表である。第４表に示すように、このようなプリプリチ
ャージ回路は、カラムアドレス選択信号φCSLn及びプリ
チャージ解除信号▲▼が真のときのみ、プリチャ
ージ・トランジスタを開とすることによりプリチャージ
の解除が行なわれる。
第 ４ 表 φPC ▲▼ φCSLn φPCn １ ０ ０ １ １ ０ １ １ ０ １ ０ １ ０ １ １ ０ 換言すればこのようなプリチャージ回路では、プリチ
ャージ解除信号▲▼が入力されても、カラムアド
レス選択線が選択されない限りビット線対のプリチャー
ジは解除されず、選択されたカラムについてのみビット
線対のプリチャージの解除を行なうことを可能とする。
ャージ解除信号▲▼が入力されても、カラムアド
レス選択線が選択されない限りビット線対のプリチャー
ジは解除されず、選択されたカラムについてのみビット
線対のプリチャージの解除を行なうことを可能とする。
さらに第38図に、第30図に示した半導体記憶装置にお
いて用いられているイコライズ回路の回路図を示す。こ
のようなイコライズ回路では、カラムアドレス選択線CS
L（32）により伝達されるカラムアドレス選択信号φ
CSLnと、イコライズ回路駆動線（35）により伝達される
イコライズ信号φEQ及びイコライズ解除信号▲▼
によって制御されて、ビット線対のイコライズ及びイコ
ライズ回路の解除が行なわれる。このために、NAND回路
（43）とイコライズ・トランジスタ（56）でイコライズ
回路が構成されている。このような回路を具体化するに
は、例えば、CMOSトランジスタを使って第39図に示した
ような回路を構成すれば良い。第５表はこのようなイコ
ライズ回路において、イコライズ信号φEQ、イコライズ
解除信号▲▼及びカラムアドレス選択信号φCSLn
と、イコライズ・トランジスタに入力される信号φEQn
との関係を示す真誤表である。第５表に示すように、こ
のようなイコライズ回路は、カラムアドレス選択信号φ
CSLn及びイコライズ解除信号▲▼が真のときの
み、イコライズ・トランジスタを開とすることによりイ
コライズの解除が行なわれる。
いて用いられているイコライズ回路の回路図を示す。こ
のようなイコライズ回路では、カラムアドレス選択線CS
L（32）により伝達されるカラムアドレス選択信号φ
CSLnと、イコライズ回路駆動線（35）により伝達される
イコライズ信号φEQ及びイコライズ解除信号▲▼
によって制御されて、ビット線対のイコライズ及びイコ
ライズ回路の解除が行なわれる。このために、NAND回路
（43）とイコライズ・トランジスタ（56）でイコライズ
回路が構成されている。このような回路を具体化するに
は、例えば、CMOSトランジスタを使って第39図に示した
ような回路を構成すれば良い。第５表はこのようなイコ
ライズ回路において、イコライズ信号φEQ、イコライズ
解除信号▲▼及びカラムアドレス選択信号φCSLn
と、イコライズ・トランジスタに入力される信号φEQn
との関係を示す真誤表である。第５表に示すように、こ
のようなイコライズ回路は、カラムアドレス選択信号φ
CSLn及びイコライズ解除信号▲▼が真のときの
み、イコライズ・トランジスタを開とすることによりイ
コライズの解除が行なわれる。
第 ５ 表 φEQ ▲▼ φCSLn φEQn １ ０ ０ １ １ ０ １ １ ０ １ ０ １ ０ １ １ ０ 換言すればこのようなイコライズ回路では、イコライ
ズ解除信号▲▼が入力されても、カラムアドレス
選択線が選択されない限りビット線対のイコライズは解
除されず、選択されたカラムについてのみビット線対の
イコライズの解除を行なうことを可能とする。
ズ解除信号▲▼が入力されても、カラムアドレス
選択線が選択されない限りビット線対のイコライズは解
除されず、選択されたカラムについてのみビット線対の
イコライズの解除を行なうことを可能とする。
また第31図に示したような半導体記憶装置では、前述
したようにプリチャージ回路及びイコライズ回路を共に
プリチャージ回路駆動線と結合せしめ、これらの回路の
駆動を同時に行なうこともできる。第40図に、このよう
なプリチャージ回路及びイコライズ回路の回路図を示
す。さらに本発明では、第40図に示したようなプリチャ
ージ回路及びイコライズ回路において、プリチャージ回
路（24）内のNAND回路（43−１）とイコライズ回路（2
5）内のNAND回路（43−２）を共通にすることもでき
る。このようなNAND回路を共有するプリチャージ回路及
びイコライズ回路の回路図を第41図に示す。
したようにプリチャージ回路及びイコライズ回路を共に
プリチャージ回路駆動線と結合せしめ、これらの回路の
駆動を同時に行なうこともできる。第40図に、このよう
なプリチャージ回路及びイコライズ回路の回路図を示
す。さらに本発明では、第40図に示したようなプリチャ
ージ回路及びイコライズ回路において、プリチャージ回
路（24）内のNAND回路（43−１）とイコライズ回路（2
5）内のNAND回路（43−２）を共通にすることもでき
る。このようなNAND回路を共有するプリチャージ回路及
びイコライズ回路の回路図を第41図に示す。
なお、以上示したような周辺回路を用いた半導体記憶
装置は、ビット線対がプレート線を挟んでその両側に形
成される場合を例示して説明したが、このような周辺回
路は、ビット線対がセンスアンプを挟んでその両側に形
成される場合においても使用可能であることは言うまで
もない。また第31図の半導体記憶装置では、上述したよ
うな周辺回路を全て有しているが、本発明ではこのよう
な周辺回路のいくつかを選択して用いることもできる。
装置は、ビット線対がプレート線を挟んでその両側に形
成される場合を例示して説明したが、このような周辺回
路は、ビット線対がセンスアンプを挟んでその両側に形
成される場合においても使用可能であることは言うまで
もない。また第31図の半導体記憶装置では、上述したよ
うな周辺回路を全て有しているが、本発明ではこのよう
な周辺回路のいくつかを選択して用いることもできる。
さらに第31図に示したような半導体記憶装置におい
て、前述したような周辺回路を駆動せしめ、係る半導体
記憶装置について読み出し・書き込みを行なう時の動作
方法を以下に示す。
て、前述したような周辺回路を駆動せしめ、係る半導体
記憶装置について読み出し・書き込みを行なう時の動作
方法を以下に示す。
まず、▲▼がＨレベルのプリチャージ状態では、
プリチャージ回路駆動線PC（31）よりプリチャージ信号
φPCが、またイコライズ回路駆動線（35）よりイコライ
ズ信号φEQがそれぞれプリチャージ回路（24）及びイコ
ライズ回路（25）に入力され、ビット線対のプリチャー
ジ及びイコライズが行なわれる。一方、このときワード
線WL（４）及びダミーワード線DWL（33）は全て非選択
状態で、またプレート線ドライバ駆動線（42）、入出力
線接続信号線（37）、センスアンプ活性化線ACT（49−
１），▲▼（49−２）は活性化されていない。従
って全てのプレート線PL（13）は非選択状態であり、こ
のときプレート線PL（13）は前記ビット線対と等電位に
保たれている。次いで、任意のメモリセルM/C（11）よ
り情報の読み出しを行なう場合、▲▼がＬレベルに
なりアドレスが取りこまれ、まずワード線WL（４）及び
ダミーワード線DWL（33）が１本ずつ選択され活性化さ
れる。またカラムアドレス選択線CSL（32）が選択さ
れ、カラムアドレス選択信号φCSLnが伝達される。次
に、プリチャージ回路駆動線（31）より全てのプリチャ
ージ回路（24）にプリチャージ解除信号▲▼が入
力される。しかしながらプリチャージ回路（24）は、第
４表に示したようにプリチャージ解除信号▲▼が
入力されても、カラムアドレス選択線CSL（32）が選択
されない限り駆動されないように構成されているので、
このとき選択されたカラムについてのみ、プリチャージ
回路（24）が駆動し、ビット線対のプリチャージが解除
される。またこれとほぼ同時に、イコライズ回路駆動線
（35）よりイコライズ回路（25）にイコライズ解除信号
▲▼が入力され、選択されたカラムについてのみ
イコライズ回路（25）が駆動し、ビット線対のイコライ
ズが解除される。続いて、プレート線ドライバ駆動線
（42）が活性化されてプレート線ドライバ（55）にプレ
ート線ドライバ駆動信号▲▼が入力され、選択さ
れたカラム内のプレート線ドライバ（55）が駆動し、プ
レート線PL（13）が活性化される。これにより、活性化
の行なわれたワード線WL（４）及びプレート線PL（13）
と結合するメモリセルM/C（11）の情報が、係るメモリ
セルM/C（11）と結合するビット線BL（16−１）または
ビット▲▼（16−２）に取り出され、ビット線対間
に電位差を生じる。この後、プレート線ドライバ（55）
へのプレート線ドライバ駆動信号φPLの入力が停止さ
れ、選択されたプレート線PL（13）は非選択状態に戻さ
れる。次いで、センスアンプ活性化線ACT（49−１），
▲▼（49−２）が活性化されてセンスアンプS/A
（20）にセンスアンプ活性化信号φACT,▲▼が
入力され、選択されたカラム内のセンスアンプS/A（2
0）が活性化され、ビット線対間に生じた電位差が増幅
される。この時さらに、プレート線ドライバ駆動線（4
2）を活性化してプレート線PL（13）を活性化して、一
定時間の後、再びプレート線ドライバ駆動線（42）の活
性化を解除しプレート線PL（13）を非選択状態に戻す。
これにより、アクセスされたメモリセルM/C（11）への
情報の再書き込みが行なわれる。さらに続けて、入出力
線接続信号線（37）が活性化されて選択されたカラム内
のビット線対と入出力線対が接続され、ビット線対に取
り出された情報が入出力線対に伝達され、論理“1"また
は“0"の情報が出力信号Doutとして読み出される。この
後、プリチャージ回路（24）及びイコライズ回路（25）
にそれぞれプリチャージ信号φPC及びイコライズ信号φ
EQが入力され、また選択されたワード線WL（４）、ダミ
ーワード線DWL（33）、カラムアドレス選択線CSLn（3
2）を非選択状態に戻すことにより、第31図に示した半
導体記憶装置はプリチャージ状態となり読み出しのサイ
クルが終了する。
プリチャージ回路駆動線PC（31）よりプリチャージ信号
φPCが、またイコライズ回路駆動線（35）よりイコライ
ズ信号φEQがそれぞれプリチャージ回路（24）及びイコ
ライズ回路（25）に入力され、ビット線対のプリチャー
ジ及びイコライズが行なわれる。一方、このときワード
線WL（４）及びダミーワード線DWL（33）は全て非選択
状態で、またプレート線ドライバ駆動線（42）、入出力
線接続信号線（37）、センスアンプ活性化線ACT（49−
１），▲▼（49−２）は活性化されていない。従
って全てのプレート線PL（13）は非選択状態であり、こ
のときプレート線PL（13）は前記ビット線対と等電位に
保たれている。次いで、任意のメモリセルM/C（11）よ
り情報の読み出しを行なう場合、▲▼がＬレベルに
なりアドレスが取りこまれ、まずワード線WL（４）及び
ダミーワード線DWL（33）が１本ずつ選択され活性化さ
れる。またカラムアドレス選択線CSL（32）が選択さ
れ、カラムアドレス選択信号φCSLnが伝達される。次
に、プリチャージ回路駆動線（31）より全てのプリチャ
ージ回路（24）にプリチャージ解除信号▲▼が入
力される。しかしながらプリチャージ回路（24）は、第
４表に示したようにプリチャージ解除信号▲▼が
入力されても、カラムアドレス選択線CSL（32）が選択
されない限り駆動されないように構成されているので、
このとき選択されたカラムについてのみ、プリチャージ
回路（24）が駆動し、ビット線対のプリチャージが解除
される。またこれとほぼ同時に、イコライズ回路駆動線
（35）よりイコライズ回路（25）にイコライズ解除信号
▲▼が入力され、選択されたカラムについてのみ
イコライズ回路（25）が駆動し、ビット線対のイコライ
ズが解除される。続いて、プレート線ドライバ駆動線
（42）が活性化されてプレート線ドライバ（55）にプレ
ート線ドライバ駆動信号▲▼が入力され、選択さ
れたカラム内のプレート線ドライバ（55）が駆動し、プ
レート線PL（13）が活性化される。これにより、活性化
の行なわれたワード線WL（４）及びプレート線PL（13）
と結合するメモリセルM/C（11）の情報が、係るメモリ
セルM/C（11）と結合するビット線BL（16−１）または
ビット▲▼（16−２）に取り出され、ビット線対間
に電位差を生じる。この後、プレート線ドライバ（55）
へのプレート線ドライバ駆動信号φPLの入力が停止さ
れ、選択されたプレート線PL（13）は非選択状態に戻さ
れる。次いで、センスアンプ活性化線ACT（49−１），
▲▼（49−２）が活性化されてセンスアンプS/A
（20）にセンスアンプ活性化信号φACT,▲▼が
入力され、選択されたカラム内のセンスアンプS/A（2
0）が活性化され、ビット線対間に生じた電位差が増幅
される。この時さらに、プレート線ドライバ駆動線（4
2）を活性化してプレート線PL（13）を活性化して、一
定時間の後、再びプレート線ドライバ駆動線（42）の活
性化を解除しプレート線PL（13）を非選択状態に戻す。
これにより、アクセスされたメモリセルM/C（11）への
情報の再書き込みが行なわれる。さらに続けて、入出力
線接続信号線（37）が活性化されて選択されたカラム内
のビット線対と入出力線対が接続され、ビット線対に取
り出された情報が入出力線対に伝達され、論理“1"また
は“0"の情報が出力信号Doutとして読み出される。この
後、プリチャージ回路（24）及びイコライズ回路（25）
にそれぞれプリチャージ信号φPC及びイコライズ信号φ
EQが入力され、また選択されたワード線WL（４）、ダミ
ーワード線DWL（33）、カラムアドレス選択線CSLn（3
2）を非選択状態に戻すことにより、第31図に示した半
導体記憶装置はプリチャージ状態となり読み出しのサイ
クルが終了する。
一方、係る半導体記憶装置への書き込みを行なう場合
には、まず前述した読み出しの時と同様に、アドレスを
取りこみ、ワード線WL（４）及びカラムアドレス選択線
CSL（32）を選択する。また入力信号Dinをチップ内部に
取りこみ、その情報を入出力線対に伝達する。次いで読
み出しの時と同様に、プリチャージ回路（24）及びイコ
ライズ回路（25）にそれぞれプリチャージ解除信号▲
▼及びイコライズ解除信号▲▼を入力して、
選択されたカラム内のビット線対のプリチャージ及びイ
コライズを解除する。次に入出力線接続信号線（37）の
活性化を行ない、上記ビット線対と入出力線対を接続し
て情報をビット線対に伝達せしめる。この時、プレート
線ドライバ駆動線（42）よりプレート線ドライバ（55）
にプレート線ドライバ駆動信号φPLを入力して、選択さ
れたカラム内のプレート線PL（13）を活性化せしめ、一
定時間の後、活性化されたプレート線PL（13）を再び非
選択状態に戻す。これにより、前述した読み出し動作に
おける再書き込みのときと同様に、前記ビット線対に伝
達された情報を、選択されたワード線WL（４）及びプレ
ート線PL（13）と結合するメモリセルM/C（11）に書き
込むことができる。
には、まず前述した読み出しの時と同様に、アドレスを
取りこみ、ワード線WL（４）及びカラムアドレス選択線
CSL（32）を選択する。また入力信号Dinをチップ内部に
取りこみ、その情報を入出力線対に伝達する。次いで読
み出しの時と同様に、プリチャージ回路（24）及びイコ
ライズ回路（25）にそれぞれプリチャージ解除信号▲
▼及びイコライズ解除信号▲▼を入力して、
選択されたカラム内のビット線対のプリチャージ及びイ
コライズを解除する。次に入出力線接続信号線（37）の
活性化を行ない、上記ビット線対と入出力線対を接続し
て情報をビット線対に伝達せしめる。この時、プレート
線ドライバ駆動線（42）よりプレート線ドライバ（55）
にプレート線ドライバ駆動信号φPLを入力して、選択さ
れたカラム内のプレート線PL（13）を活性化せしめ、一
定時間の後、活性化されたプレート線PL（13）を再び非
選択状態に戻す。これにより、前述した読み出し動作に
おける再書き込みのときと同様に、前記ビット線対に伝
達された情報を、選択されたワード線WL（４）及びプレ
ート線PL（13）と結合するメモリセルM/C（11）に書き
込むことができる。
このように第31図に示した半導体記憶装置では、全て
の周辺回路がカラムアドレス選択線CSL（32）と結合さ
れ、これらの周辺回路は、係るカラムアドレス選択線CS
L（32）が選択されない限り、駆動されない。従って、
係る半導体記憶装置について読み出し・書き込みを行な
う時には、カラムアドレス選択線CSL（32）をカラムア
ドレスにより選択した後に、前述したような周辺回路の
駆動を行なうための信号線を順次活性化すれば、同一カ
ラム内の周辺回路についてのみ駆動が行なわれるので、
各動作の高速化、消費電力の低減が実現される。
の周辺回路がカラムアドレス選択線CSL（32）と結合さ
れ、これらの周辺回路は、係るカラムアドレス選択線CS
L（32）が選択されない限り、駆動されない。従って、
係る半導体記憶装置について読み出し・書き込みを行な
う時には、カラムアドレス選択線CSL（32）をカラムア
ドレスにより選択した後に、前述したような周辺回路の
駆動を行なうための信号線を順次活性化すれば、同一カ
ラム内の周辺回路についてのみ駆動が行なわれるので、
各動作の高速化、消費電力の低減が実現される。
以上、第１図に示した構成のメモリセルを有する半導
体記憶装置の動作方法について説明したが、第４図に示
した構成のメモリセルを有する半導体記憶装置について
読み出しを行なう場合は、読み出しが終了した時点でア
クセスされたメモリセルには自動的に再書き込みが行な
われているので、第18図に示したような再書き込みの動
作を行なう必要がない。これは、係る半導体記憶装置で
はDRAMと同様に、メモリセルを構成するコンデンサに蓄
積される電荷の有無により情報の記憶が行なわれるから
である。第42図は、このような半導体記憶装置において
読み出しを行なう時の各動作のタイミングを示す波形図
である。また係る半導体記憶装置では、前記コンデンサ
が常誘電性材料を用いて形成されている場合には、第42
図に示したように、アクセス時にビット線をプリチャー
ジ状態に戻す前に、ワード線及びカラム線を非選択状態
に戻す必要がある。何となれば、コンデンサに常誘電性
材料が用いられている場合には、強誘電性材料を用いた
場合と異なり、前記コンデンサの両電極間の電位差が変
化すると、第47図（ｂ）に示したようにコンデンサに蓄
積された電荷量は大きく変化する。従って、このような
コンデンサを用いたメモリセルでは、ワード線及びカラ
ム線が選択状態でメモリセルのコンデンサがビット線と
導通状態にあるとき、ビット線をプリチャージ状態に戻
せば、ビット線との間でコンデンサに蓄積された電荷の
移動が生じ、メモリセルに記憶されている情報が失なわ
れるおそれがあるからである。
体記憶装置の動作方法について説明したが、第４図に示
した構成のメモリセルを有する半導体記憶装置について
読み出しを行なう場合は、読み出しが終了した時点でア
クセスされたメモリセルには自動的に再書き込みが行な
われているので、第18図に示したような再書き込みの動
作を行なう必要がない。これは、係る半導体記憶装置で
はDRAMと同様に、メモリセルを構成するコンデンサに蓄
積される電荷の有無により情報の記憶が行なわれるから
である。第42図は、このような半導体記憶装置において
読み出しを行なう時の各動作のタイミングを示す波形図
である。また係る半導体記憶装置では、前記コンデンサ
が常誘電性材料を用いて形成されている場合には、第42
図に示したように、アクセス時にビット線をプリチャー
ジ状態に戻す前に、ワード線及びカラム線を非選択状態
に戻す必要がある。何となれば、コンデンサに常誘電性
材料が用いられている場合には、強誘電性材料を用いた
場合と異なり、前記コンデンサの両電極間の電位差が変
化すると、第47図（ｂ）に示したようにコンデンサに蓄
積された電荷量は大きく変化する。従って、このような
コンデンサを用いたメモリセルでは、ワード線及びカラ
ム線が選択状態でメモリセルのコンデンサがビット線と
導通状態にあるとき、ビット線をプリチャージ状態に戻
せば、ビット線との間でコンデンサに蓄積された電荷の
移動が生じ、メモリセルに記憶されている情報が失なわ
れるおそれがあるからである。
さらに本発明の半導体記憶装置においては、所定のカ
ラム内のビット線対に入力信号Dinを取りこんだ後、ワ
ード線を多重選択して同一カラム内の複数のメモリセル
への書き込みを行なうこともできる。第43図は、第１図
に示した構成のメモリセルを有する半導体記憶装置にお
いて、このような書き込みを行なう時の各動作のタイミ
ングを示す波形図である。
ラム内のビット線対に入力信号Dinを取りこんだ後、ワ
ード線を多重選択して同一カラム内の複数のメモリセル
への書き込みを行なうこともできる。第43図は、第１図
に示した構成のメモリセルを有する半導体記憶装置にお
いて、このような書き込みを行なう時の各動作のタイミ
ングを示す波形図である。
第43図においては、▲▼がＨレベルからＬレベル
になるとき▲▼がＬレベルになっている場合、第22
図に示したような書き込み動作と同様に、入力信号Din
がチップ内部に取りこまれ、その情報が入出力線対を介
して選択されたカラム内のビット線対に伝達される。こ
の後、ロウアドレスが順次連続的に選択され、選択され
たワード線と結合するメモリセルに順次書き込みが行な
われる。すなわち第43図に示したように、まずロウアド
レスによりワード線WLiを選択し、また選択されたカラ
ム内のプレート線PLlの電位をVccに昇圧した後Vssに戻
すと、係るワード線WLi及びプレート線PLlと結合するメ
モリセルM/Cliに書き込みが行なわれる。次に、ワード
線WLjを選択しプレート線PLlの電位をVccに昇圧しVssに
戻すと、係るワード線WLj及びプレート線PLlと結合する
メモリセルM/Cljに書き込みが行なわれる。このように
順次ワード線を選択して、さらにワード線を選択する毎
にプレート線PLlの電位をVccに昇圧した後Vssに戻すこ
とにより、選択されたカラム内のビット線対に取りこま
れた情報を係るビット線対と結合する複数のメモリセル
に書き込むことができる。また、選択されたカラム内の
メモリセルへの書き込みを終了する場合には、▲▼
及び▲▼がＬレベルからＨレベルになり、入力信号
Dinの取りこまれたビット線対がプリチャージ状態とな
り、選択されていたワード線は非選択状態に戻る。なお
以上には、アーリーライト動作の時にワード線を多重選
択する例について示したが、本発明の半導体記憶装置で
は、リードモディファイライト動作の時にワード線を多
重選択して、同様に同一カラム内の複数のメモリセルに
書き込みを行なうこともできる。
になるとき▲▼がＬレベルになっている場合、第22
図に示したような書き込み動作と同様に、入力信号Din
がチップ内部に取りこまれ、その情報が入出力線対を介
して選択されたカラム内のビット線対に伝達される。こ
の後、ロウアドレスが順次連続的に選択され、選択され
たワード線と結合するメモリセルに順次書き込みが行な
われる。すなわち第43図に示したように、まずロウアド
レスによりワード線WLiを選択し、また選択されたカラ
ム内のプレート線PLlの電位をVccに昇圧した後Vssに戻
すと、係るワード線WLi及びプレート線PLlと結合するメ
モリセルM/Cliに書き込みが行なわれる。次に、ワード
線WLjを選択しプレート線PLlの電位をVccに昇圧しVssに
戻すと、係るワード線WLj及びプレート線PLlと結合する
メモリセルM/Cljに書き込みが行なわれる。このように
順次ワード線を選択して、さらにワード線を選択する毎
にプレート線PLlの電位をVccに昇圧した後Vssに戻すこ
とにより、選択されたカラム内のビット線対に取りこま
れた情報を係るビット線対と結合する複数のメモリセル
に書き込むことができる。また、選択されたカラム内の
メモリセルへの書き込みを終了する場合には、▲▼
及び▲▼がＬレベルからＨレベルになり、入力信号
Dinの取りこまれたビット線対がプリチャージ状態とな
り、選択されていたワード線は非選択状態に戻る。なお
以上には、アーリーライト動作の時にワード線を多重選
択する例について示したが、本発明の半導体記憶装置で
は、リードモディファイライト動作の時にワード線を多
重選択して、同様に同一カラム内の複数のメモリセルに
書き込みを行なうこともできる。
さらに本発明の半導体記憶装置では、半導体記憶装置
の動作試験を行なう時のみワード線を多重選択して、同
一カラム内の複数のメモリセルへの書き込みを行なうこ
とも可能である。第44図は、このような書き込みを行な
う時の各動作のタイミングを示す波形図である。
の動作試験を行なう時のみワード線を多重選択して、同
一カラム内の複数のメモリセルへの書き込みを行なうこ
とも可能である。第44図は、このような書き込みを行な
う時の各動作のタイミングを示す波形図である。
まず、テスト用制御信号▲▼がＨレベルから
Ｌレベルになると、係る半導体記憶装置はテストモード
に切り換わり、ワード線の多重選択が可能となる。また
このような半導体記憶装置においては、第43図に示した
動作方法と同様に、入力信号Dinがチップ内部に取りこ
まれ、選択されたカラム内のビット線対に伝達される。
この後、ロウアドレスによりワード線が順次選択される
が、このとき第44図に示す書き込み動作においては、ワ
ード線が選択される毎にプレート線の電位の昇圧は行な
わない。すなわちこのような書き込み動作においては、
ワード線の多重選択が終了した後に▲▼がＬレ
ベルからＨレベルになり、次いでプレート線の電位をV
ccに昇圧した後Vssに下げる。従ってこのとき、情報の
取りこまれたビット線対と結合するメモリセルのうち、
選択されたワード線とも結合するメモリセル全てに同時
に書き込みが行なわれる。この後は第43図に示した書き
込み動作と同様に、▲▼及び▲▼がＬレベルか
らＨレベルになり、入力信号Dinの取りこまれたビット
線対へのプリチャージが行なわれ、選択されていたワー
ド線は非選択状態に戻る。
Ｌレベルになると、係る半導体記憶装置はテストモード
に切り換わり、ワード線の多重選択が可能となる。また
このような半導体記憶装置においては、第43図に示した
動作方法と同様に、入力信号Dinがチップ内部に取りこ
まれ、選択されたカラム内のビット線対に伝達される。
この後、ロウアドレスによりワード線が順次選択される
が、このとき第44図に示す書き込み動作においては、ワ
ード線が選択される毎にプレート線の電位の昇圧は行な
わない。すなわちこのような書き込み動作においては、
ワード線の多重選択が終了した後に▲▼がＬレ
ベルからＨレベルになり、次いでプレート線の電位をV
ccに昇圧した後Vssに下げる。従ってこのとき、情報の
取りこまれたビット線対と結合するメモリセルのうち、
選択されたワード線とも結合するメモリセル全てに同時
に書き込みが行なわれる。この後は第43図に示した書き
込み動作と同様に、▲▼及び▲▼がＬレベルか
らＨレベルになり、入力信号Dinの取りこまれたビット
線対へのプリチャージが行なわれ、選択されていたワー
ド線は非選択状態に戻る。
このように、テストモードにおいてワード線の多重選
択が可能な半導体記憶装置においては、同一カラム内の
メモリセルについては一度に書き込みを行なうことが可
能なので、半導体記憶装置の動作試験に要する時間を大
幅に短縮化することができる。
択が可能な半導体記憶装置においては、同一カラム内の
メモリセルについては一度に書き込みを行なうことが可
能なので、半導体記憶装置の動作試験に要する時間を大
幅に短縮化することができる。
また本発明では、メモリセルが第４図に示したような
構成を有する半導体記憶装置についても同様に、ワード
線を多重選択して、同一カラム内の複数のメモリセルへ
の書き込みを行なうことができる。第45図は、このよう
な半導体記憶装置について、上述したような書き込みを
行なう時の各動作のタイミングを示す波形図である。係
る半導体記憶装置では、メモリセルを構成するコンデン
サに蓄積される電荷の有無により情報の記憶が行なわれ
るため、上述したような書き込みを行なう場合には、ビ
ット線対に情報を取りこみ、次いで前記ビット線と同一
カラム内のカラム線の電位を昇圧せしめた後にワード線
を順次選択する。これにより、ワード線を選択する毎
に、係るワード線と結合し前記ビット線対と同一カラム
内のメモリセルに、順次書き込みが行なわれる。
構成を有する半導体記憶装置についても同様に、ワード
線を多重選択して、同一カラム内の複数のメモリセルへ
の書き込みを行なうことができる。第45図は、このよう
な半導体記憶装置について、上述したような書き込みを
行なう時の各動作のタイミングを示す波形図である。係
る半導体記憶装置では、メモリセルを構成するコンデン
サに蓄積される電荷の有無により情報の記憶が行なわれ
るため、上述したような書き込みを行なう場合には、ビ
ット線対に情報を取りこみ、次いで前記ビット線と同一
カラム内のカラム線の電位を昇圧せしめた後にワード線
を順次選択する。これにより、ワード線を選択する毎
に、係るワード線と結合し前記ビット線対と同一カラム
内のメモリセルに、順次書き込みが行なわれる。
なお本発明の半導体記憶装置において、上述したよう
にワード線を多重選択して書き込みを行なう場合は、周
辺回路として、外部入力アドレスを順次連続的に受け、
それに応じて内部アドレスに変換することのできるスタ
ティック型のロウアドレスバッファを用いることもでき
る。また、ワード線デコーダとして、ワード線の多重選
択が可能なOR型デコーダを用いることもできる。
にワード線を多重選択して書き込みを行なう場合は、周
辺回路として、外部入力アドレスを順次連続的に受け、
それに応じて内部アドレスに変換することのできるスタ
ティック型のロウアドレスバッファを用いることもでき
る。また、ワード線デコーダとして、ワード線の多重選
択が可能なOR型デコーダを用いることもできる。
以上示したような本発明の半導体記憶装置の動作方法
では、動作時における周辺回路の駆動等が全て選択され
たカラムについてのみ行なわれるので、各動作に要する
時間・消費電力等が低減される。なお上述した動作方法
においては、ロウアドレス及びカラムアドレスの外部か
らの取りこみが１ピンのコントロール信号▲▼によ
り制御される場合について示したが、本発明は特にこれ
に限定されず、例えば、ロウアドレス及びカラムアドレ
スを時間で分けて、それぞれ▲▼，▲▼に
より取りこむアドレスマルチプレックス方式を用いても
よい。
では、動作時における周辺回路の駆動等が全て選択され
たカラムについてのみ行なわれるので、各動作に要する
時間・消費電力等が低減される。なお上述した動作方法
においては、ロウアドレス及びカラムアドレスの外部か
らの取りこみが１ピンのコントロール信号▲▼によ
り制御される場合について示したが、本発明は特にこれ
に限定されず、例えば、ロウアドレス及びカラムアドレ
スを時間で分けて、それぞれ▲▼，▲▼に
より取りこむアドレスマルチプレックス方式を用いても
よい。
［発明の効果］ 以上詳述したように、本発明によれば、各アクセス時
に要するサイクル時間，電力が少なく、ノイズに起因す
る誤動作のおそれが低く、さらには長寿命の半導体記憶
装置及びその読み出し・書き込み方法を提供することが
できる。
に要するサイクル時間，電力が少なく、ノイズに起因す
る誤動作のおそれが低く、さらには長寿命の半導体記憶
装置及びその読み出し・書き込み方法を提供することが
できる。
第１図は本発明に係るメモリセルの構成を示す回路図、
第２図は本発明に係るメモリセル・アレイの一例を示す
回路図、第３図は本発明に係るメモリセル・アレイの他
の例を示す回路図、第４図は本発明に係るメモリセルの
他の構成を示す回路図、第５図は本発明に係るメモリセ
ル・アレイを形成するプロセスの例を示す平面図、第６
図は本発明に係るメモリセル・アレイを形成するプロセ
スの例を示す縦断面図、第７図は本発明に係るメモリセ
ル・アレイを形成するプロセスの他の例を示す平面図、
第８図は本発明に係るメモリセル・アレイを形成するプ
ロセスの他の例を示す縦断面図、第９図は本発明におけ
るメモリセルとセンスアンプのレイアウトの一例を示す
ブロック図、第10図は本発明におけるメモリセルとセン
スアンプのレイアウトの他の例を示すブロック図、第11
図は本発明におけるメモリセルとセンスアンプのレイア
ウトのさらに他の例を示すブロック図、第12図は本発明
で用いられるダミーセルの構成を示す回路図、第13図は
本発明の半導体記憶装置の一態様を示すブロック図、第
14図は本発明で用いられるイコライズ回路の構成を示す
回路図、第15図は本発明で用いられるプリチャージ回路
の構成を示す回路図、第16図は本発明で用いられるI/O
接続回路の構成を示す回路図、第17図は本発明で用いら
れるセンスアンプの構成を示す回路図、第18図は第13図
の半導体記憶装置の読み出しを行なう時の各動作のタイ
ミングを示す波形図、第19図は第13図の半導体記憶装置
に再書き込みを行なう時の各動作のタイミングを示す波
形図、第20図は本発明に係る強誘電体コンデンサに蓄積
された電荷量の再書き込み時における経時変化を示す特
性図、第21図は第13図の半導体記憶装置の読み出しを行
なう時の各動作のタイミングの他の例を示す波形図、第
22図は第13図の半導体記憶装置の読み出しを行なう時の
各動作のタイミングのさらに他の例を示す波形図、第23
図は第13図の半導体記憶装置に書き込みを行なう時の各
動作のタイミングを示す波形図、第24図は第13図の半導
体記憶装置についてリードモディファイライト動作を行
なう時の各動作のタイミングを示す波形図、第25図はプ
リチャージ状態でのビット線の電位をVssとして読み出
しを行なう時の各動作のタイミングを示す波形図、第26
図はプリチャージ状態でのビット線の電位をVccとして
読み出しを行なう時の各動作のタイミングを示す波形
図、第27図は本発明の半導体記憶装置の他の態様を示す
ブロック図、第28図は本発明で用いられる差動増幅器の
構成を示す回路図、第29図は第27図の半導体記憶装置の
読み出しを行なう時の各動作のタイミングを示す波形
図、第30図は第27図の半導体記憶装置に書き込みを行な
う時の各動作のタイミングを示す波形図、第31図は本発
明の半導体記憶装置のさらに他の態様を示すブロック
図、第32図は第31図の半導体記憶装置で用いられるプレ
ート線ドライバの構成を示す回路図、第33図は第32図の
プレート線ドライバの構成をより具体化した回路図、第
34図は第31図の半導体記憶装置で用いられるI/O接続回
路の構成を示す回路図、第35図は第34図のI/O接続回路
の構成をより具体化した回路図、第36図は第30図の半導
体記憶装置で用いられるプリチャージ回路の構成を示す
回路図、第37図は第36図のプリチャージ回路の構成をよ
り具体化した回路図、第38図は第30図の半導体記憶装置
で用いられるイコライズ回路の構成を示す回路図、第39
図は第38図のイコライズ回路の構成をより具体化した回
路図、第40図はプリチャージ回路駆動線を共有するプリ
チャージ回路とイコライズ回路の構成を示す回路図、第
41図はNAND回路を共有するプリチャージ回路とイコライ
ズ回路の構成を示す回路図、第42図は第４図に示したメ
モリセルを有する半導体記憶装置の読み出しを行なう時
の各動作のタイミングを示す波形図、第43図は第１図に
示したメモリセルを有する半導体記憶装置についてワー
ド線を多重選択して書き込みを行なう時の各動作のタイ
ミングを示す波形図、第44図は第１図に示したメモリセ
ルを有する半導体記憶装置についてワード線を多重選択
して書き込みを行なう時の各動作のタイミングの他の例
を示す波形図、第45図は第４図に示したメモリセルを有
する半導体記憶装置についてワード線を多重選択して書
き込みを行なう時の各動作のタイミングを示す波形図、
第46図は従来の半導体記憶装置において用いられるセン
スアンプの構成を示す回路図、第47図は強誘電体コンデ
ンサに印加される電圧と蓄積される電荷の量との関係を
示す特性図、第48図は従来の半導体記憶装置のメモリセ
ルの構成を示す回路図、第49図は従来の半導体記憶装置
のレイアウトの一部を示すブロック図、第50図は従来の
半導体記憶装置のレイアウトを示すブロック図である。 ４……ワード線、11……メモリセル、13……プレート
線、16……ビット線、17……MOS型トランジスタ、18…
…強誘電体コンデンサ、19……ワード線デコーダ、20…
…センスアンプ、21……ダミーセル、22……ダミーワー
ド線デコーダ、23……I/O接続回路、24……プリチャー
ジ回路、25……イコライズ回路、28……プレート線デコ
ーダ、32……カラムアドレス選択線、33……ダミーワー
ド線、34……入出力線、39……差動増幅器、40……入力
線、41……出力線、45……入力線接続回路、55……プレ
ート線ドライバ。
第２図は本発明に係るメモリセル・アレイの一例を示す
回路図、第３図は本発明に係るメモリセル・アレイの他
の例を示す回路図、第４図は本発明に係るメモリセルの
他の構成を示す回路図、第５図は本発明に係るメモリセ
ル・アレイを形成するプロセスの例を示す平面図、第６
図は本発明に係るメモリセル・アレイを形成するプロセ
スの例を示す縦断面図、第７図は本発明に係るメモリセ
ル・アレイを形成するプロセスの他の例を示す平面図、
第８図は本発明に係るメモリセル・アレイを形成するプ
ロセスの他の例を示す縦断面図、第９図は本発明におけ
るメモリセルとセンスアンプのレイアウトの一例を示す
ブロック図、第10図は本発明におけるメモリセルとセン
スアンプのレイアウトの他の例を示すブロック図、第11
図は本発明におけるメモリセルとセンスアンプのレイア
ウトのさらに他の例を示すブロック図、第12図は本発明
で用いられるダミーセルの構成を示す回路図、第13図は
本発明の半導体記憶装置の一態様を示すブロック図、第
14図は本発明で用いられるイコライズ回路の構成を示す
回路図、第15図は本発明で用いられるプリチャージ回路
の構成を示す回路図、第16図は本発明で用いられるI/O
接続回路の構成を示す回路図、第17図は本発明で用いら
れるセンスアンプの構成を示す回路図、第18図は第13図
の半導体記憶装置の読み出しを行なう時の各動作のタイ
ミングを示す波形図、第19図は第13図の半導体記憶装置
に再書き込みを行なう時の各動作のタイミングを示す波
形図、第20図は本発明に係る強誘電体コンデンサに蓄積
された電荷量の再書き込み時における経時変化を示す特
性図、第21図は第13図の半導体記憶装置の読み出しを行
なう時の各動作のタイミングの他の例を示す波形図、第
22図は第13図の半導体記憶装置の読み出しを行なう時の
各動作のタイミングのさらに他の例を示す波形図、第23
図は第13図の半導体記憶装置に書き込みを行なう時の各
動作のタイミングを示す波形図、第24図は第13図の半導
体記憶装置についてリードモディファイライト動作を行
なう時の各動作のタイミングを示す波形図、第25図はプ
リチャージ状態でのビット線の電位をVssとして読み出
しを行なう時の各動作のタイミングを示す波形図、第26
図はプリチャージ状態でのビット線の電位をVccとして
読み出しを行なう時の各動作のタイミングを示す波形
図、第27図は本発明の半導体記憶装置の他の態様を示す
ブロック図、第28図は本発明で用いられる差動増幅器の
構成を示す回路図、第29図は第27図の半導体記憶装置の
読み出しを行なう時の各動作のタイミングを示す波形
図、第30図は第27図の半導体記憶装置に書き込みを行な
う時の各動作のタイミングを示す波形図、第31図は本発
明の半導体記憶装置のさらに他の態様を示すブロック
図、第32図は第31図の半導体記憶装置で用いられるプレ
ート線ドライバの構成を示す回路図、第33図は第32図の
プレート線ドライバの構成をより具体化した回路図、第
34図は第31図の半導体記憶装置で用いられるI/O接続回
路の構成を示す回路図、第35図は第34図のI/O接続回路
の構成をより具体化した回路図、第36図は第30図の半導
体記憶装置で用いられるプリチャージ回路の構成を示す
回路図、第37図は第36図のプリチャージ回路の構成をよ
り具体化した回路図、第38図は第30図の半導体記憶装置
で用いられるイコライズ回路の構成を示す回路図、第39
図は第38図のイコライズ回路の構成をより具体化した回
路図、第40図はプリチャージ回路駆動線を共有するプリ
チャージ回路とイコライズ回路の構成を示す回路図、第
41図はNAND回路を共有するプリチャージ回路とイコライ
ズ回路の構成を示す回路図、第42図は第４図に示したメ
モリセルを有する半導体記憶装置の読み出しを行なう時
の各動作のタイミングを示す波形図、第43図は第１図に
示したメモリセルを有する半導体記憶装置についてワー
ド線を多重選択して書き込みを行なう時の各動作のタイ
ミングを示す波形図、第44図は第１図に示したメモリセ
ルを有する半導体記憶装置についてワード線を多重選択
して書き込みを行なう時の各動作のタイミングの他の例
を示す波形図、第45図は第４図に示したメモリセルを有
する半導体記憶装置についてワード線を多重選択して書
き込みを行なう時の各動作のタイミングを示す波形図、
第46図は従来の半導体記憶装置において用いられるセン
スアンプの構成を示す回路図、第47図は強誘電体コンデ
ンサに印加される電圧と蓄積される電荷の量との関係を
示す特性図、第48図は従来の半導体記憶装置のメモリセ
ルの構成を示す回路図、第49図は従来の半導体記憶装置
のレイアウトの一部を示すブロック図、第50図は従来の
半導体記憶装置のレイアウトを示すブロック図である。 ４……ワード線、11……メモリセル、13……プレート
線、16……ビット線、17……MOS型トランジスタ、18…
…強誘電体コンデンサ、19……ワード線デコーダ、20…
…センスアンプ、21……ダミーセル、22……ダミーワー
ド線デコーダ、23……I/O接続回路、24……プリチャー
ジ回路、25……イコライズ回路、28……プレート線デコ
ーダ、32……カラムアドレス選択線、33……ダミーワー
ド線、34……入出力線、39……差動増幅器、40……入力
線、41……出力線、45……入力線接続回路、55……プレ
ート線ドライバ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 基真 神奈川県川崎市幸区柳町70番地 株式会 社東芝柳町工場内 (72)発明者 作井 康司 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−201998（ＪＰ，Ａ) 特開 平２−3147（ＪＰ，Ａ) 特開 平１−98186（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/22 G11C 11/40 - 11/409
Claims (12)
- 【請求項１】マトリックス状に配置されロウ及びカラム
を構成する複数のメモリセルにより構成され、該メモリ
セルのそれぞれがMOS型トランジスタ及び該トランジス
タのソース及びドレインの一方に対してその一方の電極
が結合した強誘電体コンデンサを備えたメモリセル群
と、前記メモリセルの前記MOS型トランジスタのゲート
電極及び前記強誘電体コンデンサの他方の電極とそれぞ
れ結合し前記メモリセルに入力される駆動信号を伝達す
る複数のワード線及びプレート線と、前記メモリセルの
MOS型トランジスタのソース及びドレインの他方と結合
しメモリセルの読み出し・書き込みを行なう複数のビッ
ト線と、前記ビット線と結合した複数のセンスアンプと
を有し、同一カラム内の前記メモリセルは前記ビット線
を介して同一のセンスアンプと接続されてなる半導体記
憶装置であって、前記センスアンプは、該センスアンプ
の活性化を行なうための信号を伝達するセンスアンプ活
性化線及び前記カラムアドレス選択線と結合しており、
前記ビット線は、カラム毎に設けられ該ビット線のプリ
チャージを行なうプリチャージ回路と接続され、前記プ
リチャージ回路は、該プリチャージ回路の駆動を行なう
ための信号を伝達するプリチャージ回路駆動線及びカラ
ムアドレス選択線と結合しており、前記センスアンプ及
び前記プリチャージ回路は、共通のカラムアドレスによ
り選択され、前記カラムアドレス選択線が選択される場
合は、前記ビット線のプリチャージが解除され、前記セ
ンスアンプが活性化され、また、前記カラムアドレス選
択線が選択されない場合は、前記ビット線のプリチャー
ジが行なわれていることを特徴とする半導体記憶装置。 - 【請求項２】同一カラム内の前記メモリセルの前記プレ
ート線を駆動するプレート線ドライバは、プレート線ド
ライバの駆動を行なうための信号を伝達するプレート線
ドライバ駆動線及び前記カラムアドレス選択線と結合し
ており、前記プレート線及び前記センスアンプが共通の
カラムアドレスにより選択されることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】前記プレート線及び前記センスアンプがカ
ラム毎に設けられ、前記センスアンプはそれぞれビット
線対を構成する２本のビット線と結合し、同一カラム内
のメモリセルは全て１本のプレート線と結合し且つビッ
ト線対を構成する２本のビット線のいずれか一方に結合
することを特徴とする請求項１又は２記載の半導体記憶
装置。 - 【請求項４】前記ビット線対を構成する２本のビット線
と結合するメモリセルの数が等しいことを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項５】同一カラム内のメモリセルが結合する前記
２本のビット線及び１本のプレート線は、２本のビット
線が１本のプレート線を挟んで前記プレート線の両側に
平行に形成されることを特徴とする請求項４記載の半導
体記憶装置。 - 【請求項６】前記ビット線がI/O接続回路を介して入出
力線と接続され、前記I/O接続回路はカラム毎に設けら
れていることを特徴とする請求項１乃至５のいずれか記
載の半導体記憶装置。 - 【請求項７】前記I/O接続回路が、該I/O接続回路の駆動
を行なうための信号を伝達するI/O接続回路駆動線及び
前記カラムアドレス選択線と結合し、カラムアドレスに
より選択されることを特徴とする請求項６記載の半導体
記憶装置。 - 【請求項８】前記ビット線対を構成する２本のビット線
は、カラム毎に設けられ該ビット線対のイコライズを行
なうイコライズ回路と接続され、前記イコライズ回路
は、該イコライズ回路の駆動を行なうための信号を伝達
するイコライズ回路駆動線及び前記カラムアドレス選択
線と結合しており、前記センスアンプ及び前記イコライ
ズ回路は、共通のカラムアドレスにより選択され、前記
カラムアドレス選択線が選択される場合は、前記ビット
線対のイコライズが解除され、前記センスアンプが活性
化され、また、前記カラムアドレス選択線が選択されな
い場合は、前記ビット線対のイコライズが行なわれてい
ることを特徴とする請求項３乃至７のいずれか記載の半
導体記憶装置。 - 【請求項９】ロウアドレス及びカラムアドレスによりワ
ード線及びプレート線を選択し、選択されたワード線及
びプレート線を活性化して該ワード線及びプレート線と
結合したメモリセルに駆動信号を入力してメモリセルの
駆動を行ない、前記メモリセルに記憶されている情報に
応じて発生する信号を前記メモリセルと結合したビット
線に取り出す第１のステップと、第１のステップの後前
記ビット線と結合したセンスアンプをカラムアドレスに
より選択して該センスアンプの活性化を行ない、前記ビ
ット線に取り出された信号を前記センスアンプによって
増幅する第２のステップと、第２のステップの後増幅さ
れた信号を出力し、出力された信号を検出して前記メモ
リセルに記憶されている情報を読み出す第３のステップ
とを具備したことを特徴とする請求項１記載の半導体記
憶装置の読み出し方法。 - 【請求項１０】前記第３のステップの後前記センスアン
プの活性化を終了する前に、前記プレート線の電位を変
えることにより第３のステップで読み出された情報と同
じ情報を前記メモリセルに再び書き込む第４のステップ
を備えることを特徴とする請求項９記載の半導体記憶装
置の読み出し方法。 - 【請求項１１】所定のメモリセルと結合したビット線に
書き込み情報と対応する信号を入力する第１のステップ
と、第１のステップの後前記メモリセルと結合したワー
ド線及びプレート線をロウアドレス及びカラムアドレス
により選択し、該ワード線及びプレート線を活性化して
前記メモリセルに駆動信号を入力してメモリセルの駆動
を行ない、前記ビット線に入力された信号を前記メモリ
セルに書き込む第２のステップとを具備したことを特徴
とする請求項１記載の半導体記憶装置の書き込み方法。 - 【請求項１２】活性化するワード線を複数本選択して、
前記ビット線に入力された信号を同一カラム内の複数の
メモリセルに書き込むことを特徴とする請求項11記載の
半導体記憶装置の書き込み方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14856190A JP3156971B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法 |
| US07/712,092 US5400275A (en) | 1990-06-08 | 1991-06-07 | Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected |
| DE4118847A DE4118847A1 (de) | 1990-06-08 | 1991-06-07 | Halbleiterspeicheranordnung mit ferroelektrischem kondensator |
| KR1019910009455A KR950013392B1 (ko) | 1990-06-08 | 1991-06-08 | 반도체기억장치 및 그 독출, 기록, 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14856190A JP3156971B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442498A JPH0442498A (ja) | 1992-02-13 |
| JP3156971B2 true JP3156971B2 (ja) | 2001-04-16 |
Family
ID=15455509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14856190A Expired - Fee Related JP3156971B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156971B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111085A (ja) * | 1993-10-14 | 1995-04-25 | Sharp Corp | 不揮発性半導体記憶装置 |
| US5619470A (en) * | 1994-08-17 | 1997-04-08 | Sharp Kabushiki Kaisha | Non-volatile dynamic random access memory |
| JPH0945089A (ja) * | 1995-05-25 | 1997-02-14 | Sony Corp | 強誘電体記憶装置 |
| JP3784229B2 (ja) | 2000-01-21 | 2006-06-07 | シャープ株式会社 | 不揮発性半導体記憶装置およびそれを用いたシステムｌｓｉ |
| KR100448921B1 (ko) * | 2002-05-21 | 2004-09-16 | 삼성전자주식회사 | 고속 강유전체 메모리 장치 및 그것의 기입 방법 |
| JP3777611B2 (ja) | 2003-10-31 | 2006-05-24 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
| JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| JP2009259337A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-06-08 JP JP14856190A patent/JP3156971B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0442498A (ja) | 1992-02-13 |
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