JP3143551B2 - スペクトラム拡散信号の同期追従装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＳ−ＳＳ（直接拡散
ースペクトラム拡散）信号の受信装置に使用されるスペ
クトラム拡散信号の同期追従装置に関する。

【０００２】

【従来の技術】例えばデジタル相関器を使用したＤＳ−
ＳＳ信号の受信装置としては、特開平４−１５１９２４
号公報に示すものが知られている。これは図５に示す構
成になっている。すなわち、１はアンテナ、２は高周波
増幅器、３はミキサー、４は局部発振器、５はバンドパ
スフィルタ、６，７はミキサー、８はπ／２（ｒａｄ）
移相器、９，１０はローパスフィルタ、１１，１２はＡ
／Ｄ変換器、１３，１４はデジタル相関器、１５，１６
は２乗回路、１７は加算器、１８は相関パルスタイミン
グ判定器、１９は相関パルス抽出系回路、２０はデータ
判定回路、２１はＶＣＯ補正量検出回路、２２はループ
フィルタ、２３は搬送波を再生するためのＶＣＯ（Volt
age Controled Oscillator）である。

【０００３】この受信装置においてミキサー６、ローパ
スフィルタ９、Ａ／Ｄ変換器１１、デジタル相関器１
３、２乗回路１５は受信信号の同相軸成分（Ｉ成分）の
信号に関する回路系であり、ミキサー７、ローパスフィ
ルタ１０、Ａ／Ｄ変換器１２、デジタル相関器１４、２
乗回路１６は受信信号の直交軸成分（Ｑ成分）の信号に
関する回路系である。

【０００４】相関パルスタイミング判定器１８は図６に
示すように、直列接続したフレームメモリ１８１〜１８
６、加算器１８７、最大値タイミング判定回路１８８で
構成されている。各フレームメモリ１８１〜１８６は、
１情報シンボル持続時間単位のメモリ長を有し（多くの
場合、１情報シンボル持続時間は拡散符号長に相当す
る。）、シフトレジスタ等により構成される。

【０００５】入力端子１３１にはＡ／Ｄ変換された同相
軸成分の信号Ｉが入力し、入力端子１４１にはＡ／Ｄ変
換された直交軸成分の信号Ｑが入力する。そしてデジタ
ル相関器１３，１４により相関演算され、デジタル相関
器１３からは同相軸成分の相関信号が出力し、デジタル
相関器１４からは直交軸成分の相関信号が出力する。こ
の各相関信号はそれぞれ２乗回路１５，１６で２乗した
後、加算器１７で加算し、その加算出力が相関パルスタ
イミング判定器１８の入力端子１８０に入力する。

【０００６】各フレームメモリ１８１〜１８６はデジタ
ル相関器１３，１４の入力クロックに応じて格納してい
る内容をシフトし、各フレームメモリ１８１〜１８６の
特定時点の内容を加算器１８７で加算する。各フレーム
メモリ１８１〜１８６がシフトレジスタで構成されると
きには各シフトレジスタの同一段の内容を加算器１８７
に出力することにより実現できる。

【０００７】最大値タイミング判定回路１８８は、加算
器１８７の出力信号を１情報シンボル時間観測し、相関
パルスの最大レベルを与えるタイミングを端子１８９か
ら出力する。

【０００８】相関パルス抽出系回路１９は、端子１８９
から出力される相関パルス抽出タイミングに従ってデジ
タル相関器出力信号をサンプリングし、データ判定回路
２０に出力する。データ判定回路２０はこの信号をもと
に受信データの復号を行なう。

【０００９】また、特開平３−２０７１３４号公報で
は、図７に示すように、ピーク位置検出回路３１、ピー
ク位置判定回路３２、計数回路３３、ｍ／Ｎ判定回路３
４を設け、受信信号と小定量の符号系列との相関信号の
相関ピーク位置を符号系列の１周期毎に連続Ｎ周期にわ
たって検出回路３１で検出し、検出ピーク位置が１周期
内の分割エリアのどの位置に属するかを判定回路３２で
判定し、各エリアに属する検出ピークの数を計数回路３
３で計数し、Ｎ周期の間にいずれか１つの分割エリアの
検出ピーク検出回数がｍ回以上になったときに同期確立
とみなし、同期確立時に所定数ｍに達した分割エリアが
符号系列の周期の中央に来るように周期信号を作成する
ことを開示している。

【００１０】

【発明が解決しようとする課題】特開平４−１５１９２
４号公報のものにおいては、各フレームメモリ１８１〜
１８６を直列に接続し、入力端子１８０から入力する信
号を各フレームメモリに対してシリアルに転送する構成
になっているため、例えば拡散符号長を変更する場合に
不都合が生じる。

【００１１】すなわち、ＤＳ−ＳＳ通信方式では、通
常、拡散符号１周期を１情報シンボルに割り当てる。従
って、拡散符号長を変更しようとした場合、各フレーム
メモリの長さを変更しなければならず、また、各フレー
ムメモリから信号を取り出すタップの位置も変更しなけ
ればならい。しかし、この公報のものではその変更に簡
単に対処できる構成になっていないため、変更がきわめ
て面倒となる問題があった。

【００１２】また、特開平３−２０７１３４号公報のも
のにおいては、同期確立ができても同期を保持すること
はできなかった。また、１周期において他の分割エリア
の値との差が大きくても、また小さくても、最大のもの
を１つ選択する構成となっているため、例えば希望波が
非希望波よりも小さい場合、すなわち、Ｄ／Ｕ比がｄＢ
単位でマイナスの場合には、希望波の検出を見逃す危険
性があった。例えば、希望波に相当する信号を出力する
分割エリアの相関値が各周期内で常に２番目か３番目の
高い値であり、トータルすれば最大でありながら最大ピ
ーク位置と判定されない問題があった。

【００１３】そこで本発明は、拡散符号長の変更に対し
て柔軟に対処でき、実用性を向上できるスペクトラム拡
散信号の同期追従装置を提供する。

【００１４】また、本発明は、希望波に相当する信号を
出力するチップの相関値が各周期内で常に２番目か３番
目の高い値である場合においても希望波の相関値を正確
にサンプリングでき、かつサンプリングパルスを最大値
検出の１周期に１回だけ正しく出力できるスペクトラム
拡散信号の同期追従装置を提供する。

【００１５】

【課題を解決するための手段】請求項１対応の発明は、
受信信号の標本化系列と拡散符号の相関をとり、相関の
度合いに応じた大きさの相関パルスを出力するデジタル
相関器と、この相関器出力を演算する演算回路と、複数
段からなり、この演算回路出力の時系列データをそのデ
ータの１チップ時間毎にシフトするパラレル出力可能な
第１のシフトレジスタと、この第１のシフトレジスタの
シフトタイミング信号を発生するサンプリング発生回路
と、このサンプリング発生回路の出力をカウントし、予
め設定された計数値に応じて拡散符号の１周期毎にパラ
レル・シフト・タイミング信号を発生する、設定計数値
が可変可能なカウンタと、第１のシフトレジスタの各段
のパラレル出力をそれぞれシリアル入力とし、カウンタ
からのパラレル・シフト・タイミング信号に応動してシ
フトするパラレル出力可能な複数段からなる複数の第２
のシフトレジスタと、第１のシフトレジスタの各段のパ
ラレル出力と各第２のシフトレジスタの各段のパラレル
出力の総和を、第１のシフトレジスタの各段に対応して
それぞれ算出する複数の加算回路と、この各加算回路の
出力から加算化相関パルスの最大値を与える加算回路を
検出し、加算化相関パルスの最大値を与えるタイミング
を検出する最大値タイミング検出回路を設けたものであ
る。

【００１６】請求項２対応の発明は、受信信号の標本化
系列と拡散符号の相関をとり、相関の度合いに応じた大
きさの相関パルスを出力するデジタル相関器と、この相
関器出力を演算する演算回路と、予め設定したアドレス
値に応じて演算回路出力の時系列データの１チップ時間
毎にチップ・セレクト・アドレスを発生すると共に、そ
のチップ・セレクト・アドレスと同期したデータ・シフ
ト・タイミング信号を発生する、設定するアドレス値が
可変可能なタイミング発生回路と、データをそれぞれシ
リアル入力し、この入力したデータをタイミング発生回
路が発生するデータ・シフト・タイミング信号によりシ
フトするパラレル出力可能な複数のシフトレジスタと、
タイミング発生回路が発生するチップ・セレクト・アド
レスに応じて回路切換えを行い、演算回路からの１チッ
プ毎に切り分けられた時系列データを各シフトレジスタ
に順次供給するデータ選択回路と、各シフトレジスタの
各段のパラレル出力の総和をそれぞれ算出する複数の加
算回路と、この各加算回路の出力から加算化相関パルス
の最大値を与える加算回路を検出し、加算化相関パルス
の最大値を与えるタイミングを検出する最大値タイミン
グ検出回路をもうけたものである。

【００１７】請求項３対応の発明は、請求項１又は請求
項２記載のスペクトラム拡散信号の同期追従装置におい
て、最大値タイミング検出回路が検出する最大値を与え
るタイミングに対応した相関出力をサンプリングする手
段と、最大値タイミング検出回路が検出する最大値を与
えるタイミングを符号１周期の中間付近に位置するよう
に制御する制御手段を設けたものである。

【００１８】

【作用】請求項１対応の発明においては、第１のシフト
レジスタが演算回路の出力データを１チップ時間毎にシ
フトする。カウンタの計数値が符号長に等しい値に達す
ると、カウンタはパラレル・シフト・タイミング信号を
発生する。第１のシフトレジスタはこのパラレル・シフ
ト・タイミング信号によりデータのパラレル出力を行な
う。各第２のシフトレジスタは、パラレル・シフト・タ
イミング信号によりデータをシフトするとともに第１の
シフトレジスタからのパラレル出力を１段目に取込み、
かつ各段のデータをパラレル出力する。こうして各第２
のシフトレジスタの各段には第１のシフトレジスタのあ
る段の過去のデータが保持されることになり、第２のシ
フトレジスタの１段は拡散符号の１周期の時間間隔に相
当することになる。

【００１９】各加算回路は、第１のシフトレジスタのそ
れぞれ対応する段とそれに対応する第２のシフトレジス
タの各段の出力の総和を取り出力する。最大タイミング
検出回路は、各加算回路の出力の中から最も大きい値を
出力する加算回路を検出し、その位置に相当する位相タ
イミングでパルスを出力する。

【００２０】カウンタは、設定する計数値を変更するこ
とが可能であるので、第１のシフトレジスタの段数以内
であればカウンタに設定する計数値を変更することによ
り、長さの異なる拡散符号に対して対処できる。

【００２１】また、請求項２対応の発明においては、デ
ータ選択回路が演算回路からのデータをタイミング発生
回路が発生するタイミングとアドレスに従って各シフト
レジスタへのデータ出力を順次割り振る。タイミング発
生回路は、演算回路出力の時系列データの１チップ時間
毎にチップ・セレクト・アドレスを切替えるため、演算
回路の出力データは１チップ毎に順次各シフトレジスタ
の入力端子に入力される。また、タイミング発生回路
は、チップ・セレクト・アドレスを出したシフトレジス
タに対し、同時にデータ・シフト・タイミング信号を出
力する。シフトレジスタはこのデータ・シフト・タイミ
ング信号により入力データを順次出力すると共にパラレ
ル出力端子にもデータを出力する。

【００２２】従って各シフトレジスタの各段には、演算
回路の出力データの同じ位相に相当する分が１周期毎に
保持されることになる。

【００２３】各加算回路は、各シフトレジスタの各段の
パラレル出力の総和を算出する。最大タイミング検出回
路は、各加算回路の出力の中から最も大きい値を出力す
る加算回路を検出し、その位置に相当する位相タイミン
グでパルスを出力する。

【００２４】タイミング発生回路は、設定するアドレス
値を変更することが可能であるので、シフトレジスタの
数以内であればタイミング発生回路に設定するアドレス
値を変更することにより、長さの異なる拡散符号に対し
て対処できる。

【００２５】さらに、請求項３対応の発明においては、
最大値タイミング検出回路が検出する最大値を与えるタ
イミングに対応した相関出力をサンプリングし、その最
大値を与えるタイミングを符号１周期の中間付近に位置
するように制御する。

【００２６】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。なお、ＤＳ−ＳＳ信号の受信装置の全体の構成
は図５と同様である。

【００２７】この実施例は請求項１に対応した実施例で
あり、図１は要部を示すブロック図で、４１はＡ／Ｄ変
換された同相軸成分（Ｉ成分）の信号を入力する入力端
子、４２はＡ／Ｄ変換された直交軸成分（Ｑ成分）の信
号を入力する入力端子である。

【００２８】入力端子４１に入力する同相軸成分の信号
を第１のデジタル相関器４３に供給し、入力端子４２に
入力する直交軸成分の信号を第２のデジタル相関器４４
に供給している。

【００２９】４５は演算回路で、この演算回路４５は１
対の２乗回路４６，４７と加算器４８で構成している。
前記第１のデジタル相関器４３は同相軸成分の信号につ
いて相関演算を行ない、得られる相関信号を前記２乗回
路４６に供給し、前記第２のデジタル相関器４４は直交
軸成分の信号について相関演算を行ない、相関信号を前
記２乗回路４７に供給している。そして各２乗回路４
６，４７の出力を前記加算器４８で加算し、その加算に
より得られる時系列データを相関パルスタイミング判定
器４９の入力端子５０に供給している。

【００３０】前記相関パルスタイミング判定器４９は、
例えば８段構成の第１のシフトレジスタ５１、この第１
のシフトレジスタ５１の各段に対応してそれぞれ設けら
れた５段構成の８個の第２のシフトレジスタ５２1 ，５
２2 ，…５２7 ，５２8 を設けている。

【００３１】前記第１のシフトレジスタ５１は、入力端
子５０に入力する時系列データを順次シフトして格納す
ると共に各段からデータをパラレル出力できるようにな
っている。前記各第２のシフトレジスタ５２1 〜５２8
は、前記第１のシフトレジスタ５１からのパラレル出力
を順次シフトして格納すると共に各段５２11，５２12，
５２13，５２14，５２15、５２21，５２22，５２23，５
２24，５２25、…５２71，５２72，５２73，５２74，５
２75、５２81，５２82，５２83，５２84，５２85からデ
ータをパラレル出力できるようになっている。

【００３２】また、前記相関パルスタイミング判定器４
９は、前記第１のシフトレジスタ５１のシフトタイミン
グ信号ＳＨＴを発生するサンプリング発生回路５３、こ
のサンプリング発生回路５３からのシフトタイミング信
号ＳＨＴをカウントし、予め設定した計数値に応じて拡
散符号の１周期毎にパラレル・シフト・タイミング信号
ＰＳＴを発生するカウンタ５４、前記第１のシフトレジ
スタ５１の各段のパラレル出力と前記各第２のシフトレ
ジスタ５２1 〜５２8 の各段のパラレル出力の総和を、
第１のシフトレジスタ５１の各段に対応してそれぞれ算
出する８個の加算回路５５1 ，５５2 ，…５５7 ，５５
8 及びこの各加算回路５５1 〜５５8 の出力を取り込
み、その出力から加算化相関パルスの最大値を与える加
算回路を検出し、加算化相関パルスの最大値を与えるタ
イミングを検出して出力端子５７からサンプリングパル
スを出力する最大値タイミング検出回路５６を設けてい
る。前記カウンタ５４はデータ入力端子５８から予めセ
ットする計数値を入力するようになっている。

【００３３】前記第１のシフトレジスタ５１は、前記カ
ウンタ５４からのパラレル・シフト・タイミング信号Ｐ
ＳＴによりパラレル出力を送出するようになっている。
前記各第２のシフトレジスタ５２1 〜５２8 は、前記カ
ウンタ５４からのパラレル・シフト・タイミング信号Ｐ
ＳＴにより順次シフトするようになっている。

【００３４】前記最大値タイミング検出回路５６は、図
２に示すように、選択回路６１，比較回路６２、エリア
セレクト信号発生回路６３、リングカウンタ６４、第
１、第２の保持回路６５，６６及び制御部６７からな
り、前記選択回路６１は入力する各加算回路５５1 〜５
５8 からの加算出力から選択して出力する。

【００３５】前記第１の保持回路６５はそれまでの最大
値を保持しており、前記選択回路６１から新たな最大値
が出力すると、比較回路６２がその新たな最大値と第１
の保持回路６５にそれまで保持していた最大値とを比較
し、新たな最大値が大きいとき第１の保持回路６５の内
容をその新たな最大値に書替えるようになっている。そ
してそのときの前記リングカウンタ６４の値を第２の保
持回路６６で保持するようになっている。

【００３６】前記リングカウンタ６４は符号長に相当す
る数値、例えば８をクロックが入力するタイミングでカ
ウントするもので、８までカウントすると数値が１に戻
るようになっている。そして前記リングカウンタ６４の
カウント値に対応して前記エリアセレクト信号発生回路
６３はエリアセレクト信号ＡＳＳ1 〜ＡＳＳ8 を出力す
るようになっている。このエリアセレクト信号ＡＳＳ1
〜ＡＳＳ8 は前記各加算回路５５1 〜５５8 に入力して
その加算回路の加算動作を行なわせると共に、前記選択
回路６１に入力し加算出力の選択を行なわせるようにな
っている。

【００３７】前記制御部６７は、最初は最大値検出を加
算回路５５1 から開始するよう第１の保持回路６５にク
リア信号ＣＬ1 を出力してその保持回路６５をクリアす
るとともに第２の保持回路６６にクリア信号ＣＬ2 を出
力してその保持回路６６をクリアする。そして最大値が
検出されると、その最大値の検出が最大値検出を行なう
符号１周期時間の中間付近で行なうようクリア信号ＣＬ
1 ，ＣＬ2 の出力タイミングを変化させるようになって
いる。

【００３８】このような構成の実施例においては、演算
回路４５からの時系列データは入力端子５０を介して第
１のシフトレジスタ５１の初段に入力する。第１のシフ
トレジスタ５１はサンプリングパルス発生回路５３から
のシフトタイミング信号ＳＨＴによりデータを順次シフ
トしつつ演算回路４５からのデータを初段に格納する。

【００３９】カウンタ５４は、サンプリングパルス発生
回路５３からのシフトタイミング信号ＳＨＴをカウント
し、例えばシフトタイミング信号ＳＨＴを８個カウント
する毎にパラレル・シフト・タイミング信号ＰＳＴを出
力する。すなわち、カウンタ５４には予め計数値「８」
を設定しておく。この計数値は拡散符号のチップ数に等
しくなっている。

【００４０】第１のシフトレジスタ５１は、カウンタ５
４からのパラレル・シフト・タイミング信号ＰＳＴによ
り各段のデータをパラレル出力すると共に各段のデータ
をクリアする。各第２のシフトレジスタ５２1 〜５２8
は、カウンタ５４からのパラレル・シフト・タイミング
信号ＰＳＴにより各段のデータを次段にシフトすると共
にパラレル出力する。

【００４１】各加算回路５５1 〜５５8 は、それぞれの
位相に対応したデータの総和を求める。すなわち、加算
回路５５1 は第１のシフトレジスタ５１の１段目のパラ
レル出力と第２のシフトレジスタ５２1 の各段のパラレ
ル出力の総和を求める。同様にして加算回路５５2 〜５
５8 は第１のシフトレジスタ５１の２段目〜８段目のパ
ラレル出力と第２のシフトレジスタ５２2 〜５２8 の各
段のパラレル出力の総和を求める。

【００４２】こうして各加算回路５５1 〜５５8 は、入
力端子５０に入力される信号を各チップ別に６周期分の
データを加算した結果を出力する。

【００４３】最大値タイミング検出回路５６は、リング
カウンタ６４をカウント動作しつつ選択回路６１から順
次各加算回路５５1 〜５５8 の出力を取り込み、比較回
路６２で各加算回路５５1 〜５５8 の出力を比較して第
１の保持回路６５に最大値を保持すると共に第２の保持
回路６６にそのときのリングカウンタ６４の値を保持す
る。

【００４４】そして制御部６７は第１の保持回路６５に
最大値と第２の保持回路６６の値から最も大きい値を出
力する加算回路の位置を検出する。そしてもし加算回路
の位置が第１のシフトレジスタ５１の端の方の段に対応
していれば各保持回路６５，６６のクリアするタイミン
グを変化して最大値を出力する加算回路の位置が第１の
シフトレジスタ５１の中央部付近の段、すなわち最大値
検出を行なう符号１周期時間の中間付近になるように制
御する。

【００４５】そして加算回路の位置とカウンタ５４の計
数値から相関パルスの最大レベルを与えるタイミングを
サンプリングし、そのタイミングで出力端子５７からサ
ンプリングパルスを出力する。

【００４６】この装置において、拡散符号長が８よりも
小さい値に変更されることがあると、その変更した拡散
符号長に応じてカウンタ５４にセットする計数値を小さ
くする。この場合、計数値の変更は第２のシフトレジス
タ５２1 〜５２8 の段数よりも小さくてもよい。

【００４７】この計数値の変更により第１のシフトレジ
スタ５１は、設定計数値から前の段のみが動作し、第２
のシフトレジスタもその動作する段に対応したシフトレ
ジスタのみが動作する。第１のシフトレジスタ５１の設
定計数値よりも後の段は常にクリア状態となる。

【００４８】このように拡散符号長が第１のシフトレジ
スタ５１の段数以下に変更される場合に、その変更に柔
軟に対処でき、実用性を向上できる。

【００４９】また、例えば各周期内において希望波が非
希望波より小さく常に２番目か３番目であっても、６周
の総和としては最大となる場合には希望波を確実に検出
できる。

【００５０】また、最大値タイミング検出回路５６は、
相関出力毎に最大値検出及び相関ピークのサンプリング
を行なうため、同期確立を相関出力毎に行なうことにな
り、結局、同期補足の繰り返しで同期保持を行なうこと
になる。従って同期保持のための回路を別途設ける必要
はない。

【００５１】さらに、最大値検出を符号長の中間付近で
行なうように制御できるので、出力端子５７からのサン
プリングパルス出力を最大値検出の１周期に１回だけ確
実に行なうことができ、最大値検出を安定して行なうこ
とができる。

【００５２】次に本発明の他の実施例を図面を参照して
説明する。なお、前記実施例と同一の部分には同一の符
号を付して詳細な説明は省略する。

【００５３】この実施例は請求項２に対応した実施例で
あり、図３に示すように、相関パルスタイミング判定器
４９を、データ選択回路６１、８個の６段シフトレジス
タ６２1，６２2，…６２7，６２8、タイミング発生回路
６３、加算回路５５1〜５５8及び最大値タイミング検出
回路５６で構成している。

【００５４】前記タイミング発生回路６３は、予め設定
したアドレス値に応じて演算回路４５が出力する時系列
データの１チップ時間毎にチップ・セレクト・アドレス
を発生すると共に、そのチップ・セレクト・アドレスと
同期したデータ・シフト・タイミング信号を発生するも
ので、入力端子６８からアドレス値を設定するための計
数値を入力するようになっている。チップ・セレクト・
アドレス及びデータ・シフト・タイミング信号は拡散符
号１周期に対してアドレスが一巡するように発生する。

【００５５】前記データ選択回路６１は、前記タイミン
グ発生回路６３が発生するチップ・セレクト・アドレス
に応じて回路切換えを行ない、前記演算回路４５からの
時系列データを順次各シフトレジスタ６２1 〜６２8 に
供給するようになっている。前記各シフトレジスタ６２
1 〜６２8 は、前記データ選択回路６１により１チップ
毎に切り分けられた時系列データをシリアル入力とし、
前記タイミング発生回路６３が発生するデータ・シフト
・タイミング信号によりデータが入力される毎に各段の
データを順次シフトし、同時にデータをパラレル出力す
るようになっている。従って、あるシフトレジスタの各
段には入力する時系列データの同じ位相に相当するタイ
ミングのデータのみが保持され、各段間では１周期の位
相差があることになる。

【００５６】前記各加算回路５５1 〜５５8 はそれぞれ
シフトレジスタ６２1 〜６２8 の各段のパラレル出力の
総和を算出する。

【００５７】このような構成の実施例においては、演算
回路４５からの時系列データは入力端子５０を介してデ
ータ選択回路６１に入力する。そしてタイミング発生回
路６３が発生するデジタル相関器４３，４４の入力クロ
ックに応じたクロックに従って１チップ時間毎にデータ
選択回路６１に取り込まれる。

【００５８】データ選択回路６１はタイミング発生回路
６３からのチップ・セレクト・アドレスに応じて回路切
換えを行ない、入力される時系列データを順次各シフト
レジスタ６２1 〜６２8 に供給する。

【００５９】各シフトレジスタ６２1 〜６２8 はデータ
選択回路６１により１チップ毎に切り分けられたデータ
を入力し、タイミング発生回路６３からのデータ・シフ
ト・タイミング信号により各段のデータを順次シフト
し、同時にデータをパラレル出力する。

【００６０】そして各加算回路５５1 〜５５8 はそれぞ
れシフトレジスタ６２1 〜６２8 の各段のパラレル出力
の総和を算出する。すなわち、各加算回路５５1 〜５５
8 は入力される時系列データを各チップ別に６周期分の
データを加算した結果を出力する。

【００６１】最大値タイミング検出回路５６は、各加算
回路５５1 〜５５8 の出力を取り込み、最大値を出力す
る加算回路を検出する。最大値が検出される位置は相関
パルスの最大レベルを与えるタイミングに対応するた
め、検出回路５６は最も大きい値を出力する加算回路の
位置とタイミング発生回路６３が発生するチップ・セレ
クト・アドレスにより、相関パルスの最大レベルを与え
るタイミングをサンプリングする。

【００６２】このときもし最大値を出力する加算回路の
位置が最大値検出を行なう符号１周期時間の端の方に位
置していれば検出回路５６は最大値を出力する加算回路
の位置が最大値検出を行なう符号１周期時間の中間付近
になるように制御する。

【００６３】タイミング発生回路６３が発生するアドレ
スの設定値は、最大でシフトレジスタの個数分、すなわ
ち８となる。

【００６４】そしてもし、拡散符号長が８よりも小さい
値に変更されることがあると、その変更した拡散符号長
に応じてタイミング発生回路６３に設定するアドレス値
を小さくする。このアドレス値の変更によりアドレスの
上限値よりも大きなアドレスのシフトレジスタはシフト
すべきデータが入力されず動作しない。すなわちシフト
レジスタの数を減らしたのと同等の動作を行なう。

【００６５】また、本実施例においても例えば各周期内
において希望波が非希望波より小さく常に２番目か３番
目であっても、６周の総和としては最大となる場合には
希望波を確実に検出できる。

【００６６】このように本実施例においても前記実施例
と同様の効果が得られる。

【００６７】なお、前記各実施例では、演算回路４５を
２乗回路４６，４７と加算器４８のバードウエアで構成
したものについて述べたが必ずしもこれに限定するもの
ではなく、図４に示すように、１個の変換ＲＯＭ６９を
使用し、この変換ＲＯＭ６９にデータ変換テーブルを持
たせ、各デジタル相関器４３，４４からの入力ｉ，ｑに
対して変換ＲＯＭ６９から（ｉ² ＋ｑ² ）又は（ｉ² ＋
ｑ² ）の平方根のデータ変換出力を取り出す構成であっ
てもよい。

【００６８】また、シフトレジスタの個数や段数は、前
記各実施例のものに限定するものでないのは勿論であ
る。

【００６９】

【発明の効果】以上、本発明によれば、拡散符号長の変
更に対して柔軟に対処でき、実用性を向上できる。

【００７０】また、希望波に相当する信号を出力するチ
ップの相関値が各周期内で常に２番目か３番目の高い値
である場合においても希望波の相関値を正確にサンプリ
ングでき、かつサンプリングパルスを最大値検出の１周
期に１回だけ正しく出力できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す要部ブロック図。

【図２】同実施例の最大値タイミング検出回路の構成を
示すブロック図。

【図３】本発明の他の実施例を示す要部ブロック図。

【図４】演算回路の他の実施例を示すブロック図。

【図５】ＤＳ−ＳＳ信号受信装置の構成を示すブロック
図。

【図６】従来の相関パルスタイミング判定器の構成を示
すブロック図。

【図７】従来の最大値タイミング検出回路を示すブロ
図。

【符号の説明】

４３，４４…デジタル相関器 ４５…演算回路 ４９…相関パルスタイミング判定器 ５１…第１のシフトレジスタ ５２1 〜５２8 …第２のシフトレジスタ ５３…サンプリング発生回路 ５４…カウンタ ５５1 〜５５8 …加算回路 ５６…最大値タイミング検出回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/69 - 1/713 H04J 13/00 - 13/06 H04L 7/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 受信信号の標本化系列と拡散符号の相関
   をとり、相関の度合いに応じた大きさの相関パルスを出
   力するデジタル相関器と、この相関器出力を演算する演
   算回路と、複数段からなり、この演算回路出力の時系列
   データをそのデータの１チップ時間毎にシフトするパラ
   レル出力可能な第１のシフトレジスタと、この第１のシ
   フトレジスタのシフトタイミング信号を発生するサンプ
   リング発生回路と、このサンプリング発生回路の出力を
   カウントし、予め設定された計数値に応じて拡散符号の
   １周期毎にパラレル・シフト・タイミング信号を発生す
   る、設定計数値が可変可能なカウンタと、前記第１のシ
   フトレジスタの各段のパラレル出力をそれぞれシリアル
   入力とし、前記カウンタからのパラレル・シフト・タイ
   ミング信号に応動してシフトするパラレル出力可能な複
   数段からなる複数の第２のシフトレジスタと、前記第１
   のシフトレジスタの各段のパラレル出力と前記各第２の
   シフトレジスタの各段のパラレル出力の総和を、前記第
   １のシフトレジスタの各段に対応してそれぞれ算出する
   複数の加算回路と、この各加算回路の出力から加算化相
   関パルスの最大値を与える加算回路を検出し、加算化相
   関パルスの最大値を与えるタイミングを検出する最大値
   タイミング検出回路とを具備したことを特徴とするスペ
   クトラム拡散信号の同期追従装置。
2. 【請求項２】 受信信号の標本化系列と拡散符号の相関
   をとり、相関の度合いに応じた大きさの相関パルスを出
   力するデジタル相関器と、この相関器出力を演算する演
   算回路と、予め設定したアドレス値に応じて前記演算回
   路出力の時系列データの１チップ時間毎にチップ・セレ
   クト・アドレスを発生すると共に、そのチップ・セレク
   ト・アドレスと同期したデータ・シフト・タイミング信
   号を発生する、設定するアドレス値が可変可能なタイミ
   ング発生回路と、データをそれぞれシリアル入力し、こ
   の入力したデータを前記タイミング発生回路が発生する
   データ・シフト・タイミング信号によりシフトするパラ
   レル出力可能な複数のシフトレジスタと、前記タイミン
   グ発生回路が発生するチップ・セレクト・アドレスに応
   じて回路切換えを行い、前記演算回路からの１チップ毎
   に切り分けられた時系列データを前記各シフトレジスタ
   に順次供給するデータ選択回路と、前記各シフトレジス
   タの各段のパラレル出力の総和をそれぞれ算出する複数
   の加算回路と、この各加算回路の出力から加算化相関パ
   ルスの最大値を与える加算回路を検出し、加算化相関パ
   ルスの最大値を与えるタイミングを検出する最大値タイ
   ミング検出回路とを具備したことを特徴とするスペクト
   ラム拡散信号の同期追従装置。
3. 【請求項３】 請求項１又は請求項２記載のスペクトラ
   ム拡散信号の同期追従装置において、最大値タイミング
   検出回路が検出する最大値を与えるタイミングに対応し
   た相関出力をサンプリングする手段と、最大値タイミン
   グ検出回路が検出する最大値を与えるタイミングを符号
   １周期の中間付近に位置するように制御する制御手段と
   を具備したことを特徴とするスペクトラム拡散信号の同
   期追従装置。