JP3039355B2 - フィルム回路の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性フィルム
と、その少なくとも一方の主面に形成され半導体素子の
電極と他の電子部品との間を電気的に接続する複数の配
線膜とからなるフィルム回路の製造方法に関する。
と、その少なくとも一方の主面に形成され半導体素子の
電極と他の電子部品との間を電気的に接続する複数の配
線膜とからなるフィルム回路の製造方法に関する。
【０００２】
【従来の技術】半導体装置として、半導体素子上に、そ
の電極と一端部にて接続されるリードを絶縁性フィルム
の一方の面側に形成し更にリードの他端部に接続された
外部端子を該絶縁性フィルムの他方の面側に形成したフ
ィルム回路を載置し、そして、半導体素子の外側にそれ
を囲繞する補強用外形リングを形成したものがある。
の電極と一端部にて接続されるリードを絶縁性フィルム
の一方の面側に形成し更にリードの他端部に接続された
外部端子を該絶縁性フィルムの他方の面側に形成したフ
ィルム回路を載置し、そして、半導体素子の外側にそれ
を囲繞する補強用外形リングを形成したものがある。
【０００３】図８はそのような半導体装置の一例を示す
断面図である。
断面図である。
【０００４】図面において、１はフィルム回路、２は絶
縁性フィルム、３はリード（配線膜）で、その一端３ａ
は半導体素子４の例えばアルミニウムからなる電極パッ
ド５に接続され、他端３ｂには上記絶縁性フィルム２の
反半導体素子側に孔を通してボール状の外部端子６が形
成されている。
縁性フィルム、３はリード（配線膜）で、その一端３ａ
は半導体素子４の例えばアルミニウムからなる電極パッ
ド５に接続され、他端３ｂには上記絶縁性フィルム２の
反半導体素子側に孔を通してボール状の外部端子６が形
成されている。
【０００５】上記フィルム回路１は例えばシリコングリ
ス等の緩衝材７を介して半導体素子４上に載置されてい
る。８は半導体素子４を囲繞する補強用外形リングであ
り、従来においては液状エポキシ樹脂やシリコーン樹脂
からなる封止剤９により半導体素子４との間が封止され
且つ固定されていた。
ス等の緩衝材７を介して半導体素子４上に載置されてい
る。８は半導体素子４を囲繞する補強用外形リングであ
り、従来においては液状エポキシ樹脂やシリコーン樹脂
からなる封止剤９により半導体素子４との間が封止され
且つ固定されていた。
【０００６】
【発明が解決しようとする課題】ところで、従来におい
ては、半導体素子４の周りにそれを囲繞する外形リング
８を配置し、該外形リング８と半導体素子４との位置合
わせをしたうえでその間に封止剤９を充填することが不
可欠であり、その位置合わせをする工程が必要であるこ
とが半導体装置の組立工数の低減を妨げる要因になって
いた。これは当然に半導体装置の低価格化を阻害する要
因になる。
ては、半導体素子４の周りにそれを囲繞する外形リング
８を配置し、該外形リング８と半導体素子４との位置合
わせをしたうえでその間に封止剤９を充填することが不
可欠であり、その位置合わせをする工程が必要であるこ
とが半導体装置の組立工数の低減を妨げる要因になって
いた。これは当然に半導体装置の低価格化を阻害する要
因になる。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、半導体素子上にフィルム回路を載置
するだけで半導体素子を囲繞するリングの半導体素子に
対する位置合わせができ、延いては半導体装置の組立工
数を低減することのできる新規なフィルム回路の製造方
法を提供することを目的とする。
されたものであり、半導体素子上にフィルム回路を載置
するだけで半導体素子を囲繞するリングの半導体素子に
対する位置合わせができ、延いては半導体装置の組立工
数を低減することのできる新規なフィルム回路の製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明フィルム回路の製
造方法は、フィルム回路主部に半導体素子を囲繞するリ
ングを吊り部を介して一体に設けたフィルム回路の製造
方法であって、三層以上の積層板の一方の表面側にその
表面層自身によりあるいは該表面層上に形成した別の金
属層により配線膜及び吊り部あるいはその他にリングを
形成すると共に、絶縁性フィルムを形成し、上記積層板
に対するそれを貫通する選択的エッチングと、該積層板
の他方の表面側の層に対する選択エッチングにより該層
からなるリングを形成し、あるいは既に上記配線膜と共
にリングを形成した場合には単に不要部分を除去するこ
とを特徴とする。
造方法は、フィルム回路主部に半導体素子を囲繞するリ
ングを吊り部を介して一体に設けたフィルム回路の製造
方法であって、三層以上の積層板の一方の表面側にその
表面層自身によりあるいは該表面層上に形成した別の金
属層により配線膜及び吊り部あるいはその他にリングを
形成すると共に、絶縁性フィルムを形成し、上記積層板
に対するそれを貫通する選択的エッチングと、該積層板
の他方の表面側の層に対する選択エッチングにより該層
からなるリングを形成し、あるいは既に上記配線膜と共
にリングを形成した場合には単に不要部分を除去するこ
とを特徴とする。
【０００９】本発明フィルム回路の製造方法によれば、
三層以上の積層板をベースとし、一方の側にインナーリ
ードを形成し、他方の側の表面層によりアウターリード
を形成するリードフレーム形成技術を応用してアウター
リードの代わりにリングを形成することによりあるいは
インナーリードと同じ層によりリングを形成することに
よりリング付きフィルム回路を得ることができ、既に開
発済みのリードフレーム製造技術をそのまま利用して簡
単に、フィルム回路主部に半導体素子を囲繞するリング
を吊り部を介して一体に設けたフィルム回路を得ること
ができる。
三層以上の積層板をベースとし、一方の側にインナーリ
ードを形成し、他方の側の表面層によりアウターリード
を形成するリードフレーム形成技術を応用してアウター
リードの代わりにリングを形成することによりあるいは
インナーリードと同じ層によりリングを形成することに
よりリング付きフィルム回路を得ることができ、既に開
発済みのリードフレーム製造技術をそのまま利用して簡
単に、フィルム回路主部に半導体素子を囲繞するリング
を吊り部を介して一体に設けたフィルム回路を得ること
ができる。
【００１０】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。図１（Ａ）、（Ｂ）は本発明フ
ィルム回路の製造方法により製造されるフィルム回路の
一例を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ線視拡大断面図である。
従って詳細に説明する。図１（Ａ）、（Ｂ）は本発明フ
ィルム回路の製造方法により製造されるフィルム回路の
一例を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ線視拡大断面図である。
【００１１】図面において、１はフィルム回路、２は絶
縁性フィルムで、フィルム回路１のベースを成す。３、
３、・・・は絶縁性フィルム２の一方の側（下側）に形
成されたリード（配線膜）で、その先端部３ａが半導体
素子（４）の電極パッド（５）に接続されることにな
る。該リード３、３、・・・は形成しようとするパター
ンに対してネガのパターンを有するレジストをマスクと
して例えば銅あるいはニッケル等の金属を形成すること
により形成される。
縁性フィルムで、フィルム回路１のベースを成す。３、
３、・・・は絶縁性フィルム２の一方の側（下側）に形
成されたリード（配線膜）で、その先端部３ａが半導体
素子（４）の電極パッド（５）に接続されることにな
る。該リード３、３、・・・は形成しようとするパター
ンに対してネガのパターンを有するレジストをマスクと
して例えば銅あるいはニッケル等の金属を形成すること
により形成される。
【００１２】６、６、・・・は各リード３、３、・・・
の半導体素子（４）の電極パッド（５）と接続される側
の反対側の端部３ｂ、３ｂ、・・・上に形成されたボー
ル状の外部端子で、例えばニッケル及び半田あるいは金
等からなり、上記ベース（絶縁性フィルム）２の反半導
体素子側の面に形成され、ベース２の孔を通してリード
３の端部３ｂに接続されている。
の半導体素子（４）の電極パッド（５）と接続される側
の反対側の端部３ｂ、３ｂ、・・・上に形成されたボー
ル状の外部端子で、例えばニッケル及び半田あるいは金
等からなり、上記ベース（絶縁性フィルム）２の反半導
体素子側の面に形成され、ベース２の孔を通してリード
３の端部３ｂに接続されている。
【００１３】８は半導体素子（４）を囲繞する補強用外
形リングで、吊り部１０、１０、１０、１０を介してフ
ィルム回路主部の外側に一体に形成されており、例えば
銅、アルミニウム、銅、ニッケル等からなる積層構造を
有している。一方、吊り部１０、１０、１０、１０はリ
ード３、３、・・・と同じ層からなり、従って、例えば
銅あるいはニッケルからなる。
形リングで、吊り部１０、１０、１０、１０を介してフ
ィルム回路主部の外側に一体に形成されており、例えば
銅、アルミニウム、銅、ニッケル等からなる積層構造を
有している。一方、吊り部１０、１０、１０、１０はリ
ード３、３、・・・と同じ層からなり、従って、例えば
銅あるいはニッケルからなる。
【００１４】本フィルム回路は、図１に示したように、
フィルム回路主部１５の外側部分に吊り部１０、１０、
１０、１０を介して外形リング８が一体に形成されてい
るので、図２に示すように、単にフィルム回路１を半導
体素子４上に載置するだけでリング８が半導体素子４に
対して位置決めされる。従って、半導体素子４に対して
所定の位置関係でリング８を設けるためだけの特別の工
程を設ける必要がない。
フィルム回路主部１５の外側部分に吊り部１０、１０、
１０、１０を介して外形リング８が一体に形成されてい
るので、図２に示すように、単にフィルム回路１を半導
体素子４上に載置するだけでリング８が半導体素子４に
対して位置決めされる。従って、半導体素子４に対して
所定の位置関係でリング８を設けるためだけの特別の工
程を設ける必要がない。
【００１５】依って、半導体装置の組立工数の低減を図
り、延いては半導体装置の製造価格の低減を図ることが
可能になる。
り、延いては半導体装置の製造価格の低減を図ることが
可能になる。
【００１６】尚、図２において、４は半導体素子、５は
その電極パッド、７は例えばシリコングリスからなる緩
衝剤で、フィルム回路１・半導体素子４間に介在せしめ
られる。９は外形リング８・半導体素子４間及び外形リ
ング８・フィルム回路１間を封止し固定する封止剤であ
る。
その電極パッド、７は例えばシリコングリスからなる緩
衝剤で、フィルム回路１・半導体素子４間に介在せしめ
られる。９は外形リング８・半導体素子４間及び外形リ
ング８・フィルム回路１間を封止し固定する封止剤であ
る。
【００１７】次に、本発明フィルム回路の製造方法の一
つの実施の形態である、上記フィルム回路１の製造方法
について図３（Ａ）乃至（Ｈ）に従って工程順に説明す
る。本製造方法は、三層構造の金属積層板をベースとし
て一方の側にアウターリードを、他方の側にインナーリ
ードを形成するリードフレーム製造技術（特開平７−２
１１８３４号公報、特開平７−１４７３６４号公報に紹
介された技術はこのリードフレーム製造技術を使用して
いる。）を応用したものであり、インナーリードの代わ
りにフィルム回路１のリード３、３、・・・及び吊り部
１０、１０、１０、１０を、アウターリードの代わりに
外形リング８を形成することが大きな特徴である。
つの実施の形態である、上記フィルム回路１の製造方法
について図３（Ａ）乃至（Ｈ）に従って工程順に説明す
る。本製造方法は、三層構造の金属積層板をベースとし
て一方の側にアウターリードを、他方の側にインナーリ
ードを形成するリードフレーム製造技術（特開平７−２
１１８３４号公報、特開平７−１４７３６４号公報に紹
介された技術はこのリードフレーム製造技術を使用して
いる。）を応用したものであり、インナーリードの代わ
りにフィルム回路１のリード３、３、・・・及び吊り部
１０、１０、１０、１０を、アウターリードの代わりに
外形リング８を形成することが大きな特徴である。
【００１８】（Ａ）先ず、図３（Ａ）に示すように、三
層構造の金属積層板１１を用意する。該積層板１１は、
リング８となる厚さ例えば１５０μｍの銅層１２と、エ
ッチングストッパとしての役割を担う厚さ例えば３μｍ
のアルミニウム層１３と、厚さ例えば２μｍの銅あるい
はニッケルからなるメッキ下地層１４を積層したもので
ある。
層構造の金属積層板１１を用意する。該積層板１１は、
リング８となる厚さ例えば１５０μｍの銅層１２と、エ
ッチングストッパとしての役割を担う厚さ例えば３μｍ
のアルミニウム層１３と、厚さ例えば２μｍの銅あるい
はニッケルからなるメッキ下地層１４を積層したもので
ある。
【００１９】（Ｂ）次に、図３（Ｂ）に示すように、上
記メッキ下地層１４上にリード３、３、・・・及び吊り
部１０、１０、１０、１０を形成する。該リード３、
３、・・・及び吊り部１０、１０、１０、１０は、それ
の形成すべきパターンに対してネガのパターンのレジス
トを塗布し、該レジストをマスクとして層１４を下地と
して銅（あるいはニッケル）メッキ（メッキ厚さ例えば
３０μｍ）することにより形成することができる。
記メッキ下地層１４上にリード３、３、・・・及び吊り
部１０、１０、１０、１０を形成する。該リード３、
３、・・・及び吊り部１０、１０、１０、１０は、それ
の形成すべきパターンに対してネガのパターンのレジス
トを塗布し、該レジストをマスクとして層１４を下地と
して銅（あるいはニッケル）メッキ（メッキ厚さ例えば
３０μｍ）することにより形成することができる。
【００２０】（Ｃ）次に、図３（Ｃ）に示すように、金
属積層板１１に対してそれを貫通するエッチングを両面
から選択的に行うことにより複数のフィルム回路が一体
に連結されたリードフレーム形状に成形する。（Ｄ）次
に、図３（Ｄ）に示すように、上記積層板１１のリード
形成面側の表面に絶縁フィルム２を選択的に形成する。
属積層板１１に対してそれを貫通するエッチングを両面
から選択的に行うことにより複数のフィルム回路が一体
に連結されたリードフレーム形状に成形する。（Ｄ）次
に、図３（Ｄ）に示すように、上記積層板１１のリード
形成面側の表面に絶縁フィルム２を選択的に形成する。
【００２１】（Ｅ）次に、図３（Ｅ）に示すように、上
記リード３、３、・・・表面に上記絶縁性フィルム２を
マスクとして外部端子となる半田ボール６、６、・・・
を形成する。該半田ボール６、６、・・・はニッケルメ
ッキ（厚さ例えば８０μｍ）及び半田若しくは金メッキ
（厚さ例えば３０μｍ）により形成される。
記リード３、３、・・・表面に上記絶縁性フィルム２を
マスクとして外部端子となる半田ボール６、６、・・・
を形成する。該半田ボール６、６、・・・はニッケルメ
ッキ（厚さ例えば８０μｍ）及び半田若しくは金メッキ
（厚さ例えば３０μｍ）により形成される。
【００２２】（Ｆ）次に、図３（Ｆ）に示すように、積
層板１１の裏面側に位置する厚い銅層１２の外形リング
となる部分８よりも内側を裏面側からの選択的エッチン
グにより除去する。なお、このときアルミニウム層１３
がエッチングストッパとなる。この段階では、該アルミ
ニウム層１３は図３（Ｃ）の選択的エッチングの際に除
去された部分を除き残存している状態である。
層板１１の裏面側に位置する厚い銅層１２の外形リング
となる部分８よりも内側を裏面側からの選択的エッチン
グにより除去する。なお、このときアルミニウム層１３
がエッチングストッパとなる。この段階では、該アルミ
ニウム層１３は図３（Ｃ）の選択的エッチングの際に除
去された部分を除き残存している状態である。
【００２３】（Ｇ）次に、図３（Ｇ）に示すように、上
記リード３、３、・・・及び吊り部１０、１０、１０、
１０（但し、図３には吊り部１０は一つも現れない。）
をマスクとしてその下地であるメッキ下地層１４及びエ
ッチングストッパであったアルミニウム層１３をエッチ
ングする。これにより、各リード３、３、・・・及び吊
り部１０、１０、１０、１０が独立し、ここで初めて互
いに電気的にショートした状態でなくなる。１５はフィ
ルム回路１の主部で、該主部１５は図３（Ｇ）において
は外形リング８と分離したかのように視えるが、しか
し、それは図３に示す断面に吊り部１０、１０、１０、
１０が現れないためであり、実際にはその吊り部１０、
１０、１０、１０を介して外形リング８と一体に連結さ
れている。
記リード３、３、・・・及び吊り部１０、１０、１０、
１０（但し、図３には吊り部１０は一つも現れない。）
をマスクとしてその下地であるメッキ下地層１４及びエ
ッチングストッパであったアルミニウム層１３をエッチ
ングする。これにより、各リード３、３、・・・及び吊
り部１０、１０、１０、１０が独立し、ここで初めて互
いに電気的にショートした状態でなくなる。１５はフィ
ルム回路１の主部で、該主部１５は図３（Ｇ）において
は外形リング８と分離したかのように視えるが、しか
し、それは図３に示す断面に吊り部１０、１０、１０、
１０が現れないためであり、実際にはその吊り部１０、
１０、１０、１０を介して外形リング８と一体に連結さ
れている。
【００２４】（Ｈ）次に、必要に応じて図３（Ｈ）に示
すように、各リード３、３、・・・の端部３ａ、３ａ、
・・・にバンプ１６、１６、・・・を形成する。図１に
示すフィルム回路１の場合はバンプがないのでこの工程
は必要ではないが、後で述べるところの図５に示す変形
例においてはバンプがあり、その変形例のフィルム回路
を製造する場合は、この工程でバンプを形成することに
なる。尚、バンプは半導体素子４側に形成する場合もあ
る。
すように、各リード３、３、・・・の端部３ａ、３ａ、
・・・にバンプ１６、１６、・・・を形成する。図１に
示すフィルム回路１の場合はバンプがないのでこの工程
は必要ではないが、後で述べるところの図５に示す変形
例においてはバンプがあり、その変形例のフィルム回路
を製造する場合は、この工程でバンプを形成することに
なる。尚、バンプは半導体素子４側に形成する場合もあ
る。
【００２５】このような方法によれば、三層構造の積層
金属板をベースにして一方の側にアウターリードを形成
し、他方の側にインナーリードを形成するリードフレー
ム製造方法をそのまま活用して本発明に係るフィルム回
路を製造することができる。
金属板をベースにして一方の側にアウターリードを形成
し、他方の側にインナーリードを形成するリードフレー
ム製造方法をそのまま活用して本発明に係るフィルム回
路を製造することができる。
【００２６】尚、本実施の形態においてリードはメッキ
下地膜上に選択的に形成したレジスト膜をマスクとして
メッキ膜を成長させることにより形成していたが、銅あ
るいはニッケルからなる層１４を厚めに形成しておくこ
ととし、それを選択エッチングによりパターニングする
ことによってリードを形成するようにしても良い。
下地膜上に選択的に形成したレジスト膜をマスクとして
メッキ膜を成長させることにより形成していたが、銅あ
るいはニッケルからなる層１４を厚めに形成しておくこ
ととし、それを選択エッチングによりパターニングする
ことによってリードを形成するようにしても良い。
【００２７】図４（Ａ）乃至（Ｄ）はフィルム回路１の
半導体素子への組付けを工程順に示すものである。
半導体素子への組付けを工程順に示すものである。
【００２８】（Ａ）先ず、図４（Ａ）に示すように、リ
ードフレーム状のフィルム回路１を整列された半導体素
子４上にその間に緩衝剤７を介在させた状態で位置決め
する。（Ｂ）次に、図４（Ｂ）に示すように、各リード
３、３、・・・の先端部３ａ、３ａ、・・・を半導体素
子４の電極パッド５、５、・・・に例えばシングルポイ
ントボンディングにより接続する。
ードフレーム状のフィルム回路１を整列された半導体素
子４上にその間に緩衝剤７を介在させた状態で位置決め
する。（Ｂ）次に、図４（Ｂ）に示すように、各リード
３、３、・・・の先端部３ａ、３ａ、・・・を半導体素
子４の電極パッド５、５、・・・に例えばシングルポイ
ントボンディングにより接続する。
【００２９】（Ｃ）次に、図４（Ｃ）に示すように、半
導体素子４及びフィルム回路１・外形リング８間にエポ
キシ樹脂あるいはシリコン樹脂等の封止剤９をポッテン
グにより注入して封止し、且つ半導体素子４及びフィル
ム回路１・外形リング８間を固定する。
導体素子４及びフィルム回路１・外形リング８間にエポ
キシ樹脂あるいはシリコン樹脂等の封止剤９をポッテン
グにより注入して封止し、且つ半導体素子４及びフィル
ム回路１・外形リング８間を固定する。
【００３０】（Ｄ）次に、複数のフィルム回路１を一体
に連結したリードフレームの不要部分を切断することに
より図４（Ｄ）に示すように、フィルム回路１を他から
分離する。これによってフィルム回路１を中間回路基板
として有し、該中間回路基板上に半導体素子１の各電極
と接続されたボールグリッドアレイ状の外部端子６、
６、・・・を有し、外形リング８により補強された半導
体装置を得ることができる。
に連結したリードフレームの不要部分を切断することに
より図４（Ｄ）に示すように、フィルム回路１を他から
分離する。これによってフィルム回路１を中間回路基板
として有し、該中間回路基板上に半導体素子１の各電極
と接続されたボールグリッドアレイ状の外部端子６、
６、・・・を有し、外形リング８により補強された半導
体装置を得ることができる。
【００３１】そして、かかる組立方法によれば、フィル
ム回路１に一体に外形リング８が形成されているので、
フィルム回路１を半導体素子４に対して位置決めすると
自ずと外形リング８も半導体素子４に対して位置決めさ
れるので、外形リング８を半導体素子４やフィルム回路
１に対して位置決めする特別の工程を必要としない。
ム回路１に一体に外形リング８が形成されているので、
フィルム回路１を半導体素子４に対して位置決めすると
自ずと外形リング８も半導体素子４に対して位置決めさ
れるので、外形リング８を半導体素子４やフィルム回路
１に対して位置決めする特別の工程を必要としない。
【００３２】図５は図１に示したフィルム回路の変形例
を示す断面図であり、本変形例の図１に示したものとの
違いは単に各リード３の先端部３ａが半導体素子４上に
形成された金属バンプ１６を介して電極パッド５にボン
ディングされている点にあるに過ぎない。
を示す断面図であり、本変形例の図１に示したものとの
違いは単に各リード３の先端部３ａが半導体素子４上に
形成された金属バンプ１６を介して電極パッド５にボン
ディングされている点にあるに過ぎない。
【００３３】図６（Ａ）、（Ｂ）は図１に示したフィル
ム回路の別の例を示すもので、（Ａ）は平面図、（Ｂ）
は断面図である。
ム回路の別の例を示すもので、（Ａ）は平面図、（Ｂ）
は断面図である。
【００３４】本例の図１に示したフィルム回路１との違
いは、絶縁性フィルム２［同図（Ａ）においてはパター
ンを解り易くするために太い実線によるハッチングを施
した。］のパターンにあり、より広く形成することによ
ってフィルム回路の強度をより強くしてあるが、それ以
外の点では相違がない。
いは、絶縁性フィルム２［同図（Ａ）においてはパター
ンを解り易くするために太い実線によるハッチングを施
した。］のパターンにあり、より広く形成することによ
ってフィルム回路の強度をより強くしてあるが、それ以
外の点では相違がない。
【００３５】尚、外形リングは、上記各フィルム回路１
のリング８のように厚くすることは必ずしも必要でな
く、図７に示すように薄くしてもよい。なぜならば封止
剤９がリング８とフィルム回路１との位置関係の固定に
大きく寄与してリング８の補強効果を強めるからであ
る。即ち、図７に示す例においては、図３（Ｆ）に示す
ところの厚い銅層１２をエッチングする工程において、
リングにあたる部分をも除去することによって、リング
がリード３や吊り部１０と同層の銅又はニッケルからな
る金属層により形成されており、図７においてそのリン
グに符号として２０を与えた。
のリング８のように厚くすることは必ずしも必要でな
く、図７に示すように薄くしてもよい。なぜならば封止
剤９がリング８とフィルム回路１との位置関係の固定に
大きく寄与してリング８の補強効果を強めるからであ
る。即ち、図７に示す例においては、図３（Ｆ）に示す
ところの厚い銅層１２をエッチングする工程において、
リングにあたる部分をも除去することによって、リング
がリード３や吊り部１０と同層の銅又はニッケルからな
る金属層により形成されており、図７においてそのリン
グに符号として２０を与えた。
【００３６】また、上記各フィルム回路においては、吊
り部１０がフィルム回路１の４つのコーナーに設けられ
ていたが、必ずしもそれは限定されず、例えば各片の中
間部に設けるようにしても良い。
り部１０がフィルム回路１の４つのコーナーに設けられ
ていたが、必ずしもそれは限定されず、例えば各片の中
間部に設けるようにしても良い。
【００３７】
【発明の効果】本発明フィルム回路の製造方法によれ
ば、三層以上の積層板をベースとし、一方の側にインナ
ーリードを形成し、他方の側の表面層によりアウターリ
ードを形成するリードフレーム形成技術を応用してアウ
ターリードの代わりにリングを形成することによりある
いはインナーリードと同じ層によりリングを形成するこ
とによりリング付きフィルム回路を得ることができ、既
に開発済みのリードフレーム製造技術をそのまま利用し
て簡単に、フィルム回路主部に半導体素子を囲繞するリ
ングを吊り部を介して一体に設けたフィルム回路を得る
ことができる。
ば、三層以上の積層板をベースとし、一方の側にインナ
ーリードを形成し、他方の側の表面層によりアウターリ
ードを形成するリードフレーム形成技術を応用してアウ
ターリードの代わりにリングを形成することによりある
いはインナーリードと同じ層によりリングを形成するこ
とによりリング付きフィルム回路を得ることができ、既
に開発済みのリードフレーム製造技術をそのまま利用し
て簡単に、フィルム回路主部に半導体素子を囲繞するリ
ングを吊り部を介して一体に設けたフィルム回路を得る
ことができる。
【図１】（Ａ）、（Ｂ）は本発明フィルム回路の製造方
法により製造されるフィルム回路の一例を示すもので、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図で
ある。
法により製造されるフィルム回路の一例を示すもので、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図で
ある。
【図２】図１に示したフィルム回路を半導体素子に組み
付けた半導体装置を示す断面図である。
付けた半導体装置を示す断面図である。
【図３】（Ａ）乃至（Ｈ）は本発明フィルム回路の製造
方法の一例を工程順に示す断面図である。
方法の一例を工程順に示す断面図である。
【図４】（Ａ）乃至（Ｄ）は本発明フィルム回路の半導
体素子への組み付け方法の一例を工程順に示す断面図で
ある。
体素子への組み付け方法の一例を工程順に示す断面図で
ある。
【図５】図１に示したフィルム回路の変形例を示す断面
図である。
図である。
【図６】図１に示したフィルム回路の別の変形例を示す
断面図である。
断面図である。
【図７】図１に示したフィルム回路の更に別の変形例を
示す断面図である。
示す断面図である。
【図８】従来例を示す断面図である。
１・・・フィルム回路、２・・・絶縁性フィルム、３・
・・リード（配線膜）、 ４・・・半導体素子、５・・
・電極（パッド）、６・・・外部端子、８・・・リン
グ、１０・・・吊り部、１１・・・積層板
・・リード（配線膜）、 ４・・・半導体素子、５・・
・電極（パッド）、６・・・外部端子、８・・・リン
グ、１０・・・吊り部、１１・・・積層板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 311 H01L 23/12
Claims (2)
- 【請求項１】 絶縁性フィルムと、その少なくとも一方
の主面に形成され半導体素子の電極と他の電子部品との
間を電気的に接続する複数の配線膜とからなり、上記各
配線膜と電極にて電気的に接続される上記半導体素子を
囲繞するリングが吊り部を介して一体に設けられてなる
フィルム回路の製造方法であって、 三層以上の積層板を用意し、 一方の表面側に表面層自身によりあるいは該表面層上に
形成した別の金属層により配線膜及び吊り部を形成する
と共に、絶縁性フィルムを形成し、 上記積層板に対するそれを貫通する選択的エッチング
と、該積層板の他方の表面側の層に対する選択エッチン
グにより該層からなるリングを形成する ことを特徴とす
るフィルム回路の製造方法 - 【請求項２】 絶縁性フィルムと、その少なくとも一方
の主面に形成され半導体素子の電極と他の電子部品との
間を電気的に接続する複数の配線膜とからなり、上記各
配線膜と電極にて電気的に接続される上記半導体素子を
囲繞するリングが吊り部を介して一体に設けられてなる
フィルム回路の製造方法であって、 三層以上の積層板を用意し、 一方の表面側に表面層自身によりあるいは該表面層上に
形成した別の金属層により配線膜と、吊り部と、リング
とを形成すると共に、絶縁性フィルムを形成し、 上記
積層板に対するそれを貫通する選択的エッチングと、該
積層板の他方の表面側の層に対する選択エッチングをす
ることを特徴とするフィルム回路の製造方法
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019733A JP3039355B2 (ja) | 1996-02-06 | 1996-02-06 | フィルム回路の製造方法 |
| US08/794,203 US5843810A (en) | 1996-02-06 | 1997-01-31 | Film circuit and method of manufacturing the same |
| US09/048,550 US6153925A (en) | 1996-02-06 | 1998-03-26 | Film circuit |
| US09/361,955 US6093970A (en) | 1994-11-22 | 1999-07-27 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019733A JP3039355B2 (ja) | 1996-02-06 | 1996-02-06 | フィルム回路の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26369099A Division JP3285017B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH09213750A JPH09213750A (ja) | 1997-08-15 |
| JP3039355B2 true JP3039355B2 (ja) | 2000-05-08 |
Family
ID=12007530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019733A Expired - Fee Related JP3039355B2 (ja) | 1994-11-22 | 1996-02-06 | フィルム回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5843810A (ja) |
| JP (1) | JP3039355B2 (ja) |
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| SG60099A1 (en) * | 1996-08-16 | 1999-02-22 | Sony Corp | Semiconductor package and manufacturing method of lead frame |
| JP3003624B2 (ja) * | 1997-05-27 | 2000-01-31 | ソニー株式会社 | 半導体装置 |
| US6424033B1 (en) * | 1999-08-31 | 2002-07-23 | Micron Technology, Inc. | Chip package with grease heat sink and method of making |
| JP3973340B2 (ja) * | 1999-10-05 | 2007-09-12 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置、配線基板、及び、それらの製造方法 |
| DE19960246A1 (de) * | 1999-12-14 | 2001-07-05 | Infineon Technologies Ag | Gehäuseanordnung eines Halbleiterbausteins |
| JP2003209366A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | フレキシブル多層配線基板およびその製造方法 |
| DE102009045911A1 (de) * | 2009-10-22 | 2011-04-28 | Robert Bosch Gmbh | Koppelvorrichtung, Anordnung mit einer Koppelvorrichtung, Verfahren zur Herstellung einer Anordnung mit einer Koppelvorrichtung |
| KR20140080112A (ko) * | 2012-12-20 | 2014-06-30 | 삼성전기주식회사 | 메탈 코어 기판 및 그 제조 방법 |
| CN111524883B (zh) * | 2020-04-29 | 2022-09-20 | 业成科技（成都）有限公司 | 膜内电子组件及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079511A (en) * | 1976-07-30 | 1978-03-21 | Amp Incorporated | Method for packaging hermetically sealed integrated circuit chips on lead frames |
| US5583375A (en) * | 1990-06-11 | 1996-12-10 | Hitachi, Ltd. | Semiconductor device with lead structure within the planar area of the device |
| US5541447A (en) * | 1992-04-22 | 1996-07-30 | Yamaha Corporation | Lead frame |
| JP2643074B2 (ja) * | 1993-03-17 | 1997-08-20 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 電気的接続構造 |
| US5422514A (en) * | 1993-05-11 | 1995-06-06 | Micromodule Systems, Inc. | Packaging and interconnect system for integrated circuits |
| US5585600A (en) * | 1993-09-02 | 1996-12-17 | International Business Machines Corporation | Encapsulated semiconductor chip module and method of forming the same |
| DE69527473T2 (de) * | 1994-05-09 | 2003-03-20 | Nec Corp., Tokio/Tokyo | Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren |
| US5656550A (en) * | 1994-08-24 | 1997-08-12 | Fujitsu Limited | Method of producing a semicondutor device having a lead portion with outer connecting terminal |
-
1996
- 1996-02-06 JP JP8019733A patent/JP3039355B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-31 US US08/794,203 patent/US5843810A/en not_active Expired - Lifetime
-
1998
- 1998-03-26 US US09/048,550 patent/US6153925A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5843810A (en) | 1998-12-01 |
| JPH09213750A (ja) | 1997-08-15 |
| US6153925A (en) | 2000-11-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |