JP3018383B2 - 配線形成方法 - Google Patents
配線形成方法Info
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- JP3018383B2 JP3018383B2 JP2087417A JP8741790A JP3018383B2 JP 3018383 B2 JP3018383 B2 JP 3018383B2 JP 2087417 A JP2087417 A JP 2087417A JP 8741790 A JP8741790 A JP 8741790A JP 3018383 B2 JP3018383 B2 JP 3018383B2
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- wiring
- cvd method
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バリヤ効果を有する金属を被コンタクト領
域に形成する配線形成方法に関する。
域に形成する配線形成方法に関する。
本発明は、絶縁膜の開口部すなわちコンタクトホール
に配線を形成するに際し、被コンタクト領域をドライエ
ッチングする工程と、チタンもしくは硅化チタンをCVD
法により被着する工程と、窒化チタンをCVD法により被
着する工程と、タングステンをCVD法により被着する工
程とからなり、前記すべての工程を連続して行う配線形
成方法である。高アスペクト比のコンタクトホールの良
好なステップカバリッジと、良好なオーミックコンタク
トと高耐熱性を実現する。
に配線を形成するに際し、被コンタクト領域をドライエ
ッチングする工程と、チタンもしくは硅化チタンをCVD
法により被着する工程と、窒化チタンをCVD法により被
着する工程と、タングステンをCVD法により被着する工
程とからなり、前記すべての工程を連続して行う配線形
成方法である。高アスペクト比のコンタクトホールの良
好なステップカバリッジと、良好なオーミックコンタク
トと高耐熱性を実現する。
ICの配線においては、アルミまたはアルミ合金のよう
な良導電金属が用いられていた。近年、超LSIのような
微細配線に必要な絶縁膜に設けた開口部（以下コンタク
トホールという）への配線形成法について、いろいろ工
夫がなされて来た。
な良導電金属が用いられていた。近年、超LSIのような
微細配線に必要な絶縁膜に設けた開口部（以下コンタク
トホールという）への配線形成法について、いろいろ工
夫がなされて来た。
第２図に示すように、半導体基板１の表面にはSiO2の
ような絶縁膜２が形成されており、半導体基板に形成さ
れたn+領域３上にコンタクトホール４を形成する。この
コンタクトホールの被コンタクト領域５に金属６を被着
する。コンタクトホールの直径が小さくなってくると、
コンタクトホールの直径に対する高さ、すなわちアスペ
クト比が大きくなると、平坦化や耐熱性やステップカバ
リッジが問題になって来る。ステップカバリッジは第２
図における金属膜の厚さＤに対するＡの比をいう。この
ステップカバリッジを改善するのにCVD法によるタング
ステンの被着（以下CVD−BLK−Ｗという）を行い、コン
タクトホールへの金属の埋め込みが改善されて来た。
ような絶縁膜２が形成されており、半導体基板に形成さ
れたn+領域３上にコンタクトホール４を形成する。この
コンタクトホールの被コンタクト領域５に金属６を被着
する。コンタクトホールの直径が小さくなってくると、
コンタクトホールの直径に対する高さ、すなわちアスペ
クト比が大きくなると、平坦化や耐熱性やステップカバ
リッジが問題になって来る。ステップカバリッジは第２
図における金属膜の厚さＤに対するＡの比をいう。この
ステップカバリッジを改善するのにCVD法によるタング
ステンの被着（以下CVD−BLK−Ｗという）を行い、コン
タクトホールへの金属の埋め込みが改善されて来た。
近年、このＷと半導体基板であるシリコン（以下Siと
いう）の反応を制御するために、バリヤ層としてのスパ
ッタリング法による窒化チタン（以下TiNxという）とス
パッタリングによる硅化チタン（以下TiSi2という）を
介在させた方法が提案されていた（第18回1986年固体素
子コンファレンス文献集503〜506頁）。
いう）の反応を制御するために、バリヤ層としてのスパ
ッタリング法による窒化チタン（以下TiNxという）とス
パッタリングによる硅化チタン（以下TiSi2という）を
介在させた方法が提案されていた（第18回1986年固体素
子コンファレンス文献集503〜506頁）。
しかるに、前述のスパッタリング法とCVD法とを個別
に併用するような場合においては、ステップカバリッジ
が悪く、極めて微細の配線のコンタクトホールに用いる
には、改善の必要があった。
に併用するような場合においては、ステップカバリッジ
が悪く、極めて微細の配線のコンタクトホールに用いる
には、改善の必要があった。
本発明は、ステップカバリッジの良好な配線を形成す
ることを目的とする。
ることを目的とする。
本発明は、高アスペクト比のコンタクトホールの被コ
ンタクト領域に、Tiに続いてTiNxのバリヤ層の形成と、
引き続いてＷをCVD法によって連続して被着することに
よって、前記目的を実現することができる。
ンタクト領域に、Tiに続いてTiNxのバリヤ層の形成と、
引き続いてＷをCVD法によって連続して被着することに
よって、前記目的を実現することができる。
バリヤ層と、Ｗ層をCVD法によって連続して被着すれ
ば、高アスペクト比のコンタクトホールにおいてもボイ
ドの発生がなく、またバリヤ層形成前に被コンタクト領
域をドライエッチングしているので、良好なオーミック
コンタクトが得られる。
ば、高アスペクト比のコンタクトホールにおいてもボイ
ドの発生がなく、またバリヤ層形成前に被コンタクト領
域をドライエッチングしているので、良好なオーミック
コンタクトが得られる。
本発明の実施例を、第１図ａないし第１図ｄを用いて
説明する。
説明する。
まず、第１図ａに示すようにシリコンの半導体基板１
の表面に、SiO2等の絶縁膜２を形成する。ICエレメント
から内部配線に接続すべき領域としてn+領域３を設け、
その上方に絶縁膜２を開口してコンタクトホール４を形
成する。n+領域３は良好なオーミックコンタクトを得る
ための領域であって、Ｐ型高濃度領域、もしくはTiSiや
WSiの層であってもよい。このn+領域３を含むコンタク
トホール４の前処理として、ドライエッチングを行う。
ウェットエッチングに続いてドライエッチングを行って
もよい。ドライエッチングは、弗化アンモンと水素の混
合ガスを用いて、エッチレートが20オングストローム毎
分程度に条件を設定する。
の表面に、SiO2等の絶縁膜２を形成する。ICエレメント
から内部配線に接続すべき領域としてn+領域３を設け、
その上方に絶縁膜２を開口してコンタクトホール４を形
成する。n+領域３は良好なオーミックコンタクトを得る
ための領域であって、Ｐ型高濃度領域、もしくはTiSiや
WSiの層であってもよい。このn+領域３を含むコンタク
トホール４の前処理として、ドライエッチングを行う。
ウェットエッチングに続いてドライエッチングを行って
もよい。ドライエッチングは、弗化アンモンと水素の混
合ガスを用いて、エッチレートが20オングストローム毎
分程度に条件を設定する。
引き続いて、第２図ｂに示すようにTi7をCVD法によっ
て被着する。Ti7は、TiSixまたはWSixであってもよく、
良好なオーミックコンタクトを得るための層であり、そ
の膜厚は500オングストローム以下がよい。
て被着する。Ti7は、TiSixまたはWSixであってもよく、
良好なオーミックコンタクトを得るための層であり、そ
の膜厚は500オングストローム以下がよい。
引き続いて、第１図ｃに示すようにTiNx8をCVD法によ
り被着する。TiNx8に代えてWNxを用いてもよい。これら
の高融点金属の窒化物は、ＷとSiとのバリヤ効果が大き
く、その膜厚は1000オングストローム以下でよい。
り被着する。TiNx8に代えてWNxを用いてもよい。これら
の高融点金属の窒化物は、ＷとSiとのバリヤ効果が大き
く、その膜厚は1000オングストローム以下でよい。
引き続いて、第１図ｄに示すようにBLK−W9をCVD法に
より被着する。このBLK−W9は、コンタクトホール４の
埋め込み金属として5000オングストローム程度であれば
よい。TiNx8は酸化され易いが、前後の工程を連続して
行うのでオーミックコンタクトの低下はない。
より被着する。このBLK−W9は、コンタクトホール４の
埋め込み金属として5000オングストローム程度であれば
よい。TiNx8は酸化され易いが、前後の工程を連続して
行うのでオーミックコンタクトの低下はない。
第１図ｂにおいて、Ti7の被着に際し、TiCl4とSiH4と
H2の混合ガスによる第１ステップと、TiCl4とH2の混合
ガスによる第２ステップの２ステップのCVD法によるTiS
iとTiの被着を行ってもよい。この方法を用いれば、Si
表面にSi核が生じ易く、被着の初期条件が均一になり望
ましい。
H2の混合ガスによる第１ステップと、TiCl4とH2の混合
ガスによる第２ステップの２ステップのCVD法によるTiS
iとTiの被着を行ってもよい。この方法を用いれば、Si
表面にSi核が生じ易く、被着の初期条件が均一になり望
ましい。
また、実施例においては、シリコンの半導体基板につ
いて説明したが、ポリシリコン等の表面に配線形成する
場合にも同様にして適用することができる。
いて説明したが、ポリシリコン等の表面に配線形成する
場合にも同様にして適用することができる。
本発明の連続したCVD法によるバリヤ層とＷの被着を
行えば、高アスペクト比のコンタクトホールにおいても
良好なステップカバリッジを実現すると共に、良好なオ
ーミックコンタクトと高耐熱性を実現する。
行えば、高アスペクト比のコンタクトホールにおいても
良好なステップカバリッジを実現すると共に、良好なオ
ーミックコンタクトと高耐熱性を実現する。
第１図ａないし第１図ｄは本発明の配線形成の工程断面
図、第２図は従来の配線形成の断面図である。 １……半導体基板 ２……絶縁膜 ３……n+領域 ４……コンタクトホール ５……被コンタクト領域 ６……金属 ７……Ti ８……TiNx ９……BLK−Ｗ
図、第２図は従来の配線形成の断面図である。 １……半導体基板 ２……絶縁膜 ３……n+領域 ４……コンタクトホール ５……被コンタクト領域 ６……金属 ７……Ti ８……TiNx ９……BLK−Ｗ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51
Claims (1)
- 【請求項１】被コンタクト領域上の絶縁膜に、該被コン
タクト領域に臨む開口部を設け、該被コンタクト領域と
のオーミックコンタクトを得るための配線を前記開口部
に埋め込む配線形成方法であって、 前記開口部底部に露出する前記被コンタクト領域表面を
ドライエッチングする前処理工程と、 硅化チタンをCVD（Chemical Vapor Deposition）法で被
着する工程と、 チタンをCVD法で被着する工程と、 窒化チタンをCVD法で被着する工程と、 タングステンをCVD法で被着する工程とを有し、 以上すべての工程を連続的に施すこと を特徴とする配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087417A JP3018383B2 (ja) | 1990-04-03 | 1990-04-03 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087417A JP3018383B2 (ja) | 1990-04-03 | 1990-04-03 | 配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286527A JPH03286527A (ja) | 1991-12-17 |
| JP3018383B2 true JP3018383B2 (ja) | 2000-03-13 |
Family
ID=13914302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087417A Expired - Fee Related JP3018383B2 (ja) | 1990-04-03 | 1990-04-03 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018383B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186173A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
| JP3022744B2 (ja) * | 1995-02-21 | 2000-03-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100234397B1 (ko) * | 1996-12-13 | 1999-12-15 | 윤종용 | 반도체장치의 금속배선 형성방법 |
| KR100548596B1 (ko) * | 1999-03-30 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-04-03 JP JP2087417A patent/JP3018383B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「超ＬＳｉプロセスデータハンドブック」昭和５７年４月１５日 株式会社サイエンス フォーラム発行 Ｐ３３４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286527A (ja) | 1991-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |