JP3008697B2 - 論理回路 - Google Patents
論理回路Info
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- JP3008697B2 JP3008697B2 JP4278057A JP27805792A JP3008697B2 JP 3008697 B2 JP3008697 B2 JP 3008697B2 JP 4278057 A JP4278057 A JP 4278057A JP 27805792 A JP27805792 A JP 27805792A JP 3008697 B2 JP3008697 B2 JP 3008697B2
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- phase signal
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Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、特に
ｎ型ＪＦＥＴ集積回路における論理回路に関する。
ｎ型ＪＦＥＴ集積回路における論理回路に関する。
【０００２】
【従来の技術】従来のｎ型ＪＦＥＴでＳＣＦＬ（Ｓｏｕ
ｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）の論理
回路を図２に示す。
ｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）の論理
回路を図２に示す。
【０００３】従来のｎ型ＪＦＥＴでＳＣＦＬの論理回路
は、ｎ型ＪＦＥＴ１〜７と、ダイオード１０〜１３と、
抵抗１４，１５からなる。
は、ｎ型ＪＦＥＴ１〜７と、ダイオード１０〜１３と、
抵抗１４，１５からなる。
【０００４】ｎ型ＪＥＴ１〜３と、抵抗１４，１５から
なる差動対にて基準電圧に対する入力電圧の正相，逆相
の信号を作り、他の論理回路の入力レベルとインターフ
ェースを得るため、ｎ型ＪＦＥＴ４〜７とダイオード１
０〜１３とからなるレベルシフト回路によりレベルシフ
トを行って出力する。
なる差動対にて基準電圧に対する入力電圧の正相，逆相
の信号を作り、他の論理回路の入力レベルとインターフ
ェースを得るため、ｎ型ＪＦＥＴ４〜７とダイオード１
０〜１３とからなるレベルシフト回路によりレベルシフ
トを行って出力する。
【０００５】負荷容量がある場合、出力がＨｉｇｈレベ
ルの時、レベルシフト回路の上側のｎ型ＪＦＥＴ４，５
により負荷容量を充電し、出力がＬｏｗレベルの時、レ
ベルシフト回路の下側のｎ型ＪＦＥＴ６，７により負荷
容量を放電する。
ルの時、レベルシフト回路の上側のｎ型ＪＦＥＴ４，５
により負荷容量を充電し、出力がＬｏｗレベルの時、レ
ベルシフト回路の下側のｎ型ＪＦＥＴ６，７により負荷
容量を放電する。
【０００６】
【発明が解決しようとする課題】上述した従来のｎ型Ｊ
ＦＥＴでＳＣＦＬの論理回路は、出力のレベルシフト回
路の電流をｎ型ＪＦＥＴ及びそのバイアス電圧（Ｖｂｉ
ａｓ）で決定し、出力のＨｉｇｈ，Ｌｏｗレベルによら
ず一定の電流で行っているため、出力の負荷電流により
定電流を大きくしなければならなくなり、電流が増加す
るという問題があった。又、定電流を大きくしないと、
速度が遅くなるという問題があった。
ＦＥＴでＳＣＦＬの論理回路は、出力のレベルシフト回
路の電流をｎ型ＪＦＥＴ及びそのバイアス電圧（Ｖｂｉ
ａｓ）で決定し、出力のＨｉｇｈ，Ｌｏｗレベルによら
ず一定の電流で行っているため、出力の負荷電流により
定電流を大きくしなければならなくなり、電流が増加す
るという問題があった。又、定電流を大きくしないと、
速度が遅くなるという問題があった。
【０００７】本発明の目的は、消費電流を大きくするこ
となく、動作速度を速くした論理回路を提供することに
ある。
となく、動作速度を速くした論理回路を提供することに
ある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る論理回路は、差動対と、レベルシフト
回路とを有する論理回路であって、前記差動対は、入力
電圧と基準電圧との比較結果に基づいて前記入力電圧に
対する正相信号及び逆相信号を出力するものであり、 前
記レベルシフト回路は、前記正相信号及び逆相信号を入
力信号とし、それぞれレベルシフトして個々に出力端子
に出力するものであって、電源電圧を供給する電源線と
前記出力端子との間に並列接続された第１のトランジス
タと第２のトランジスタとを有し、前記第１のトランジ
スタは入力信号の論理レベルに応じてオンまたはオフ
し、前記第２のトランジスタは前記出力端子への出力信
号が前記電源電圧に対応する論理レベルへの遷移時のみ
オンするよう制御されるものである。また、本発明に係
る論理回路は、差動対と、レベルシフト回路とを有する
論理回路であって、 前記差動対は、入力電圧と基準電圧
との比較結果に基づいて前記入力電圧に対する正相信号
及び逆相信号を出力するものであり、 前記レベルシフト
回路は、前記正相信号及び逆相信号を入力信号とし、そ
れぞれレベルシフトして個々に出力端子に出力するもの
であって、前記レベルシフト回路は、前記正相信号をレ
ベルシフトして第１の出力端子に出力する第１のレベル
シフト回路および前記逆相信号をレベルシフトして第２
の出力端子に出力する第２のレベルシフト回路を有し、
前記第１及び第２のレベルシフト回路のそれぞれは、前
記電源電圧を供給する電源線と前記出力端子との間に並
列接続された第１のトランジスタと第２のトランジスタ
とを有し、第１のトランジスタは入力信号の論理レベル
に応じてオンまたはオフし、前記第１のトランジスタの
一方の電極と前記第２のトランジスタのゲート電極との
容量結合により、前記第１のトランジスタがオンからオ
フへの遷移時に前記第２のトランジスタがオンするもの
である。
め、本発明に係る論理回路は、差動対と、レベルシフト
回路とを有する論理回路であって、前記差動対は、入力
電圧と基準電圧との比較結果に基づいて前記入力電圧に
対する正相信号及び逆相信号を出力するものであり、 前
記レベルシフト回路は、前記正相信号及び逆相信号を入
力信号とし、それぞれレベルシフトして個々に出力端子
に出力するものであって、電源電圧を供給する電源線と
前記出力端子との間に並列接続された第１のトランジス
タと第２のトランジスタとを有し、前記第１のトランジ
スタは入力信号の論理レベルに応じてオンまたはオフ
し、前記第２のトランジスタは前記出力端子への出力信
号が前記電源電圧に対応する論理レベルへの遷移時のみ
オンするよう制御されるものである。また、本発明に係
る論理回路は、差動対と、レベルシフト回路とを有する
論理回路であって、 前記差動対は、入力電圧と基準電圧
との比較結果に基づいて前記入力電圧に対する正相信号
及び逆相信号を出力するものであり、 前記レベルシフト
回路は、前記正相信号及び逆相信号を入力信号とし、そ
れぞれレベルシフトして個々に出力端子に出力するもの
であって、前記レベルシフト回路は、前記正相信号をレ
ベルシフトして第１の出力端子に出力する第１のレベル
シフト回路および前記逆相信号をレベルシフトして第２
の出力端子に出力する第２のレベルシフト回路を有し、
前記第１及び第２のレベルシフト回路のそれぞれは、前
記電源電圧を供給する電源線と前記出力端子との間に並
列接続された第１のトランジスタと第２のトランジスタ
とを有し、第１のトランジスタは入力信号の論理レベル
に応じてオンまたはオフし、前記第１のトランジスタの
一方の電極と前記第２のトランジスタのゲート電極との
容量結合により、前記第１のトランジスタがオンからオ
フへの遷移時に前記第２のトランジスタがオンするもの
である。
【０００９】また前記差動対は、２つの入力信号に対し
てＯＲ（ＮＯＲ）ゲートの機能を有するものである。
てＯＲ（ＮＯＲ）ゲートの機能を有するものである。
【００１０】
【作用】レベルシフト回路にてＨｉｇｈレベルに変化す
る時にのみ負荷容量への充電電流を増やすことにより動
作速度を速くする。
る時にのみ負荷容量への充電電流を増やすことにより動
作速度を速くする。
【００１１】
【実施例】以下、本発明を図により説明する。
【００１２】（実施例１）図１は、本発明の実施例１を
示す回路図である。
示す回路図である。
【００１３】図１において、本発明は、入力端子にゲー
トが接続されたｎ型ＪＦＥＴ１と、ゲートが基準電圧に
接続されソースがｎ型ＪＦＥＴ１のソースに接続された
ｎ型ＪＦＥＴ２と、ドレインがｎ型ＪＦＥＴ１，２のソ
ースに接続されゲートがバイアス電圧に接続されソース
が接地されたｎ型ＪＦＥＴ３と、一端がｎ型ＪＦＥＴ１
のドレインに接続され他端が電源に接続された抵抗１４
と、一端がｎ型ＪＦＥＴ２のドレインに接続され他端が
電源に接続された抵抗１５とを有している。すなわち図
１に示す差動対を構成する、並列接続したＪＦＥＴ１と
ＪＦＥＴ２は、そのドレインが抵抗１４，１５を介して
それぞれ電源側に接続され、そのソースがＪＦＥＴ３を
介してそれぞれ接地側に接続され、かつ、ＪＦＥＴ１の
ゲートに入力信号が入力し、ＪＦＥＴ２のゲートに基準
電圧が入力するようになっている。
トが接続されたｎ型ＪＦＥＴ１と、ゲートが基準電圧に
接続されソースがｎ型ＪＦＥＴ１のソースに接続された
ｎ型ＪＦＥＴ２と、ドレインがｎ型ＪＦＥＴ１，２のソ
ースに接続されゲートがバイアス電圧に接続されソース
が接地されたｎ型ＪＦＥＴ３と、一端がｎ型ＪＦＥＴ１
のドレインに接続され他端が電源に接続された抵抗１４
と、一端がｎ型ＪＦＥＴ２のドレインに接続され他端が
電源に接続された抵抗１５とを有している。すなわち図
１に示す差動対を構成する、並列接続したＪＦＥＴ１と
ＪＦＥＴ２は、そのドレインが抵抗１４，１５を介して
それぞれ電源側に接続され、そのソースがＪＦＥＴ３を
介してそれぞれ接地側に接続され、かつ、ＪＦＥＴ１の
ゲートに入力信号が入力し、ＪＦＥＴ２のゲートに基準
電圧が入力するようになっている。
【００１４】さらに、ゲートがｎ型ＪＦＥＴ１のドレイ
ンに接続されドレインが電源に接続されたｎ型ＪＦＥＴ
４と、ゲートがｎ型ＪＦＥＴ２のドレインに接続されド
レインが電源に接続されたｎ型ＪＦＥＴ５と、アノード
がｎ型ＪＦＥＴ４のソースに接続されたダイオード１０
と、アノードがダイオード１０のカソードに接続されカ
ソードが逆相出力端子Ｑ（逆相）に接続されたダイオー
ド１１と、ドレインが逆相出力端子Ｑ（逆相）に接続さ
れゲートがバイアス電圧に接続されソースが接地された
ｎ型ＪＦＥＴ６と、アノードがｎ型ＪＦＥＴ５のソース
に接続されたダイオード１２と、アノードがダイオード
１２のカソードに接続されカソードが正相出力端子Ｑ
（正相）に接続されたダイオード１３と、ドレインが正
相出力端子Ｑ（正相）に接続されゲートがバイアス電圧
に接続されソースが接地されたｎ型ＪＦＥＴ７と、ドレ
インが電源に接続されソースがダイオード１１のアノー
ドに接続されたｎ型ＪＦＥＴ８と、ドレインが電源に接
続されソースがダイオード１３のアノードに接続された
ｎ型ＪＦＥＴ９と、一端がｎ型ＪＦＥＴ４のソースに接
続され他端がｎ型ＪＦＥＴ８のゲートに接続された容量
１８と、一端がｎ型ＪＦＥＴ５のソースに接続され他端
がｎ型ＪＦＥＴ９のゲートに接続された容量１９と、一
端がｎ型ＪＦＥＴ８のゲートに接続され他端が逆相出力
端子Ｑ（逆相）に接続された抵抗１６と、一端がｎ型Ｊ
ＦＥＴ９のゲートに接続され他端が正相出力端子Ｑ（正
相）に接続された抵抗１７とを有する。すなわち図１に
示すレベルシフト回路は、ＪＦＥＴ１及びＪＦＥＴ２の
ドレインからそれぞれ出力される信号のレベルシフトを
行って正相出力端子Ｑと逆相出力端子Ｑとにそれぞれ出
力する第１のレベルシフト回路と第２のレベルシフト回
路を有しており、この第１のレベルシフト回路及び第２
のレベルシフト回路は、レベルシフトを行うＪＦＥＴ
８，９を含む同一構成となっている。 前記第１及び第２
の各レベルシフト回路に含まれるＪＦＥＴ８，９は、ゲ
ートとソースの間が容量１８，１９により電圧容量結合
され、ゲートと正相出力端子Ｑ及び逆相出力端子Ｑの間
がそれぞれ抵抗１６，１７を介して接続され、ＪＦＥＴ
１及びＪＦＥＴ２からの出力の変化、及び抵抗１６，１
７と容量１８，１９の時定数によりゲート・ソース間電
圧が変化する。
ンに接続されドレインが電源に接続されたｎ型ＪＦＥＴ
４と、ゲートがｎ型ＪＦＥＴ２のドレインに接続されド
レインが電源に接続されたｎ型ＪＦＥＴ５と、アノード
がｎ型ＪＦＥＴ４のソースに接続されたダイオード１０
と、アノードがダイオード１０のカソードに接続されカ
ソードが逆相出力端子Ｑ（逆相）に接続されたダイオー
ド１１と、ドレインが逆相出力端子Ｑ（逆相）に接続さ
れゲートがバイアス電圧に接続されソースが接地された
ｎ型ＪＦＥＴ６と、アノードがｎ型ＪＦＥＴ５のソース
に接続されたダイオード１２と、アノードがダイオード
１２のカソードに接続されカソードが正相出力端子Ｑ
（正相）に接続されたダイオード１３と、ドレインが正
相出力端子Ｑ（正相）に接続されゲートがバイアス電圧
に接続されソースが接地されたｎ型ＪＦＥＴ７と、ドレ
インが電源に接続されソースがダイオード１１のアノー
ドに接続されたｎ型ＪＦＥＴ８と、ドレインが電源に接
続されソースがダイオード１３のアノードに接続された
ｎ型ＪＦＥＴ９と、一端がｎ型ＪＦＥＴ４のソースに接
続され他端がｎ型ＪＦＥＴ８のゲートに接続された容量
１８と、一端がｎ型ＪＦＥＴ５のソースに接続され他端
がｎ型ＪＦＥＴ９のゲートに接続された容量１９と、一
端がｎ型ＪＦＥＴ８のゲートに接続され他端が逆相出力
端子Ｑ（逆相）に接続された抵抗１６と、一端がｎ型Ｊ
ＦＥＴ９のゲートに接続され他端が正相出力端子Ｑ（正
相）に接続された抵抗１７とを有する。すなわち図１に
示すレベルシフト回路は、ＪＦＥＴ１及びＪＦＥＴ２の
ドレインからそれぞれ出力される信号のレベルシフトを
行って正相出力端子Ｑと逆相出力端子Ｑとにそれぞれ出
力する第１のレベルシフト回路と第２のレベルシフト回
路を有しており、この第１のレベルシフト回路及び第２
のレベルシフト回路は、レベルシフトを行うＪＦＥＴ
８，９を含む同一構成となっている。 前記第１及び第２
の各レベルシフト回路に含まれるＪＦＥＴ８，９は、ゲ
ートとソースの間が容量１８，１９により電圧容量結合
され、ゲートと正相出力端子Ｑ及び逆相出力端子Ｑの間
がそれぞれ抵抗１６，１７を介して接続され、ＪＦＥＴ
１及びＪＦＥＴ２からの出力の変化、及び抵抗１６，１
７と容量１８，１９の時定数によりゲート・ソース間電
圧が変化する。
【００１５】入力部の差動対は従来例と同じであるた
め、動作が異なるレベルシフト回路（ｎ型ＪＦＥＴ４〜
９、ダイオード１０〜１３、抵抗１６，１７、容量１
８，１９）について説明する。（図３参照）
め、動作が異なるレベルシフト回路（ｎ型ＪＦＥＴ４〜
９、ダイオード１０〜１３、抵抗１６，１７、容量１
８，１９）について説明する。（図３参照）
【００１６】定常状態においては、ｎ型ＪＦＥＴ８，９
はＯＦＦ状態（Ｖgs＜スレシュホールド電圧）にあり従
来例と同じ状態にある。
はＯＦＦ状態（Ｖgs＜スレシュホールド電圧）にあり従
来例と同じ状態にある。
【００１７】出力がＨｉｇｈレベルに変化する時、ｎ型
ＪＦＥＴ８，９のゲート，ソース間電圧容量結合により
大きくなりＯＮ状態となり、負荷容量を充電するための
電流を供給する。変化後、出力の変化及び抵抗１６，１
７と容量１８，，１９の時定数によりｎ型ＪＦＥＴ８，
９のゲート・ソース間電圧が小さくなり、定常状態のＯ
ＦＦ状態となる。
ＪＦＥＴ８，９のゲート，ソース間電圧容量結合により
大きくなりＯＮ状態となり、負荷容量を充電するための
電流を供給する。変化後、出力の変化及び抵抗１６，１
７と容量１８，，１９の時定数によりｎ型ＪＦＥＴ８，
９のゲート・ソース間電圧が小さくなり、定常状態のＯ
ＦＦ状態となる。
【００１８】出力がＬｏｗレベルに変化する時、ｎ型Ｊ
ＦＥＴ８，９のゲート・ソース間電圧は、小さくなりＯ
ＦＦ状態のまま変化しない。ゲート・ソース間電圧は、
Ｈｉｇｈレベルに変化した場合と同様に一定時間後に元
に戻る。
ＦＥＴ８，９のゲート・ソース間電圧は、小さくなりＯ
ＦＦ状態のまま変化しない。ゲート・ソース間電圧は、
Ｈｉｇｈレベルに変化した場合と同様に一定時間後に元
に戻る。
【００１９】（実施例２）図４は、本発明の実施例２を
示す回路図である。
示す回路図である。
【００２０】本実施例は図４に示すように、ｎ型ＪＦＥ
Ｔ１〜９，２０と、ダイオード１０〜１３と、抵抗１４
〜１７と、容量１８，１９と、２入力のＯＲ（ＮＯＲ）
ゲートとを有している。２入力のＯＲ（ＮＯＲ）ゲート
は、ｎ型ＪＦＥＴ１とｎ型ＪＦＥＴ２０とが並列接続さ
れ、その並列接続されたｎ型ＪＦＥＴ１とｎ型ＪＦＥＴ
２０とのゲートに入力端子，がそれぞれ接続された
構成になっている。その他の構成は実施例１と同じであ
り、実施例１と同様な効果がある。
Ｔ１〜９，２０と、ダイオード１０〜１３と、抵抗１４
〜１７と、容量１８，１９と、２入力のＯＲ（ＮＯＲ）
ゲートとを有している。２入力のＯＲ（ＮＯＲ）ゲート
は、ｎ型ＪＦＥＴ１とｎ型ＪＦＥＴ２０とが並列接続さ
れ、その並列接続されたｎ型ＪＦＥＴ１とｎ型ＪＦＥＴ
２０とのゲートに入力端子，がそれぞれ接続された
構成になっている。その他の構成は実施例１と同じであ
り、実施例１と同様な効果がある。
【００２１】
【発明の効果】以上説明したように本発明は、レベルシ
フト回路にてＨｉｇｈレベルに変化する時にのみ負荷容
量への充電電流を増やすことにより、従来の定電流のレ
ベルシフトよりも消費電流を大きくすることなく動作速
度を速くすることができるという効果を有する。
フト回路にてＨｉｇｈレベルに変化する時にのみ負荷容
量への充電電流を増やすことにより、従来の定電流のレ
ベルシフトよりも消費電流を大きくすることなく動作速
度を速くすることができるという効果を有する。
【図１】本発明の実施例１を示す回路図である。
【図２】従来例を示す回路図である。
【図３】動作説明図である。
【図４】本発明の実施例２を示す回路図である。
１〜９，２０ ｎ型ＪＦＥＴ １０〜１３ ダイオード １４〜１７ 抵抗 １８，１９ 容量
Claims (3)
- 【請求項１】 差動対と、レベルシフト回路とを有する
論理回路であって、前記差動対は、入力電圧と基準電圧との比較結果に基づ
いて前記入力電圧に対する正相信号及び逆相信号を出力
するものであり、 前記レベルシフト回路は、前記正相信号及び逆相信号を
入力信号とし、それぞれレベルシフトして個々に出力端
子に出力するものであって、電源電圧を供給する電源線
と前記出力端子との間に並列接続された第１のトランジ
スタと第２のトランジスタとを有し、前記第１のトラン
ジスタは入力信号の論理レベルに応じてオンまたはオフ
し、前記第２のトランジスタは前記出力端子への出力信
号が前記電源電圧に対応する論理レベルへの遷移時のみ
オンするよう制御される ことを特徴とする論理回路。 - 【請求項２】 差動対と、レベルシフト回路とを有する
論理回路であって、 前記差動対は、入力電圧と基準電圧との比較結果に基づ
いて前記入力電圧に対する正相信号及び逆相信号を出力
するものであり、 前記レベルシフト回路は、前記正相信号及び逆相信号を
入力信号とし、それぞれレベルシフトして個々に出力端
子に出力するものであって、 前記レベルシフト回路は、前記正相信号をレベルシフト
して第１の出力端子に出力する第１のレベルシフト回路
および前記逆相信号をレベルシフトして第２の出力端子
に出力する第２のレベルシフト回路を有し、 前記第１及び第２のレベルシフト回路のそれぞれは、前
記電源電圧を供給する電源線と前記出力端子との間に並
列接続された第１のトランジスタと第２のトランジスタ
とを有し、第１のトランジスタは入力信号の論理レベル
に応じてオンまたはオフし、前記第１のトランジスタの
一方の電極と前記第２のトランジスタのゲート電極との
容量結合により、前記第１のトランジスタがオンからオ
フへの遷移時に前記第２のトランジスタがオンすること
を特徴とする論理回路。 - 【請求項３】 前記差動対は、２つの入力信号に対して
ＯＲ（ＮＯＲ）ゲートの機能を有することを特徴とする
請求項１又は２に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278057A JP3008697B2 (ja) | 1992-09-22 | 1992-09-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278057A JP3008697B2 (ja) | 1992-09-22 | 1992-09-22 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104736A JPH06104736A (ja) | 1994-04-15 |
| JP3008697B2 true JP3008697B2 (ja) | 2000-02-14 |
Family
ID=17592059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4278057A Expired - Lifetime JP3008697B2 (ja) | 1992-09-22 | 1992-09-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008697B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11094997B2 (en) | 2017-05-29 | 2021-08-17 | Sumitomo Chemical Company, Limited | Nonaqueous electrolyte secondary battery |
| JP7383266B2 (ja) | 2021-01-29 | 2023-11-20 | プライムプラネットエナジー＆ソリューションズ株式会社 | オレフィン系樹脂多孔質体の製造方法 |
| JP7254308B2 (ja) | 2021-02-01 | 2023-04-10 | プライムプラネットエナジー＆ソリューションズ株式会社 | オレフィン系樹脂多孔質体の製造方法 |
-
1992
- 1992-09-22 JP JP4278057A patent/JP3008697B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104736A (ja) | 1994-04-15 |
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