JP3005435B2 - 磁気記録再生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は磁気記録再生装置に関
し、特にたとえばディジタル映像信号などのディジタル
データを記録再生するディジタルＶＴＲなどに用いられ
る、ディジタル信号磁気記録再生装置に関する。

【０００２】

【従来の技術】ディジタル映像信号などのディジタルデ
ータを記録再生する民生用ディジタルＶＴＲについて
は、たとえば、日経ＢＰ社発行、日経エレクトロニクス
・ブック「データ圧縮とデータ変調」のｐ．１３７〜
ｐ．１５０に紹介されている。図１８は斯かるＶＴＲに
おける記録フォーマットを示すべく、磁気ヘッドが接触
する面から磁気テープをみた図解図であり、磁気ヘッド
は記録トラックの下から上へ向かって走査するようにな
っている。

【０００３】１つのトラックには４種類のデータが記録
されるが、これらのデータは、磁気ヘッドが走査する順
にインサート用データおよびトラック情報、音声デ
ータ、映像データ、サブコード・データである。こ
のようなトラックが図１９のように１０本（図１９はＮ
ＴＳＣ方式の場合であって、ＰＡＬおよびＳＥＣＡＭの
場合は１２本となる）集まって１フレームの画像が形成
される。映像データは各トラック１本につき１３５個の
シンクブロックといわれるブロック（図１９）でトラッ
ク０を代表して番号０，１，…，１３４を付けて、その
ブロックの配列の様子を示す）が記録されるが、このブ
ロック１つの詳細なデータフォーマットを図２０に示
す。

【０００４】すなわち、各ブロックは、映像のデータ
（ＤＡＴＡ）に、そのデータパリティ（ＤＡＴＡ ＰＡ
ＲＩＴＹ），同期信号（ＳＹＮＣ），ブロック番号など
の情報を有するＩＤ信号（ＩＤ），およびこのＩＤ信号
のパリティ信号（ＩＤＰ）が付加されて、図２０のよう
に配列されて形成される。この同期信号には、予め定め
られた０，１の組み合わせからなる１６ビットの固定パ
ターンの信号が記録されており、再生時にこの固定パタ
ーンの信号が検出されると同期信号（検出同期信号：図
２１参照）が発生され、これが信号処理の基準信号とし
て使用される。しかし、この固定パターンの信号は有限
のビット数（２バイト）であるため、データのビット列
の中にも同じパターン信号が現れる可能性があり、これ
が誤り同期信号として検出されてしまう。また、記録媒
体上の傷などに起因して同期信号が欠落してしまうこと
もある。

【０００５】このように同期信号の誤検出や欠落を防止
するために従来から図２１に示すような方法、すなわ
ち、任意の幅をもったゲート信号を作成し、ゲート以外
の期間にはマスクをかけるとともに、ゲート内に同期信
号がない場合は、カウンタによって作成された保護同期
信号で同期の保護をかける方法が用いられている。この
動作を、図２２に示す従来の磁気記録再生装置１を参照
して説明する。

【０００６】入力端子１ａから入力された再生信号はプ
リアンプ１ｂによって増幅され、復調器１ｃによって復
調された後、同期信号検出回路１ｄによって予め定めら
れた同期信号パターンが検出される。なお、プリアンプ
１ｂからの出力をＰＬＬ回路１ｂ′に与えることによっ
て、クロックが発生される。検出された同期信号には、
ゲート信号作成回路１ｅで作成されたゲート信号によっ
てゲート回路１ｆでゲートがかけられる。ゲート信号作
成回路１ｅはヘッドのＲＦスイッチングパルスの前縁で
まずゲートが開かれ、ゲート回路１ｆは当初ゲートがか
かっていない状態になっている。この状態で同期信号が
検出されるとゲート信号作成回路１ｅによって、同期信
号と同期信号との間隔が一定であることを利用して、カ
ウンタ（図示せず）によってゲート信号が作成され、次
から検出される同期信号にはゲートがかけられることに
なる。同期信号にゲートがかけられゲート期間内に同期
信号が存在しないときには、保護同期信号作成回路１ｈ
で作成された保護同期信号によって、同期保護回路１ｇ
で保護がかけられる。

【０００７】また、ゲート期間内に同期信号がない状態
が続き、同期抜けカウント回路１ｉで同期抜けカウント
値（同期信号が何個抜けたかを示す値）が或る定められ
た値になると、ゲートは一旦開かれ、同期信号が検出さ
れると再びゲートは閉じられる。同期抜けカウント回路
１ｉは同期信号の誤りが伝播するのを防ぐための回路で
ある。このようにして保護がかけられた同期信号が基準
となり、これに基づいて同期信号を発生するパルスジェ
ネレータ１ｊの出力で以降の信号処理が行われる。

【０００８】一方、復調回路１ｃから出力された信号
は、上述の同期信号処理回路に必要な時間分の遅延が遅
延回路１ｋでかけられた後、パルスジェネレータ１ｊか
ら出力される基準信号に基づいて、ＩＤ検出回路１ｌで
ＩＤ信号が検出される。検出されたＩＤ信号はパリティ
チェック回路１ｍで誤りがあるか否かがチェックされ
る。一方、検出されたＩＤ信号はブロックナンバー検出
回路１ｎでシンクブロックナンバーが検出され、スイッ
チ１ｏの一方の端子に入力されるとともに、ラッチ回路
１ｐおよびシンクブロックナンバーに「１」を加算する
＋１加算器１ｑを通ってスイッチ１ｏの他方の端子に入
力される。スイッチ１ｏはゲート回路１ｒから出力され
るスイッチ制御信号によって制御され、通常再生時には
ＩＤのパリティチェックがＯＫ（合格）のときは上側に
倒れ、ＮＧ（不合格）のときは下側に倒れる。

【０００９】すなわち、ＩＤのパリティチェックがＯＫ
のときは検出されたシンクブロックナンバーが誤り訂正
回路１ｓの誤り訂正用メモリ（図示せず）のローアドレ
スとして入力され、ＩＤのパリティチェックがＮＧのと
きには、１シンクブロック前のシンクナンバーに「１」
を加えた値がその誤り訂正用メモリのローアドレスとし
て入力される。また、カラムアドレスカウンタ１ｔから
は誤り訂正用メモリのカラムアドレスが入力される。さ
らに、入力端子１ｕから入力されたライトイネーブル信
号は、ゲート回路１ｒを通った後、誤り訂正用メモリの
書込制御信号として用いられる。

【００１０】また、遅延回路１ｋで遅延がかけられた信
号は、パルスジェネレータ１ｊから出力される信号に基
づいて、シリアル／パラレル変換回路１ｖでシリアル／
パラレル変換され、先程検出された誤り訂正用メモリの
アドレス上にこのデータが書き込まれる。このようにし
て、ブロック単位で誤り訂正用メモリ上に書き込まれた
データは誤り訂正回路１ｓで誤り訂正がかけられ誤りが
訂正された後、フレームメモリ１ｗに入力される。この
フレームメモリ１ｗでは、誤り訂正回路１ｓから入力さ
れるデータが正しいかどうかを示すフラグが参照され、
データが正しいときのみデータが書き込まれる。すなわ
ち、データが間違っている場合はフレームメモリ１ｗ上
には１フレーム前のデータが残っていることになり、し
たがってデータが間違っている場合には、１フレーム前
のデータで信号を補間することができる。このようにし
て補間されたデータは、記録時に圧縮されているのでデ
ータ伸長回路１ｘで元のデータに戻され、Ｄ／Ａ変換回
路１ｙでアナログ信号に変換され出力端子１ｚから出力
される。

【００１１】

【発明が解決しようとする課題】ところで、図１９に示
すトラックは、奇数トラックと偶数トラックとではそれ
ぞれアジマス角の異なる磁気ヘッドで記録されている。
すなわち、奇数トラックはＡアジマスの磁気ヘッドで記
録され、偶数トラックはＢアジマスの磁気ヘッドで記録
される。

【００１２】したがって、特殊再生時は、磁気ヘッドが
各トラックを跨いでトレースするため、磁気ヘッドが逆
アジマスの記録のトラックをトレースしている間は出力
レベルが小さく、同期信号が一定間隔で出力されない場
合が多い。このため、従来は、特殊再生時にはゲートを
予め開いておき、保護もかけないというような手法が用
いられている。しかし、この方法では磁気ヘッドが同一
アジマスのトラックをトレースしているときにもゲート
が開いているため、誤った同期信号を正しい同期信号と
みなしてしまう可能性が大きくなる。

【００１３】また、上述の従来技術では、誤り同期信号
の検出を防止するために、ゲート信号によってマスクを
かけるわけであるが、記録媒体上に傷があったり走行系
が不安定な場合にクロック発生用のＰＬＬ回路１ｂ′が
誤動作し、本来出力される位置からずれて同期信号が出
力される場合がある。このときの同期信号は誤り同期信
号ではないが、上述のゲート信号の幅が小さすぎるとそ
れを検出できない場合があり、また逆に大きすぎると誤
り同期信号を検出してしまう確率が大きくなる。したが
って、ゲートの幅をどれくらいに設定するかによって同
期信号検出の性能が左右される。

【００１４】ゲート幅は走行系の性能にもよるが、ほぼ
安定した走行系であれば正規の同期信号の位置に対して
±２ビット内にほとんどの同期信号が入ることが実験で
確認されている。したがって、ゲート幅としては５ビッ
トの幅に設定するのが一般的である。しかし、記録媒体
上の傷などが原因でごく稀ではあるが±２ビット内に入
らない場合がある。たとえば、正規の位置に対して同期
信号が３ビット以上ずれているとすると、従来はこの同
期信号は無視され保護同期信号に置き換えられる。以降
の処理はこの誤った保護同期信号を基準にして行われる
ので、このブロックのデータは誤ったデータになってし
まう。しかも、次の同期信号に対するゲート位置はこの
誤った保護同期信号を基準に作成されるので、同期抜け
が設定された回数だけ続いて次にゲートが開かれるまで
この誤りは伝播されてしまうという問題点があった。

【００１５】さらに、特殊再生時には、誤り訂正回路１
ｓ内の誤り訂正用メモリへの書き込みに関しては、ゲー
ト回路１ｒを特殊再生信号で制御することによってスイ
ッチ１ｏを常に上側に倒すとともに、ＩＤのパリティチ
ェックの結果がＮＧの場合はライトイネーブル信号をマ
スクし、メモリへの書き込みを中止し、前トラックのデ
ータを用いていた。

【００１６】すなわち、特殊再生時には、ＩＤのパリテ
ィチェックの結果に基づいて信号の確からしさを判断
し、ＩＤのパリティチェックの結果がＮＧの場合は検出
されたシンクブロックナンバーおよびデータに誤りがあ
ると判断し、誤り訂正回路１ｓ内の誤り訂正用メモリへ
の書き込みを中止し、パリティチェックの結果がＯＫの
場合のみ正しいデータであると判断して誤り訂正用メモ
リへの書き込みを行っていた。

【００１７】確かに、ＩＤのパリティチェックがＯＫの
ときはかなりの確率でデータが正しいことが実験で確か
められている。しかし、パリティチェックの結果がＮＧ
であるからといって、シンクブロックナンバーおよびデ
ータに誤りがあるとは一概にはいえず、パリティチェッ
クの結果がＮＧであってもシンクブロックナンバーおよ
びデータが正しい場合もあり得る。たとえば、ＩＤ信号
のうちのシンクブロックナンバー以外の部分が記録媒体
の傷などによって誤った場合などがこれに相当する。ま
た、ＩＤ信号のうちのシンクブロックナンバーに相当す
る部分が誤ったとしても、誤り訂正回路１ｓによって１
ビットや２ビットの誤りは訂正でき、この場合もＩＤの
パリティチェックの結果がＮＧであるからといって、シ
ンクブロックナンバーおよびデータが誤っているとはい
えない。それにも拘わらず、従来では、このようなデー
タは誤り訂正用メモリに格納しないので、誤り訂正用メ
モリに格納される正しいデータの量が多くならないとい
う問題点があった。

【００１８】それゆえに、この発明の主たる目的は、正
しいデータをより多く記憶することができる、磁気記録
再生装置を提供することである。

【００１９】

【００２０】

【課題を解決するための手段】 この発明は、 それぞれデ
ィジタル信号で構成される同期信号，ブロック番号を有
するＩＤ信号およびＩＤのパリティ信号を含むブロック
が磁気テープに複数配列されてなるトラックが複数形成
された磁気テープを再生する磁気記録再生装置であっ
て、ＩＤ信号を検出するＩＤ検出回路、検出されたＩＤ
信号が正しいか否かを判断するパリティチェック回路、
検出されたＩＤ信号からブロック番号を検出するブロッ
ク番号検出回路、正しいＩＤ信号から検出されたブロッ
ク番号をラッチするラッチ回路、現在のブロック番号と
ラッチされたブロック番号とを比較する比較器、および
現在のブロック番号がラッチされたブロック番号よりも
大きいとき、パリティチェック回路の判断結果に関係な
くデータの書き込みを行なう誤り訂正用記憶手段を備え
る、磁気記録再生装置である。

【００２１】

【００２２】

【００２３】

【作用】 Ｉ Ｄ検出回路で検出されたＩＤ信号がパリティ
チェック回路で正しいかどうかが判断される。正しいＩ
Ｄ信号だけが比較器へ入力される。比較器で、現在のブ
ロック番号と以前に検出されかつＩＤ信号が正しいブロ
ック番号とが比較される。現在のブロック番号の方が大
きいときにのみデータが誤り訂正用記憶手段に書き込ま
れ、そうでない場合には書き込まれない。

【００２４】

【００２５】

【００２６】

【発明の効果】 この 発明によれば、ＩＤのパリティチェ
ックの結果はＮＧであるけれども、ブロック番号および
データに誤りがない情報を正しく記憶することができ、
より多くの正しいデータが得られるので、良好な特殊再
生画像を得ることができる。

【００２７】

【実施例】以下、この発明の実施例を説明するが、テー
プの記録フォーマットなどは図１８〜図２１と同様であ
るので、その重複する説明は省略する。図１を参照し
て、この実施例の磁気記録再生装置１０はプリアンプ１
２を含む。プリアンプ１２には、入力端子１４から再生
信号が入力され、プリアンプ１２で増幅され、復調回路
１６で復調された後、同期信号検出回路１８によって予
め定められた同期信号パターンが検出される。なお、プ
リアンプ１２からの出力はＰＬＬ回路１５に与えられ、
クロックが発生される。同期信号検出回路１８は誤り同
期信号の検出を防止する。その具体的な動作は、プリア
ンプ１２から得られるシリアルな０，１の信号列を同期
信号検出回路１８内のシフトレジスタ（図示せず）に与
え、このシフトレジスタの内容と予め用意された同期信
号検出パターンとが比較される。それらが一致すれば、
同期信号とみなして同期信号（検出同期信号）が発生さ
れる。この検出された同期信号にはゲート信号作成回路
２０で作成されたゲート信号によってゲート回路２２で
ゲートがかけられる。

【００２８】ゲート信号作成回路２０は、たとえば図２
に示すように構成される。ここでは、図２０に示す１シ
ンクブロックを７５０ビットとして説明する。図２に示
すゲート信号作成回路２０は、ゲートを開く位置を設定
するためのカウンタ２３を含む。カウンタ２３では保護
同期信号作成回路３８（後述）から図３（Ｂ）に示す保
護同期信号が入力されると図３（Ａ）に示すクロックの
カウントが開始され（図３（Ｄ））、また、カウンタ２
３にはたとえばセレクタを含むゲート幅設定回路２４が
接続され、ゲート幅設定回路２４によってカウンタ２３
での初期値が設定される。このゲート幅設定回路２４は
エンベロープ検波出力に応じてゲート幅を設定すること
ができる。この実施例ではハイレベルのエンベロープ検
波出力が与えられたときのゲート幅を５ビットにする。
すなわち、ゲート幅を±２ビットにするために「２」が
設定され、カウンタ２３に与えられる。カウンタ２３の
カウント値が「７４８」になると、デコーダ２６からは
図３（Ｄ）に示すようにローレベルな信号が出力され
る。この信号はカウンタ２８に与えられるとともに、イ
ンバータ３０を介してＪＫ−ＦＦ３２に与えられる。Ｊ
Ｋ−ＦＦ３２はこの信号に基づいて１クロック後に、図
３（Ｇ）に示すようなローレベルのゲート信号を出力
し、ゲートを開ける。

【００２９】一方、カウンタ２８は、デコーダ２６から
の信号が入力されるとクロックのカウントを開始し（図
３（Ｅ））、カウント値を比較器３４にＰとして与え
る。比較器３４にはゲート幅設定回路２４から「２」が
与えられ、これを２倍した「４」が基準カウント値Ｑと
して格納される。そして、比較器３４でＰ＝Ｑになると
図３（Ｆ）に示すようなローレベルのパルスがＪＫ−Ｆ
Ｆ３２に与えられる。ＪＫ−ＦＦ３２は、その信号の１
クロック後すなわちその信号の立ち上がりに基づいてハ
イレベルのゲート信号を出力し、ゲートが閉じられる。

【００３０】なお、ＪＫ−ＦＦ３２のＰＲＥ端子には常
にゲートを開けておくためのローレベルのゲートオープ
ンパルスが与えられる。ゲートオープンパルスが与えら
れている間ＪＫ−ＦＦ３２からはローレベルのゲート信
号が出力され、ゲートは常に開かれる。このゲートオー
プンパルスとしてはローレベルのエンベロープ検波出力
のほか、ＲＦスイッチングパルスや同期抜けカウント回
路４０（後述）からのゲートオープン信号が用いられ
る。

【００３１】このようなゲート信号作成回路２０は、当
初ゲートがかかっていない状態になっているゲート回路
２２に対し、入力端子３５から与えられ図４（Ａ）に示
す磁気ヘッドのＲＦスイッチングパルスの前縁でまずゲ
ートを開くようにするゲート信号を供給し、最初に表れ
る検出同期信号（図４（Ｂ））を通過させる。この状態
で検出同期信号が得られると、ゲート信号作成回路２４
によって同期信号と同期信号との間隔が一定であること
を利用して、カウンタ２３のカウント値をカウントする
（図４（Ｃ））などしてゲート信号が作成され、次から
検出される同期信号に図２（Ｄ）に示すゲート信号Ａの
ようなゲートがかけられることになる。ゲート信号Ａが
ゲート回路２２に与えられているときにはゲート回路２
２からは図４（Ｅ）に示すような同期信号Ａが出力され
る。

【００３２】また、ローレベルのエンベロープ検波信号
がゲート信号作成回路２０に与えられたときにはゲート
回路２２に図４（Ｆ）に示すようなゲート信号Ｂが与え
られ、このときゲート回路２２からは図４（Ｇ）に示す
ような同期信号Ｂが出力される。図１に戻って、同期信
号検出回路１８で検出された同期信号はゲート回路２２
に与えられる。そして、ゲート信号作成回路２０で作成
されたゲート信号によってゲート回路２２が開かれるこ
とにより、ゲート期間内に検出された同期信号はゲート
回路２２を通過する。一方、ゲート期間外にたまたま同
期信号パターンと同じビット列があることによって発生
した誤り同期信号はマスクされるとともに、ゲート期間
内に同期信号がない場合は保護同期信号作成回路３８で
作成された保護同期信号によって同期信号保護回路３６
で保護がかけられる。換言すれば、ゲート回路２２を同
期信号が通過すれば、同期信号保護回路３６はその通過
した同期信号を選択して出力し、ゲート回路２２を同期
信号が通過しなければ、同期信号保護回路３６は保護同
期信号作成回路３８から得られる保護同期信号を選択し
て出力する。なお、保護同期信号は同期信号保護回路３
６の出力信号をリセット信号とする保護同期信号作成回
路３８内のカウンタ（図示せず）によって作成される。

【００３３】また、ゲート内に同期信号がない状態が続
き、同期抜けカウント回路４０で同期抜けカウント値
（同期信号が何度抜けたかを示す値）が或る定められた
値になるとゲートオープン信号がゲート作成回路２０に
与えられる。すると、ゲート信号作成回路２０によって
ゲートは一旦全て開かれ、同期信号が検出されると再び
ゲートは閉じられる。これは同期信号の誤りが伝播する
のを防止するためである。

【００３４】また、プリアンプ１２で増幅された信号は
エンベロープ検波回路４２で、任意に設定した基準レベ
ルとエンベロープの出力レベルとが比較され、その比較
結果によってゲート信号作成回路２０が制御される。エ
ンベロープ検波結果が任意に設定された基準レベル以下
の場合、すなわち、２倍速，３倍速などの特殊再生時に
磁気ヘッドが逆アジマスのトラックをトレースしている
ときは、出力レベルは小さくなるが、図４（Ｆ）に示す
ゲート信号Ｂによってゲートを開放するようにゲート回
路２２が制御される。これによって同期信号検出回路１
８で検出された同期信号が全て正常な同期信号とみなす
ように作用する。このようにゲートを開放することによ
って、倍速再生時における同期信号の位置ずれが原因と
なって同期信号が検出されなくなるような事態が回避さ
れる。すなわち、誤り同期信号も取り込んでしまうが、
必要な正しい同期信号は必ず検出することができる。

【００３５】逆に、特殊再生時にヘッドが正アジマスを
トレースしている場合、または、通常再生時には、エン
ベロープ検波結果が、基準レベルよりも大きくなり、ゲ
ート信号Ａ（図４（Ｄ））がゲート回路２２に供給され
る。このとき、ゲート期間内に同期信号が入っていない
場合は、保護同期信号作成回路３８で作成された保護同
期信号を正常な同期信号とみなし、以降の信号処理の基
準信号として使用するという上述の動作が行われる。

【００３６】このようにして保護がかけられた同期信号
が基準となり、これに基づいて基準信号を発生するパル
スジェネレータ４４の出力で以降の信号処理が行われ
る。パルスジェネレータ４４からは、ＩＤ信号検出用の
パルス，信号をシリアル／パラレル変換するために必要
なパルス，およびカラムアドレスを作成するためのパル
スが出力される。

【００３７】一方、復調回路１６から出力される信号
は、上述の同期信号処理回路（１８〜４０）に必要な時
間分の遅延が遅延回路４６によってかけられた後、ＩＤ
検出回路４８でパルスジェネレータ４４から出力される
基準信号に基づいてＩＤ信号が検出される。このＩＤ検
出回路４８で検出されたＩＤ信号に含まれているブロッ
ク番号が後述する誤り訂正回路６４内の誤り訂正用メモ
リ（図示せず）のローアドレスとして使用される。

【００３８】すなわち、ＩＤ検出回路４８で検出された
ＩＤ信号はパリティチェック回路５０で誤りがあるか否
かがチェックされる。一方、検出されたＩＤ信号はブロ
ックナンバー検出回路５２でシンクブロックナンバーが
検出され、スイッチ５４の一方の端子に入力されるとと
もに、ラッチ回路５６，およびシンクブロックナンバー
に「１」を加算する＋１加算器５８を通ってスイッチ５
４の他方の端子に入力される。スイッチ５４はゲート回
路６０から出力されるスイッチ制御信号によって制御さ
れる。

【００３９】ここで、ゲート回路６０は、たとえば図５
に示すように構成される。図５に示すゲート回路６０
は、ＯＲ回路６０ａ，６０ｂ，ＮＯＲ回路６０ｃ，およ
びインバータ６０ｄを含む。ＯＲ回路６０ａには、入力
端子６１からの特殊再生信号（特再時「ハイレベル」）
およびパリティチェック回路５０からのＩＤパリティチ
ェック出力（ＯＫ時「ハイレベル」）が入力され、スイ
ッチング制御信号が出力される。また、ＮＯＲ回路６０
ｃには、特殊再生信号がインバータ６０ｄを介して与え
られるとともに、ＩＤパリティチェック出力が与えられ
る。そして、ＯＲ回路６０ｂには、ＮＯＲ回路６０ｃの
出力とともに、入力端子６２からライトイネーブル信号
が入力され、ＯＲ回路６０ｂからはライトイネーブル信
号が出力される。

【００４０】したがって、スイッチ５４は、通常再生時
には、ＩＤのパリティチェックがＯＫのときは上側に倒
れ、ＮＧのときは下側に倒れる。ＩＤのパリティチェッ
クＯＫのときは検出されたシンクブロックナンバーが誤
り訂正回路６４内の誤り訂正用メモリのローアドレスと
して入力され、ＩＤのパリティチェックがＮＧのときに
は、１シンクブロック前のシンクブロックナンバーに
「１」を加えた値がその誤り訂正用メモリのローアドレ
スとして入力される。

【００４１】また、カラムアドレスカウンタ６５のカウ
ント値が、誤り訂正回路６４内の誤り訂正用メモリのカ
ラムアドレスとなる。ここで、誤り訂正用メモリのイメ
ージ図を図６に示す。図６に示すビデオデータ領域６４
ａにデータが格納される。また、図５からわかるよう
に、入力端子６２から入力されたライトイネーブル信号
は、ゲート回路６０を通った後、誤り訂正回路６４内の
誤り訂正用メモリの書込制御信号として用いられる。

【００４２】また、遅延回路４６で遅延がかけられた信
号はパルスジェネレータ４４から出力される信号によっ
て、シリアル／パラレル変換回路６６でシリアル／パラ
レル変換され、誤り訂正回路６４内の誤り訂正用メモリ
のアドレス上にデータとして書き込まれる。このように
して、ブロック単位で誤り訂正用メモリ上に書き込まれ
たデータは誤り訂正回路６４で誤り訂正がかけられ誤り
が訂正された後、フレームメモリ６８に入力される。こ
のフレームメモリ６８では、誤り訂正回路６４から入力
されるデータが正しいかどうかを示すフラグが参照さ
れ、データが正しいときのみデータが書き込まれる。す
なわち、データが誤っている場合はフレームメモリ６８
上には１フレーム前のデータが残っていることになり、
したがってデータが間違っている場合には、１フレーム
前のデータで信号を補間することができる。このように
して補間されたデータは、記録時に圧縮されているので
データ伸長回路７０で元のデータに戻され、Ｄ／Ａ変換
回路７２でアナログ信号に変換され、出力端子７４から
出力される。

【００４３】このような磁気記録再生装置１０の動作
を、図７を参照して説明する。まず、ステップＳ１にお
いてＲＦスイッチングパルスが入力されると、ステップ
Ｓ３においてゲートが開かれる。一方、ステップＳ１が
“ＮＯ”すなわちＲＦスイッチングパルスが出力された
後の時点では、ステップＳ５に進む。ステップＳ５にお
いて、ゲート信号作成回路２０で所定幅のゲート信号が
作成され、ステップＳ７に進む。ステップＳ７におい
て、エンベロープ検波回路４２でエンベロープ検波出力
＞基準レベルか否かが判断される。ステップＳ７が“Ｎ
Ｏ”であれば、ステップＳ９においてゲート幅が変更さ
れる。この実施例では常にゲートを開くようなゲート信
号が作成され、ゲート幅が変更される。ステップＳ７が
“ＹＥＳ”のとき，ステップＳ３およびＳ９の処理後に
は、それぞれステップＳ１１に進む。

【００４４】ステップＳ１１において、同期信号検出回
路１８で同期信号の検出が行われる。その後、ステップ
Ｓ１３において、同期信号が検出されると、ステップＳ
１５に進む。ステップＳ１３において、同期信号を検出
していなければ、ステップＳ１７に進む。ステップＳ１
７において、同期抜けカウント回路４０からゲートオー
プン信号が出力されていれば、ステップＳ１９において
ゲートが開かれステップＳ１１に戻る。

【００４５】一方、ステップＳ１７において、ゲートオ
ープン信号が出力されていなければ、ステップＳ２１に
おいて保護同期信号作成回路３８で保護同期信号が作成
され、ステップＳ１５に進む。ステップＳ１５では、Ｉ
Ｄ信号検出回路４８でＩＤ信号が検出され、ステップＳ
２３に進む。ステップＳ２３において、パリティチェッ
ク回路５０でＩＤ信号のパリティチェックが正しければ
ステップＳ２５においてシンクブロックナンバーが誤り
訂正回路６４内の誤り訂正用メモリにロードされる。一
方、ステップＳ２３において、パリティチェックが誤っ
ていれば、ステップＳ２７において、１シンクブロック
前のシンクブロックナンバーに「１」が加えられ、ステ
ップＳ２９において、その値が誤り訂正用メモリにロー
ドされる。

【００４６】なお、エンベロープ検波回路４２の代わり
に、図８に示すようなＰＬＬのロック状態によってゲー
ト幅を制御する制御回路７６が用いられてもよい。図８
に示す制御回路７６は、プリアンプ１２から出力される
データのエッジが検出されるエッジ検出回路７８を含
む。エッジ検出回路７８からの出力は単安定マルチバイ
ブレータ８０を介してＡＮＤ回路８２に与えられる。Ａ
ＮＤ回路８２にはクロックがインバータ８４を介して与
えられ、ＡＮＤゲート８２の出力はローパスフィルタ８
６を介してコンパレータ８８に与えられる。コンパレー
タ８８で所定の基準信号と比較され、その比較結果に応
じた出力がゲート信号作成回路２０に与えられる。

【００４７】このように構成される制御回路７６におい
て、ＰＬＬがロックしているときは各回路からの出力は
図９（Ａ）に示すようになり、コンパレータ８８の出力
はローレベルとなる。一方、ＰＬＬがロックしていない
ときは、各回路からの出力は図９（Ｂ）に示すようにな
り、コンパレータ８８の出力はハイレベルとなる。次い
で、図１０を参照して、他の実施例の磁気記録再生装置
１００を説明する。なお、磁気記録再生装置１００にお
いて、図１に示す磁気記録再生装置１０と同様の構成回
路については、同一または類似の参照番号を付すことに
よって、その重複する説明は省略する。

【００４８】この磁気記録再生装置１００では、保護が
かけられた同期信号に基づいて、遅延回路４６を通して
得られる信号からＩＤ信号検出回路４８ａでＩＤ信号が
検出され、ブロックナンバー検出回路５２ａでブロック
ナンバーが検出される。なお、ここで遅延回路４６およ
び１０２ａは、ＩＤ信号検出回路４８ａに入力される信
号のタイミングを合わせるために設けられている。

【００４９】このとき、パリティチェック回路５０ａに
よってパリティチェックが行われ、その結果がＯＫであ
れば検出されたブロック番号は正しいとみなされその値
がそのまま誤り訂正回路６４内の誤り訂正用メモリのロ
ーアドレスになるが、ＮＧである場合は、ラッチ回路５
６ａでラッチされた１シンクブロック前のブロック番号
に＋１加算器５８ａで「１」を加算した値が誤り訂正用
メモリのローアドレスになるように、スイッチ５４ａが
パリティチェック回路５０ａからの信号に応じて切り換
えられる。

【００５０】一方、同期信号検出回路１８で検出された
同期信号（図１１（Ａ））はゲート回路２２ｂにも与え
られる。ゲート信号作成回路２０ｂで作成された幅ｂ
（ａ＜ｂ）のゲート信号によって、ゲート回路２２ｂが
開かれることによって、ゲート期間内に検出された同期
信号は通過する。一方、ゲート期間外にたまたま同期信
号パターンと同じビット列があることによって発生した
誤り同期信号はマスクされる。

【００５１】このゲート回路２２ｂを通過した同期信号
に基づいて、遅延回路４６を通して得られる信号からＩ
Ｄ信号検出回路４８ｂでＩＤ信号が検出され、ブロック
ナンバー検出回路５２ｂでブロックナンバーが検出され
る。そして、パリティチェック回路５０ｂによってパリ
ティチェックが行われ、ＩＤ信号に誤りがないかどうか
がチェックされる。

【００５２】また、ブロックナンバー検出回路５２ｂで
ＩＤ信号から検出されたブロックナンバーは比較回路１
０４に与えられる。また、スイッチ５４ｂを介して出力
される１シンクブロック前のブロックナンバーはラッチ
回路５６ｂでラッチされ＋１加算器５８ｂでさらに
「１」を加算した値が比較器１０４に与えられる。比較
器１０４では、これらの２入力が比較され、ブロックナ
ンバーが正しいかどうかが判断される。

【００５３】このようにして、ゲート回路２２ｂを通過
した同期信号に関連する処理では、ＩＤ信号のパリティ
チェックが行われるとともにブロックナンバーのチェッ
クも行われ、この両方がＯＫのとき、スイッチ５４ｂお
よび１０６はともにその下側の端子、すなわちスイッチ
５４ｂはブロックナンバー検出回路５２ｂからの出力を
選択し、スイッチ１０６はゲート回路２２ｂから出力さ
れる同期信号を選択する。そして、それ以外の場合、す
なわちパリティチェック回路５０ｂにおけるＩＤパリテ
ィチェックの結果と、ブロックナンバー検出回路５２ｂ
での検出結果のうち少なくともいずれか一方がＮＧのと
きは、スイッチ５４ｂおよび１０６はそれぞれ上側の端
子、すなわち、スイッチ５４ｂはスイッチ５４ａの出力
を選択し、スイッチ１０６は遅延回路１０８ａの出力を
選択する。

【００５４】なお、遅延回路１０２ｂ，１０８ａおよび
１０８ｂは、回路系を信号を通過するに伴う時間遅れを
調整するためのものである。そして、スイッチ５４ｂの
出力、すなわち、ブロックナンバーは誤り訂正回路６４
内の誤り訂正用メモリのローアドレスとして使用され、
スイッチ１０６の出力はパルスジェネレータ１１０に入
力され、パルスジェネレータ１１０からの出力は、シリ
アル／パラレル変換器６６およびカラムアドレスカウン
タ６５の基準信号として使用される。

【００５５】このようにして、遅延回路４６から出力さ
れた信号はシリアル／パラレル変換回路６６でシリアル
／パラレル変換された後、誤り訂正回路６４内の誤り訂
正用メモリに格納されるが、このとき、カラムアドレス
カウンタ６５の出力は誤り訂正回路６４内の誤り訂正用
メモリのカラムアドレスを決定し、スイッチ５４ｂから
出力されるブロックナンバーは誤り訂正回路６４内の誤
り訂正用メモリのローアドレスを決定する。

【００５６】このような磁気記録再生装置１００の同期
信号検出動作は、図１１を参照すれば一層明らかにな
る。すなわち、図１１（Ａ）は同期信号検出回路１８の
出力波形を示しており、図中○は正しい同期信号を示
し、×は誤り同期信号を示す。すなわち、この図では６
番目の同期信号（Sync６）が誤り同期信号であると仮定
している。

【００５７】図１１（Ｂ）は幅ａのゲート信号、すなわ
ちゲート信号作成回路２０ａの出力を示しており、この
ゲート信号は、図１１（Ｅ）に示す同期信号保護回路３
６の出力信号すなわち保護がかけられた同期信号を基準
に、ゲート信号作成回路２０ａ内でカウンタ等を用いて
作成される。同期信号（Sync５）の付近に幅ａのゲート
信号がないのは、ゲート信号が作成される直前に、同期
抜けカウント回路４０から出力されるゲートオープン信
号（図１１（Ｄ））によってゲートが開かれ、これによ
って検出された同期信号によってゲート信号作成回路２
０ａ内のカウンタがリセットされるためである。なお、
この実施例では幅ａのゲート信号内に同期信号がない状
態が２回続くとゲート回路２２ａが強制的に開かれ、そ
の状態で次の同期信号が検出されると再びゲートが閉じ
る場合を示している。

【００５８】ここで、たとえばゲート回路２２ａだけの
場合には、図１１に示す同期信号（Sync２）および同期
信号（Sync３）が正しい同期信号であるにも拘わらず、
ゲート信号によってマスクされ誤り同期信号として検出
されてしまい、その代わりに図１１（Ｅ）に示すような
×を付けた同期信号（保護同期信号から得られる）が誤
って検出されることになる。

【００５９】図１１（Ｃ）はゲート幅ｂのゲート信号、
すなわちゲート回路２２ｂの出力信号を示しており、こ
のゲート信号によってゲートがかけられた同期信号は図
１１（Ｆ）に示すようになる。この図１１（Ｆ）におい
て、○を付けた同期信号は正しい同期信号であり、パリ
ティチェック回路５０ｂの結果はＯＫとなり、かつ比較
回路１０４の比較結果も一致していることを示すので、
図１０に示すスイッチ１０６は下側に切り換わり、図１
１（Ｆ）すなわち図１１（Ｊ）の同期信号が選択され
る。

【００６０】一方、図１１（Ｆ）で×を付けた同期信号
は誤り同期信号であるので、図１１（Ｇ）に示すように
パリティチェック回路５０ｂの結果はＮＧ（ローレベ
ル）となり、また、図１１（Ｈ）に示すように比較回路
１０４の比較結果は不一致（ローレベル）となる。この
ときはスイッチ１０６は上側に切り換わり、図１１
（Ｅ）すなわち図９（Ｉ）の同期信号が出力される。こ
のようにしてスイッチ１０６から出力される同期信号
は、図１１（Ｋ）に示すようになり、誤りのない正しい
同期信号が検出される。

【００６１】このような磁気記録再生装置の動作を図１
２および図１３を参照して説明する。図１２に示すよう
に、ステップ番号に「ａ」を付したものはゲート信号ａ
に関する処理を示し、図１３に示すように、ステップ番
号に「ｂ」を付したものはゲート信号ｂに関する処理を
示す。これらの処理は平行して行われるが、説明の便宜
上まずゲート信号ａに関する処理を先に説明する。

【００６２】まず、ステップＳ４１ａにおいて、ＲＳス
イッチングパルスが入力されると、ステップＳ４３ａに
おいて、ゲート信号作成回路２０ａによってゲート回路
２２ａのゲートが開かれる。一方、ステップＳ４１ａが
“ＮＯ”すなわちＲＦスイッチングパルスが入力された
以降の時点では、ステップＳ４５ａにおいてゲート信号
作成回路２０ａによってゲートａが作成される。ステッ
プＳ４３ａおよびＳ４５ａの処理後、ステップＳ４７ａ
に進む。

【００６３】ステップＳ４７ａにおいて、同期信号検出
回路１８によって同期信号の検出が行われ、ステップＳ
４９ａに進む。ステップＳ４９ａにおいて、同期信号が
検出されなければ、ステップＳ５１ａに進む。ステップ
Ｓ５１ａにおいて、同期抜けカウント回路４０からゲー
トオープン信号が出力されていれば、ステップＳ５３ａ
においてゲート回路２２ａのゲートが開かれ、ステップ
Ｓ４７ａに戻る。ステップＳ５１ａにおいて、ゲートオ
ープン信号が出力されていなければ、ステップＳ５５ａ
において、保護同期信号作成回路２６ａで保護同期信号
が作成される。ステップＳ４９ａで同期信号を検出した
ときおよびＳ５５ａの処理後、ステップＳ５７ａに進
み、ＩＤ信号検出回路４８ａでＩＤ信号が検出され、ス
テップＳ５９ａに進む。ステップＳ５９ａにおいて、ゲ
ート信号ｂによるＩＤパリティチェックがＯＫであれ
ば、ステップＳ６１ａに進む。ステップＳ６１ａにおい
てゲート信号ｂによる１シンクブロック前のシンクブロ
ックナンバーに「１」を加えた値とブロックナンバー検
出回路５２ｂからのブロックナンバーとが一致すれば、
スイッチ５４ｂおよび１０６が下側の端子に接続され、
後述するステップＳ５５ｂに進む。

【００６４】ステップＳ５９ａが“ＮＯ”のときやステ
ップＳ６１ａが“ＮＯ”のときはステップＳ６３ａに進
む。ステップＳ６３ａにおいて、パリティチェック回路
５０ａでＩＤ信号のパリティチェックがＯＫであれば、
ステップＳ６５ａにおいて、シンクブロックナンバーが
誤り訂正回路６４内の誤り訂正用メモリにロードされ
る。一方、ステップＳ６３ａが“ＮＯ”であれば、ステ
ップＳ６７ａにおいて、１同期信号前のブロックナンバ
ーに「１」が加算され、ステップＳ６９ａにおいて、そ
の値が誤り訂正用メモリに格納される。

【００６５】一方、図１３に示すステップＳ４１ｂにお
いて、ＲＦスイッチングパルスが与えられるとステップ
Ｓ４３ｂにおいてゲート回路２２ｂのゲートが開かれ
る。ステップＳ４１ｂが“ＮＯ”であれば、ステップＳ
４５ｂにおいてゲート信号作成回路２０ｂでゲート信号
ｂが作成され、ゲート回路２２ｂに与えられる。ステッ
プＳ４３ｂおよびＳ４５ｂの処理後、ステップＳ４７ｂ
に進む。

【００６６】ステップＳ４７ｂにおいて、ゲート信号ａ
によるゲートオープン信号が出力されると、ステップＳ
４９ｂに進む。ステップＳ４９ｂにおいて、ゲート回路
２２ｂのゲートが開かれ、ステップＳ５１ｂに進む。ス
テップＳ４７ｂが“ＮＯ”のときもステップＳ５１ｂに
進む。ステップＳ５１ｂにおいて、同期信号検出回路１
８で同期信号の検出が行われ、ステップＳ５３ｂにおい
て、ＩＤ検出回路４８ｂでＩＤ信号が検出され、ステッ
プＳ５５ｂに進む。

【００６７】ステップＳ５５ｂにおいて、パリティチェ
ック回路５０ｂでのＩＤパリティチェックがＯＫであれ
ば、ステップＳ５７ｂにおいて、ブロックナンバー検出
回路５２ｂでシンクブロックナンバーが検出され、ステ
ップＳ５９ｂに進む。ステップＳ５９ｂにおいて、１シ
ンクブロック前のブロックナンバーに「１」を加えた値
とブロックナンバー検出回路５２ｂからのブロックナン
バーとが一致すれば、ステップＳ６１ｂにおいて、その
シンクブロックナンバーが誤り訂正回路６４内の誤り訂
正用メモリに格納される。

【００６８】ステップＳ５５ｂが“ＮＯ”のときやステ
ップＳ５９ｂが“ＮＯ”のときはステップＳ５９ａに進
む。なお、ステップＳ６１ａが“ＹＥＳ”でありステッ
プＳ５５ｂに進むときは、当然ステップＳ５５ｂおよび
Ｓ５９ｂは“ＹＥＳ”となる。また、ステップＳ５５ｂ
やＳ５９ｂが“ＮＯ”であるためにステップＳ５９ａに
進むときは、当然ステップＳ５９ａは“ＮＯ”になる。

【００６９】さらに、図１４を参照して、他の実施例の
磁気記録再生装置１２０を説明する。なお、磁気記録再
生装置１２０は、図１に示す磁気記録再生装置１０のよ
うにエンベロープ検波回路４２の検波結果に応じてゲー
ト信号作成回路２０で作成されるゲート信号のゲート幅
を変更するものではないが、基本的には同様に構成さ
れ、また、通常再生時はスイッチ５４はパリティチェッ
ク回路５０の出力によって制御され、マスク１２２のマ
スク動作は解除されているので、回路動作も図１に示す
磁気記録再生装置１０と同様になる。したがって、同一
の番号を付すことによって重複する説明は省略する。

【００７０】したがって、以下では、特殊再生時に関す
る動作のうち、主要な注目すべき点について説明する。
スイッチ５４から出力されるシンクブロックナンバー
は、比較器１２４およびラッチ回路１２６に入力され
る。ラッチ回路１２６の出力は、ＲＦスイッチングパル
スの前縁でリセットされ、当初は値が「０」になってい
る。そして、ＩＤ信号のパリティチェック回路５０の出
力をみて、パリティチェックがＯＫのときのみスイッチ
５４の出力であるシンクブロックナンバーがラッチ回路
１２６によってラッチされる。

【００７１】すなわち、ラッチ回路１２６の出力は、Ｉ
ＤのパリティチェックがＯＫのときのみ更新され、現在
のシンクブロックナンバーより小さいシンクブロックナ
ンバーのうち、ＩＤのパリティチェックがＯＫのものが
常に出力される。比較器１２４では、この値と現在のシ
ンクブロックナンバーとが比較され、現在のシンクブロ
ックナンバーがラッチ回路１２６からのシンクブロック
ナンバー以下のときは比較器１２４からローレベルのラ
イトイネーブルマスク信号が出力され、マスク回路１２
２でライトイネーブル信号がマスクされ、誤り訂正回路
６４内の誤り訂正用メモリへの書き込みが中止される。
一方、現在のシンクブロックナンバーの方が大きいとき
は比較器１２４からハイレベルのライトイネーブルマス
ク信号が出力され、シンクブロックナンバーおよびカラ
モアドレスカウンタ６５で作成されたアドレス上にデー
タが書き込まれる。

【００７２】ここで、マスク回路１２２は、たとえば図
１５に示すように構成される。図２に示すマスク回路１
２２は、ＯＲ回路１２８，ＮＯＲゲート１３０およびイ
ンバータ１３２を含む。ＮＯＲ回路１３０には入力端子
６１からの信号がインバータ１３２を介して与えられる
とともに、比較回路１２４からのライトイネーブルマス
ク信号が与えられる。ＮＯＲ回路１３０の出力および入
力端子６２からのライトイネーブル信号はＯＲ回路１２
８に与えられ、ＯＲ回路１２８の出力がマスク回路１２
２の出力として誤り訂正回路６４に与えられる。

【００７３】マスク回路１２２において、特殊再生信号
およびローレベルのライトイネーブルマスク信号が出力
されていれば、ライトイネーブル信号は誤り訂正回路６
４に出力されない。一方、ハイレベルのライトイネーブ
ルマスク信号が出力されているときにはライトイネーブ
ル信号が誤り訂正回路６４に与えられる。図１６を参照
して説明すると、同期信号保護回路３６からは図１６
（Ａ）に示すような保護同期信号が出力され、それに応
じてパルスジェネレータ４４からは図１６（Ｂ）に示す
ようなＩＤ検出パルスが出力される。そして、パリティ
チェック回路５０からは図１６（Ｃ）に示すような信号
が出力される。図１６（Ａ）に示す保護同期信号（Sync
２）が誤っているので、それに応じてパリティチェック
回路５０からの出力はローレベルになる。

【００７４】このとき、スイッチ５４を介して出力され
るシンクブロックナンバーが図１６（Ｄ）に示すよう
に、「３０→２５→３２→３３→３４」となる場合を想
定すると、「２５」は誤ったシンクブロックナンバーで
ある。それに応じて、ラッチ回路１２６からのシンクブ
ロックナンバーは「２９→３０→３０→３２→３３」と
なる。図１６（Ｄ）と（Ｅ）とを比較してわかるよう
に、誤ったシンクブロックナンバー「２５」をラッチ回
路１２６は保持せず、その前に取り込んだ「３０」をそ
のまま保持しておく。そして、比較器１２４で、入力さ
れる２つの信号を比較して、図１６（Ｄ）に示す現在の
シンクブロックナンバーが図１６（Ｅ）に示すラッチ回
路１２６からのシンクブロックナンバー以下の場合に、
図１６（Ｆ）に示すように比較器１２４はローレベルの
ライトイネーブルマスク信号をマスク回路１２２に出力
する。すると、マスク回路１２２のＯＲ回路１２８から
はライトイネーブル信号が出力されず、誤り訂正回路６
４内の誤り訂正用メモリへのデータの書き込みが中止さ
れる。

【００７５】このような磁気記録再生装置１２０の主要
な動作を、図１７を参照して説明する。まず、図１７に
示すステップＳ７１において、ＲＦスイッチングパルス
が与えられるとステップＳ７３に進む。ステップＳ７３
において、ゲート回路２２のゲートが開かれる。一方、
ステップＳ７１が“ＮＯ”であれば、ステップＳ７５に
おいて所定幅のゲート信号が作成され、ゲートが設定さ
れる。ステップＳ７３およびＳ７５の処理後は、それぞ
れステップＳ７７に進む。ステップＳ７７において、同
期信号検出回路１８で同期信号の検出が行われ、ステッ
プＳ７９において同期信号が検出されなければステップ
Ｓ８１に進む。ステップＳ８１において、同期抜けカウ
ント回路４０からゲートオープン信号が出力されていれ
ば、ステップＳ８３においてゲート回路２２のゲートを
開き、ステップＳ７７に戻る。一方、ステップＳ８１に
おいて、ゲートオープン信号が出力されていなければ、
ステップＳ８５において、保護同期信号作成回路３８で
保護同期信号が作成され、ステップＳ８７に進む。ステ
ップＳ７９が“ＮＯ”のときもステップＳ８７に進む。

【００７６】ステップＳ８７において、ＩＤ検出回路４
８でＩＤ信号が検出され、ステップＳ８９ａにおいてパ
リティチェック回路５０でＩＤパリティチェックがＯＫ
であれば、ステップＳ９１ａにおいてラッチ回路１２６
でシンクブロックナンバーがラッチされ、ステップＳ９
３に進む。ステップＳ８９ａにおいてＩＤ信号のパリテ
ィチェックがＮＧであればシンクブロックナンバーを更
新することなく直接ステップＳ９３に進む。また、ステ
ップＳ８７の処理後ステップＳ８９ｂにおいて、ブロッ
クナンバー検出回路５２で現在のシンクブロックナンバ
ーが検出され、ステップＳ９３に進む。

【００７７】ステップＳ９３において、比較器１２４で
現在のシンクブロックナンバーとラッチ回路１２６から
のシンクブロックナンバーとが比較される。現在のシン
クブロックナンバーの方が大きければステップＳ９５に
おいて現在のシンクブロックナンバーが誤り訂正回路６
４内の誤り訂正用メモリに書き込まれる。ステップＳ９
３において、現在のシンクブロックナンバーがラッチ回
路１２６からのシンクブロックナンバー以下であれば、
ステップＳ９７において、誤り訂正回路６４内の誤り訂
正用メモリへのデータの書き込みが中止される。

【００７８】なお、上述の実施例では、磁気テープ上に
ディジタルデータを記録する磁気記録再生装置について
説明したが、この発明は、光学記録方式の記録再生装置
にも適用できることはいうまでもない。

【図面の簡単な説明】

【図１】この発明の一実施例である磁気記録再生装置の
再生系の要部を示すブロック図である。

【図２】ゲート信号作成回路の一例を示すブロック図で
ある。

【図３】ゲート信号作成回路の動作を説明するためのタ
イミング図である。

【図４】図１実施例の主要な動作を説明するためのタイ
ミング図である。

【図５】ゲート回路の一例を示す回路図である。

【図６】誤り訂正用メモリのメモリイメージを示す図解
図である。

【図７】図１実施例の主要な動作を示すフローチャート
である。

【図８】ＰＬＬのロック状態に基づいてゲートの幅を制
御する制御回路の一例を示すブロック図である。

【図９】（Ａ）はＰＬＬがロックしているときの制御回
路の動作を示すタイミング図であり、（Ｂ）はＰＬＬが
ロックしていないときの制御回路の動作を示すタイミン
グ図である。

【図１０】この発明の他の実施例である磁気記録再生装
置の再生系の要部を示すブロック図である。

【図１１】図１０実施例の主要な動作を説明するための
タイミング図である。

【図１２】図１０実施例の主要な動作を示すフロー図で
ある。

【図１３】図１２の動作の続きを示すフロー図である。

【図１４】この発明のその他の実施例である磁気記録再
生装置の再生系の要部を示すブロック図である。

【図１５】マスク回路の一例を示す回路図である。

【図１６】図１４実施例の主要な動作を説明するための
タイミング図である。

【図１７】図１４実施例の主要な動作を示すフロー図で
ある。

【図１８】ディジタルＶＴＲの記録フォーマットを説明
するための図解図である。

【図１９】ディジタルＶＴＲの信号の記録状態を説明す
るための図解図である。

【図２０】ディジタルＶＴＲにおける信号の１シンクブ
ロックの詳細な構成を示すブロック図である。

【図２１】同期信号の保護動作を説明するための図解図
である。

【図２２】従来技術を示すブロック図である。

【符号の説明】

１０，１００，１２０ …磁気記録再生装置 １５ …ＰＬＬ回路 １８ …同期信号検出回路 ２０，２０ａ，２０ｂ …ゲート信号作成回路 ２２，２２ａ，２２ｂ，６０ …ゲート回路 ３６ …同期信号保護回路 ３８ …保護同期信号作成回路 ４０ …同期抜けカウント回路 ４２ …エンベロープ検出回路 ４８，４８ａ，４８ｂ …ＩＤ検出回路 ５０，５０ａ，５０ｂ …パリティチェック回路 ５２，５２ａ，５２ｂ …ブロックナンバー検出回路 ５４，５４ａ，５４ｂ，１０６ …スイッチ ５６，５６ａ，５６ｂ，１２６ …ラッチ回路 ５８，５８ａ，５８ｂ …＋１加算器 ６４ …誤り訂正回路 ７６ …制御回路 １０４，１２４ …比較器 １２２ …マスク回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】それぞれディジタル信号で構成される同期
   信号，ブロック番号を有するＩＤ信号およびＩＤのパリ
   ティ信号を含むブロックが磁気テープに複数配列されて
   なるトラックが複数形成された磁気テープを再生する磁
   気記録再生装置であって、 ＩＤ信号を検出するＩＤ検出回路、 検出されたＩＤ信号が正しいか否かを判断するパリティ
   チェック回路、前記 検出されたＩＤ信号からブロック番号を検出するブ
   ロック番号検出回路、正しいＩＤ信号から検出されたブ
   ロック番号をラッチするラッチ回路、 現在のブロック番号とラッチされたブロック番号 とを比
   較する比較器、および前記現在のブロック番号が前記ラ
   ッチされたブロック番号よりも大きいとき、前記パリテ
   ィチェック回路の判断結果に関係なくデータの書き込み
   を行なう誤り訂正用記憶手段を備える、磁気記録再生装
   置。