JP3004697B2 - 動きベクトル検出回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、動画像の動き検出予測信号を用いるテレビ
電話や動画像蓄積装置等において、動画像の符号化（圧
縮）を行う動き補償符号化装置等に設けられ、画素デー
タの動きを検出する動きベクトル検出回路に関するもの
である。

（従来の技術） 従来、このような分野の技術としては、安田靖彦監修
「画像伝送における高能率符号化技術」（昭62−３−3
1）（株）トリケプス、P.231−233に記載されるものが
あった。

従来、テレビ電話や動画像蓄積装置等において、動画
像は処理の柔軟性に富むディジタル・データとして扱わ
れるが、その動画像データをディジタル・データとして
直接表現すると、膨大なデータ量となる。そこで、通信
の効率化や記録媒体の節約等のために、動画像を符号化
して通信あるいは記録することが行われる。

動画像の符号化では、符号化効率を向上させるのに、
動き補償が有効であり、これに関する技術が前記文献に
記載されている。動き補償とは、符号化対象フレーム
（現フレーム）を小さな矩形ブロックに分割し、各ブロ
ックに対して、前フレームの中から最も近似度が高い部
分を検出（動き検出）し、これを予測信号として用いる
ものである。

第２図（ａ）〜（ｃ）は、この動き検出の説明図であ
る。

第２図（ａ）は、現フレームと前フレームの対応を示
す図である。

F_tは現フレーム、F_t-1は前フレーム、Ａ（n,m）は現
フレームF_tの分割された１ブロック、Ｂ（n,m）は前フ
レームのＡ（n,m）に対応する検索対象ブロックであ
る。Ａ（n,m＋１）はＡ（n,m）の隣りブロック、Ｂ（n,
m＋１）はＡ（n,m＋１）に対応する検索対象ブロックで
ある。B_s（n,m）（0,0）,B_s（n,m＋１）（0,0）はブロ
ックＡ（n,m）,A（n,m＋１）と同じ位置で同じ大きさの
ブロックである。

第２図（ｂ）は、ブロックＡ（n,m）に対応する検索
範囲、すなわちＢ（n,m）の大きさを示す図である。第
２図（ｃ）は検索のためのＢ（n,m）内のブロックB
_s（n,m）（p,q）の移動を示す図である。

B_s（n,m）（p,q）は、Ａ（n,m）とＢ（n,m）内のどの
部分とが比較されるかを示すブロックである。ベクトル
p,qは、B_s（n,m）（0,0）の位置を中心に、そのブロッ
ク位置を垂直方向にｐ、水平方向にｑ画素分だけ移動さ
せたことを示すB_s（n,m）（p,q）はＢ（n,m）内である
から、 −r₁≦ｐ≦r₂,−c₁≦ｑ≦c₂ となる。ここで、ブロックＡ（n,m）内の各画素の値をx
_t（i_M・ｎ＋i,j_M・ｍ＋ｊ）で表わし（ブロックの大き
さをi_M×j_Mとする）、比較されるブロックB_s（n,m）
（p,q）内の各画素の値をx_t-1（i_M・ｎ＋ｉ＋p,j_M・ｍ
＋ｊ＋ｑ）で表わす。

Ｂ（n,m）内で、Ａ（n,m）と最も近似度の高い部分を
検出するのに、p,qを変化させ、Ａ（n,m）とB_s（n,m）
（p,q）の差分絶対値を求め、その値が最も小さいもの
を近似度の高いものとする。すなわち、各p,qに対し、 の計算を行い、この結果が最小となるp,qを求める。

このp,qを動きベクトルとし、B_s（n,m）（p,q）を予
測信号として、符号化対象フレームとなる現フレームF_t
のブロックＡ（n,m）を符号化する替わりに、動きベク
トルと、予測信号のB_s（n,m）（p,q）と現フレームF_tの
ブロックＡ（n,m）との誤差を符号化した方が、符号化
効率を向上できる。

実際には、前フレームF_t-1と現フレームF_tのデータ
は、それぞれフレームメモリに格納され、その間で、p,
qを少しずつずらしながら、（１）式の計算が行われ
る。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、次のような課題
があった。

前記（１）式の計算では、ベクトルp,qが近い場合、
第２図（ｃ）に示すように、B_s（n,m）（p,q）のかなり
の部分が共通な画素となるが、画素単位ではそれぞれず
れた画素での計算となる。さらに、第２図（ａ）に示す
ように、検索対象のブロックＢ（n,m）,B（n,m＋１）も
共通画素を含むが、それぞれ別のブロックＡ（n,m）,A
（n,m＋１）との計算となるため、画素データの読出し
が複数回になり、その制御が複雑となる。このため、こ
のような動き検出処理機能を有する動き補償符号化装置
等においては、一般にソフトウェアで制御が可能なマイ
クロプロセッサ等のプロセッサを用いて計算を行ってい
る。

しかし、この場合、扱う計算量が非常に多いため、処
理に時間がかかるという問題があった。即ち、現フレー
ムF_tのあるブロックＡ（n,m）と、それと比較される前
フレームF_t-1のブロックB_s（n,m）（p,q）との計算で
は、それぞれのブロックの大きさがi_M×j_Mであったとす
ると、i_M×j_M回の差分絶対値の累積加算が行われる。こ
れが、それぞれの動きベクトル、つまりp,qのとり得る
数だけ、（r₁＋r₂＋１）×（c₁＋c₂＋１）回繰り返され
る。

これだけの計算を行って、ブロックＡ（n,m）に対す
る動きベクトルが求まる。従って、現フレームF_tのある
１個のブロックＡ（n,m）に対して、i_M×j_M×（r₁＋r₂
＋１）×（c₁＋c₂＋１）回の差分絶対値の累積加算が行
われる。これが現フレームF_tの各ブロックについて行わ
れるため、膨大な計算量となる。

そこで、ベクトル数を制限することが考えられる。つ
まり、使用上問題がない程度に、ベクトルを間引くこと
によって計算量を減らすことが考えられる。しかし、一
般にマイクロプロセッサ等のプロセッサでは、各計算を
シリアルに行っていくため、このような間引きを行って
も、まだ複数回同じ画素データを読込んだり、かなりの
量の計算をしなければならず、処理にかなりの時間がか
かり、あまり実用的ではなかった。

本発明は前記従来技術が持っていた課題として、制御
の簡単化を図るためにプロセッサを用いた場合、該プロ
セッサは各計算をシリアルに行っていくので、処理にか
なり時間がかかり、そのためリアルタイムで動画像を扱
う場合は高速のプロセッサやメモリが必要となり、回路
構成の複雑化、回路規模の大型化及びコスト高になると
いう点について解決した動きベクトル検出回路を提供す
るものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、１フレーム内を複数個のブロックに分割し、個々
の現ブロックについて他のフレームとの比較によって画
素データの動きを検出する動きベクトル検出回路におい
て、複数個の直列接続された遅延回路、及び複数個の演
算回路を備えている。ここで、複数個の遅延回路は、比
較される前記フレーム内における探索範囲ブロックの画
素データ及び現ブロックの画素データのうち、現ブロッ
クの画素データを遅延させる回路である。複数個の演算
回路は、前記複数個の遅延回路の所定位置より取り出し
た現ブロックの画素データと前記探索範囲ブロックの画
素データとを入力し、探索範囲内に存在するベクトルの
中で、必要とする任意のベクトルに対する評価関数値を
算出する回路である。

第２の発明は、第１の発明において、前記複数値の遅
延回路の複数位置より取り出した複数個の現ブロックの
画素データを選択して前記演算回路へ入力する選択手段
を、設けている。

（作 用） 第１の発明によれば、以上のように動きベクトル検出
回路を構成したので、探索範囲ブロックの画素データ及
び現ブロックの画素データが入力されると、該現ブロッ
クの画素データは、直列遅延回路で適宜遅延されて所定
の演算回路へ入力される。各演算回路では、必要とする
任意のベクトルに対応した評価関数値を求める。これに
より、水平方向あるいは垂直方向に連続するブロックの
計算では、複数回、同じ画素データを読み込むことがな
く、高速なプロセッサやメモリを用いなくとも、高速
に、動きベクトルの検出が行える。

第２の発明によれば、直列遅延回路の出力が、選択手
段で選択されて複数の演算回路へ入力される。これによ
り、扱う画像の種類（例えば、全体的に動く、あるいは
上下右左、上下、左右に多く動く画像）に対してそれに
合わせたベクトル配置で、的確に動きベクトルの検出が
行える。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す動きベクトル
検出回路の構成ブロック図である。

この動きベクトル検出回路では、例えば現フレームの
現ブロックの大きさが４×４画素で、比較されるフレー
ムとして前フレームの探索範囲ブロックが８×８画素の
大きさとした場合の回路例が示されている。

この動きベクトル検出回路は、現ブロックの画素デー
タDaが入力される入力端子1a、探索範囲ブロックの画素
デターDbが入力される入力端子1b、及び出力端子２を有
している。入力端子1aには、複数の遅延回路10−１〜10
−36が直列に接続され、その遅延回路10−１〜10−36の
所定の位置に選択手段20が接続されている。選択手段20
の出力側と入力端子1bとは、複数の演算回路30−１〜30
−13の入力側に接続され、その演算回路30−１〜30−13
の出力側が、比較回路40を介して出力端子２に接続され
ている。

遅延回路10−１〜10−36は、現ブロックの画素データ
Daに遅延を与える機能を有し、例えば、クロック信号に
同期して入力データを一時保持するレジスタで構成され
ている。

選択手段20は、遅延回路10−１〜10−36の出力を選択
して演算回路30−１〜30−13へ与えるもので、複数のセ
レクタ20−１〜20−８で構成されている。セレクタ20−
１は、入力端子1a及び遅延回路10−1,10−16の出力のい
ずれか一つを選択して演算回路30−１へ与え、セレクタ
20−２は、遅延回路10−2,10−10の出力のいずれか一つ
を選択して演算回路30−２へ与え、セレクタ20−３は、
遅延回路10−4,10−2,10−12の出力のいずれか一つを選
択して演算回路30−３へ与える機能を有している。

セレクタ20−４は、遅延回路10−16,10−17の出力の
いずれか一つを選択して演算回路30−６へ与え、セレク
タ20−５は、遅延回路10−19,10−20の出力のいずれか
一つを選択して演算回路30−８へ与え、セレクタ20−６
は、遅延回路10−24,10−32,10−34の出力のいずれか一
つを選択して演算回路30−11へ与える機能を有してい
る。さらに、セレクタ20−７は、遅延回路10−26,10−3
4の出力のいずれか一つを選択して演算回路30−12へ与
え、セレクタ20−８は、遅延回路10−2,10−35,10−36
の出力のいずれか一つを選択して演算回路30−13へ与え
る機能を有している。

但し、遅延回路10−9,10−11,10−25,10−27の出力
は、セレクタを通さずに、直接、演算回路30−4,30−5,
30−9,30−10へそれぞれ入力される構成になっている。

演算回路30−１〜30−13は、設定された各ベクトルに
対応した評価関数値を計算する回路である。評価関数と
して、現ブロックの画素データDaと探索範囲ブロックの
画素データDbとの差分絶対値の累積値とすると、各演算
回路30−１〜30−13は、入力端子1bから入力される探索
範囲ブロックの画素データDbと、遅延回路10−１〜10−
36の出力のうち、所望の段数分遅延された位置より取り
出された現ブロックの画素データとの、差分絶対値の累
積加算を行う差分絶対値回路及び累積加算回路より構成
される。

比較回路40は、各演算回路30−１〜30−13で計算され
た評価関数値を逐次比較し、現ブロックに対する動きベ
クトルを決定してその決定結果を出力端子２へ出力する
回路である。

なお、第１図において、各回路間の接続は信号のビッ
ト数分のバスとなっている。例えば、入力端子1a,1bか
らの入力画素データDa,Dbがそれぞれ８ビットで与えら
れる場合、各遅延回路10−１〜10−36の入出力線、及び
各演算回路30−１〜30−13への入力線は、それぞれ８ビ
ットとなる。また、現ブロックの大きさが４×４の場
合、16回の差分絶対値の累積加算が行われるため、各演
算回路30−１〜30−13からの出力線は12ビットとなる。

以上のように構成された動きベクトル検出回路の動作
を、第３図（ａ），（ｂ）、第４図及び第５図（ａ）〜
（ｄ）を参照しつつ説明する。

第３図（ａ），（ｂ）は現ブロック及び探索範囲ブロ
ックを示す図であり、同図（ａ）は現ブロックを示す。
Ａ（n,m）,A（n,m＋１），…は４×４画素のブロックで
ある。ブロックＡ（n,m）の左上の画素をx_t（4n,4m）と
し、そのブロック内の画素をx_t（4n＋1,4m＋ｊ）とす
る。また、ブロックＡ（n,m＋１）の左上の画素をx_t（4
n,4m＋１）とし、そのブロック内の画素をx_t（4n＋i,4m
＋ｊ）とする。

第３図（ｂ）は探索範囲ブロックを示す図である。現
ブロックＡ（n,m）に対し、上下左右にそれぞれ±２の
範囲で動きベクトルを検出する場合、Ｂ（n,m）,B（n,m
＋１），…の探索範囲ブロックの大きさは８×８画素と
なる。現ブロックＡ（n,m）のx_t（4n,4m）と位置的に対
応するＢ（n,m）の画素をx_t-1（4n,4m）とし、そのブロ
ック内の画素をx_t-1（4n＋ｉ＋p,4m＋ｊ＋ｑ）とする。
ここで、探索範囲ブロックどうしはそれぞれ重り合う部
分があり、例えばＢ（n,m）のx_t-1（4n−2,4m＋２）と
Ｂ（n,m＋１）のx_t-1（4n−2,4（ｍ＋１）−２）とは、
同じ画素を示すことになる。

第４図はデータ入力タイミングを示す図で、Daは入力
端子1aから入力される現ブロック内の画素データ、Dbは
入力端子1bから入力される探索範囲ブロック内の画素デ
ータである。そして、セレクタ20−１が入力端子1aから
の入力を選択していた場合、第４図に示す画素データD
a,Dbが演算回路30−１の入力となる。S1は、現ブロック
の画素データが演算回路に入力されるタイミングによ
り、そのデータに対し演算を行うか、停止するかを示す
タイミング信号である。Da2は、遅延回路10−２の出力
であり、セレクタ20−２が、この出力を選択している場
合、これが演算回路30−２に入力される。S2は、これに
合わせて、その時の入力画素データについて演算を行う
か、停止するかを示すタイミング信号である。

入力端子1bから入力される探索範囲ブロックの画素デ
ータDbは、第３図（ｂ）のブロックの左上から縦方向
（主走査方向）に逐次入力する。ブロックの左下、すな
わちx_t-1（4n＋2,4m−２）の画素データDbが入力された
後は、次の列のx_t-1（4n−2,4m−２）から連続して入力
される。つまり、第４図に示すような画素データDbの入
力となり、このデータが同時に演算回路30−１〜30−13
に与えられる。

入力端子1aから入力される現ブロックの画素データDa
は、第３図（ａ）のブロックの左上から縦方向に逐次入
力する。ブロックの左下、すなわちx_t（4n＋3,4m）の画
素デターDaが入力された後は、一時入力を停止し、探索
範囲ブロックの走査が次の列に移ったと同時に、現ブロ
ックの次の列の画素データDaの入力を開始する。そし
て、入力端子1a,1bへの入力は、ブロックＡ（n,m）の列
の先頭及びブロックＢ（n,m）の列の先頭画素がそれぞ
れ同期して入力される。

このように入力された画素データDa,Dbに対し、セレ
クタ20−１が入力端子1aからの入力を選択していた場
合、演算回路30−１へは、x_t（4n,4m）,x_t（4n＋1,4
m）、…とx_t-1（4n−2,4m−２）,x_t-1（4n−1,4m−
２），…とが同期して入力される。そして該演算回路30
−１により、逐次演算が行われ、現ブロックのx_t（4n＋
3,4m＋３）の画素データが入力され、その演算が終わっ
た時点で、（１）式に基づき、ベクトルｐ＝−2,q＝−
２、つまり の計算が行われたことになる。この計算結果であるベク
トルｐ＝−2,q＝−２に対する差分絶対値の累積値が、
比較回路40へ転送される。

演算回路30−２では、セレクタ20−２が遅延回路10−
２の出力を選択していた場合、x_t（4n,4m）,x_t（4n＋1,
4m），…x_t-1（4n,4m−２）,x_t-1（4n＋1,4m−２），…
が同期して入力される。そして該演算回路30−２によ
り、逐次演算が行われ、現ブロックのx_t（4n＋3,4m＋
３）の画素データが入力され、その演算が終わった時点
で、（１）式に基づき、ベクトルｐ＝0,q＝−２、つま
り の計算が行われたことになる。この計算値が、時間的に
現ブロックの画素データが遅延されている分だけ遅れた
タイミングで、出力される。

このようにして、遅延回路10−１〜10−36から取り出
す位置により、各ベクトルｐ＝−2,q＝−２、ｐ＝0,q＝
−２、…に対する演算を行うことができる。

第５図（ａ）〜（ｄ）は、ベクトル位置を示す図であ
る。

例えば、セレクタ20−１が入力端子1aからの入力を選
択し、さらにセレクタ20−2,20−3,20−4,20−5,20−6,
20−7,20−８が遅延回路10−2,10−4,10−16,10−20,10
−32,10−34,10−36の各出力を選択している場合、前述
したように、各演算回路30−１〜30−13が、それぞれベ
クトル位置ｐ＝−2,q＝−２、ｐ＝0,q＝−２、ｐ＝＋2,
q＝−２、ｐ＝−1,q＝−１、…の演算を行う。この演算
対象となるベクトル位置が第５図（ａ）に示されてい
る。図中の○印は、演算が行われるベクトル位置を示し
ている。前記のような接続では、第５図（ａ）に示すよ
うに、千鳥状に演算するベクトル位置が配置されてい
る。なお、第５図（ａ）〜（ｄ）のV₁〜V₁₃は、それぞ
れの演算回路30−１〜30−13に対応している。

以下同様に、セレクタ20−１〜20−８が、遅延回路10
−16,10−10,10−2,10−17,10−19,10−34,10−26,10−
20の各出力を選択している場合、第５図（ｂ）に示すベ
クトル位置の演算が行われる。

セレクタ20−１〜20−８が、遅延回路10−1,10−10,1
0−2,10−17,10−19,10−34,10−26,10−35の各出力を
選択している場合、第５図（ｃ）に示すベクトル位置の
演算が行われる。

セレクタ20−１〜20−８が、遅延回路10−16,10−10,
10−12,10−17,10−24,10−26,10−20の各出力を選択し
ている場合、第５図（ｄ）のベクトル位置の演算が行わ
れている。

各演算回路30−１〜30−13の出力は、そのベクトルに
対する演算が終わりしだい、比較回路40へ転送される。
比較回路40では、逐次転送されてくる評価値の大小を比
較し、そのブロックに対する演算を行ったベクトル数、
例えば13個転送された後、最後に残った値が何番目に送
られてきたものかによって、そのブロックに対する動き
ベクトル値に対応した値を出力端子２から出力する。

各演算回路30−１〜30−13は、現ブロックＡ（n,m）
の画素データDaの入力、演算が終わると、次のブロック
Ａ（n,m＋１）の画素データDaを入力でき、そのブロッ
クに対する演算を始める。探索範囲ブロックＢ（n,m）
とＢ（n,m＋１）の重り合う部分が入力されている間
は、ブロックＡ（n,m）に対するものとＡ（n,m＋１）に
対するベクトルの演算を行っている演算回路とが存在す
る。しかし、探索範囲のブロックの入力画素データDb
は、ブロックＢ（n,m）の右下の画素の次にブロックＢ
（n,m＋１）の左上が入力されるわけではなく、連続的
に次の列が入力される。

このように、現ブロック及び探索範囲ブロックとも、
ブロックのスキャン方向（副走査方向）に、それぞれの
列を逆もどりすることなく、連続して入力することによ
り、現ブロックＡ（n,m）,A（n,m＋１），…に対する動
きベクトルが次々に出力される。ここで、第５図（ａ）
〜（ｄ）に示すベクトルの配置は、同図（ａ）について
はおおよその動きベクトルを求めるのに適している。さ
らに、同図（ｂ）は上下左右、同図（ｃ）は左右、同図
（ｄ）は上下をそれぞれ重点的に調べ、動きベクトルを
求めるのに適している。第１図に示す構成では、各セレ
クタ20−１〜20−８を切換えることにより、それぞれの
ベクトル配置に設定できるようになっている。従って、
この第１の実施例では、次のような利点を有している。

扱う画像の種類、つまり全体的に動く、あるいは上下
左右、上下、左右に多く動くものに対してそれに合わせ
たベクトル配置で、動きベクトルの検出を行うことがで
きる。そのため、少ない演算回路30−１〜30−13で、検
出精度をさほど低下させずに、効率よく、しかも高速
に、動きベクトルを検出できる。

第６図は、本発明の第２の実施例を示す動きベクトル
検出回路の構成ブロック図であり、第１図中の要素と共
通の要素には共通の符号が付されている。

前記第１の実施例では、現ブロックの画素データとし
て、直列遅延回路10−１〜10−36の複数位置の出力を選
択手段20で選択して演算回路20−１〜30−13に入力する
構成になっている。ところが、扱う画像の種類が限られ
ている場合、第６図に示すように、選択手段20を省略
し、遅延回路10−１〜10−36の所望の位置、例えば第５
図（ａ）に示すベクトル配置で、演算回路30−１〜30−
13に固定的に接続した構成にしても良い。このように構
成しても、扱う画像の種類を限定すれば、前記第１の実
施例とほぼ同様の効果が得られるばかりか、回路構成を
より簡単化できる。

なお、本発明は上記実施例に限定されない。例えば、
上記実施例では、現ブロック４×４、探索範囲ブロック
を８×８、演算を行うベクトル数を13個としたが、これ
ら以外の数に変更してもよい。さらに、第１図及び第６
図中の各ブロックは、個別回路で構成する以外に、プロ
セッサによるプログラム制御等で実行する構成にしても
よい。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、直
列遅延回路の任意の位置より取り出された現ブロックの
画素データを、複数個の演算回路へ入力する構成にした
ので、少ない演算回路数で、検出精度をさほど低下させ
ずに、効率良く、しかも高速に動ベクトルを検出でき
る。このように、回路構成の簡単化、及び回路規模の小
型化が図れるため、低コスト化が可能となり、従ってテ
レビ電話装置等の種々の装置に適用できる。

第２の発明によれば、選択手段を設け、直列遅延回路
の出力を切換えて複数個の演算回路へ入力する構成にし
たので、第１の発明とほぼ同様の効果が得られるばかり
か、扱う画像の種類（例えば、全体的に動く、あるいは
上下左右、上下、左右に多く動く画像）に対してそれに
合わせたベクトル配置で、動きベクトルを的確に検出で
きる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す動きベクトル検出
回路の構成ブロック図、第２図（ａ）〜（ｃ）は従来の
動き検出の説明図、第３図（ａ），（ｂ）は第１図の現
ブロック及び探索範囲ブロックを示す図、第４図は第１
図のデータ入力タイミング図、第５図（ａ）〜（ｄ）は
第１図のベクトル位置を示す図、第６図は本発明の第２
の実施例を示す動きベクトル検出回路の構成ブロック図
である。 10−１〜10−36……遅延回路。20……選択手段、20−１
〜20−８……セレクタ、30−１〜30−13……演算回路、
40……比較回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/32,7/14

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】１フレーム内を複数個のブロックに分割
   し、個々の現ブロックについて他のフレームとの比較に
   よって画素データの動きを検出する動きベクトル検出回
   路において、 比較される前記フレーム内における探索範囲ブロックの
   画素データ及び現ブロックの画素データのうち、現ブロ
   ックの画素データを遅延させる複数個の直列接続された
   遅延回路と、 前記複数個の遅延回路の所定位置より取り出した現ブロ
   ックの画素データと前記探索範囲ブロックの画素データ
   とを入力し、探索範囲内に存在するベクトルの中で、必
   要とする任意のベクトルに対する評価関数値を算出する
   複数個の演算回路とを、 備えたことを特徴とする動きベクトル検出回路。
2. 【請求項２】請求項１記載の動きベクトル検出回路にお
   いて、 前記複数個の遅延回路の複数位置より取り出した複数個
   の現ブロックの画素データを選択して前記演算回路へ入
   力する選択手段を、 設けたことを特徴とする動きベクトル検出回路。