JP3097365B2 - ホールド回路 - Google Patents
ホールド回路Info
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- JP3097365B2 JP3097365B2 JP04339722A JP33972292A JP3097365B2 JP 3097365 B2 JP3097365 B2 JP 3097365B2 JP 04339722 A JP04339722 A JP 04339722A JP 33972292 A JP33972292 A JP 33972292A JP 3097365 B2 JP3097365 B2 JP 3097365B2
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- 230000008878 coupling Effects 0.000 description 5
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- HODRFAVLXIFVTR-RKDXNWHRSA-N tevenel Chemical compound NS(=O)(=O)C1=CC=C([C@@H](O)[C@@H](CO)NC(=O)C(Cl)Cl)C=C1 HODRFAVLXIFVTR-RKDXNWHRSA-N 0.000 description 4
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、連続的な入力データ
を時系列で複数保持するためのホールド回路に関する。
を時系列で複数保持するためのホールド回路に関する。
【０００２】
【従来の技術】例えばデジタル・フィルタにおいては、
ホールド回路により入力データを時系列で保持し、これ
に乗数を乗じた後に積算する。そして、一旦保持された
データは順次後続のホールド回路に転送され、別個の乗
算器に入力される。従来のデジタル・フィルタにおいて
はホールド、転送されるデータはデジタルデータであ
り、データの多少のレベル低下は無視し得る。一方、近
年注目されているアナログ演算を主体とするコンピュー
タにおいては、アナログデータを扱う必要があり、ホー
ルドエラーを無視できなくなってきた。しかし、アナロ
グデータのホールド転送を考慮したホールド回路は知ら
れていない。
ホールド回路により入力データを時系列で保持し、これ
に乗数を乗じた後に積算する。そして、一旦保持された
データは順次後続のホールド回路に転送され、別個の乗
算器に入力される。従来のデジタル・フィルタにおいて
はホールド、転送されるデータはデジタルデータであ
り、データの多少のレベル低下は無視し得る。一方、近
年注目されているアナログ演算を主体とするコンピュー
タにおいては、アナログデータを扱う必要があり、ホー
ルドエラーを無視できなくなってきた。しかし、アナロ
グデータのホールド転送を考慮したホールド回路は知ら
れていない。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、アナログ
データをホールド、転送する際にそのホールドエラーを
最小限に抑え得るホールド回路を提供することを目的と
する。
従来の問題点を解消すべく創案されたもので、アナログ
データをホールド、転送する際にそのホールドエラーを
最小限に抑え得るホールド回路を提供することを目的と
する。
【０００４】
【課題を解決するための手段】この発明に係るホールド
回路は、演算増幅器によってレベル補償された電圧信号
を２段階でキャパシタンスに保持し、ホールドと転送の
タイミングを分け、かつ精度補償を行うものである。
回路は、演算増幅器によってレベル補償された電圧信号
を２段階でキャパシタンスに保持し、ホールドと転送の
タイミングを分け、かつ精度補償を行うものである。
【０００５】
【実施例】次にこの発明に係るホールド回路の１実施例
を図面に基づいて説明する。図１のホールド回路Ｈは一
対の演算増幅器Ａｍｐ1、Ａｍｐ2と一対の電界効果トラ
ンジスタＴｒ1、Ｔｒ2を有し、Ａｍｐ1の非反転入力に
入力データｄinが入力されている。Ａｍｐ1の出力はＴ
ｒ1のドレインに接続され、Ｔｒ1のソースはキャパシタ
ンスＣ1を介して接地されるとともにＡｍｐ1の反転入力
にフィードバックされている。Ｔｒ1はクロックＣＬＫ0
がゲートに入力され、ＣＬＫ0がハイレベルのときに導
通する。Ｔｒ1の導通時には、Ｃ1にｄinと等しい電圧が
印加するようにＡｍｐ1の出力が調整され、Ｃ1には充電
電圧がｄinとなるように電荷が蓄えられる。
を図面に基づいて説明する。図１のホールド回路Ｈは一
対の演算増幅器Ａｍｐ1、Ａｍｐ2と一対の電界効果トラ
ンジスタＴｒ1、Ｔｒ2を有し、Ａｍｐ1の非反転入力に
入力データｄinが入力されている。Ａｍｐ1の出力はＴ
ｒ1のドレインに接続され、Ｔｒ1のソースはキャパシタ
ンスＣ1を介して接地されるとともにＡｍｐ1の反転入力
にフィードバックされている。Ｔｒ1はクロックＣＬＫ0
がゲートに入力され、ＣＬＫ0がハイレベルのときに導
通する。Ｔｒ1の導通時には、Ｃ1にｄinと等しい電圧が
印加するようにＡｍｐ1の出力が調整され、Ｃ1には充電
電圧がｄinとなるように電荷が蓄えられる。
【０００６】Ｃ1の充電電圧はＡｍｐ2非反転入力に接続
され、Ａｍｐ2の出力はＴｒ2のドレインに接続され、Ｔ
ｒ2のソースはキャパシタンスＣ2を介して接地されると
ともにＡｍｐ2の反転入力にフィードバックされてい
る。Ｔｒ2は、ＣＬＫ0と逆位相のクロックＣＬＫ1がゲ
ートに入力され、Ｔｒ1とは逆位相で導通される。Ｔｒ2
の導通時には、Ｃ1の充電電圧にｄinと等しい電圧がＣ2
印加するようにＡｍｐ2の出力が調整され、Ｃ2には充電
電圧がｄinとなるように電荷が蓄えられ、ｄinに対応し
たｄoutが出力される。これによって、１クロックのタ
イミングだけｄi nが保持され、またＣ1への充電時には
後段への影響が生じないので、確実に所定のタイミング
でホールドが行われる。
され、Ａｍｐ2の出力はＴｒ2のドレインに接続され、Ｔ
ｒ2のソースはキャパシタンスＣ2を介して接地されると
ともにＡｍｐ2の反転入力にフィードバックされてい
る。Ｔｒ2は、ＣＬＫ0と逆位相のクロックＣＬＫ1がゲ
ートに入力され、Ｔｒ1とは逆位相で導通される。Ｔｒ2
の導通時には、Ｃ1の充電電圧にｄinと等しい電圧がＣ2
印加するようにＡｍｐ2の出力が調整され、Ｃ2には充電
電圧がｄinとなるように電荷が蓄えられ、ｄinに対応し
たｄoutが出力される。これによって、１クロックのタ
イミングだけｄi nが保持され、またＣ1への充電時には
後段への影響が生じないので、確実に所定のタイミング
でホールドが行われる。
【０００７】このように、演算増幅気Ａｍｐ1、Ａｍｐ2
を用いたフィードバック系によって出力精度を補償した
ので、ホールドエラーを最小限に抑え得る。ホールド回
路は図２に示すフィルタ回路等に使用される。図中ホー
ルド回路はＨ11〜Ｈ18、Ｈ21〜Ｈ28で示されている。図
２において、フィルタ回路は第１積和回路ＭＣ１および
第２積和回路ＭＣ２を有し、第１積和回路ＭＣ１は、複
数のホールド回路Ｈ11〜Ｈ18を直列に接続してなり、各
ホールド回路Ｈ1kの出力は乗算回路Ｍ1kに入力されてい
る。一方第２積和回路ＭＣ２は、複数のホールド回路Ｈ
21〜Ｈ28を直列に接続してなり、各ホールド回路Ｈ2kの
出力は乗算回路Ｍ2kに入力されている。
を用いたフィードバック系によって出力精度を補償した
ので、ホールドエラーを最小限に抑え得る。ホールド回
路は図２に示すフィルタ回路等に使用される。図中ホー
ルド回路はＨ11〜Ｈ18、Ｈ21〜Ｈ28で示されている。図
２において、フィルタ回路は第１積和回路ＭＣ１および
第２積和回路ＭＣ２を有し、第１積和回路ＭＣ１は、複
数のホールド回路Ｈ11〜Ｈ18を直列に接続してなり、各
ホールド回路Ｈ1kの出力は乗算回路Ｍ1kに入力されてい
る。一方第２積和回路ＭＣ２は、複数のホールド回路Ｈ
21〜Ｈ28を直列に接続してなり、各ホールド回路Ｈ2kの
出力は乗算回路Ｍ2kに入力されている。
【０００８】第１積和回路には入力データＤinが入力さ
れ、Ｄinは各ホールド回路で一旦保持された後に、次段
のホールド回路に転送される。これによって各ホールド
回路にはＤinの時系列のデータが保持される。この時系
列データを、ここではＸ（ｔ−ｋ）と表現する。各乗算
回路Ｍ11〜Ｍ18は所定の乗数ａ1〜ａ8があらかじめ入力
されており、時系列データに対する以下の乗算を実行す
る。 ｍ1k＝ａk×Ｘ（ｔ−ｋ） ｍ1k：乗算回路Ｍ1kの乗算結果
れ、Ｄinは各ホールド回路で一旦保持された後に、次段
のホールド回路に転送される。これによって各ホールド
回路にはＤinの時系列のデータが保持される。この時系
列データを、ここではＸ（ｔ−ｋ）と表現する。各乗算
回路Ｍ11〜Ｍ18は所定の乗数ａ1〜ａ8があらかじめ入力
されており、時系列データに対する以下の乗算を実行す
る。 ｍ1k＝ａk×Ｘ（ｔ−ｋ） ｍ1k：乗算回路Ｍ1kの乗算結果
【０００９】乗算回路Ｍ1k、Ｍ1(k+1)の出力は加算回路
Ａ1kによって加算され、加算結果が次段の加算回路Ａ
1(k+1)に出力される。従って、加算回路Ａ17は第１積和
回路における全ての乗算回路の出力の総和
Ａ1kによって加算され、加算結果が次段の加算回路Ａ
1(k+1)に出力される。従って、加算回路Ａ17は第１積和
回路における全ての乗算回路の出力の総和
【式１】 を算出する。
【００１０】第２積和回路には、スイッチＳＷを介し
て、Ａ17出力あるいはＨ18出力が第２入力データＤmと
して入力され、Ｄmは各ホールド回路Ｈ21〜Ｈ28で一旦
保持された後に、次段のホールド回路に転送される。こ
れによって各ホールド回路にはＤ mの時系列のデータが
保持される。この時系列データを、ここではＹ（ｔ−
ｋ）と表現する。各乗算回路Ｍ21〜Ｍ28は所定の乗数ｂ
1〜ｂ8があらかじめ入力されており、時系列データに対
する以下の乗算を実行する。 ｍ2k＝ｂk×Ｙ（ｔ−ｋ） ｍ2k：乗算回路Ｍ2kの乗算結果
て、Ａ17出力あるいはＨ18出力が第２入力データＤmと
して入力され、Ｄmは各ホールド回路Ｈ21〜Ｈ28で一旦
保持された後に、次段のホールド回路に転送される。こ
れによって各ホールド回路にはＤ mの時系列のデータが
保持される。この時系列データを、ここではＹ（ｔ−
ｋ）と表現する。各乗算回路Ｍ21〜Ｍ28は所定の乗数ｂ
1〜ｂ8があらかじめ入力されており、時系列データに対
する以下の乗算を実行する。 ｍ2k＝ｂk×Ｙ（ｔ−ｋ） ｍ2k：乗算回路Ｍ2kの乗算結果
【００１１】乗算回路Ｍ2k、Ｍ2(k+1)の出力は加算回路
Ａ2kによって加算され、加算結果が次段の加算回路Ａ
2(k-1)に出力される。従って、加算回路Ａ27は第２積和
回路における全ての乗算回路の出力の総和
Ａ2kによって加算され、加算結果が次段の加算回路Ａ
2(k-1)に出力される。従って、加算回路Ａ27は第２積和
回路における全ての乗算回路の出力の総和
【式２】 を算出する。
【００１２】また加算回路Ａ21の出力は、第１積和回路
ＭＣ１における加算回路Ａ17に入力され、これによって
Ａ17の出力はＭＣ１、ＭＣ２両者の乗算結果の総和とな
る。ＳＷがＨ18側に接続された場合、ＤmはＸ（ｔ−
８）となり、ＭＣ２の出力は
ＭＣ１における加算回路Ａ17に入力され、これによって
Ａ17の出力はＭＣ１、ＭＣ２両者の乗算結果の総和とな
る。ＳＷがＨ18側に接続された場合、ＤmはＸ（ｔ−
８）となり、ＭＣ２の出力は
【式３】 となる。ここで、ｂk＝ａ(k+8)と表現すると、Ａ17から
出力されるＭＣ１、ＭＣ２の総和は、
出力されるＭＣ１、ＭＣ２の総和は、
【式４】 となり、ＦＩＲ型フィルタの特性が得られることが分か
る。
る。
【００１３】ＳＷがＡ17側に接続された場合、
【式５】 Ｙ（ｔ）＝Ｄm と一般的に表現され、ＩＩＲ型の特性が得られたことが
分かる。
分かる。
【００１４】以上のように、専用回路におけるＳＷのみ
の切替によってＦＩＲ、ＩＩＲの２つのタイプのフィル
タが実現され、またＦＩＲ型の場合には全てのホールド
回路および乗算回路を活用した比較的大きな段数のフィ
ルタが実現される。すなわち汎用性と高速性を兼ね備え
たフィルタを実現し得る。
の切替によってＦＩＲ、ＩＩＲの２つのタイプのフィル
タが実現され、またＦＩＲ型の場合には全てのホールド
回路および乗算回路を活用した比較的大きな段数のフィ
ルタが実現される。すなわち汎用性と高速性を兼ね備え
たフィルタを実現し得る。
【００１５】図３は乗算回路Ｍjkの実施例を示す。Ｍjk
は一対の演算増幅器Ａｍｐ3、Ａｍｐ4と一対の電界効果
トランジスタＴｒ3、Ｔｒ4を有し、Ａｍｐ3の非反転入
力に入力アナログデータＡＸが入力されている。Ａｍｐ
3の出力はＴｒ3のドレインに接続され、Ｔｒ3のソース
はキャパシタンスＣ3、Ｃ4を介して接地されている。そ
してＣ3、Ｃ4間の電圧はＡｍｐ3の反転入力にフィード
バックされている。Ｔｒ3はデジタル入力Ｂがゲートに
入力され、Ｂがハイレベルのときに導通する。Ｔｒ3の
導通時には、Ｃ4にＡＸと等しい電圧が印加するように
Ａｍｐ3の出力が調整され、Ｃ4には充電電圧がＡＸとな
るように電荷が蓄えられる。このとき、Ｔｒ3のソース
電圧は、 ＡＸ｛（Ｃ3−Ｃ4）／Ｃ3｝ となる。
は一対の演算増幅器Ａｍｐ3、Ａｍｐ4と一対の電界効果
トランジスタＴｒ3、Ｔｒ4を有し、Ａｍｐ3の非反転入
力に入力アナログデータＡＸが入力されている。Ａｍｐ
3の出力はＴｒ3のドレインに接続され、Ｔｒ3のソース
はキャパシタンスＣ3、Ｃ4を介して接地されている。そ
してＣ3、Ｃ4間の電圧はＡｍｐ3の反転入力にフィード
バックされている。Ｔｒ3はデジタル入力Ｂがゲートに
入力され、Ｂがハイレベルのときに導通する。Ｔｒ3の
導通時には、Ｃ4にＡＸと等しい電圧が印加するように
Ａｍｐ3の出力が調整され、Ｃ4には充電電圧がＡＸとな
るように電荷が蓄えられる。このとき、Ｔｒ3のソース
電圧は、 ＡＸ｛（Ｃ3−Ｃ4）／Ｃ3｝ となる。
【００１６】Ａｍｐ4は非反転入力が接地され、その出
力がＴｒ4のソースに接続されている。Ｔｒ4のドレイン
はＣ3に接続されるとともに、Ａｍｐ4の反転入力にフィ
ードバックされている。Ｔｒ4のゲートにはＢをインバ
ータＩＮＶで反転したデジタルデータが入力され、Ｂが
ローレベルのときにＴｒ4は導通する。Ｔｒ4の導通時に
は、Ｔｒ4のドレインに０Ｖが生じるようにＡｍｐ4の出
力が調整される。
力がＴｒ4のソースに接続されている。Ｔｒ4のドレイン
はＣ3に接続されるとともに、Ａｍｐ4の反転入力にフィ
ードバックされている。Ｔｒ4のゲートにはＢをインバ
ータＩＮＶで反転したデジタルデータが入力され、Ｂが
ローレベルのときにＴｒ4は導通する。Ｔｒ4の導通時に
は、Ｔｒ4のドレインに０Ｖが生じるようにＡｍｐ4の出
力が調整される。
【００１７】Ｔｒ3のソースおよびＴｒ4のドレインは出
力用のキャパシタンスＣ5に接続され、このＣ5を含む容
量結合で決定される重みを掛けた電圧値が出力となる。
すなわち、ＭjkはＡＸに対して、 ｛（Ｃ3−Ｃ4）／Ｃ3｝Ｃcp Ｃcp：容量結合で決定される重みまたは０を乗数とする
乗算を実行したことになる。
力用のキャパシタンスＣ5に接続され、このＣ5を含む容
量結合で決定される重みを掛けた電圧値が出力となる。
すなわち、ＭjkはＡＸに対して、 ｛（Ｃ3−Ｃ4）／Ｃ3｝Ｃcp Ｃcp：容量結合で決定される重みまたは０を乗数とする
乗算を実行したことになる。
【００１８】ここに容量結合とは図４のような構成を意
味し、複数のキャパシタンス（ここではＣ51〜Ｃ58の８
個のキャパシタンス）を並列接続してなる。これらのキ
ャパシタンスに電圧Ｖ1〜Ｖ8が印加されたとき、出力電
圧Ｖ8は、 Ｖ8＝（Ｃ51Ｖ1＋Ｃ52Ｖ2＋・・・＋Ｃ58Ｖ8）／（Ｃ1＋Ｃ2＋・・・＋Ｃ8） となり、重み付加算が実行される。
味し、複数のキャパシタンス（ここではＣ51〜Ｃ58の８
個のキャパシタンス）を並列接続してなる。これらのキ
ャパシタンスに電圧Ｖ1〜Ｖ8が印加されたとき、出力電
圧Ｖ8は、 Ｖ8＝（Ｃ51Ｖ1＋Ｃ52Ｖ2＋・・・＋Ｃ58Ｖ8）／（Ｃ1＋Ｃ2＋・・・＋Ｃ8） となり、重み付加算が実行される。
【００１９】図３のような回路を並列して設け、デジタ
ルデータの各ビットをＢとして入力し、｛（Ｃ3−Ｃ4）
／Ｃ3｝Ｃcpを２nに設定すればアナログデータＡＸとデ
ジタルデータとの乗算を直接実行し得る。なお前記加算
回路Ａjkも図４を２入力あるいは３入力とした構成によ
って実現し得る。以上の構成により出力される出力信号
Ｄoutは一旦Ｈoutにおいて保持される。
ルデータの各ビットをＢとして入力し、｛（Ｃ3−Ｃ4）
／Ｃ3｝Ｃcpを２nに設定すればアナログデータＡＸとデ
ジタルデータとの乗算を直接実行し得る。なお前記加算
回路Ａjkも図４を２入力あるいは３入力とした構成によ
って実現し得る。以上の構成により出力される出力信号
Ｄoutは一旦Ｈoutにおいて保持される。
【００２０】図５はフィルタ回路の第２実施例を示すも
のであり、加算回路Ａjkに替えて、１個の加算回路Ａt
を用いている。各乗算回路Ｍjkの出力をｍjkとすると、
図６に示すように、キャパシタンスＣjkを並列接続して
なる容量結合によって重み付加算が実行される。その演
算形態は図４の回路と同様である。
のであり、加算回路Ａjkに替えて、１個の加算回路Ａt
を用いている。各乗算回路Ｍjkの出力をｍjkとすると、
図６に示すように、キャパシタンスＣjkを並列接続して
なる容量結合によって重み付加算が実行される。その演
算形態は図４の回路と同様である。
【００２１】
【発明の効果】前述のとおり、この発明に係るホールド
回路は、演算増幅器よってレベル補償された電圧信号を
２段階でキャパシタンスに保持し、ホールドと転送のタ
イミングを分け、かつ精度補償を行うので、アナログデ
ータをホールド、転送する際にそのホールドエラーを最
小限に抑え得るという効果を有する。
回路は、演算増幅器よってレベル補償された電圧信号を
２段階でキャパシタンスに保持し、ホールドと転送のタ
イミングを分け、かつ精度補償を行うので、アナログデ
ータをホールド、転送する際にそのホールドエラーを最
小限に抑え得るという効果を有する。
【図１】この発明に係るホールド回路の１実施例を示す
回路図である。
回路図である。
【図２】同実施例を用いたフィルタ回路を示すブロック
図である。
図である。
【図３】フィルタ回路における乗算回路を示す回路図で
ある。
ある。
【図４】容量結合の例を示す回路図である。
【図５】フィルタ回路の第２実施例を示すブロック図で
ある。
ある。
【図６】フィルタ回路の第２実施例における加算回路を
示す回路図である。
示す回路図である。
Ｈ，Ｈ11〜Ｈ18，Ｈ21〜Ｈ28，Ｈin，Ｈout ホール
ド回路 ＭＣ１，ＭＣ２ 積和回路 Ｄin，ｄin 入力データ Ｍ11〜Ｍ18，Ｍ21〜Ｍ28，Ｍjk 乗算回路 Ａ11〜Ａ17，Ａ21〜Ａ27，Ａt 加算回路 ＳＷ スイッチ Ａｍｐ1〜Ａｍｐ4 演算増幅器 Ｔｒ1〜Ｔｒ4 電界効果トランジスタ Ｃ1〜Ｃ5，Ｃ51〜Ｃ58 キャパシタンス ＣＬＫ0，ＣＬＫ1 クロック ＡＸ アナログデータ Ｂ デジタル入力 ＩＮＶ インバータ Ｖ1〜Ｖ8 電圧 Ｖ8 出力電圧 Ｄout 出力信号 ｍ11〜ｍ18，ｍ21〜ｍ28 乗算回路の出力
ド回路 ＭＣ１，ＭＣ２ 積和回路 Ｄin，ｄin 入力データ Ｍ11〜Ｍ18，Ｍ21〜Ｍ28，Ｍjk 乗算回路 Ａ11〜Ａ17，Ａ21〜Ａ27，Ａt 加算回路 ＳＷ スイッチ Ａｍｐ1〜Ａｍｐ4 演算増幅器 Ｔｒ1〜Ｔｒ4 電界効果トランジスタ Ｃ1〜Ｃ5，Ｃ51〜Ｃ58 キャパシタンス ＣＬＫ0，ＣＬＫ1 クロック ＡＸ アナログデータ Ｂ デジタル入力 ＩＮＶ インバータ Ｖ1〜Ｖ8 電圧 Ｖ8 出力電圧 Ｄout 出力信号 ｍ11〜ｍ18，ｍ21〜ｍ28 乗算回路の出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 昭56−137598（ＪＰ，Ａ) 特開 昭49−104542（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 H03H 17/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】 入力データが非反転入力に接続された第
１演算増幅器と、この第１演算増幅器の出力がドレイン
に接続され第１クロックがゲートに接続された第１電界
効果トランジスタと、第１端子が第１電界効果トランジ
スタのソースおよび第１演算増幅器の反転入力に接続さ
れかつ第２端子が接地された第１キャパシタンスと、こ
の第１キャパシタンスの第１端子が非反転入力に接続さ
れた第２演算増幅器と、この第２演算増幅器の出力がド
レインに接続され第２クロックがゲートに接続された第
２電界効果トランジスタと、第１端子が第２電界効果ト
ランジスタのソースおよび第２演算増幅器の反転入力に
接続されかつ第２端子が接地された第２キャパシタンス
とを備え、第２演算増幅器の出力を出力データとするホ
ールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04339722A JP3097365B2 (ja) | 1992-11-25 | 1992-11-25 | ホールド回路 |
| US08/156,766 US5408142A (en) | 1992-11-25 | 1993-11-24 | Hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04339722A JP3097365B2 (ja) | 1992-11-25 | 1992-11-25 | ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164318A JPH06164318A (ja) | 1994-06-10 |
| JP3097365B2 true JP3097365B2 (ja) | 2000-10-10 |
Family
ID=18330194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04339722A Expired - Fee Related JP3097365B2 (ja) | 1992-11-25 | 1992-11-25 | ホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5408142A (ja) |
| JP (1) | JP3097365B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
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