JP3094045B2 - ディジタル電子スチル・カメラおよびその制御方法 - Google Patents
ディジタル電子スチル・カメラおよびその制御方法Info
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- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Studio Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は，ディジタル電子スチ
ル・カメラおよびその制御方法に関する。
ル・カメラおよびその制御方法に関する。
【０００２】
【発明の背景】ディジタル電子スチル・カメラは，被写
体をＣＣＤなどの固体電子撮像素子を用いて撮像し，固
体電子撮像素子から出力されるアナログ映像信号をディ
ジタル画像データに変換してメモリ・カードなどの記録
媒体に記録するカメラである。ディジタル電子スチル・
カメラを用いて記録された画像データを再生する場合，
専用の再生装置のほか再生機能を有するディジタル電子
スチル・カメラが用いられる。
体をＣＣＤなどの固体電子撮像素子を用いて撮像し，固
体電子撮像素子から出力されるアナログ映像信号をディ
ジタル画像データに変換してメモリ・カードなどの記録
媒体に記録するカメラである。ディジタル電子スチル・
カメラを用いて記録された画像データを再生する場合，
専用の再生装置のほか再生機能を有するディジタル電子
スチル・カメラが用いられる。
【０００３】しかしながらディジタル画像データを再生
する場合，再生回路には再生している間中通電していな
ければならず多大な電力を消費してしまう。とくにバッ
テリィを内蔵し，再生機能を有したディジタル電子スチ
ル・カメラによって再生を行なう場合省電力化は必須で
ある。
する場合，再生回路には再生している間中通電していな
ければならず多大な電力を消費してしまう。とくにバッ
テリィを内蔵し，再生機能を有したディジタル電子スチ
ル・カメラによって再生を行なう場合省電力化は必須で
ある。
【０００４】
【発明の概要】この発明は，再生機能を有したディジタ
ル電子スチル・カメラにおいて再生時の省電力化を図る
ことを目的とする。
ル電子スチル・カメラにおいて再生時の省電力化を図る
ことを目的とする。
【０００５】
【課題を解決するための手段】第１の発明は記録媒体を
着脱可能なディジタル電子スチル・カメラにおいて，入
力するクロック信号に同期して動作し，正規の画素数の
画素データが記録されている上記記録媒体から画素デー
タを間引いて読取る読取手段，入力するクロック信号に
同期して動作し，上記読取手段によって読取られた画素
データに画像再生処理を施す再生処理手段，ならびに上
記読取手段の間引処理における間引きの周期に応じたク
ロック信号を発生し，上記読取手段および上記再生処理
手段に与えるクロック信号発生手段を備えていることを
特徴とする。
着脱可能なディジタル電子スチル・カメラにおいて，入
力するクロック信号に同期して動作し，正規の画素数の
画素データが記録されている上記記録媒体から画素デー
タを間引いて読取る読取手段，入力するクロック信号に
同期して動作し，上記読取手段によって読取られた画素
データに画像再生処理を施す再生処理手段，ならびに上
記読取手段の間引処理における間引きの周期に応じたク
ロック信号を発生し，上記読取手段および上記再生処理
手段に与えるクロック信号発生手段を備えていることを
特徴とする。
【０００６】第１の発明のディジタル電子スチル・カメ
ラの動作方法は，記録媒体を着脱可能なディジタル電子
スチル・カメラにおいて，正規の画素数の画素データの
読取時におけるクロック信号よりも長い周期のクロック
信号に同期して，正規の画素数の画素データが記録され
ている上記記録媒体から画素データを間引きして読取
り，上記長い周期のクロック信号に同期して，読取られ
た画素データの再生処理を行なうことを特徴とする。
ラの動作方法は，記録媒体を着脱可能なディジタル電子
スチル・カメラにおいて，正規の画素数の画素データの
読取時におけるクロック信号よりも長い周期のクロック
信号に同期して，正規の画素数の画素データが記録され
ている上記記録媒体から画素データを間引きして読取
り，上記長い周期のクロック信号に同期して，読取られ
た画素データの再生処理を行なうことを特徴とする。
【０００７】ディジタル回路の消費電力は，ディジタル
回路を動かすクロック信号の周波数にほぼ線型に比例す
る。このため低い周波数のクロック信号を用いてディジ
タル回路を動作させれば消費電力を抑えることができ
る。
回路を動かすクロック信号の周波数にほぼ線型に比例す
る。このため低い周波数のクロック信号を用いてディジ
タル回路を動作させれば消費電力を抑えることができ
る。
【０００８】第１の発明によると，記録媒体に記録され
た画素データが間引かれて読取られる。読取られる画素
データに応じた，撮影時の周波数に比べて低い周波数の
クロック信号を用いて再生処理手段および上記読取手段
が駆動され，再生処理が施される。
た画素データが間引かれて読取られる。読取られる画素
データに応じた，撮影時の周波数に比べて低い周波数の
クロック信号を用いて再生処理手段および上記読取手段
が駆動され，再生処理が施される。
【０００９】第１の発明によると，画素データは間引か
れて記録媒体から読取られるので，読取手段および再生
処理手段は読取られる画素データに応じた周波数のクロ
ック信号によって動作される。このクロック信号は正規
の画素数の画素データすべてを記録媒体から読取り再生
するときのクロック信号の周波数よりも低い周波数であ
るので，消費電力を低く抑えることができる。
れて記録媒体から読取られるので，読取手段および再生
処理手段は読取られる画素データに応じた周波数のクロ
ック信号によって動作される。このクロック信号は正規
の画素数の画素データすべてを記録媒体から読取り再生
するときのクロック信号の周波数よりも低い周波数であ
るので，消費電力を低く抑えることができる。
【００１０】第１の発明によると，カメラに着脱自在な
記録媒体に記録された画素データが間引かれて読取られ
る。読取られる画素データに応じた，撮影時の周波数に
比べて低い周波数のクロック信号を用いて再生処理手段
および上記読取手段が駆動され，再生処理が施される。
記録媒体に記録された画素データが間引かれて読取られ
る。読取られる画素データに応じた，撮影時の周波数に
比べて低い周波数のクロック信号を用いて再生処理手段
および上記読取手段が駆動され，再生処理が施される。
【００１１】第２の発明のディジタル電子スチル・カメ
ラの制御方法は，正規の画素数の画素データを１画素分
ずつ読取る場合におけるクロック信号の周期の正の整数
倍の周期のクロック信号を発生し，発生したクロック信
号に同期して正規の画素数の画素データが記録されてい
る記録媒体から上記正の整数個隣接する画素分ずつの画
素データを読取り，読取られた画素データを平均化し，
発生したクロック信号に同期して，平均化された画素デ
ータの再生処理を行なうものである。
ラの制御方法は，正規の画素数の画素データを１画素分
ずつ読取る場合におけるクロック信号の周期の正の整数
倍の周期のクロック信号を発生し，発生したクロック信
号に同期して正規の画素数の画素データが記録されてい
る記録媒体から上記正の整数個隣接する画素分ずつの画
素データを読取り，読取られた画素データを平均化し，
発生したクロック信号に同期して，平均化された画素デ
ータの再生処理を行なうものである。
【００１２】
【発明の効果】第１の発明によると，画素データは間引
かれてカメラに着脱自在な記録媒体から読取られるの
で，読取手段および再生処理手段は読取られる画素デー
タに応じた周波数のクロック信号によって動作される。
このクロック信号は正規の画素数の画素データすべてを
記録媒体から読取り再生するときのクロック信号の周波
数よりも低い周波数となるので，消費電力を低く抑える
ことができる。画素データは間引かれるので，正規の画
素数よりも少ない画素数をもつ画像を得ることができ
る。表示装置の表示画面が小さい場合に，その表示画面
の大きさに合わせた画像を得ることができるようにな
る。
かれてカメラに着脱自在な記録媒体から読取られるの
で，読取手段および再生処理手段は読取られる画素デー
タに応じた周波数のクロック信号によって動作される。
このクロック信号は正規の画素数の画素データすべてを
記録媒体から読取り再生するときのクロック信号の周波
数よりも低い周波数となるので，消費電力を低く抑える
ことができる。画素データは間引かれるので，正規の画
素数よりも少ない画素数をもつ画像を得ることができ
る。表示装置の表示画面が小さい場合に，その表示画面
の大きさに合わせた画像を得ることができるようにな
る。
【００１３】第２の発明によると，整数個隣接する画素
分ずつ読取られ，クロック信号はこの読取りに対応し
た，正規の画素数の画素データを１画素分ずつ読取る場
合のクロック信号の周期の正の整数倍の周期となる。し
たがって正規の画素数の画素データを記録媒体から読取
り再生するときのクロック信号の周波数よりも低い周波
数となり，消費電力を抑えることができる。
分ずつ読取られ，クロック信号はこの読取りに対応し
た，正規の画素数の画素データを１画素分ずつ読取る場
合のクロック信号の周期の正の整数倍の周期となる。し
たがって正規の画素数の画素データを記録媒体から読取
り再生するときのクロック信号の周波数よりも低い周波
数となり，消費電力を抑えることができる。
【００１４】第３の発明は，記録媒体を着脱可能なディ
ジタル電子スチル・カメラにおいて，被写体を撮像する
固体電子撮像素子を含み，撮像した被写体像を表す画像
データを出力する撮像回路手段，上記撮像回路手段から
出力された画像データを一時的に記憶する記録用画像デ
ータ記憶手段，上記記録用画像データ記憶手段に一時的
に記憶された画像データを読み出して上記記録媒体に記
録する記録回路手段，上記記録媒体に記録された画像デ
ータを読み出して一時的に記憶する再生用画像データ記
憶手段，上記再生用画像データ記憶手段に一時的に記憶
された画像データを読み出して再生処理を行う再生回路
手段，高，低２種類の周波数のクロック信号を発生する
クロック信号発生回路手段，ならびに撮影記録モードに
おいては，上記クロック信号発生回路から高い周波数の
クロック信号を出力させ，この高い周波数のクロック信
号を用いて上記撮像回路手段における撮像処理，上記記
録用画像データ記憶手段における記憶処理および上記記
録回路手段における読み出し記録処理を行うように制御
し，再生モードにおいては，上記クロック信号発生回路
から低い周波数のクロック信号を出力させ，この低いク
ロック信号を用いて上記再生画像データ記憶手段におけ
る記憶処理および上記再生回路手段における読み出し再
生処理を行うように制御する手段を備えている。上記記
録用画像データ記憶手段と上記再生用画像データ記憶手
段とは共通でもよいし，異なるものでもよい。
ジタル電子スチル・カメラにおいて，被写体を撮像する
固体電子撮像素子を含み，撮像した被写体像を表す画像
データを出力する撮像回路手段，上記撮像回路手段から
出力された画像データを一時的に記憶する記録用画像デ
ータ記憶手段，上記記録用画像データ記憶手段に一時的
に記憶された画像データを読み出して上記記録媒体に記
録する記録回路手段，上記記録媒体に記録された画像デ
ータを読み出して一時的に記憶する再生用画像データ記
憶手段，上記再生用画像データ記憶手段に一時的に記憶
された画像データを読み出して再生処理を行う再生回路
手段，高，低２種類の周波数のクロック信号を発生する
クロック信号発生回路手段，ならびに撮影記録モードに
おいては，上記クロック信号発生回路から高い周波数の
クロック信号を出力させ，この高い周波数のクロック信
号を用いて上記撮像回路手段における撮像処理，上記記
録用画像データ記憶手段における記憶処理および上記記
録回路手段における読み出し記録処理を行うように制御
し，再生モードにおいては，上記クロック信号発生回路
から低い周波数のクロック信号を出力させ，この低いク
ロック信号を用いて上記再生画像データ記憶手段におけ
る記憶処理および上記再生回路手段における読み出し再
生処理を行うように制御する手段を備えている。上記記
録用画像データ記憶手段と上記再生用画像データ記憶手
段とは共通でもよいし，異なるものでもよい。
【００１５】第３の発明においては再生モードにおいて
低い周波数のクロック信号を出力させ再生回路手段を動
作させている。これにより再生モードにおけるディジタ
ル電子スチル・カメラの消費電力を抑えることができ
る。
低い周波数のクロック信号を出力させ再生回路手段を動
作させている。これにより再生モードにおけるディジタ
ル電子スチル・カメラの消費電力を抑えることができ
る。
【００１６】
【実施例】図１はこの発明の実施例を示すもので，ディ
ジタル電子スチル・カメラの電気的構成を示すブロック
図である。
ジタル電子スチル・カメラの電気的構成を示すブロック
図である。
【００１７】ディジタル電子スチル・カメラ10の全体の
動作は全体制御部30によって統括される。ディジタル電
子スチル・カメラ10に含まれる各回路ブロックは，シス
テム・クロック発生回路20から出力されるシステム・ク
ロック信号に同期して動作される。またディジタル画像
データは，メモリ・コントローラ40によってフレーム・
メモリ16への書込みおよびフレーム・メモリ16からの読
取りが行なわれる。メモリ・コントローラ40によってフ
レーム・メモリ16に記憶されている画素データを逐一読
取ることもできるし，画素データを間引いて読取ること
もできるし（後述する第１実施例），隣接する２個の画
素のデータを同時に読取ることもできる（後述する第２
実施例）。
動作は全体制御部30によって統括される。ディジタル電
子スチル・カメラ10に含まれる各回路ブロックは，シス
テム・クロック発生回路20から出力されるシステム・ク
ロック信号に同期して動作される。またディジタル画像
データは，メモリ・コントローラ40によってフレーム・
メモリ16への書込みおよびフレーム・メモリ16からの読
取りが行なわれる。メモリ・コントローラ40によってフ
レーム・メモリ16に記憶されている画素データを逐一読
取ることもできるし，画素データを間引いて読取ること
もできるし（後述する第１実施例），隣接する２個の画
素のデータを同時に読取ることもできる（後述する第２
実施例）。
【００１８】被写体を撮影し，撮影により得られた画像
データをメモリ・カード１に記録する撮影モード（また
は記録モード）においては，システム・クロック発生回
路20からは14.32 ＭＨｚの周波数のクロック信号が出力
され，各回路ブロックはこのクロック信号に同期して動
作する。
データをメモリ・カード１に記録する撮影モード（また
は記録モード）においては，システム・クロック発生回
路20からは14.32 ＭＨｚの周波数のクロック信号が出力
され，各回路ブロックはこのクロック信号に同期して動
作する。
【００１９】被写体像は結像レンズ11によってＣＣＤ12
上に結像され，ＣＣＤ12から被写体像を表わすアナログ
映像信号が出力される。アナログ映像信号は前処理回路
13に与えられる。前処理回路13は入力するアナログ映像
信号の増幅などの処理を行なう回路である。前処理回路
13から出力されるアナログ映像信号はアナログ／ディジ
タル（Ａ／Ｄ）変換回路14に与えられ，ディジタル画像
データに変換される。
上に結像され，ＣＣＤ12から被写体像を表わすアナログ
映像信号が出力される。アナログ映像信号は前処理回路
13に与えられる。前処理回路13は入力するアナログ映像
信号の増幅などの処理を行なう回路である。前処理回路
13から出力されるアナログ映像信号はアナログ／ディジ
タル（Ａ／Ｄ）変換回路14に与えられ，ディジタル画像
データに変換される。
【００２０】Ａ／Ｄ変換回路14によって変換されたディ
ジタル画像データはメモリ・コントローラ40の制御の下
に，一旦フレーム・メモリ16に記憶される。フレーム・
メモリ16に記憶されたディジタル画像データは輝度デー
タ／色データ（Ｙ／Ｃ）処理回路18に与えられ，輝度デ
ータと色データとに分離される。輝度データおよび色デ
ータを含むディジタル画像データは再びフレーム・メモ
リ16に与えられ記憶される。フレーム・メモリ16に記憶
されている画素データの配列が図２に模式的に示されて
いる。この例では１水平方向に768 個の画素が存在す
る。
ジタル画像データはメモリ・コントローラ40の制御の下
に，一旦フレーム・メモリ16に記憶される。フレーム・
メモリ16に記憶されたディジタル画像データは輝度デー
タ／色データ（Ｙ／Ｃ）処理回路18に与えられ，輝度デ
ータと色データとに分離される。輝度データおよび色デ
ータを含むディジタル画像データは再びフレーム・メモ
リ16に与えられ記憶される。フレーム・メモリ16に記憶
されている画素データの配列が図２に模式的に示されて
いる。この例では１水平方向に768 個の画素が存在す
る。
【００２１】フレーム・メモリ16に記憶されたディジタ
ル画像データは再び読出され，圧縮／伸張回路17に与え
られる。圧縮／伸張回路17はＤＣＴ（Discrete Cosine
Transformation），ハフマン符号化，ランレングス符号
化によりデータ圧縮する処理および圧縮されたディジタ
ル画像データを圧縮処理とは逆の手順で伸張する処理を
行なう回路である。圧縮／伸張回路17によってデータ圧
縮されたディジタル画像データはメモリ・カード１に与
えられ，その所定の領域に記録される。
ル画像データは再び読出され，圧縮／伸張回路17に与え
られる。圧縮／伸張回路17はＤＣＴ（Discrete Cosine
Transformation），ハフマン符号化，ランレングス符号
化によりデータ圧縮する処理および圧縮されたディジタ
ル画像データを圧縮処理とは逆の手順で伸張する処理を
行なう回路である。圧縮／伸張回路17によってデータ圧
縮されたディジタル画像データはメモリ・カード１に与
えられ，その所定の領域に記録される。
【００２２】メモリ・カード１に記録されているディジ
タル画像データを再生するときには（再生モード），シ
ステム・クロック発生回路20からは7.16ＭＨｚの周波数
のクロック信号が出力され，各回路ブロックはこのクロ
ック信号に同期して動作する。
タル画像データを再生するときには（再生モード），シ
ステム・クロック発生回路20からは7.16ＭＨｚの周波数
のクロック信号が出力され，各回路ブロックはこのクロ
ック信号に同期して動作する。
【００２３】再生モードにおいてディジタル画像データ
がメモリ・カード１から読出され，圧縮／伸張回路17に
与えられる。圧縮／伸張回路17によってデータ伸張が行
なわれるとメモリ・コントローラ40の制御の下に伸張さ
れた画像データはフレーム・メモリ16に再び記憶され
る。
がメモリ・カード１から読出され，圧縮／伸張回路17に
与えられる。圧縮／伸張回路17によってデータ伸張が行
なわれるとメモリ・コントローラ40の制御の下に伸張さ
れた画像データはフレーム・メモリ16に再び記憶され
る。
【００２４】フレーム・メモリ16に記憶されたディジタ
ル画像データはメモリ・コントローラ40の制御の下に画
素データが間引きされて読出される（第１実施例），ま
たは読出された隣接する画素のデータが平均化される
（第２実施例）。
ル画像データはメモリ・コントローラ40の制御の下に画
素データが間引きされて読出される（第１実施例），ま
たは読出された隣接する画素のデータが平均化される
（第２実施例）。
【００２５】フレーム・メモリ16から読出された画素デ
ータの配列が図３に模式的に示されている。この例では
再生時は水平方向に384 個の画素が存在することとな
る。いずれにしても再生モードにおいては，画素数は撮
影モードにおける画素数よりも少なくなっており，かつ
各回路ブロックに与えられるクロック信号の周波数も撮
影モードよりも低くなっている。
ータの配列が図３に模式的に示されている。この例では
再生時は水平方向に384 個の画素が存在することとな
る。いずれにしても再生モードにおいては，画素数は撮
影モードにおける画素数よりも少なくなっており，かつ
各回路ブロックに与えられるクロック信号の周波数も撮
影モードよりも低くなっている。
【００２６】フレーム・メモリ16から読出されたディジ
タル画像データは，Ｙ／Ｃ処理回路18を経て再生回路19
に与えられる。再生回路19は入力するディジタル画像デ
ータをアナログ映像信号に変換し，増幅する回路であ
る。再生回路14から出力されるアナログ映像信号はモニ
タ表示装置２に与えられ可視表示される。
タル画像データは，Ｙ／Ｃ処理回路18を経て再生回路19
に与えられる。再生回路19は入力するディジタル画像デ
ータをアナログ映像信号に変換し，増幅する回路であ
る。再生回路14から出力されるアナログ映像信号はモニ
タ表示装置２に与えられ可視表示される。
【００２７】システム・クロック発生回路20の詳細なブ
ロック図が図４に示されている。
ロック図が図４に示されている。
【００２８】システム・クロック発生回路20には28.64
ＭＨｚの周波数の水晶発振器21が含まれている。水晶発
振器21の出力は２分周回路22に与えられ，14.32 ＭＨｚ
の周波数のクロック信号に変換される。２分周回路22の
出力は一方ではセレクタ24に，他方では２分周回路23に
与えられる。２分周回路23からは7.16ＭＨｚの周波数の
クロック信号が出力されセレクタ24に与えられる。
ＭＨｚの周波数の水晶発振器21が含まれている。水晶発
振器21の出力は２分周回路22に与えられ，14.32 ＭＨｚ
の周波数のクロック信号に変換される。２分周回路22の
出力は一方ではセレクタ24に，他方では２分周回路23に
与えられる。２分周回路23からは7.16ＭＨｚの周波数の
クロック信号が出力されセレクタ24に与えられる。
【００２９】セレクタ24には全体制御部30から周波数選
択信号（またはモード設定信号）が与えられており，撮
影モードにおいては２分周回路22から出力される14.32
ＭＨｚの周波数のクロック信号がセレクタ24から出力さ
れ，再生モードにおいては２分周回路23から出力される
7.16ＭＨｚの周波数のクロック信号がセレクタ24から出
力される。セレクタ24の出力はアンド・ゲート25に与え
られる。アンド・ゲート25には全体制御部30からスリー
プ制御信号が与えられており，スリープ制御信号が出力
されている間のみクロック信号ＣＫがシステム・クロッ
ク発生回路20から出力される。アンド・ゲート25を通過
したクロック信号ＣＫはラッチ回路26を経て出力され
る。
択信号（またはモード設定信号）が与えられており，撮
影モードにおいては２分周回路22から出力される14.32
ＭＨｚの周波数のクロック信号がセレクタ24から出力さ
れ，再生モードにおいては２分周回路23から出力される
7.16ＭＨｚの周波数のクロック信号がセレクタ24から出
力される。セレクタ24の出力はアンド・ゲート25に与え
られる。アンド・ゲート25には全体制御部30からスリー
プ制御信号が与えられており，スリープ制御信号が出力
されている間のみクロック信号ＣＫがシステム・クロッ
ク発生回路20から出力される。アンド・ゲート25を通過
したクロック信号ＣＫはラッチ回路26を経て出力され
る。
【００３０】図５はフレーム・メモリに記憶された画素
データを間引いて読出す第１実施例によるメモリ・コン
トローラ40の構成を示している。
データを間引いて読出す第１実施例によるメモリ・コン
トローラ40の構成を示している。
【００３１】メモリ・コントローラ40には，ディジタル
画像データの転送のためにデータ方向制御回路41ならび
に双方向バッファ42，43および44が含まれている。また
ディジタル画像データをフレーム・メモリ16に書込むお
よびフレーム・メモリ16から読取るために読取／書込制
御回路46，水平走査線方向の画素データの記録および書
込みのためのＨ方向イネーブル信号ならびに垂直走査線
方向の画素データの記録および書込みのためのＶ方向イ
ネーブル信号を出力するイネーブル信号発生回路47，Ｈ
方向アドレス・カウンタ48，Ｖ方向アドレス・カウンタ
49，２倍回路50，セレクタ51，ならびにラッチ・バッフ
ァ回路52，53および54が含まれている。さらに，メモリ
・コントローラ40の全体の動作を制御するための制御部
45が含まれている。
画像データの転送のためにデータ方向制御回路41ならび
に双方向バッファ42，43および44が含まれている。また
ディジタル画像データをフレーム・メモリ16に書込むお
よびフレーム・メモリ16から読取るために読取／書込制
御回路46，水平走査線方向の画素データの記録および書
込みのためのＨ方向イネーブル信号ならびに垂直走査線
方向の画素データの記録および書込みのためのＶ方向イ
ネーブル信号を出力するイネーブル信号発生回路47，Ｈ
方向アドレス・カウンタ48，Ｖ方向アドレス・カウンタ
49，２倍回路50，セレクタ51，ならびにラッチ・バッフ
ァ回路52，53および54が含まれている。さらに，メモリ
・コントローラ40の全体の動作を制御するための制御部
45が含まれている。
【００３２】撮影モードにおいて，Ａ／Ｄ変換回路14か
ら出力されるディジタル画像データは，データ方向制御
回路41および双方向バッファ44を経てクレーム・メモリ
16に与えられる。また読取／書込制御回路46から書込制
御信号が出力され，ラッチ・バッファ回路54を介してフ
レーム・メモリ16に与えられる。イネーブル信号発生回
路47からＨ方向イネーブル信号およびＶ方向イネーブル
信号が出力され，Ｈ方向アドレス・カウンタ48およびＶ
方向アドレス・カウンタ49に与えられる。Ｈ方向アドレ
ス・カウンタ48およびＶ方向アドレス・カウンタ49にイ
ネーブル信号が入力すると，これらのカウンタ48および
49において入力クロック信号のカウントが開始される。
すなわち，カウンタ48は入力クロック信号ＣＫを計数
し，計数値が768 （水平方向の画素数）に等しくなると
出力信号を発生し，カウンタ49に与える。カウンタ49は
カウンタ48から与えられる信号を計数する。
ら出力されるディジタル画像データは，データ方向制御
回路41および双方向バッファ44を経てクレーム・メモリ
16に与えられる。また読取／書込制御回路46から書込制
御信号が出力され，ラッチ・バッファ回路54を介してフ
レーム・メモリ16に与えられる。イネーブル信号発生回
路47からＨ方向イネーブル信号およびＶ方向イネーブル
信号が出力され，Ｈ方向アドレス・カウンタ48およびＶ
方向アドレス・カウンタ49に与えられる。Ｈ方向アドレ
ス・カウンタ48およびＶ方向アドレス・カウンタ49にイ
ネーブル信号が入力すると，これらのカウンタ48および
49において入力クロック信号のカウントが開始される。
すなわち，カウンタ48は入力クロック信号ＣＫを計数
し，計数値が768 （水平方向の画素数）に等しくなると
出力信号を発生し，カウンタ49に与える。カウンタ49は
カウンタ48から与えられる信号を計数する。
【００３３】Ｈ方向アドレス・カウンタ48のカウント値
を表わす出力データは，セレクタ51および２倍回路50に
それぞれ与えられる。２倍回路50の出力はセレクタ51に
与えられる。撮影モードにおいてはＨ方向アドレス・カ
ウンタ48によってカウントされた値を表わすデータがセ
レクタ51を通ってそのままラッチ・バッファ回路52に与
えられ，水平方向のアドレス・データとしてフレーム・
メモリ16に与えられる。またＶ方向アドレス・カウンタ
49のカウント値を表わすデータはラッチ・バッファ回路
53に与えられ，垂直方向のアドレス・データとしてフレ
ーム・メモリ16に与えられる。ラッチ・バッファ回路52
および53から出力されるアドレス・データによって特定
されるアドレスをもつフレーム・メモリ16の記憶場所
に，双方向バッファ44から出力されるディジタル画像デ
ータが記憶される。
を表わす出力データは，セレクタ51および２倍回路50に
それぞれ与えられる。２倍回路50の出力はセレクタ51に
与えられる。撮影モードにおいてはＨ方向アドレス・カ
ウンタ48によってカウントされた値を表わすデータがセ
レクタ51を通ってそのままラッチ・バッファ回路52に与
えられ，水平方向のアドレス・データとしてフレーム・
メモリ16に与えられる。またＶ方向アドレス・カウンタ
49のカウント値を表わすデータはラッチ・バッファ回路
53に与えられ，垂直方向のアドレス・データとしてフレ
ーム・メモリ16に与えられる。ラッチ・バッファ回路52
および53から出力されるアドレス・データによって特定
されるアドレスをもつフレーム・メモリ16の記憶場所
に，双方向バッファ44から出力されるディジタル画像デ
ータが記憶される。
【００３４】再生モードにおいては，フレーム・メモリ
16から読取られる画像データは双方向バッファ44，デー
タ方向制御回路41および双方向バッファ43を介してＹ／
Ｃ処理回路18に与えられる。また読取／書込制御回路46
から読取制御データが出力され，ラッチ・バッファ回路
54を介してフレーム・メモリ16に与えられる。アドレス
・データの発生のためにイネーブル信号発生回路47から
Ｈ方向およびＶ方向のイネーブル信号が出力され，アド
レス・カウンタ48および49においてカウントが開始され
る。再生モードにおいては，カウンタ48はその計数値が
384 になったときに出力信号を発生する。また２倍回路
50からの出力がラッチ・バッファ回路52を経てフレーム
・メモリ16に水平方向のアドレス・データとして与えら
れるようセレクタ51が制御される。これにより図６の下
段に示すように，フレーム・メモリ16からは水平方向に
１画素ごと間引きされながら画素データが読出される。
読出された画素のデータはＹ／Ｃ処理回路18を経て，再
生回路19に与えられることとなる。間引きされて読出さ
れた各画像データは図６の上段に示すように，水平方向
に隣接する２画素を表わす画像データとして扱われる。
16から読取られる画像データは双方向バッファ44，デー
タ方向制御回路41および双方向バッファ43を介してＹ／
Ｃ処理回路18に与えられる。また読取／書込制御回路46
から読取制御データが出力され，ラッチ・バッファ回路
54を介してフレーム・メモリ16に与えられる。アドレス
・データの発生のためにイネーブル信号発生回路47から
Ｈ方向およびＶ方向のイネーブル信号が出力され，アド
レス・カウンタ48および49においてカウントが開始され
る。再生モードにおいては，カウンタ48はその計数値が
384 になったときに出力信号を発生する。また２倍回路
50からの出力がラッチ・バッファ回路52を経てフレーム
・メモリ16に水平方向のアドレス・データとして与えら
れるようセレクタ51が制御される。これにより図６の下
段に示すように，フレーム・メモリ16からは水平方向に
１画素ごと間引きされながら画素データが読出される。
読出された画素のデータはＹ／Ｃ処理回路18を経て，再
生回路19に与えられることとなる。間引きされて読出さ
れた各画像データは図６の上段に示すように，水平方向
に隣接する２画素を表わす画像データとして扱われる。
【００３５】再生モードにおいては，撮影モードのクロ
ック信号の１／２の周波数のクロック信号によって各回
路が動作しているので，再生時における消費電力を低く
抑えることができる。
ック信号の１／２の周波数のクロック信号によって各回
路が動作しているので，再生時における消費電力を低く
抑えることができる。
【００３６】図７は，図８に示すように水平方向に隣接
する２つの画素の画素データをフレーム・メモリから同
時に読取り，読取った画素データを相加平均して１つの
画素のデータとして再生処理する第２実施例によるメモ
リ・コントローラの構成を示している。図７において，
図５に示すものと同一物には同一符号を付して説明を省
略する。
する２つの画素の画素データをフレーム・メモリから同
時に読取り，読取った画素データを相加平均して１つの
画素のデータとして再生処理する第２実施例によるメモ
リ・コントローラの構成を示している。図７において，
図５に示すものと同一物には同一符号を付して説明を省
略する。
【００３７】図７に示すメモリ・コントローラに対して
は，16ビットのフレーム・メモリ16が利用される。メモ
リ・コントローラにおいて８ビットの１画素分のデータ
が16ビットの２画素分のデータに変換されフレーム・メ
モリ16に与えられ，２画素分のデータが一度に記憶され
る。また，フレーム・メモリ16に記憶されている16ビッ
ト・データは，８ビットの２画素分のデータに変換され
てＹ／Ｃ処理回路18に与えられる。
は，16ビットのフレーム・メモリ16が利用される。メモ
リ・コントローラにおいて８ビットの１画素分のデータ
が16ビットの２画素分のデータに変換されフレーム・メ
モリ16に与えられ，２画素分のデータが一度に記憶され
る。また，フレーム・メモリ16に記憶されている16ビッ
ト・データは，８ビットの２画素分のデータに変換され
てＹ／Ｃ処理回路18に与えられる。
【００３８】図７に示すメモリ・コントローラには，図
５に示すメモリ・コントローラの構成に加えてラッチ回
路61および62，加算回路63，除算回路64ならびにセレク
タ65が含まれている。また，分周回路66およびセレクタ
67が設けられている。
５に示すメモリ・コントローラの構成に加えてラッチ回
路61および62，加算回路63，除算回路64ならびにセレク
タ65が含まれている。また，分周回路66およびセレクタ
67が設けられている。
【００３９】撮影モードにおいては，クロック信号発生
回路20から14.32 ＭＨｚのクロック信号が出力され各回
路ブロックに与えられる。Ａ／Ｄ変換回路14からは１画
素当り８ビットの画素データが出力され，メモリ・コン
トローラ40に与えられる。メモリ・コントローラに入力
した画素データはラッチ回路61においてクロック信号の
１周期の間保持され，次の画素の画素データと合わされ
て２画素分の16ビットの画素データに変換される。16ビ
ットの画素データはデータ方向制御回路41Ａおよび双方
向バッファ44Ａを介してフレーム・メモリ16に与えられ
る。
回路20から14.32 ＭＨｚのクロック信号が出力され各回
路ブロックに与えられる。Ａ／Ｄ変換回路14からは１画
素当り８ビットの画素データが出力され，メモリ・コン
トローラ40に与えられる。メモリ・コントローラに入力
した画素データはラッチ回路61においてクロック信号の
１周期の間保持され，次の画素の画素データと合わされ
て２画素分の16ビットの画素データに変換される。16ビ
ットの画素データはデータ方向制御回路41Ａおよび双方
向バッファ44Ａを介してフレーム・メモリ16に与えられ
る。
【００４０】フレーム・メモリ16への16ビットの画素デ
ータを記憶するためにメモリ・コントローラ40からはア
ドレス・データが出力される。セレクタ67にはクロック
信号発生回路20から出力される14.32 ＭＨｚのクロック
信号ＣＫと，このクロック信号を分周回路66によって分
周して得た7.16ＭＨｚのクロック信号とが与えられてい
る。撮影モードにおいては，分周回路66から出力される
クロック信号がＨ方向アドレス・カウンタ48に与えられ
るようセレクタ67が制御される。このためＨ方向アドレ
ス・カウンタ48では14.32 ＭＨｚのクロック信号が与え
られたときの２倍の間隔でカウントが行なわれることと
なる。したがって，フレーム・メモリには２画素分の16
ビット・データが書込まれていく。Ｈ方向アドレス・カ
ウンタ48は，いかなるモードにおいても，その計数値が
384 になったときに出力信号を発生してアドレス・カウ
ンタ49に与える。
ータを記憶するためにメモリ・コントローラ40からはア
ドレス・データが出力される。セレクタ67にはクロック
信号発生回路20から出力される14.32 ＭＨｚのクロック
信号ＣＫと，このクロック信号を分周回路66によって分
周して得た7.16ＭＨｚのクロック信号とが与えられてい
る。撮影モードにおいては，分周回路66から出力される
クロック信号がＨ方向アドレス・カウンタ48に与えられ
るようセレクタ67が制御される。このためＨ方向アドレ
ス・カウンタ48では14.32 ＭＨｚのクロック信号が与え
られたときの２倍の間隔でカウントが行なわれることと
なる。したがって，フレーム・メモリには２画素分の16
ビット・データが書込まれていく。Ｈ方向アドレス・カ
ウンタ48は，いかなるモードにおいても，その計数値が
384 になったときに出力信号を発生してアドレス・カウ
ンタ49に与える。
【００４１】フレーム・メモリ16に書込まれた画素デー
タがメモリ・カード１への記録のためにＹ／Ｃ処理回路
18に転送される場合には，16ビットの画素データがフレ
ーム・メモリから読取られ，双方向バッファ44Ａを経て
データ方向制御回路41Ａに与えられる。データ方向制御
回路41Ａから出力される16ビットの画素データのうち８
ビットの画素データはラッチ回路62を経て（ラッチ回路
62で１クロック周期の時間，遅延されて）セレクタ65に
与えられ，残りの８ビットの画素データはラッチ回路62
を経ずにセレクタ65に与えられる。これにより２画素の
16ビット・データから１画素ずつの８ビット・データに
変換される。８ビットに変換された画素データがセレク
タ65および双方向バッファ43を経てＹ／Ｃ処理回路18に
与えられる。
タがメモリ・カード１への記録のためにＹ／Ｃ処理回路
18に転送される場合には，16ビットの画素データがフレ
ーム・メモリから読取られ，双方向バッファ44Ａを経て
データ方向制御回路41Ａに与えられる。データ方向制御
回路41Ａから出力される16ビットの画素データのうち８
ビットの画素データはラッチ回路62を経て（ラッチ回路
62で１クロック周期の時間，遅延されて）セレクタ65に
与えられ，残りの８ビットの画素データはラッチ回路62
を経ずにセレクタ65に与えられる。これにより２画素の
16ビット・データから１画素ずつの８ビット・データに
変換される。８ビットに変換された画素データがセレク
タ65および双方向バッファ43を経てＹ／Ｃ処理回路18に
与えられる。
【００４２】Ｙ／Ｃ処理回路18からフレーム・メモリ16
に画素データが書込まれるときには，Ｙ／Ｃ処理回路か
ら８ビットの画素データがメモリ・コントローラ40に与
えられ，双方向バッファ43およびセレクタ65を介してラ
ッチ回路62でクロック信号の一周期分遅延されてデータ
方向制御回路41Ａに入力する。またそれに続く８ビット
の画素データはラッチ回路62を経ずにデータ方向制御回
路41Ａに与えられる。このようにしてラッチ回路62によ
りクロック信号の一周期分だけ保持された先行する８ビ
ット・データと，後続する８ビット・データとから16ビ
ット・データが形成される。変換された16ビット・デー
タがデータ方向制御回路41Ａおよび双方向バッファ44Ａ
を経てフレーム・メモリ16に与えられて記憶される。
に画素データが書込まれるときには，Ｙ／Ｃ処理回路か
ら８ビットの画素データがメモリ・コントローラ40に与
えられ，双方向バッファ43およびセレクタ65を介してラ
ッチ回路62でクロック信号の一周期分遅延されてデータ
方向制御回路41Ａに入力する。またそれに続く８ビット
の画素データはラッチ回路62を経ずにデータ方向制御回
路41Ａに与えられる。このようにしてラッチ回路62によ
りクロック信号の一周期分だけ保持された先行する８ビ
ット・データと，後続する８ビット・データとから16ビ
ット・データが形成される。変換された16ビット・デー
タがデータ方向制御回路41Ａおよび双方向バッファ44Ａ
を経てフレーム・メモリ16に与えられて記憶される。
【００４３】再生モードにおいては，クロック信号発生
回路20から7.16ＭＨｚのクロック信号ＣＫが出力され各
回路ブロックに与えられる。フレーム・メモリ16から16
ビットの画素データが読取られ，双方向バッファ44Ａお
よびデータ方向制御回路41Ａを経て加算回路63に与えら
れる。加算回路63において，入力した16ビット・データ
のうち上位８ビット・データと下位８ビット・データと
が加算される。加算された画素データは除算回路64にお
いて２で割る除算処理が施される。加算回路63および除
算回路64によって，図８に模式的に示すように隣接する
画素の相加平均を表わす画素のデータが得られたことと
なる。再生モードにおいてはセレクタ65は加算回路63と
減算回路64を選択する。
回路20から7.16ＭＨｚのクロック信号ＣＫが出力され各
回路ブロックに与えられる。フレーム・メモリ16から16
ビットの画素データが読取られ，双方向バッファ44Ａお
よびデータ方向制御回路41Ａを経て加算回路63に与えら
れる。加算回路63において，入力した16ビット・データ
のうち上位８ビット・データと下位８ビット・データと
が加算される。加算された画素データは除算回路64にお
いて２で割る除算処理が施される。加算回路63および除
算回路64によって，図８に模式的に示すように隣接する
画素の相加平均を表わす画素のデータが得られたことと
なる。再生モードにおいてはセレクタ65は加算回路63と
減算回路64を選択する。
【００４４】除算回路64から出力される画素データは，
セレクタ65および双方向バッファ43を経てＹ／Ｃ処理回
路18に与えられて再生回路19に入力する。再生回路19に
おいて再生処理がなされ，アナログ映像信号がモニタ表
示装置２に与えられ可視表示される。
セレクタ65および双方向バッファ43を経てＹ／Ｃ処理回
路18に与えられて再生回路19に入力する。再生回路19に
おいて再生処理がなされ，アナログ映像信号がモニタ表
示装置２に与えられ可視表示される。
【００４５】また再生モードにおいては，クロック信号
発生回路20から出力される7.16ＭＨｚのクロック信号が
セレクタ67を通してＨ方向アドレス・カウンタ48に与え
られ，カウント値を表わすデータがラッチ・バッファ回
路52Ａを介してＨ方向のアドレス・データとしてフレー
ム・メモリ16に与えられる。
発生回路20から出力される7.16ＭＨｚのクロック信号が
セレクタ67を通してＨ方向アドレス・カウンタ48に与え
られ，カウント値を表わすデータがラッチ・バッファ回
路52Ａを介してＨ方向のアドレス・データとしてフレー
ム・メモリ16に与えられる。
【００４６】メモリ・コントローラを図７に示す構成と
しても，再生モードのクロック信号の周波数（たとえば
7.16ＭＨｚ）は撮影モードのクロック信号の周波数（た
とえば14.32 ＭＨｚ）の１／２の周期で済むので，再生
時の消費電力を低く抑えることができる。
しても，再生モードのクロック信号の周波数（たとえば
7.16ＭＨｚ）は撮影モードのクロック信号の周波数（た
とえば14.32 ＭＨｚ）の１／２の周期で済むので，再生
時の消費電力を低く抑えることができる。
【図１】この発明の第１および第２実施例に共通のもの
で，ディジタル電子スチル・カメラの電気的構成を示す
ブロック図である。
で，ディジタル電子スチル・カメラの電気的構成を示す
ブロック図である。
【図２】フレーム・メモリに記憶された画素データに対
応する画素の配列を模式的に表わしている。
応する画素の配列を模式的に表わしている。
【図３】再生時における画素配列を模式的に表わしてい
る。
る。
【図４】システム・クロック発生回路の構成例を示すブ
ロック図である。
ロック図である。
【図５】第１実施例におけるメモリ・コントローラの構
成例を示すブロック図である。
成例を示すブロック図である。
【図６】図５に示すメモリ・コントローラによって画素
が間引きされて再生される様子を示している。
が間引きされて再生される様子を示している。
【図７】第２実施例におけるメモリ・コントローラの他
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図８】図７に示すメモリ・コントローラによって隣接
する画素が相加平均されて再生される様子を示してい
る。
する画素が相加平均されて再生される様子を示してい
る。
10 ディジタル電子スチル・カメラ 20 システム・クロック発生回路 30 全体制御部 40 メモリ・コントローラ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/93 H04N 5/225 H04N 5/907 H04N 5/91 H04N 5/92
Claims (5)
- 【請求項１】 記録媒体を着脱可能なディジタル電子ス
チル・カメラにおいて， 入力するクロック信号に同期して動作し，正規の画素数
の画素データが記録されている上記記録媒体から画素デ
ータを間引いて読取る読取手段， 入力するクロック信号に同期して動作し，上記読取手段
によって読取られた画素データに画像再生処理を施す再
生処理手段，ならびに上記読取手段の間引処理における
間引きの周期に応じたクロック信号を発生し，上記読取
手段および上記再生処理手段に与えるクロック信号発生
手段， を備えたディジタル電子スチル・カメラ。 - 【請求項２】 記録媒体に記録されている正規の画素数
の画素データを１画素分ずつ読取る場合におけるクロッ
ク信号の周期の正の整数倍の周期のクロック信号を出力
するクロック信号発生手段， 上記クロック信号発生手段から出力されるクロック信号
に同期して動作し，正規の画素数の画素データが記録さ
れている記録媒体から上記正の整数個隣接する画素分ず
つ画素データを読取る読取手段， 上記読取手段により読取られた画素データを平均化する
平均化手段，および上記クロック信号発生手段から出力
されるクロック信号に同期して動作し，上記平均化手段
により平均化された画素データの再生処理を行なう再生
手段， を備えたディジタル電子スチル・カメラ。 - 【請求項３】 記録媒体を着脱可能なディジタル電子ス
チル・カメラにおいて， 正規の画素数の画素データの読取時におけるクロック信
号よりも長い周期のクロック信号に同期して，正規の画
素数の画素データが記録されている上記記録媒体から画
素データを間引きして読取り， 上記長い周期のクロック信号に同期して，読取られた画
素データの再生処理を行なう， ディジタル電子スチル・カメラの制御方法。 - 【請求項４】 正規の画素数の画素データを１画素分ず
つ読取る場合におけるクロック信号の周期の正の整数倍
の周期のクロック信号を発生し， 発生したクロック信号に同期して正規の画素数の画素デ
ータが記録されている記録媒体から上記正の整数個隣接
する画素分ずつの画素データを読取り， 読取られた画素データを平均化し， 発生したクロック信号に同期して，平均化された画素デ
ータの再生処理を行なう， ディジタル電子スチル・カメラの制御方法。 - 【請求項５】 記録媒体を着脱可能なディジタル電子ス
チル・カメラにおいて， 被写体を撮像する固体電子撮像素子を含み，撮像した被
写体像を表す画像データを出力する撮像回路手段， 上記撮像回路手段から出力された画像データを一時的に
記憶する記録用画像データ記憶手段， 上記記録用画像データ記憶手段に一時的に記憶された画
像データを読み出して上記記録媒体に記録する記録回路
手段， 上記記録媒体に記録された画像データを読み出して一時
的に記憶する再生用画像データ記憶手段， 上記再生用画像データ記憶手段に一時的に記憶された画
像データを読み出して再生処理を行う再生回路手段， 高，低２種類の周波数のクロック信号を発生するクロッ
ク信号発生回路手段，ならびに撮影記録モードにおいて
は，上記クロック信号発生回路から高い周波数のクロッ
ク信号を出力させ，この高い周波数のクロック信号を用
いて上記撮像回路手段における撮像処理，上記記録用画
像データ記憶手段における記憶処理および上記記録回路
手段における読み出し記録処理を行うように制御し，再
生モードにおいては，上記クロック信号発生回路から低
い周波数のクロック信号を出力させ，この低いクロック
信号を用いて上記再生画像データ記憶手段における記憶
処理および上記再生回路手段における読み出し再生処理
を行うように制御する手段， を備えたディジタル電子スチル・カメラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03351792A JP3094045B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル電子スチル・カメラおよびその制御方法 |
| US08/465,180 US5539455A (en) | 1991-12-16 | 1995-06-05 | Digital electronic still-video camera and method of controlling same to reduce power consumption during playback |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03351792A JP3094045B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル電子スチル・カメラおよびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167987A JPH05167987A (ja) | 1993-07-02 |
| JP3094045B2 true JP3094045B2 (ja) | 2000-10-03 |
Family
ID=18419639
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03351792A Expired - Fee Related JP3094045B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル電子スチル・カメラおよびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539455A (ja) |
| JP (1) | JP3094045B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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