JP3080457B2 - 分散アドレス変換方式 - Google Patents
分散アドレス変換方式Info
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- JP3080457B2 JP3080457B2 JP03345447A JP34544791A JP3080457B2 JP 3080457 B2 JP3080457 B2 JP 3080457B2 JP 03345447 A JP03345447 A JP 03345447A JP 34544791 A JP34544791 A JP 34544791A JP 3080457 B2 JP3080457 B2 JP 3080457B2
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Description
【０００１】
【産業上の利用分野】航空宇宙技術における空気力学的
シミュレーション等、各種の分野においては、近い将
来、計算機の演算速度を現在の１００倍以上に向上しな
ければ所期の目的が達成されなくなると言われており、
計算機の演算速度の飛躍的な向上が要求されている。
シミュレーション等、各種の分野においては、近い将
来、計算機の演算速度を現在の１００倍以上に向上しな
ければ所期の目的が達成されなくなると言われており、
計算機の演算速度の飛躍的な向上が要求されている。
【０００２】上記要求に応ずるためには、多数のプロセ
ッサをネットワークによって結合し、並列演算を行わせ
るマルチプロセッサシステムが必須とされ開発が進めら
れている。
ッサをネットワークによって結合し、並列演算を行わせ
るマルチプロセッサシステムが必須とされ開発が進めら
れている。
【０００３】上記マルチプロセッサシステムにおいて
は、各プロセッサはプロセッサエレメントＰＥと呼ばれ
る。マルチプロセッサシステムには、各ＰＥが主記憶を
共用する共用メモリ型と各ＰＥがそれぞれ固有の主記憶
（ローカルメモリ）を有する分散メモリ型とがある。
は、各プロセッサはプロセッサエレメントＰＥと呼ばれ
る。マルチプロセッサシステムには、各ＰＥが主記憶を
共用する共用メモリ型と各ＰＥがそれぞれ固有の主記憶
（ローカルメモリ）を有する分散メモリ型とがある。
【０００４】分散メモリ型マルチプロセッサシステム
は、多数の演算が並列実行可能であること、メモリアク
セスタイムの短縮が可能なこと、システム全体として高
いスループットが得られること等の利点を有し、大規模
なシミュレーションのための計算システムとしては最適
と考えられている。
は、多数の演算が並列実行可能であること、メモリアク
セスタイムの短縮が可能なこと、システム全体として高
いスループットが得られること等の利点を有し、大規模
なシミュレーションのための計算システムとしては最適
と考えられている。
【０００５】本発明は、分散メモリ型マルチプロセッサ
システムにおいて、一つのＰＥから他のＰＥへアクセス
する場合に必要な、システム内仮想アドレスをＰＥ内実
アドレスに変換するためのアドレス変換方式に関する。
システムにおいて、一つのＰＥから他のＰＥへアクセス
する場合に必要な、システム内仮想アドレスをＰＥ内実
アドレスに変換するためのアドレス変換方式に関する。
【０００６】
【従来の技術】図４は分散メモリ型マルチプロセッサシ
ステムの構成の概要を示す。図４において、Ｎ個のＰＥ
１−ｉ（ｉ＝１〜Ｎ）は、それぞれＣＰＵおよび主記憶
（ローカルメモリ）ＬＭを有し、それぞれのプログラム
によって独立に演算を実行する。
ステムの構成の概要を示す。図４において、Ｎ個のＰＥ
１−ｉ（ｉ＝１〜Ｎ）は、それぞれＣＰＵおよび主記憶
（ローカルメモリ）ＬＭを有し、それぞれのプログラム
によって独立に演算を実行する。
【０００７】各ＰＥ１−ｉは、送信線５−ｉおよび受信
線６−ｉによって、ネットワーク２と接続されている。
ネットワーク２はＮ行Ｎ列のクロスバー網３を有する。
クロスバー網３は、Ｎ行のバー、Ｎ列のバー、および第
ｉ行バーと第ｊ列バーの各交点に配列されたスイッチ４
ｉｊ（○印で示す）からなる。
線６−ｉによって、ネットワーク２と接続されている。
ネットワーク２はＮ行Ｎ列のクロスバー網３を有する。
クロスバー網３は、Ｎ行のバー、Ｎ列のバー、および第
ｉ行バーと第ｊ列バーの各交点に配列されたスイッチ４
ｉｊ（○印で示す）からなる。
【０００８】各スイッチ４ｉｊは制御信号によってオン
オフし、オンの時第ｉ行バーと第ｊ列バーとを接続し、
オフの時それ等を切断する。第ｉ行バーにはＰＥ１−ｉ
の送信線５−ｉが１対１で接続され、第ｊ列バーにはＰ
Ｅ１−ｊの受信線６−ｊが１対１で接続されている。
オフし、オンの時第ｉ行バーと第ｊ列バーとを接続し、
オフの時それ等を切断する。第ｉ行バーにはＰＥ１−ｉ
の送信線５−ｉが１対１で接続され、第ｊ列バーにはＰ
Ｅ１−ｊの受信線６−ｊが１対１で接続されている。
【０００９】ＰＥ１−ｉにおいてプログラム上でＰＥ１
−ｊの主記憶にアクセスするための命令が解読される
と、ネットワークコントロールに通報され、ネットワー
ク２のスイッチ４ｉｊがオンに制御される。その結果、
第ｉ行バーと第ｊ列バーが接続され、従って、ＰＥ１−
ｉからＰＥ１−ｊへのパケットの送信経路が形成され
る。例えば、スイッチ４1Nがオンとなると発信ＰＥ１−
ｌから受信ＰＥ１−Ｎへの送信経路が形成される。
−ｊの主記憶にアクセスするための命令が解読される
と、ネットワークコントロールに通報され、ネットワー
ク２のスイッチ４ｉｊがオンに制御される。その結果、
第ｉ行バーと第ｊ列バーが接続され、従って、ＰＥ１−
ｉからＰＥ１−ｊへのパケットの送信経路が形成され
る。例えば、スイッチ４1Nがオンとなると発信ＰＥ１−
ｌから受信ＰＥ１−Ｎへの送信経路が形成される。
【００１０】クロスバー網３は、ＰＥ１−ｉからＰＥ１
−ｊへのパケットの送信およびＰＥ１−ｋからＰＥ１−
ｌへのパケットの送信がｉ≠ｋおよびｊ≠ｌの条件で衝
突しないという特長がある。
−ｊへのパケットの送信およびＰＥ１−ｋからＰＥ１−
ｌへのパケットの送信がｉ≠ｋおよびｊ≠ｌの条件で衝
突しないという特長がある。
【００１１】図５は、ネットワーク２を通じて転送され
るパケットの形式を示す。図５において、パケット７
は、パケットヘッダ７Ａとボディデータ７Ｂとからな
る。
るパケットの形式を示す。図５において、パケット７
は、パケットヘッダ７Ａとボディデータ７Ｂとからな
る。
【００１２】パケットヘッダ７Ａは、パケットの転送先
ＰＥ番号、ボディデータの長さを示すボディ長、データ
の読み出しか書き込みかを示す転送命令コード、発信Ｐ
Ｅのデータ格納領域の先頭アドレスを示す送信ベースア
ドレス、受信ＰＥのデータ格納領域の先頭アドレスを示
す受信ベースアドレス等を含む。
ＰＥ番号、ボディデータの長さを示すボディ長、データ
の読み出しか書き込みかを示す転送命令コード、発信Ｐ
Ｅのデータ格納領域の先頭アドレスを示す送信ベースア
ドレス、受信ＰＥのデータ格納領域の先頭アドレスを示
す受信ベースアドレス等を含む。
【００１３】さて、分散メモリ型マルチプロセッサシス
テムでは、主記憶は上記のように各ＰＥに分散配置さ
れ、システム全体での高スループットの実現ならびにア
クセスタイムの短縮を目指している。しかし、このよう
に分散配置された主記憶の一部はグローバルメモリとし
て全ＰＥからアクセス可能なように構成されている。
テムでは、主記憶は上記のように各ＰＥに分散配置さ
れ、システム全体での高スループットの実現ならびにア
クセスタイムの短縮を目指している。しかし、このよう
に分散配置された主記憶の一部はグローバルメモリとし
て全ＰＥからアクセス可能なように構成されている。
【００１４】つまり、グローバルメモリは、プログラム
から見ると仮想アドレス空間を形成し、グローバルメモ
リ内の全てのメモリロケーションはシステム内仮想アド
レス（システムアドレスという）によって指定すること
ができる。
から見ると仮想アドレス空間を形成し、グローバルメモ
リ内の全てのメモリロケーションはシステム内仮想アド
レス（システムアドレスという）によって指定すること
ができる。
【００１５】プログラムの命令に含まれるシステムアド
レスは、アクセス先のＰＥ（受信ＰＥという）のシステ
ム内番号を示すＰＥ−ｉＤ、受信ＰＥ内のページ番号Ｐ
Ｘ、およびページ内バイト番号ＢＸからなる。システム
アドレスは、各ＰＥ内のＬＭを実際にアクセスするため
の実アドレスに変換される。
レスは、アクセス先のＰＥ（受信ＰＥという）のシステ
ム内番号を示すＰＥ−ｉＤ、受信ＰＥ内のページ番号Ｐ
Ｘ、およびページ内バイト番号ＢＸからなる。システム
アドレスは、各ＰＥ内のＬＭを実際にアクセスするため
の実アドレスに変換される。
【００１６】従来のシステムにおいては、プログラムの
命令に含まれるシステムアドレスは、発信ＰＥにおいて
実アドレスに変換され、上記パケットの受信ベースアド
レス欄に書き込まれて受信ＰＥへ転送されていた。
命令に含まれるシステムアドレスは、発信ＰＥにおいて
実アドレスに変換され、上記パケットの受信ベースアド
レス欄に書き込まれて受信ＰＥへ転送されていた。
【００１７】
【発明が解決しようとする課題】上記のようにＰＥ内仮
想アドレスはページ番号とページ内バイト番号とによっ
て示されており、これをＰＥ内実アドレスに変換するに
は、ページ番号からページの実先頭アドレス（Ｐａｇｅ
Ｆｒａｍｅ Ｒｅａｌ Ａｄｄｒｅｓｓ：ＰＦＲＡ）
を求めるアドレス変換テーブルが必要である。
想アドレスはページ番号とページ内バイト番号とによっ
て示されており、これをＰＥ内実アドレスに変換するに
は、ページ番号からページの実先頭アドレス（Ｐａｇｅ
Ｆｒａｍｅ Ｒｅａｌ Ａｄｄｒｅｓｓ：ＰＦＲＡ）
を求めるアドレス変換テーブルが必要である。
【００１８】発信ＰＥにおいてＰＥ内仮想アドレスをＰ
Ｅ内実アドレスに変換するためには、発信ＰＥはページ
番号（仮想）とＰＦＲＡを対応付ける変換テーブル（ペ
ージテーブル）を、全てのＰＥ分持たなければならな
い。システムアドレス空間が更に大きくなり、アドレス
変換を２段以上で行う場合には、更に変換テーブルの数
が増加する。
Ｅ内実アドレスに変換するためには、発信ＰＥはページ
番号（仮想）とＰＦＲＡを対応付ける変換テーブル（ペ
ージテーブル）を、全てのＰＥ分持たなければならな
い。システムアドレス空間が更に大きくなり、アドレス
変換を２段以上で行う場合には、更に変換テーブルの数
が増加する。
【００１９】従って、マルチプロセッサシステム内のＰ
Ｅの数が多くなると、各ＰＥの保持するアドレス変換テ
ーブルのハードウエア量は極めて大きなものとなる。ハ
ードウエア量の増大に伴って処理時間も増加し高速化を
妨げることになる。
Ｅの数が多くなると、各ＰＥの保持するアドレス変換テ
ーブルのハードウエア量は極めて大きなものとなる。ハ
ードウエア量の増大に伴って処理時間も増加し高速化を
妨げることになる。
【００２０】また、アドレス変換テーブルの内容はしば
しば更新されるので、その都度更新されたアドレス変換
テーブルを全ＰＥに放送しなければならずこのためのオ
ーバーヘッドは無視できない大きさとなる。
しば更新されるので、その都度更新されたアドレス変換
テーブルを全ＰＥに放送しなければならずこのためのオ
ーバーヘッドは無視できない大きさとなる。
【００２１】本発明は、上記従来技術の欠点を除去し、
アドレス変換テーブルのためのハードウエア量を削減
し、処理速度を高速化し、かつ、アドレス変換テーブル
更新時のオーバーヘッドを減小することのできる分散ア
ドレス変換方式を提供することを目的とする。
アドレス変換テーブルのためのハードウエア量を削減
し、処理速度を高速化し、かつ、アドレス変換テーブル
更新時のオーバーヘッドを減小することのできる分散ア
ドレス変換方式を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
の本発明は、それぞれ記憶装置を有する複数のプロセッ
サが接続され、前記複数のプロセッサに共通なシステム
内論理アドレスを個々のプロセッサの実アドレスに変換
することにより相互に記憶装置をアクセス可能としたマ
ルチプロセッサシステムを構成するプロセッサであっ
て、前記システム内論理アドレスに含まれる論理プロセ
ッサ番号については、全ての論理プロセッサ番号につい
て、論理プロセッサ番号を実プロセッサ番号に変換する
第１の変換手段と、前記システム内論理アドレスに含ま
れるプロセッサ内論理アドレスについては、自己のプロ
セッサのみに関するプロセッサ内論理アドレスをプロセ
ッサ内実アドレスに変換する第２の変換手段とを備えて
構成される。
の本発明は、それぞれ記憶装置を有する複数のプロセッ
サが接続され、前記複数のプロセッサに共通なシステム
内論理アドレスを個々のプロセッサの実アドレスに変換
することにより相互に記憶装置をアクセス可能としたマ
ルチプロセッサシステムを構成するプロセッサであっ
て、前記システム内論理アドレスに含まれる論理プロセ
ッサ番号については、全ての論理プロセッサ番号につい
て、論理プロセッサ番号を実プロセッサ番号に変換する
第１の変換手段と、前記システム内論理アドレスに含ま
れるプロセッサ内論理アドレスについては、自己のプロ
セッサのみに関するプロセッサ内論理アドレスをプロセ
ッサ内実アドレスに変換する第２の変換手段とを備えて
構成される。
【００２３】それぞれ記憶装置を有する複数のプロセッ
サをネットワークにより接続し、前記複数のプロセッサ
に共通なシステム内論理アドレスを個々のプロセッサの
実アドレスに変換することにより相互に記憶装置をアク
セス可能としたマルチプロセッサシステムであって、前
記各プロセッサは、前記システム内論理アドレスに含ま
れる論理プロセッサ番号については、全ての論理プロセ
ッサ番号について、論理プロセッサ番号を実プロセッサ
番号に変換する第１の変換手段と、前記システム内論理
アドレスに含まれるプロセッサ内論理アドレスについて
は、自己プロセッサのみに関するプロセッサ内論理アド
レスをプロセッサ内実アドレスに変換する第２の変換手
段とを備えて構成される。
サをネットワークにより接続し、前記複数のプロセッサ
に共通なシステム内論理アドレスを個々のプロセッサの
実アドレスに変換することにより相互に記憶装置をアク
セス可能としたマルチプロセッサシステムであって、前
記各プロセッサは、前記システム内論理アドレスに含ま
れる論理プロセッサ番号については、全ての論理プロセ
ッサ番号について、論理プロセッサ番号を実プロセッサ
番号に変換する第１の変換手段と、前記システム内論理
アドレスに含まれるプロセッサ内論理アドレスについて
は、自己プロセッサのみに関するプロセッサ内論理アド
レスをプロセッサ内実アドレスに変換する第２の変換手
段とを備えて構成される。
【００２４】それぞれ主記憶を有する多数のプロセッサ
をネットワークで接続し、プロセッサ間の相互アクセス
を可能にしたマルチプロセッサシステムにおいて、各プ
ロセッサは他のプロセッサの主記憶にシステム内論理ア
ドレスでアクセスする。この場合、システム内論理アド
レスは、アクセスリクエストの発信側のプロセッサと受
信側のプロセッサの両方により、２段階で、受信側プロ
セッサ内実アドレスに変換される。
をネットワークで接続し、プロセッサ間の相互アクセス
を可能にしたマルチプロセッサシステムにおいて、各プ
ロセッサは他のプロセッサの主記憶にシステム内論理ア
ドレスでアクセスする。この場合、システム内論理アド
レスは、アクセスリクエストの発信側のプロセッサと受
信側のプロセッサの両方により、２段階で、受信側プロ
セッサ内実アドレスに変換される。
【００２５】システム内論理アドレスは、論理プロセッ
サ番号とプロセッサ内論理アドレスとからなる。論理プ
ロセッサ番号は発信プロセッサ側で、第１の変換手段に
よって実プロセッサ番号に変換され、この実プロセッサ
番号の受信プロセッサに対してアクセスリクエストが送
られ、同時にネットワークを通してプロセッサ内論理ア
ドレスが受信プロセッサへ送られる。
サ番号とプロセッサ内論理アドレスとからなる。論理プ
ロセッサ番号は発信プロセッサ側で、第１の変換手段に
よって実プロセッサ番号に変換され、この実プロセッサ
番号の受信プロセッサに対してアクセスリクエストが送
られ、同時にネットワークを通してプロセッサ内論理ア
ドレスが受信プロセッサへ送られる。
【００２６】リクエストを受信した受信プロセッサは、
第２の変換手段によって、プロセッサ内論理アドレスを
自己のプロセッサ内実アドレスに変換する。このよう
に、システム内論理アドレスを、発信側と受信側とで２
段階で実アドレスに変換することにより、各ＰＥが全Ｐ
Ｅに関するアドレス変換テーブルのコピーを持つ必要が
なく、従って、ハードウェア量が削減され、処理速度も
高速化される。
第２の変換手段によって、プロセッサ内論理アドレスを
自己のプロセッサ内実アドレスに変換する。このよう
に、システム内論理アドレスを、発信側と受信側とで２
段階で実アドレスに変換することにより、各ＰＥが全Ｐ
Ｅに関するアドレス変換テーブルのコピーを持つ必要が
なく、従って、ハードウェア量が削減され、処理速度も
高速化される。
【００２７】
【実施例】以下、本発明の実施例について説明する。本
発明が適用されるマルチプロセッサシステムは、図４と
同時に、多数のＰＥ１０−ｋ（ｋ＝１〜Ｎ）と、各ＰＥ
間の接続を可能にするネットワーク２０とを有する。ネ
ットワーク２０は、図４に示すようなクロスバー網を有
し、発信ＰＥ１０−ｉと受信ＰＥ１０−ｊとを接続す
る。
発明が適用されるマルチプロセッサシステムは、図４と
同時に、多数のＰＥ１０−ｋ（ｋ＝１〜Ｎ）と、各ＰＥ
間の接続を可能にするネットワーク２０とを有する。ネ
ットワーク２０は、図４に示すようなクロスバー網を有
し、発信ＰＥ１０−ｉと受信ＰＥ１０−ｊとを接続す
る。
【００２８】各ＰＥはそれぞれ独立にプログラムの命令
を実行する。命令はオペレーションの種類を示すオペレ
ーションコードとオペランドからなり、オペランドに
は、アドレスとデータとが含まれている。アドレスはシ
ステムアドレス（システム内仮想アドレス）で記述され
ている。
を実行する。命令はオペレーションの種類を示すオペレ
ーションコードとオペランドからなり、オペランドに
は、アドレスとデータとが含まれている。アドレスはシ
ステムアドレス（システム内仮想アドレス）で記述され
ている。
【００２９】図１は、本発明による分散アドレス変換方
式の一実施例をＰＥ１０−ｉがＰＥ１０−ｊに対してシ
ステムアドレスによってアクセスする場合について示
す。図１には、ＰＥ１０−ｉが発信側、ＰＥ１０−ｊが
受信側として機能している時に動作する部分のみを示し
たが、各ＰＥは発信受信いずれの側のＰＥとしても機能
し得る構成となっている。
式の一実施例をＰＥ１０−ｉがＰＥ１０−ｊに対してシ
ステムアドレスによってアクセスする場合について示
す。図１には、ＰＥ１０−ｉが発信側、ＰＥ１０−ｊが
受信側として機能している時に動作する部分のみを示し
たが、各ＰＥは発信受信いずれの側のＰＥとしても機能
し得る構成となっている。
【００３０】各ＰＥは、プログラムの読み出しあるいは
書き込み命令に含まれるシステムアドレスをロードする
ためのシステムアドレスレジスタ１１、自己主記憶の実
アドレスをロードするための実アドレスレジスタ１２、
全てのＰＥの論理ＰＥ番号を実ＰＥ番号に変換するため
のＰＥ変換テーブル１３、自己主記憶のみのページ番号
を実ページアドレスに変換するページテーブル１４を有
する。
書き込み命令に含まれるシステムアドレスをロードする
ためのシステムアドレスレジスタ１１、自己主記憶の実
アドレスをロードするための実アドレスレジスタ１２、
全てのＰＥの論理ＰＥ番号を実ＰＥ番号に変換するため
のＰＥ変換テーブル１３、自己主記憶のみのページ番号
を実ページアドレスに変換するページテーブル１４を有
する。
【００３１】ネットワーク２０は、発信ＰＥから実ＰＥ
番号を受け取り、この番号のＰＥに対してリクエスト信
号を発行するリクエスト発行回路２１、および、発信Ｐ
Ｅからの仮想ＰＥ内アドレスを一時格納するレジスタ２
２を有する。
番号を受け取り、この番号のＰＥに対してリクエスト信
号を発行するリクエスト発行回路２１、および、発信Ｐ
Ｅからの仮想ＰＥ内アドレスを一時格納するレジスタ２
２を有する。
【００３２】システムアドレスレジスタ１１は、受信Ｐ
Ｅの論理ＰＥ番号ＰＥ−ｉＤ、アクセスしようとするメ
モリロケーションが含まれているページの番号を示すペ
ージ番号ＰＸ、および上記メモリロケーションのページ
内変位を示すページ内バイト番号ＢＸとを格納する。
Ｅの論理ＰＥ番号ＰＥ−ｉＤ、アクセスしようとするメ
モリロケーションが含まれているページの番号を示すペ
ージ番号ＰＸ、および上記メモリロケーションのページ
内変位を示すページ内バイト番号ＢＸとを格納する。
【００３３】システムアドレスレジスタ１１のＰＥ−ｉ
ＤはＰＥ変換テーブル１３の索引入力となる。ＰＥ変換
テーブル１３はＰＥ−ｉＤに対応する実ＰＥ番号を出力
する。ＰＥ変換テーブル１３の出力は、ネットワーク２
０のリクエスト発行回路２１に供給される。リクエスト
発行回路２１は、実ＰＥ番号によって示されるＰＥに対
してアクセスリクエストがあることを示すリクエスト信
号を送る。
ＤはＰＥ変換テーブル１３の索引入力となる。ＰＥ変換
テーブル１３はＰＥ−ｉＤに対応する実ＰＥ番号を出力
する。ＰＥ変換テーブル１３の出力は、ネットワーク２
０のリクエスト発行回路２１に供給される。リクエスト
発行回路２１は、実ＰＥ番号によって示されるＰＥに対
してアクセスリクエストがあることを示すリクエスト信
号を送る。
【００３４】システムアドレスレジスタ１１内のＰＥ内
仮想アドレス（ＰＸおよびＢＸ）は直接ネットワーク２
０のレジスタ２２にロードされる。ネットワーク２０の
レジスタ２２に格納された仮想ページ番号ＰＸはページ
テーブル１４の索引入力となる。ページテーブル１４は
ＰＸに対応するページの実先頭アドレス（ＰＦＲＡ）を
実アドレスレジスタ１２のＰＦＲＡ部へ出力する。
仮想アドレス（ＰＸおよびＢＸ）は直接ネットワーク２
０のレジスタ２２にロードされる。ネットワーク２０の
レジスタ２２に格納された仮想ページ番号ＰＸはページ
テーブル１４の索引入力となる。ページテーブル１４は
ＰＸに対応するページの実先頭アドレス（ＰＦＲＡ）を
実アドレスレジスタ１２のＰＦＲＡ部へ出力する。
【００３５】レジスタ２２に格納されたページ内バイト
番号ＢＸは直接実アドレスレジスタ１２のＢＸ部へ転送
される。実アドレスレジスタ１２はＰＦＲＡ部とＢＸ部
とを連結することによって、アクセスメモリロケーショ
ンの実アドレスを生成し主記憶ＬＭへ出力する。
番号ＢＸは直接実アドレスレジスタ１２のＢＸ部へ転送
される。実アドレスレジスタ１２はＰＦＲＡ部とＢＸ部
とを連結することによって、アクセスメモリロケーショ
ンの実アドレスを生成し主記憶ＬＭへ出力する。
【００３６】以下、動作について説明する。ＰＥ１０−
ｉにおいてＰＥ１０−ｊに対する読み出しあるいは書き
込み命令が解読されると、ネットワーク制御によってネ
ットワーク２０のクロスバー網のスイッチ４ｉｊがオン
となり、その結果、ＰＥ１０−ｉとＰＥ１０−ｊとの間
にパケット送信経路が形成され、同時に命令に含まれる
システムアドレスがシステムアドレスレジスタ１１にロ
ードされる。
ｉにおいてＰＥ１０−ｊに対する読み出しあるいは書き
込み命令が解読されると、ネットワーク制御によってネ
ットワーク２０のクロスバー網のスイッチ４ｉｊがオン
となり、その結果、ＰＥ１０−ｉとＰＥ１０−ｊとの間
にパケット送信経路が形成され、同時に命令に含まれる
システムアドレスがシステムアドレスレジスタ１１にロ
ードされる。
【００３７】この場合、システムアドレスのＰＥ−ｉＤ
部分はＰＥ１０−ｊの論理番号である。ＰＥ−ｉＤ部分
はＰＥ変換テーブル１３に索引入力として供給され、Ｐ
ＸおよびＢＸ部分はネットワーク２０のレジスタ２２へ
転送され一時格納される。
部分はＰＥ１０−ｊの論理番号である。ＰＥ−ｉＤ部分
はＰＥ変換テーブル１３に索引入力として供給され、Ｐ
ＸおよびＢＸ部分はネットワーク２０のレジスタ２２へ
転送され一時格納される。
【００３８】ＰＥ変換テーブル１３はＰＥ−ｉＤからＰ
Ｅ１０−ｊの実ＰＥ番号を取り出し、ネットワーク２０
のリクエスト発行回路２１へ送る。リクエスト発行回路
２０はＰＥ１０−ｊに対してアクセスリクエストを表わ
すリクエスト信号を送る。
Ｅ１０−ｊの実ＰＥ番号を取り出し、ネットワーク２０
のリクエスト発行回路２１へ送る。リクエスト発行回路
２０はＰＥ１０−ｊに対してアクセスリクエストを表わ
すリクエスト信号を送る。
【００３９】ネットワーク２０のレジスタ２２のＰＸ部
はＰＥ１０−ｊのページテーブル１４の索引入力として
送られ、レジスタ２２のＢＸ部はＰＥ１０−ｊの実アド
レスレジスタ１２の下位ビットポジション（ＢＸ部）へ
送られ格納される。
はＰＥ１０−ｊのページテーブル１４の索引入力として
送られ、レジスタ２２のＢＸ部はＰＥ１０−ｊの実アド
レスレジスタ１２の下位ビットポジション（ＢＸ部）へ
送られ格納される。
【００４０】ページテーブル１４からページ番号ＰＸに
対応するページの先頭アドレスＰＦＲＡが取り出され、
実アドレスレジスタ１２の上位ビットポジション（ＰＦ
ＲＡ部）へ送られ格納される。
対応するページの先頭アドレスＰＦＲＡが取り出され、
実アドレスレジスタ１２の上位ビットポジション（ＰＦ
ＲＡ部）へ送られ格納される。
【００４１】実アドレスレジスタ１２はページの先頭ア
ドレスＰＦＲＡとページ内バイト番号ＢＸを連結し、ア
クセスしょうとするメモリロケーションの実アドレスを
主記憶ＬＭへ供給する。
ドレスＰＦＲＡとページ内バイト番号ＢＸを連結し、ア
クセスしょうとするメモリロケーションの実アドレスを
主記憶ＬＭへ供給する。
【００４２】書き込みの場合には、発信ＰＥ１０−ｉか
らのパケットに含まれるボディデータが、ＰＥ１０−ｊ
の実アドレスレジスタ１２により指定されるメモリロケ
ーションに書き込まれ、読み出しの場合には、上記メモ
リロケーションからバイトデータが読み出されて発信Ｐ
Ｅ１０−ｉへ送られることになる。
らのパケットに含まれるボディデータが、ＰＥ１０−ｊ
の実アドレスレジスタ１２により指定されるメモリロケ
ーションに書き込まれ、読み出しの場合には、上記メモ
リロケーションからバイトデータが読み出されて発信Ｐ
Ｅ１０−ｉへ送られることになる。
【００４３】図２は上記ネットワーク２０についての詳
細を示す図であって、２０ａはリクエスト受信部、２０
ｂはアドレス／データ受信部、２０ｃはデータ長認識
部、２０ｄは宛先ＰＥ認識部、２０ｅはデータ長制御
部、２０ｆはネットワークスイッチ接続／切断制御部、
２０ｇは接続スイッチを表わしている。
細を示す図であって、２０ａはリクエスト受信部、２０
ｂはアドレス／データ受信部、２０ｃはデータ長認識
部、２０ｄは宛先ＰＥ認識部、２０ｅはデータ長制御
部、２０ｆはネットワークスイッチ接続／切断制御部、
２０ｇは接続スイッチを表わしている。
【００４４】同図に示すように各発信ＰＥからの信号は
それぞれ対応するネットワークに入力される。該ネット
ワークでは発信ＰＥからのリクエストをリクエスト受信
部２０ａで受信し、そのデータ長をデータ長認識部２０
ｃが認識して、アドレス／データ受信部２０ｂで受信し
たデータのデータ長を制御する。
それぞれ対応するネットワークに入力される。該ネット
ワークでは発信ＰＥからのリクエストをリクエスト受信
部２０ａで受信し、そのデータ長をデータ長認識部２０
ｃが認識して、アドレス／データ受信部２０ｂで受信し
たデータのデータ長を制御する。
【００４５】一方、宛先のＰＥについての情報は宛先Ｐ
Ｅ認識部に入力されて、その宛先（受信ＰＥ）が認識さ
れる。該宛先ＰＥ認識部２０ｄで認識された受信ＰＥに
係る情報およびデータ長制御部２０ｅからの情報は、ネ
ットワークスイッチ接続／切断制御部２０ｆに入力さ
れ、これに基づいて、該ネットワークスイッチ接続／切
断制御部２０ｆは接続スイッチ２０ｇを制御して発信Ｐ
Ｅと受信ＰＥを接続する。
Ｅ認識部に入力されて、その宛先（受信ＰＥ）が認識さ
れる。該宛先ＰＥ認識部２０ｄで認識された受信ＰＥに
係る情報およびデータ長制御部２０ｅからの情報は、ネ
ットワークスイッチ接続／切断制御部２０ｆに入力さ
れ、これに基づいて、該ネットワークスイッチ接続／切
断制御部２０ｆは接続スイッチ２０ｇを制御して発信Ｐ
Ｅと受信ＰＥを接続する。
【００４６】図３は、本発明の他の実施例を示す図であ
る。本実施例は、システムアドレスが２段アクセス方式
で構成されている場合に適用される。２段アクセス方式
は、仮想アドレス空間を最小単位のページで分割し、複
数のページによってより大きい単位のセグメントを形成
する。従って、仮想アドレスはＰＥ番号ＰＥ−ｉＤ、Ｐ
Ｅ内のセグメント番号ＳＸ、セグメント内のページ番号
ＰＸ、およびページ内バイト番号ＢＸによって表現され
る。
る。本実施例は、システムアドレスが２段アクセス方式
で構成されている場合に適用される。２段アクセス方式
は、仮想アドレス空間を最小単位のページで分割し、複
数のページによってより大きい単位のセグメントを形成
する。従って、仮想アドレスはＰＥ番号ＰＥ−ｉＤ、Ｐ
Ｅ内のセグメント番号ＳＸ、セグメント内のページ番号
ＰＸ、およびページ内バイト番号ＢＸによって表現され
る。
【００４７】各ＰＥ３０ｋ（ｋ＝１〜Ｎ）は、ＰＥ−ｉ
Ｄ、ＳＸ、ＰＸ、ＢＸからなるシステムアドレスをロー
ドするシステムアドレスレジスタ３１、主記憶をアクセ
スする実アドレスを生成する実アドレスレジスタ３２、
ＰＥ変換テーブル３３、セグメントテーブル３４、ペー
ジテーブル３５、ならびに加算回路３６および３７を有
する。
Ｄ、ＳＸ、ＰＸ、ＢＸからなるシステムアドレスをロー
ドするシステムアドレスレジスタ３１、主記憶をアクセ
スする実アドレスを生成する実アドレスレジスタ３２、
ＰＥ変換テーブル３３、セグメントテーブル３４、ペー
ジテーブル３５、ならびに加算回路３６および３７を有
する。
【００４８】ＰＥ変換テーブル３３は、論理ＰＥ−ｉＤ
によって索引され、それに対応する実ＰＥ番号およびセ
グメントテーブルの先頭アドレス（ＳＴＯ）を出力す
る。セグメントテーブル３４は各ＰＥに対応して設けら
れ、各ページテーブル３５の先頭アドレスＰＴＯを格納
している。
によって索引され、それに対応する実ＰＥ番号およびセ
グメントテーブルの先頭アドレス（ＳＴＯ）を出力す
る。セグメントテーブル３４は各ＰＥに対応して設けら
れ、各ページテーブル３５の先頭アドレスＰＴＯを格納
している。
【００４９】ページテーブル３５は各ページの先頭アド
レスＰＦＲＡを格納する。ネットワーク４０は、ＰＥ変
換テーブル３３からの実ＰＥ番号によって、この番号を
有するＰＥに対してリクエスト信号を発行するリクエス
ト発行回路４１、セグメントテーブル３４から出力され
るＰＴＯを格納するＰＴＯレジスタ４２、ＰＸを格納す
るＰＸレジスタ４３、およびＢＸを格納するＢＸレジス
タ４４とを有する。
レスＰＦＲＡを格納する。ネットワーク４０は、ＰＥ変
換テーブル３３からの実ＰＥ番号によって、この番号を
有するＰＥに対してリクエスト信号を発行するリクエス
ト発行回路４１、セグメントテーブル３４から出力され
るＰＴＯを格納するＰＴＯレジスタ４２、ＰＸを格納す
るＰＸレジスタ４３、およびＢＸを格納するＢＸレジス
タ４４とを有する。
【００５０】以下、動作について説明する。ＰＥ３０−
ｉにおいて、ＰＥ３０−ｊに対するアクセス命令が解読
されると、ネットワーク４０によってＰＥ３０−ｉとＰ
Ｅ３０−ｊが接続され、同時にシステムアドレスがシス
テムアドレスレジスタ３１にロードされる。
ｉにおいて、ＰＥ３０−ｊに対するアクセス命令が解読
されると、ネットワーク４０によってＰＥ３０−ｉとＰ
Ｅ３０−ｊが接続され、同時にシステムアドレスがシス
テムアドレスレジスタ３１にロードされる。
【００５１】変換テーブル３３は、システムアドレスレ
ジスタ３１のＰＥ−ｉＤによって索引されＰＥ３０−ｊ
の実ＰＥ番号をネットワーク４０へ出力すると共に、セ
グメントテーブル３４の先頭アドレスＳＴＯを出力す
る。ネットワーク４０のリクエスト発行回路は受信した
実ＰＥ番号を持つＰＥ３０−ｊに対してリクエスト信号
を発行する。
ジスタ３１のＰＥ−ｉＤによって索引されＰＥ３０−ｊ
の実ＰＥ番号をネットワーク４０へ出力すると共に、セ
グメントテーブル３４の先頭アドレスＳＴＯを出力す
る。ネットワーク４０のリクエスト発行回路は受信した
実ＰＥ番号を持つＰＥ３０−ｊに対してリクエスト信号
を発行する。
【００５２】セグメントテーブル３４からのＳＴＯとシ
ステムアドレスレジスタのＳＸが加算回路３６によって
加算され、加算結果によってセグメントテーブル３４が
索引され、その結果、対応するページテーブル３５の先
頭アドレスＰＴＯが取り出され、ネットワーク４０のＰ
ＴＯレジスタ４２へ送られる。
ステムアドレスレジスタのＳＸが加算回路３６によって
加算され、加算結果によってセグメントテーブル３４が
索引され、その結果、対応するページテーブル３５の先
頭アドレスＰＴＯが取り出され、ネットワーク４０のＰ
ＴＯレジスタ４２へ送られる。
【００５３】システムアドレスレジスタ３１のＰＸ部お
よびＢＸ部の各内容は、ネットワーク４０のＰＸレジス
タ４３およびＢＸレジスタ４４にそれぞれ送られ一時格
納される。
よびＢＸ部の各内容は、ネットワーク４０のＰＸレジス
タ４３およびＢＸレジスタ４４にそれぞれ送られ一時格
納される。
【００５４】ネットワーク４０のリクエスト発行回路４
１からアクセスリクエストを示す信号を受信すると、受
信ＰＥ３０−ｊは、ネットワーク４０のＰＴＯレジスタ
４２の出力ＰＴＯと、ＰＸレジスタ４３の内容ＰＸとを
加算回路３７で加算し、その結果によってページテーブ
ル３５を索引する。
１からアクセスリクエストを示す信号を受信すると、受
信ＰＥ３０−ｊは、ネットワーク４０のＰＴＯレジスタ
４２の出力ＰＴＯと、ＰＸレジスタ４３の内容ＰＸとを
加算回路３７で加算し、その結果によってページテーブ
ル３５を索引する。
【００５５】ページテーブル３５から索引入力に対応す
るＰＦＲＡが出力され、実アドレスレジスタ３２のＰＦ
ＲＡ部に格納される。また、ネットワーク４０のＢＸレ
ジスタ４４の内容が受信ＰＥの実アドレスレジスタ３２
のＢＸ部に格納される。受信ＰＥ３０−ｊの実アドレス
レジスタ３２は、ＰＦＲＡとＢＸを連結して、目的のメ
モリロケーションの実アドレスを求めこれを主記憶ＬＭ
に対して出力する。
るＰＦＲＡが出力され、実アドレスレジスタ３２のＰＦ
ＲＡ部に格納される。また、ネットワーク４０のＢＸレ
ジスタ４４の内容が受信ＰＥの実アドレスレジスタ３２
のＢＸ部に格納される。受信ＰＥ３０−ｊの実アドレス
レジスタ３２は、ＰＦＲＡとＢＸを連結して、目的のメ
モリロケーションの実アドレスを求めこれを主記憶ＬＭ
に対して出力する。
【００５６】上記、いずれの実施例においても、発信Ｐ
Ｅが論理ＰＥ番号から実ＰＥ番号を求め、この実ＰＥ番
号のＰＥに対してリクエストを発行し、リクエストを受
けた受信ＰＥはＰＥ内仮想アドレスからＰＥ内実アドレ
スを求めるようにしている。このようにアドレス変換を
発信ＰＥと受信ＰＥとで２段に行うことにより、全ＰＥ
が変換テーブルのコピーを持つ必要がなく、従ってアド
レス変換テーブルのハードウエア量が削減され、ハード
ウエア量の削減に伴いアドレス変換が高速化される。
Ｅが論理ＰＥ番号から実ＰＥ番号を求め、この実ＰＥ番
号のＰＥに対してリクエストを発行し、リクエストを受
けた受信ＰＥはＰＥ内仮想アドレスからＰＥ内実アドレ
スを求めるようにしている。このようにアドレス変換を
発信ＰＥと受信ＰＥとで２段に行うことにより、全ＰＥ
が変換テーブルのコピーを持つ必要がなく、従ってアド
レス変換テーブルのハードウエア量が削減され、ハード
ウエア量の削減に伴いアドレス変換が高速化される。
【００５７】また、上記システムにおいては、例えば図
１のページテーブル１４の内容の変更が頻繁に行われ
る。この場合、従来は、更新されたテーブルの内容を全
ＰＥに対して放送する必要があったが、上記実施例にお
いてはその必要はない。上記実施例において、ネットワ
ークはクロスバー網を持つものとしたがこれに限定する
ものではない。
１のページテーブル１４の内容の変更が頻繁に行われ
る。この場合、従来は、更新されたテーブルの内容を全
ＰＥに対して放送する必要があったが、上記実施例にお
いてはその必要はない。上記実施例において、ネットワ
ークはクロスバー網を持つものとしたがこれに限定する
ものではない。
【００５８】
【発明の効果】本発明によれば、分散メモリ型のマルチ
プロセッサシステムにおいて、プロセッサの数の増加に
伴うアドレス変換テーブル用のハードウエア量の増加を
抑えることができ、従って経済的かつ、高速のシステム
を実現することが可能となる。
プロセッサシステムにおいて、プロセッサの数の増加に
伴うアドレス変換テーブル用のハードウエア量の増加を
抑えることができ、従って経済的かつ、高速のシステム
を実現することが可能となる。
【００５９】更に、アドレス変換テーブルの更新時に、
更新されたアドレス変換テーブルを各ＰＥに放送する必
要がないから、アドレス変換テーブル更新時のオーバー
ヘッドが小さくなり、従って、システムの処理速度が向
上する。
更新されたアドレス変換テーブルを各ＰＥに放送する必
要がないから、アドレス変換テーブル更新時のオーバー
ヘッドが小さくなり、従って、システムの処理速度が向
上する。
【図１】本発明の一実施例の構成を示す図である。
【図２】ネットワークの詳細を示す図である。
【図３】本発明の他の実施例の構成を示す図である。
【図４】マルチプロセッサシステムの構成を示す図であ
る。
る。
【図５】パケットの構成を示す図である。
１−１〜１−Ｎ ＰＥ（プロセッサエレメント） ２ ネットワーク ３ クロスバー網 ４ スイッチ ５−１〜５−Ｎ 送信線 ６−１〜６−Ｎ 受信線 １０−ｉ 発信ＰＥ １０−ｊ 受信ＰＥ １１ システムアドレスレジスタ １２ 実アドレスレジスタ １３ ＰＥ変換テーブル １４ ページテーブル ２０ ネットワーク ２０ａ リクエスト受信部 ２０ｂ アドレス／データ受信部 ２０ｃ データ長認識部 ２０ｄ 宛先ＰＥ認識部 ２０ｅ データ長制御部 ２０ｆ ネットワークスイッチ接続／切断制御部 ２０ｇ 接続スイッチ ２１ リクエスト発行回路 ２２ レジスタ ３０ｉ 発信ＰＥ ３０ｊ 受信ＰＥ ３１ システムアドレスレジスタ ３２ 実アドレスレジスタ ３３ ＰＥ変換テーブル ３４ セグメントテーブル ３５ ページテーブル ３６，３７ 加算回路 ４０ ネットワーク ４１ リクエスト発行回路 ４２ ＳＴＯレジスタ ４３ ＰＸレジスタ ４４ ＢＸレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 信行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 内海 照雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 出羽 正実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−141863（ＪＰ，Ａ) 特開 平１−149159（ＪＰ，Ａ) 特開 昭62−100858（ＪＰ，Ａ) 特開 昭63−85846（ＪＰ，Ａ) 特開 平２−228744（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 15/16 - 15/177
Claims (11)
- 【請求項１】 それぞれ記憶装置を有する複数のプロセ
ッサが接続され、前記複数のプロセッサに共通なシステ
ム内論理アドレスを個々のプロセッサの実アドレスに変
換することにより相互に記憶装置をアクセス可能とした
マルチプロセッサシステムを構成するプロセッサであっ
て、 前記システム内論理アドレスに含まれる論理プロセッサ
番号については、全ての論理プロセッサ番号について、
論理プロセッサ番号を実プロセッサ番号に変換する第１
の変換手段と、 前記システム内論理アドレスに含まれるプロセッサ内論
理アドレスについては、自己のプロセッサのみに関する
プロセッサ内論理アドレスをプロセッサ内実アドレスに
変換する第２の変換手段とを備えたことを特徴とするプ
ロセッサ。 - 【請求項２】 前記実プロセッサ番号のプロセッサに、
少なくともシステム内論理アドレスに含まれるプロセッ
サ内論理アドレスを送出する手段を備えたことを特徴と
する請求項１記載のプロセッサ。 - 【請求項３】 前記プロセッサ内論理アドレスは少なく
とも論理ページ番号を有し、 前記第２の変換手段は、前記論理ページ番号を実ページ
番号に変換することを特徴とする請求項１及び２のいず
れかひとつに記載のプロセッサ。 - 【請求項４】 それぞれ記憶装置を有する複数のプロセ
ッサをネットワークにより接続し、前記複数のプロセッ
サに共通なシステム内論理アドレスを個々のプロセッサ
の実アドレスに変換することにより相互に記憶装置をア
クセス可能としたマルチプロセッサシステムであって、 前記各プロセッサは、 前記システム内論理アドレスに含まれる論理プロセッサ
番号については、全ての論理プロセッサ番号について、
論理プロセッサ番号を実プロセッサ番号に変換する第１
の変換手段と、 前記システム内論理アドレスに含まれるプロセッサ内論
理アドレスについては、自己のプロセッサのみに関する
プロセッサ内論理アドレスをプロセッサ内実アドレスに
変換する第２の変換手段とを備えたことを特徴とするマ
ルチプロセッサシステム。 - 【請求項５】 前記各プロセッサは、前記実プロセッサ
番号のプロセッサに、少なくともシステム内論理アドレ
スに含まれるプロセッサ内論理アドレスを送出する手段
を備えたことを特徴とする請求項４記載のマルチプロセ
ッサシステム。 - 【請求項６】 前記ネットワークは、プロセッサから送
られた実プロセッサ番号に対応するプロセッサに前記プ
ロセッサ内論理アドレスを転送する手段を備えたことを
特徴とする請求項５記載のマルチプロセッサシステム。 - 【請求項７】 前記プロセッサ内論理アドレスは少なく
とも論理ページ番号を有し、 前記第２の変換手段は、前記論理ページ番号を実ページ
番号に変換することを特徴とする請求項４、５及び６の
いずれかひとつに記載のマルチプロセッサシステム。 - 【請求項８】 それぞれ記憶装置を有する複数のプロセ
ッサが接続され、前記複数のプロセッサに共通なシステ
ム内論理アドレスを個々のプロセッサの実アドレスに変
換することにより相互に記憶装置をアクセス可能とした
マルチプロセッサシステムを構成するプロセッサであっ
て、 前記システム内論理アドレスに含まれる論理プロセッサ
番号については、全ての論理プロセッサ番号について、
論理プロセッサ番号を実プロセッサ番号に変換する第１
の変換手段と、 前記システム内論理アドレスに含まれる論理セグメント
番号については、全ての論理セグメント番号について、
論理セグメント番号を論理セグメント番号に対応するペ
ージテーブルの先頭アドレスに変換する第２の変換手段
と、 前記システム内論理アドレスに含まれる論理ページ番号
については、自己のプロセッサのみに関する論理ページ
番号を実ページ番号に変換する第３の変換手段とを備え
たことを特徴とするプロセッサ。 - 【請求項９】 前記実プロセッサ番号のプロセッサに、
少なくともシステム内論理アドレスに含まれる論理ペー
ジ番号と変換されたページテーブルの先頭アドレスを送
出する手段を備えたことを特徴とする請求項８記載のプ
ロセッサ。 - 【請求項１０】 前記第３の変換手段は、前記ページテ
ーブルの先頭アドレスに基づき論理ページ番号を実ペー
ジ番号に変換することを特徴とする請求項９記載のプロ
セッサ。 - 【請求項１１】 それぞれ記憶装置を有する複数のプロ
セッサをネットワークにより接続し、前記複数のプロセ
ッサに共通なシステム内論理アドレスを個々のプロセッ
サの実アドレスに変換することにより相互に記憶装置を
アクセス可能としたマルチプロセッサシステムであっ
て、 前記各プロセッサは、 前記システム内論理アドレスに含まれる論理プロセッサ
番号については、全ての論理プロセッサ番号について、
論理プロセッサ番号を実プロセッサ番号に変換する第１
の変換手段と、 前記システム内論理アドレスに含まれる論理セグメント
番号については、全ての論理セグメント番号について、
論理セグメント番号を論理セグメント番号に対応するペ
ージテーブルの先頭アドレスに変換する第２の変換手段
と、 前記システム内論理アドレスに含まれる論理ページ番号
については、自己のプロセッサのみに関する論理ページ
番号を実ページ番号に変換する第３の変換手段とを備え
たことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03345447A JP3080457B2 (ja) | 1991-12-26 | 1991-12-26 | 分散アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03345447A JP3080457B2 (ja) | 1991-12-26 | 1991-12-26 | 分散アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181751A JPH05181751A (ja) | 1993-07-23 |
| JP3080457B2 true JP3080457B2 (ja) | 2000-08-28 |
Family
ID=18376656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03345447A Expired - Lifetime JP3080457B2 (ja) | 1991-12-26 | 1991-12-26 | 分散アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080457B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2977688B2 (ja) * | 1992-12-18 | 1999-11-15 | 富士通株式会社 | マルチプロセッシング装置、方法、及びこれらに使用するプロセッサ |
| US5784706A (en) | 1993-12-13 | 1998-07-21 | Cray Research, Inc. | Virtual to logical to physical address translation for distributed memory massively parallel processing systems |
| JP2625385B2 (ja) * | 1994-06-30 | 1997-07-02 | 日本電気株式会社 | マルチプロセッサシステム |
| JP3800037B2 (ja) | 2001-06-06 | 2006-07-19 | 日本電気株式会社 | プロセッサ間通信システム及びそれに用いるプロセッサ間通信方法 |
| JP3594082B2 (ja) | 2001-08-07 | 2004-11-24 | 日本電気株式会社 | 仮想アドレス間データ転送方式 |
| JP2009110032A (ja) * | 2006-01-16 | 2009-05-21 | Sony Computer Entertainment Inc | ブリッジ、情報処理装置、情報処理システムおよびグローバルアドレス管理方法 |
| US8185683B2 (en) | 2006-03-10 | 2012-05-22 | Sony Corporation | Bridge, information processing system, and access control method |
-
1991
- 1991-12-26 JP JP03345447A patent/JP3080457B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05181751A (ja) | 1993-07-23 |
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Legal Events
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|---|---|---|---|
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