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JP3070531B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP3070531B2
JP3070531B2 JP9171687A JP17168797A JP3070531B2 JP 3070531 B2 JP3070531 B2 JP 3070531B2 JP 9171687 A JP9171687 A JP 9171687A JP 17168797 A JP17168797 A JP 17168797A JP 3070531 B2 JP3070531 B2 JP 3070531B2
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gate
floating
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drain
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書き込みや消去が可能なメモリセルを有する不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、不揮発性の半導体記憶装置の
１つとして、電気的に情報の書き込み消去が可能なプロ
グラマブル・リード・オンリー・メモリ（ＥＥＰＲＯ
Ｍ）のなかで、一括消去型のフラッシュメモリが注目さ
れている。このフラッシュメモリセルは、制御ゲートと
チャネルが形成される基板との間に、周囲とは絶縁され
たフローティングゲートを配置したＭＯＳトランジスタ
構成をとっている。そして、フローティングゲートにお
ける電荷の有無により、データの「０」「１」が区別で
きるようにしている。
【０００３】ここで、従来より１つのセルで多値が記憶
できいるようにする技術が開発されてきている。この中
で、第１の従来技術として、回路動作により多値を実現
する技術がある。これは、フローティングゲートに蓄積
する電荷の量を変化させることで、例えば４値を実現す
るようにしたものである。しかしながら、このようにす
る場合、例えば、多値化のために必要な電源の数が増加
することになり、チャージポンプ回路などの負担が増加
することになる。また、このように回路動作による多値
化の実現では、１値あたりのしきい値の分布幅をかなり
狭く設定しなくてはならない。このため、フローティン
グゲートに注入する電荷の量を厳密に制御する必要があ
り、その制御回路や，書き込み時間に負担をかけてい
る。また、この狭いしきい値の分布は、データの保持特
性の経時変化に対する余裕も制限し、信頼性を下げる結
果となっている。即ち、時間の経過とともに保持電荷量
が変化すると、これに伴い読み出し電流も変化し、記憶
したときのデータ値と違うデータ値が読み出されること
になる。
【０００４】以上のことに対して、第２の従来技術とし
て、１つのチャネル（メモリセル）に２つのフローティ
ングゲートと１つの制御ゲートを配置し、チャネルにつ
づくドレイン側不純物濃度を、チャネルにつづくソース
側不純物濃度より低くした構成とすることにより、１つ
のメモリセルで４値を記憶できるようにした不揮発性の
半導体記憶装置がある（文献１：特開平１−２１２４７
２号公報） 図７は、その不揮発性半導体記憶装置の概略構成を示す
構成図である。図７に示すように、この不揮発性半導体
記憶装置は、半導体基板７０１上に、ドレインには、ｎ
+ ドレイン領域７０２とチャネル領域７０４に隣接した
ｎ- ドレイン領域７０９から構成されている。また、チ
ャネル領域７０４を３つに大別し、ｎ-ドレイン領域７
０９近傍をチャネル領域７０４ｄ、ソース領域７０３近
傍をチャネル領域７０４ｓ、それらにはさまれた領域を
チャネル領域７０４ｃとする。
【０００５】また、この不揮発性半導体記憶装置では、
フローティングゲート７０６ｄとフローティングゲート
７０６ｓの２つが絶縁分離して設けられている。まず、
フローティングゲート７０６ｄは、ｎ- ドレイン領域７
０９の一部と、チャネル領域７０４ｄの上方にゲート酸
化膜７０５を介して設けられている。一方、フローティ
ングゲート７０６ｓは、ｎ+ ソース領域７０３の一部と
チャネル領域７０４ｓの上方にゲート酸化膜７０５を介
して設けられている。ここで、ｎ- ドレイン領域７０９
はｎ+ ドレイン領域７０２やｎ+ ソース領域７０３に比
べ、不純物濃度を低くすることで、チャネル抵抗を変え
ている。また、制御ゲート７０８は、分離絶縁膜７０７
を介してフローティングゲート７０６ｄ，７０６ｓの上
方、および、ゲート酸化膜７０５を介してチャネル領域
７０４ｃ上方に設けられている。チャネル領域７０４ｃ
上方の制御ゲート７０８の半導体基板７０１からの距離
は、フローティングゲート７０６ｄ，７０６ｓの半導体
基板７０１からの距離と同程度となる。
【０００６】以上に構成を示した不揮発性半導体記憶装
置の動作について、次に述べる。まず、書き込みは、フ
ローティングゲート７０６ｄ，７０６ｓについて、選択
的に電子を注入することによって行う。ここで、ドレイ
ン側のフローティングゲート７０６ｄに電子を注入する
場合を書き込みＤとする。また、ソース側のフローティ
ングゲート７０６ｓに電子を注入する場合を書き込みＳ
とする。まず、書き込みＤでは、制御ゲート電圧ＶＧと
して１２．５Ｖ、ドレイン電圧ＶＤとして８Ｖを印加
し、ｎ+ ソース領域７０３および半導体基板７０１を接
地する。このとき、チャネル領域７０４ｄ，７０４ｃ，
７０４ｓは反転状態となり、ｎ+ ソース領域７０３から
ｎ- ドレイン領域７０９に向けて電子が流れ出す。この
電子は、ドレイン−ソース間の電圧で加速され、ｎ- ド
レイン領域７０９の近傍でホットエレクトロンとなる。
このホットエレクトロンは、コントロールゲート７０８
による電界に引かれ、ゲート酸化膜７０５のエネルギー
ギャップを越えてフローティングゲート７０６ｄに注入
される。このフローティングゲート７０６ｄ中に選択的
に電子が注入されることによって、書き込みＤが完了す
る。
【０００７】一方、書き込みＳでは、制御ゲート電圧Ｖ
Ｇとして１２．５Ｖ，ソース電圧ＶＳとして８Ｖを印加
し、ｎ+ ドレイン領域７０２および半導体基板７０２を
接地する。この結果、上述したのと同様に、フローティ
ングゲート７０６ｓ中に選択的に電子が注入されること
によって、書き込みＳが完了するまた、書き込みＤを行
ったメモリトランジスタに制御ゲート電圧ＶＧとして１
２．５Ｖを印加し、ｎ+ ドレイン領域７０２および半導
体基板７０１を接地すると、チャネル領域７０４ｄ，７
０４ｃ，７０４ｓは、やはり反転状態となる。ソース電
圧ＶＳとして８Ｖを印加すると、上述したのと同様に、
書き込みＤを損なわずに書き込みＳが行える。これを、
書き込みＤ＆Ｓとする。以上説明したことにより、この
不揮発性半導体記憶装の書き込み状態としては、書き込
みＤ，書き込みＳ，書き込みＤ＆Ｓが選択できる。そし
て、書き込まれていない状態を含め、４値を実現するよ
うにしている。
【０００８】しかし、この不揮発性半導体記憶装置で
は、各書き込み状態におけるしきい値の違いと、チャネ
ル抵抗の違いを利用して４値を判定している。ここでの
しきい値ＶＴは、制御ゲートに徐々に電圧を印加し、ド
レイン電流が流れ始めるときの制御ゲート電圧ＶＧを指
す。消去状態、書き込みＤ、書き込みＳの状態では、し
きい値ＶＴがそれぞれ１Ｖ，２Ｖ，３Ｖと異なるが、コ
ンダクタンス特性は等しい。また、書き込みＳと書き込
みＤ＆Ｓの状態では、しきい値ＶＴはともに３Ｖである
が、しきい値を越えた後のコンダクタンス特性は異な
る。このため、制御ゲート電圧ＶＧが３Ｖでは、書き込
みＳと書き込みＤ＆Ｓの状態とが識別できず、３値しか
読み出せないことになる。書き込みＳと書き込みＤ＆Ｓ
の状態とを識別するためには、コンダクタンス特性の差
を利用し、制御ゲート電圧を３Ｖより高くしなければな
らず、第２の従来技術では５Ｖとしている。このよう
に、４値を読み出しのためには、高い制御ゲート電圧が
必要となる。また、この不揮発性半導体記憶装置では、
制御電極下に、フローティングゲート２つの面積だけで
なく、ある程度フローティングゲートを備えない領域７
０４ｃの面積を必要とするため、１つのセルの面積が多
く必要となる。
【０００９】以上に示した不揮発性半導体記憶装置に対
して、第３の従来技術として、１つのメモリセルに対し
てやはりフローティングゲートを２つそろえるが、それ
らの間をあまり開けずに配置した構成とした不揮発性半
導体記憶装置（文献２：特願平６−７７４９８号公報）
がある。この不揮発性半導体記憶装置では、図８に示す
ように、まず、ｐ形のシリコンからなる半導体基板８０
０の表面層に所定距離離間してソース・ドレイン領域８
０１，８０２が形成されている。この、ソース・ドレイ
ン領域８０１，８０２の間のチャネル領域上には、第１
のゲート絶縁膜８０３を介して多結晶シリコンからなる
フローティングゲート８０４が形成されている。
【００１０】このフローティングゲート８０４は、チャ
ネル長方向に２分割されている。分割されたフローティ
ングゲート８０４ａ，８０４ｂ上には、第２のゲート絶
縁膜８０５を介して多結晶シリコンからなる制御ゲート
８０６が形成されている。以上の構成において、データ
消去を行うには、フローティングゲート８０４の電子を
引く抜く、または、フローティングゲート８０４に電子
を一括注入する。また、紫外線を照射するようにしても
良い。一方、データ書き込みは、第２の従来技術と同様
にして、Ｆ−Ｎトンネリング、または、ホットエレクト
ロンによって、ソース側，ドレイン形のフローティング
ゲート８０４ａ，８０４ｂに選択的に電子を注入すれば
よい。
【００１１】これら書き込みによって、次に示す４つの
状態を取り得る。まず、第１に、フローティングゲート
８０４ａ，８０４ｂどちらにも電子が注入されていない
状態。第２に、フローティングゲート８０４ａに電子が
注入されている状態。第３に、フローティングゲート８
０４ｂに電子が注入されている状態。第４に、フローテ
ィングゲート８０４ａ，８０４ｂ両方に電子が注入され
ている状態である。そして、例えば、フローティングゲ
ート８０４ａ，８０４ｂの面積を変えるなどにより、第
２と第３の状態とで、メモリセルトランジスタのしきい
値電圧が異なるようにしておけば、このメモリセルで４
値をとることができるようになる。しかしながら、この
不揮発性半導体記憶装置では、ソース・ドレイン方向に
配置された２つのフローティングゲート間に隙間がある
ため、チャネル抵抗が高くなってしまうという問題があ
った。
【００１２】
【発明が解決しようとする課題】従来技術では、前述し
たように、回路動作により多値を実現する技術では、次
に示すような問題点があった。まず、第１の従来技術で
は、多値化のために必要な電源の数が増加することにな
り、チャージポンプ回路などの負担が増加することにな
る。また、このように回路動作による多値化の実現で
は、１値あたりのしきい値の分布幅をかなり狭く設定し
なくてはならない。このため、フローティングゲートに
注入する電荷の量を厳密に制御する必要があり、その制
御回路，書き込み時間に負担をかけている。また、この
狭いしきい値の分布は、データの保持特性の経時変化に
対する余裕も制限し、信頼性を下げる結果となってい
る。
【００１３】一方、１つのメモリセルのソース・ドレイ
ン間に、２つのフローティングゲートを設ける第２の従
来技術では、前述したように、読み出しのために、高い
制御ゲート電圧が必要となるという問題があった。ま
た、制御電極下に、フローティングゲート２つの面積だ
けでなく、ある程度フローティングゲートを備えない領
域の面積を必要となるため、１つのセルの面積が多く必
要となるという問題があった。これに対して、第３の従
来技術では、１つのメモリセルの面積は小さくできる
が、ソース・ドレイン方向に配置された２つのフローテ
ィングゲート間に隙間があるため、チャネル抵抗が高く
なってしまう。このため第３の従来技術では、読み出し
電流の絶対値が小さくなり、多値の間での判定電流間の
マージンが取りづらくなり、センスアンプでの４値の判
断が困難になるという問題があった。
【００１４】また、上述した第２と第３の従来技術で
は、ソースとドレインを制御して２つのフローティング
ゲートそれぞれに書き込みを行うようにしている。この
ため、まず書き込み制御に大電流が必要となる。加え
て、隣り合うメモリセルのソース−ドレイン間、あるい
はソース−ソース間の干渉を防止する必要があり、隣り
合うメモリセル間を、素子分離領域などで絶縁分離しな
ければならない。この結果、これらのものでは、絶縁分
離領域が必要なため、高集積化を阻害していた。
【００１５】この発明は、以上のような問題点を解消す
るためになされたものであり、不揮発性半導体記憶装置
が、より高集積化した状態で、データ保持の信頼性を下
げることなく、また、チャネル抵抗を上げるなどのこと
なく、安定して動作するようにすることを目的とする。
【００１６】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、半導体基板にゲート絶縁膜を介して形成
された第１のフローティングゲートと、第１のフローテ
ィングゲートが形成されていない領域にゲート絶縁膜を
介して形成された第２のフローティングゲートと、第１
のフローティングゲート上に絶縁分離膜を介して形成さ
れた第１の制御ゲートと、第２のフローティングゲート
上に絶縁分離膜を介して形成された第２の制御ゲート
と、第１および第２のフローティングゲートを並列には
さむように半導体基板に形成されたソースおよびドレイ
ンとから少なくとも構成されたメモリセルを備え、第１
および第２のフローティングゲートの内容がこの第２お
よび第２のフローティングゲートに共通して形成された
ドレインを通して一度に読み出されるようにした。以上
のように構成したので、１つのメモリセルにおいて、第
１および第２のフローティングゲートにおける電子の有
無により、ソース・ドレイン間に形成されるチャネル
に、３つ以上の状態がとれる。また、この発明の不揮発
性半導体記憶装置は、半導体基板上に垂直方向に形成さ
れたチャネル部と、チャネル部にチャネルが形成される
ようにチャネル部の上下位置に形成されたドレインおよ
びソースと、チャネル部の側部の一部にゲート絶縁膜を
介して形成された第１のフローティングゲートと、チャ
ネル部の側部の前記第１のフローティングゲートが形成
されていない領域に形成された第２のフローティングゲ
ートと、第１のフローティングゲートの外側に絶縁分離
膜を介して形成された第１の制御ゲートと、第２のフロ
ーティングゲートの外側に絶縁分離膜を介して形成され
た第２の制御ゲートとから少なくとも構成された縦型の
メモリセルを備え、第１および第２のフローティングゲ
ートの内容がこの第２および第２のフローティングゲー
トに共通して形成されたドレインを通して一度に読み出
されるようにした。以上のように構成したので、チャネ
ル部を中心とした１つのメモリセルにおいて、第１およ
び第２のフローティングゲートにおける電子の有無によ
り、チャネル部に形成されるチャネルに、３つ以上の状
態がとれる。そして、この発明の不揮発性半導体記憶装
置は、半導体基板にゲート絶縁膜を介して形成された第
１のフローティングゲートと、第１のフローティングゲ
ートが形成されていない領域にゲート絶縁膜を介して形
成された第２のフローティングゲートと、第１および第
２のフローティングゲートを並列にはさむように半導体
基板に形成された第１のソースおよび第１のドレイン
と、第１のソースをはさんで第１のフローティングゲー
トに対向配置してゲート絶縁膜を介して形成された第３
のフローティングゲートと、第１のソースをはさんで第
２のフローティングゲートに対向配置してゲート絶縁膜
を介して形成された第４のフローティングゲートと、第
３および第４のフローティングゲートを並列にはさむよ
うに第１のソースに対向配置して半導体基板に形成され
た第２のドレインと、第１と第３のフローティングゲー
ト上に絶縁分離膜を介して形成された第１の制御ゲート
と、第２と第３のフローティングゲート上に絶縁分離膜
を介して形成された第２の制御ゲートとから少なくとも
構成された２つのメモリセルを備え、第１および第２の
フローティングゲートの内容がこの第２および第２のフ
ローティングゲートに共通して形成されたドレインを通
して一度に読み出されるようにした。以上のように構成
したので、１つのメモリセルにおいて、第１および第２
のフローティングゲートにおける電子の有無により、ソ
ース・ドレイン間に形成されるチャネルに、３つ以上の
状態がとれるとともに、隣り合うセルでソースを共有し
ている。
【００１７】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における不揮発性
半導体記憶装置を構成する１つのメモリセルを示したも
のである。図１（ａ）は、不揮発性半導体記憶装置の構
成を概略的に示す平面図、図１（ｂ）は、図１（ａ）に
おけるＡ−Ａ’断面図、図１（ｃ）はＢ−Ｂ’断面図で
ある。この実施の形態１においては、図１に示すよう
に、半導体基板１０１の所定領域に、ゲート絶縁膜１０
２を介して、多結晶シリコンからなるフローティングゲ
ート１０３ａ，１０３ｂが形成されている。また、その
フローティングゲート１０３ａ，１０３ｂ上には、絶縁
分離膜１０４を介して多結晶シリコンなどからなる制御
ゲート１０５ａ，１０５ｂが形成されている。ここで、
絶縁分離膜１０４は、例えば、ＳｉＯ2 ，ＳｉＮ，Ｓｉ
Ｏ2 の３層構造とする。そして、図１（ａ）および図１
（ｃ）に示すように、フローティングゲート１０３ａお
よび制御ゲート１０５ａとフローティングゲート１０３
ｂおよび制御ゲート１０５ｂとは、面積が異なるものと
なっている。
【００１８】また、フローティングゲート１０３ａ，１
０３ｂ下の半導体基板１０１には、フローティングゲー
ト１０３ａ，１０３ｂをはさんで、ソース１０６，ドレ
イン１０７がイオン注入などにより形成されている。こ
こで、図１（ａ），（ｂ）に示すように、フローティン
グゲート１０３ａ，１０３ｂおよび制御ゲート１０５
ａ，１０５ｂは、ドレイン１０７上にある程度はみ出し
て形成されている。そして、この制御ゲート１０５ａ，
１０５ｂ上部を含む半導体基板１０１上に層間絶縁膜１
０８が形成されている。
【００１９】このように、１つのメモリセルに、面積の
異なるフローティングゲートを２つ備えるようにしたの
で、以下に示すように多値動作をすることが可能とな
る。まず、消去に関して説明すると、例えば、図１に示
す制御ゲート１０５ａに−１６Ｖ、制御ゲート１０５ｂ
に−１６Ｖを印加し、半導体基板１０１とソース１０６
とドレイン１０７を０Ｖとすることで、消去を行う。こ
のように、制御ゲート１０５ａ，１０５ｂに−１６Ｖ程
度の電圧を印加することで、フローティングゲート１０
３ａ，１０３ｂ中の電子が半導体基板１０１側に押し出
され、フローティングゲート１０３ａ，１０３ｂ中の電
子がなくなり、図２に示すように、「００」の消去状態
が得られる。また、後述のトンネル電流による書き込み
を採用した場合、フローティングゲート１０３ａ，１０
３ｂ中に電子を注入した状態「１１」を消去状態として
もよい。この場合、図１に示す制御ゲート１０５ａに＋
１６Ｖ、制御ゲート１０５ｂに＋１６Ｖを印加し、半導
体基板１０１とソース１０６とドレイン１０７を０Ｖと
することで、半導体基板１０１側からフローティングゲ
ート１０３ａ，１０３ｂ中に電子が注入され、図２に示
すように、「１１」の消去状態が得られる。
【００２０】次に、消去状態を「００」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
フローティングゲート１０３ｂだけに「１」を書き込む
場合、制御ゲート１０５ａに−４Ｖ、制御ゲート１０５
ｂに９Ｖ、ドレイン１０７に−４Ｖの電圧を印加し、そ
して、半導体基板１０１とソース１０６を０Ｖにする。
すなわち、ドレイン１０７と制御ゲート１０５ｂに電位
が印加されることで、このメモリセルを選択し、制御ゲ
ート１０５ｂとドレイン１０７との間に電位差を形成
し、制御ゲート１０５ａとドレイン１０７との間の電位
差は０とする。この結果、フローティングゲート１０３
ｂのみに電子が注入され、図２に示すように、「０１」
の書き込み状態が得られる。
【００２１】また、フローティングゲート１０３ａだけ
に「１」を書き込む場合、制御ゲート１０５ａに９Ｖ、
制御ゲート１０５ｂに−４Ｖ、ドレイン１０７に−４Ｖ
の電位を印加し、半導体基板１０１とソース１０６を０
Ｖにする。この結果、フローティングゲート１０３ａに
電子が注入され、図２に示すように、「１０」の書き込
み状態が得られる。また、フローティングゲート１０３
ａと１０３ｂの両方に「１」を書き込む場合、制御ゲー
ト１０５ａに９Ｖ、制御ゲート１０５ｂに９Ｖ、ドレイ
ン１０７に−４Ｖの電位を印加し、半導体基板１０１と
ソース１０６を０Ｖにする。この結果、フローティング
ゲート１０３ａおよびフローティングゲート１０３ｂに
電子が注入され、図２に示すように、「１１」の書き込
み状態が得られる。
【００２２】次に、消去状態を「１１」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
フローティングゲート１０３ａだけに「０」を書き込む
場合、制御ゲート１０５ａに−９Ｖ、制御ゲート１０５
ｂに４Ｖ、ドレイン１０７に４Ｖの電位を印加し、半導
体基板１０１とソース１０６を０Ｖにする。すなわち、
ドレイン１０７と制御ゲート１０５ａに電位が印加され
ることで、このメモリセルを選択し、制御ゲート１０５
ａとドレイン１０７との間に電位差を形成し、制御ゲー
ト１０５ｂとドレイン１０７との間の電位差は０とす
る。この結果、フローティングゲート１０３ａのみの電
子がドレイン１０７に放出され、図２に示すように、
「０１」の書き込み状態が得られる。
【００２３】また、フローティングゲート１０３ｂだけ
に「０」を書き込む場合、制御ゲート１０５ａに０Ｖ、
制御ゲート１０５ｂに−９Ｖ、ドレイン１０７に４Ｖの
電位を印加し、半導体基板１０１とソース１０６を０Ｖ
にする。この結果、フローティングゲート１０３ｂから
電子が放出され、図２に示すように、「１０」の書き込
み状態が得られる。また、フローティングゲート１０３
ａと１０３ｂの両方に「０」を書き込む場合、制御ゲー
ト１０５ａに−９Ｖ、制御ゲート１０５ｂに−９Ｖ、ド
レイン１０７に４Ｖの電位を印加し、半導体基板１０１
とソース１０６を０Ｖにする。この結果、フローティン
グゲート１０３ａおよびフローティングゲート１０３ｂ
の電子が放出され、図２に示すように、「００」の書き
込み状態が得られる。
【００２４】次に、消去状態を「００」とした場合のチ
ャネルホットエレクトロンによる書き込みに関して説明
する。例えば、フローティングゲート１０３ｂだけに
「１」を書き込む場合、制御ゲート１０５ａに０Ｖ、制
御ゲート１０５ｂに１２Ｖ、ドレイン１０７に６Ｖの電
位を印加し、半導体基板１０１とソース１０６を０Ｖに
する。すなわち、ドレイン１０７と制御ゲート１０５ｂ
に電位を印加することでこのメモリセルを選択し、制御
ゲート１０５ｂと半導体基板１０１との間に電位差を形
成し、制御ゲート１０５ａと半導体基板１０１との間の
電位差を０とする。この結果、フローティングゲート１
０３ｂのみに高エネルギーの電子が注入され、図２に示
すように、「０１」の書き込み状態が得られる。
【００２５】また、フローティングゲート１０３ａだけ
に「１」を書き込む場合、制御ゲート１０５ａに１２
Ｖ、制御ゲート１０５ｂに０Ｖ、ドレイン１０７に６Ｖ
の電位を印加し、基板１０１とソース１０６を０Ｖとす
る。この結果、フローティングゲート１０３ａのみに高
エネルギーの電子が注入され、図２に示すように、「１
０」の書き込み状態が得られる。また、フローティング
ゲート１０３ａとフローティングゲート１０３ｂの両方
に「１」を書き込む場合、制御ゲート１０５ａに１２
Ｖ、制御ゲート１０５ｂに１２Ｖ、ドレイン１０７に６
Ｖの電位を印加し、基板１０１とソース１０６を０Ｖと
する。この結果、フローティングゲート１０３ａおよび
フローティングゲート１０３ｂに電子が注入され、図２
に示すように「１１」の書き込み状態が得られる。
【００２６】一方、読み出しにおいては、ドレイン電圧
を１Ｖ、ソース電圧を０Ｖとした状態で、制御ゲート１
０５ａ、ｂに３．３Ｖを印加すればよい。そして、図２
に示すように、メモリセルに「００」が書き込まれてい
れば、ドレイン電流としてＩｄ０が得られ、メモリセル
に「１１」が書き込まれていれば、ドレイン電流がほと
んど流れない。そして、フローティングゲート１０３ａ
はフローティングゲート１０３ｂに比較して面積が大き
いので、「０１」の状態と「１０」の状態とでは、ドレ
イン電流が異なり、同じ電荷密度で注入されているの
で、面積が広いほど、ドレイン電流が少なくなる。この
ため、メモリセルに「０１」が書き込まれていれば、ド
レイン電流としてＩｄ１が得られ、また、メモリセルに
「１０」が書き込まれていれば、ドレイン電流としてＩ
ｄ２が得られ、Ｉｄ１はＩｄ２より大きい。
【００２７】以上示したように、この実施の形態１によ
れば、１つのメモリセルにおいて、４値をとることがで
きる。また、メモリセル自身の構造により多値を実現す
るようにしているので、回路動作による多値化をする必
要がなく、周辺回路への負担が減少する。また、この実
施の形態１における不揮発性半導体記憶装置において
は、２組のフローティングゲートおよび制御ゲートを、
それぞれ同一のソースと同一のドレインに接するように
配置している。このため、第２や第３の従来技術のよう
にソース−ドレインのチャネル方向で、２つのフローテ
ィングゲート間に隙間が発生することがないので、チャ
ネル抵抗が高くなってしまうという問題が発生しない。
【００２８】また、第２の従来技術に示したように、フ
ローティングゲートの配置に必要な面積以上を必要とし
ないので、メモリセルが必要以上に大きくなることがな
い。一方、この実施の形態１によれば、書き込み用の制
御回路はドレイン側に１つと、制御ゲート側で２つ設け
ることにより行うようにしている。制御ゲート側の書き
込み制御回路はドレインやソース側の制御回路と比べ、
少ない電流で制御できるので、小さいトランジスタで構
成できる。書き込み用の制御回路の数は第２、第３の従
来技術と変わらないが、トランジスタ・サイズを小さく
できるので、チップサイスを小さくできる。
【００２９】また、ソースの電位は、消去、書き込み、
読み出しのいずれの場合も０Ｖと一定であるので、制御
回路などを付ける必要がない。さらに、異なるドレイン
に接続されたメモリセルであっても、隣り合うメモリセ
ル間でソースを共有することが可能となり、この間を素
子分離する必要がない。このため、高集積化を阻害する
ことがなく、従来よりも高集積化をすることが可能とな
る。そして、この実施の形態１によれば、１つのメモリ
セル内に用意した２つのフローティングゲートは、共通
のドレインを通して、その内容を一度に読み出すことが
できるので、読み出し速度の向上が図れる。
【００３０】実施の形態２ 図３は、この発明の第２の実施の形態における不揮発性
半導体記憶装置の構成を概略的に示す断面図であり、不
揮発性半導体記憶装置を上部からみたときのものであ
る。また、この図３は、不揮発性半導体記憶装置を構成
する１つのメモリセルを示したものである。この実施の
形態２においては、図３に示すように、柱状部（ピラ
ー：チャネル部）２０１ａの周囲にゲート絶縁膜２０３
が形成され、その側面にフローティングゲート２０４ａ
とフローティングゲート２０４ｂが形成されている。そ
して、この実施の形態２では、そのフローティングゲー
ト２０４ａが、フローティングゲート２０４ｂより大き
い面積に形成した。また、フローティングゲート２０４
ａ、２０４ｂ周囲に絶縁分離膜２０５を介し、ワード線
となる制御ゲート２０６ａ、２０６ｂがそれぞれ形成さ
れ、その周囲が層間絶縁膜２０７で覆われている。
【００３１】以下、そのメモリセルの製造方法に関して
説明する。まず、図４（ａ）に示すように、ｐ形の半導
体基板２０１を例えばドライエッチングすることにより
基板上にピラー２０１ａを形成した後、例えばＡｓを７
０ＫｅＶで５×１０15ｃｍ-2イオン注入することで、ソ
ース２０２ａ、ドレイン２０２ｂを形成する。なお、イ
オン注入をした後は、水蒸気雰囲気で９５０℃に加熱す
ることで４０ｎｍ程度の膜厚の犠牲酸化膜を形成し、窒
素雰囲気で８５０℃で２０分間加熱することで、イオン
注入により形成した不純物領域の活性化を行う。以上の
ことにより、ソース２０２ａ、ドレイン２０２ｂは、不
純物濃度が１０20ｃｍ-3程度に形成される 。そして、
犠牲酸化膜を除去した後、水蒸気雰囲気で８５０℃に加
熱することでゲート絶縁膜２０３を膜厚１０ｎｍ程度に
形成する。
【００３２】次に、図４（ｂ）に示すように、ＣＶＤ法
によりゲート絶縁膜２０３上にポリシリコンを膜厚１５
０ｎｍ程度に堆積し、これをＰＯＣｌ3 雰囲気で８５０
℃程度に加熱することでＰを拡散させ、不純物としてＰ
が導入されたポリシリコン膜２０４を形成する。次い
で、公知のフォトリソグラフィ技術によりレジストマス
クを形成し、ＲＩＥなどの異方性ドライエッチングで選
択的にポリシリコン膜２０４を除去することで、図４
（ｃ）に示すように、ピラー２０１ａ側面にゲート絶縁
膜２０３を介して、フローティングゲート２０４ａとフ
ローティングゲート２０４ｂとを形成する。このフロー
ティングゲート２０４ａ、２０４ｂは、平面的にみる
と、図４（ｃ’）に示すように、フローティングゲート
２０４ａの方が面積が広くなるように形成する。
【００３３】次に、図５（ｄ）に示すように、絶縁分離
膜２０５を形成した後、ＣＶＤ法によりポリシリコンを
膜厚１５０ｎｍ程度に堆積し、これをＰＯＣｌ3 雰囲気
で８５０℃程度に加熱することでＰを拡散させ、次い
で、スパッタ法によりＷＳｉ膜を１５０ｎｍほど堆積
し、ポリサイド膜２０６を形成する。ここで、絶縁分離
膜２０５は、例えば、ＳｉＯ2 、ＳｉＮ、ＳｉＯ2 の３
層構造とする。また、ポリサイド膜２０６は、上述した
ように、ポリシリコンとＷＳｉからなる２層構造となっ
ている。次に、公知のフォトリソグラフィ技術によりレ
ジストマスクを形成し、ＲＩＥなどの異方性ドライエッ
チングで選択的にポリサイド膜２０６を除去すること
で、図５（ｅ）に示すように、制御ゲート２０６ａ、２
０６ｂを形成する。
【００３４】この制御ゲート２０６ａ、２０６ｂは、平
面的にみると、図５（ｅ’）に示すように形成される。
すなわち、フローティングゲート２０４ａはピラー２０
１ａと制御ゲート２０６ａに挟まれ、フローティングゲ
ート２０４ｂはピラー２０１ａと制御ゲート２０６ｂに
はさまれた構造となっている。そして、例えば、制御ゲ
ート２０６ａとピラー２０１ａとの間に、フローティン
グゲート２０４ｂが存在することはない。次に、図５
（ｆ）に示すように、層間絶縁膜２０７を形成し、ピラ
ー２０１ａ上にコンタクトホールを形成した後、コンタ
クトホールの底部に露出したピラー２０１ａ上部に窒化
チタンからなるバリアメタルを形成する。そしてこの
後、図５（ｇ）に示すように、タングステンからなるプ
ラグ２０８を埋め込み、アルミニウムからなる配線層２
０９を形成する。この配線層２０９が、ビット線とな
る。
【００３５】以上説明したことにより、１つのメモリセ
ルに、面積比が約２：１となるフローティングゲート２
０４ａとフローティングゲート２０４ｂを備え、それぞ
れに制御ゲート２０６ａ、２０６ｂが備えられた、フラ
ッシュメモリが得られる。このように、この実施の形態
２においても、上記実施の形態１と同様に、１つのメモ
リセルに面積の異なるフローティングゲートを２つ備え
るようにしたので、以下に示すように多値動作をするこ
とが可能となる。
【００３６】まず、消去に関して説明すると、例えば、
図６に示す制御ゲート２０６ａに接続するＣＧ１に−１
６Ｖ、制御ゲート２０６ｂに接続するＣＧ２に−１６Ｖ
を印加することで、消去を行う。このように、制御ゲー
トに−１６Ｖ程度の電圧を印加することで、フローティ
ングゲート中の電子が基板側に押し出され、フローティ
ングゲート中の電子がなくなり、図２に示すように、消
去状態「００」が得られる。なお、この実施の形態２に
おいても、上記実施の形態１と同様に、全てのフィロー
ティングゲートに電子を注入した状態「１１」を消去状
態とすることも可能である。
【００３７】次に、消去状態を「００」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
フローティングゲート２０４ｂのみに「１」を書き込む
場合、制御ゲート２０６ａに接続するＣＧ１に−４Ｖ、
制御ゲート２０６ｂに接続するＣＧ２に９Ｖ、ドレイン
２０２ｂに−４Ｖ、そして、基板２０１とソース２０２
ａに０Ｖの電位を印加する（図６）。すなわち、ドレイ
ン２０２ｂと制御ゲート２０６ａに電位が印加されるこ
とで、このメモリセルを選択し、制御ゲート２０６ｂと
ドレイン２０２ｂとの間に電位差を形成し、制御ゲート
２０６ａとドレイン２０２ｂとの間の電位差は０とす
る。この結果、フローティングゲート２０４ｂのみに電
子が注入され、図２に示すように、「０１」の書き込み
状態が得られる。
【００３８】また、フローティングゲート２０４ａのみ
に「１」を書き込む場合、ＣＧ１に９Ｖ、ＣＧ２に−４
Ｖ、ドレイン２０２ｂに−４Ｖ、そして、基板２０１と
ソース２０２ａに０Ｖの電位を印加する。この結果、フ
ローティングゲート２０４ａに電子が注入され、図２に
示すように、「１０」の書き込み状態が得られる。ま
た、フローティングゲート２０４ａと２０４ｂの両方に
「１」を書き込む場合、ＣＧ１に９Ｖ、ＣＧ２に９Ｖ、
ドレイン２０２ｂに−４Ｖ、そして、基板２０１とソー
ス２０２ａに０Ｖの電位を印加する。この結果、フロー
ティングゲート２０４ａおよびフローティングゲート２
０４ｂに電子が注入され、図２に示すように、「１１」
の書き込み状態が得られる。なお、消去状態を「１１」
とした場合のトンネル電流による書き込みについても、
実施の形態１と同様に行うことができる。
【００３９】一方、読み出しにおいては、ドレイン電圧
を１Ｖとした状態で、制御ゲート２０６ａ、ｂに３．３
Ｖを印加すればよい。そして、図２に示すように、メモ
リセルに「００」が書き込まれていれば、ドレイン電流
としてＩｄ０が得られ、メモリセルに「１１」が書き込
まれていれば、ドレイン電流が流れない。そして、フロ
ーティングゲート２０４ａはフローティングゲート２０
４ｂに比較して面積が大きいので、「０１」の状態と
「１０」の状態とでは、ドレイン電流が異なる。このた
め、メモリセルに「０１」が書き込まれていれば、ドレ
イン電流としてＩｄ１が得られ、また、メモリセルに
「１０」が書き込まれていれば、ドレイン電流としてＩ
ｄ２が得られる。
【００４０】次に、消去状態を「００」とした場合のチ
ャネルホットエレクトロンによる書き込みに関して説明
する。例えば、フローティングゲート２０４ｂのみに
「１」を書き込む場合、制御ゲート２０６ａに接続する
ＣＧ１に０Ｖ、制御ゲート２０６ｂに接続するＣＧ２に
１２Ｖ、ドレイン２０２ｂに６Ｖ、そして、基板２０１
とソース２０２ａに０Ｖの電位を印加する（図６）。す
なわち、ドレイン２０２ｂと制御ゲート２０６ｂに電位
が印加されることで、このメモリセルを選択し、制御ゲ
ート２０６ｂとピラー２０１ａ（基板）との間に電位差
を形成し、制御ゲート２０６ａとドレイン２０２ｂとの
間の電位差は０とする。この結果、フローティングゲー
ト２０４ｂのみに電子が注入され、図２に示すように、
「０１」の書き込み状態が得られる。
【００４１】また、フローティングゲート２０４ａのみ
に「１」を書き込む場合、ＣＧ１に１２Ｖ、ＣＧ２に０
Ｖ、ドレイン２０２ｂに６Ｖ、そして、基板２０１とソ
ース２０２ａに０Ｖの電位を印加する。この結果、フロ
ーティングゲート２０４ａのみに電子が注入され、図２
に示すように、「１０」の書き込み状態が得られる。ま
た、フローティングゲート２０４ａと２０４ｂの両方に
「１」を書き込む場合、ＣＧ１に１２Ｖ、ＣＧ２に１２
Ｖ、ドレイン２０２ｂに６Ｖ、そして、基板２０１とソ
ース２０２ａに０Ｖの電位を印加する。この結果、フロ
ーティングゲート２０４ａおよびフローティングゲート
２０４ｂに電子が注入され、図２に示すように、「１
１」の書き込み状態が得られる。
【００４２】以上示したように、この実施の形態２によ
れば、前述した実施の形態１と同様に、１つのメモリセ
ルにおいて、４値をとることができる。したがって、メ
モリセルを増やすことなく、記憶できる情報量が増やせ
ることになる。また、メモリセル自身の構造により多値
を実現するようにしているので、回路動作による多値化
をする必要がなく、周辺回路への負担が減少する。そし
て、この実施の形態２における不揮発性半導体記憶装置
においても、２組のフローティングゲートおよび制御ゲ
ートを、ソース・ドレイン方向に配置するようにはして
いない。このため、ソース・ドレイン方向で２つのフロ
ーティングゲート間に隙間が発生することがないので、
チャネル抵抗が高くなってしまうという問題が発生しな
い。
【００４３】また、この実施の形態２においては、縦型
のメモリセルとしているので、前述した実施の形態１以
上に集積度の向上が可能となる。また、この実施の形態
２においても、書き込み制御はドレインおよび制御ゲー
トで行うようにしている。このため、まず書き込み制御
は小電流で行える。また、隣り合うメモリセル間でソー
スを共有することが可能となり、この間を素子分離する
必要がない。そして、この実施の形態２においても、１
つのメモリセル内に用意した２つのフローティングゲー
トの内容を一度に読み出すことができるので、読み出し
速度の向上が図れる。
【００４４】なお、上記実施の形態１、２では、１つの
メモリセルに備える２つのフローティングゲートが異な
る面積となるようにしたが、これに限るものではない。
１つのメモリセルに同じ面積の２つのフローティングゲ
ートを備えるようにしてもよい。この場合、上述した
「０１」と「１０」は読み出し時には同じドレイン電流
となるので、１つのメモリセルで３値をとることが可能
となる。また、上記実施の形態１、２において、２つの
フローティングゲートの面積を１：２とすることで、よ
り安定した読み出しが可能となる。すなわち、２つのフ
ローティングゲートの面積を１：２とすることで、前述
した「００」、「０１」、「１０」、「１１」の間の制
御ゲートに対する読み出し電位差が、それぞれ等間隔と
なるからである。
【００４５】
【発明の効果】以上説明したように、この発明では、ま
ず、半導体基板にゲート絶縁膜を介して形成された第１
のフローティングゲートと、第１のフローティングゲー
トが形成されていない領域にゲート絶縁膜を介して形成
された第２のフローティングゲートと、第１のフローテ
ィングゲート上に絶縁分離膜を介して形成された第１の
制御ゲートと、第２のフローティングゲート上に絶縁分
離膜を介して形成された第２の制御ゲートと、第１およ
び第２のフローティングゲートをはさむように半導体基
板に形成されたソースおよびドレインとから少なくとも
構成されたメモリセルを備え、第１および第２のフロー
ティングゲートの内容がこの第２および第２のフローテ
ィングゲートに共通して形成されたドレインを通して一
度に読み出されるようにした。また、半導体基板上に垂
直方向に形成されたチャネル部と、チャネル部にチャネ
ルが形成されるようにチャネル部の上下位置に形成され
たドレインおよびソースと、チャネル部の側部の一部に
ゲート絶縁膜を介して形成された第１のフローティング
ゲートと、チャネル部の側部の前記第１のフローティン
グゲートが形成されていない領域に形成された第２のフ
ローティングゲートと、第１のフローティングゲートの
外側に絶縁分離膜を介して形成された第１の制御ゲート
と、第２のフローティングゲートの外側に絶縁分離膜を
介して形成された第２の制御ゲートとから少なくとも構
成された縦型のメモリセルを備え、第１および第２のフ
ローティングゲートの内容がこの第２および第２のフロ
ーティングゲートに共通して形成されたドレインを通し
て一度に読み出されるようにした。
【００４６】以上のように構成したので、第１および第
２のフローティングゲートにおける電子の有無により、
チャネル部に形成されるチャネルに、２つ以上の状態が
形成できることになる。したがって、この発明によれ
ば、１つのメモリセルにおいて、３値以上をとることが
可能となり、メモリセルの数を増加させることなく、記
憶情報量を増やせるようになるという効果がある。ま
た、回路動作による多値化ではないため、１つのフロー
ティングゲートに蓄積する電荷の量を変化させる必要な
どがなく、メモリセルの周辺回路に対して負担をかける
ことがない。
【００４７】また、この発明によれば、２組のフローテ
ィングゲートおよび制御ゲートを、ソース・ドレイン方
向に配置するようにはしていない。このため、ソース・
ドレイン方向で２つのフローティングゲート間に隙間が
発生することがないので、チャネル抵抗が高くなってし
まうという問題が発生しない。そして、従来の技術の第
２に示したように、フローティングゲートの配置に必要
な面積以上を必要としないので、メモリセルが必要以上
に大きくなることがない。また、この発明によれば、書
き込み制御はドレインおよび制御ゲートで行うようにし
ている。このため、まず書き込み制御は小電流で行え
る。また、隣り合うメモリセル間でソースを共有するこ
とが可能となり、この間を素子分離する必要がない。そ
して、１つのメモリセル内に用意した２つのフローティ
ングゲートの内容を一度に読み出すことができるので、
読み出し速度の向上が図れる。加えて、メモリセルを縦
型とすることで、より集積度を向上させることができ
る。
【００４８】また、この発明によれば、半導体基板にゲ
ート絶縁膜を介して形成された第１のフローティングゲ
ートと、第１のフローティングゲートが形成されていな
い領域にゲート絶縁膜を介して形成された第２のフロー
ティングゲートと、第１および第２のフローティングゲ
ートを並列にはさむように半導体基板に形成された第１
のソースおよび第１のドレインと、第１のソースをはさ
んで第１のフローティングゲートに対向配置してゲート
絶縁膜を介して形成された第３のフローティングゲート
と、第１のソースをはさんで第２のフローティングゲー
トに対向配置してゲート絶縁膜を介して形成された第４
のフローティングゲートと、第３および第４のフローテ
ィングゲートを並列にはさむように第１のソースに対向
配置して半導体基板に形成された第２のドレインと、第
１と第３のフローティングゲート上に絶縁分離膜を介し
て形成された第１の制御ゲートと、第２と第３のフロー
ティングゲート上に絶縁分離膜を介して形成された第２
の制御ゲートとから少なくとも構成された２つのメモリ
セルを備え、第１および第２のフローティングゲートの
内容がこの第２および第２のフローティングゲートに共
通して形成されたドレインを通して一度に読み出される
ようにした。以上のように構成したので、第１および第
２のフローティングゲートにおける電子の有無により、
チャネル部に形成されるチャネルに、２つ以上の状態が
形成できることになる。したがって、この発明によれ
ば、１つのメモリセルにおいて、３値以上をとることが
可能となり、メモリセルの数を増加させることなく、記
憶情報量を増やせるようになるという効果がある。ま
た、回路動作による多値化ではないため、１つのフロー
ティングゲートに蓄積する電荷の量を変化させる必要な
どがなく、メモリセルの周辺回路に対して負担をかける
ことがない。加えて、隣り合うセルでソースを共有して
いる構成としたので、より集積度を向上させることが可
能となる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態における不揮発
性半導体記憶装置の構成を概略的に示す平面図および断
面図である。
【図２】 この発明におけるメモリセルに対する情報の
読み書きに関して説明するための説明図である。
【図３】 この発明の第２の実施の形態における不揮発
性半導体記憶装置の構成を概略的に示す上部からみた断
面図である。
【図４】 この発明の第２の実施の形態における不揮発
性半導体記憶装置の製造方法を示す説明図である。
【図５】 図４に続く、この発明の実施の形態における
不揮発性半導体記憶装置の製造方法を示す説明図であ
る。
【図６】 この発明の第２の実施の形態における不揮発
性半導体記憶装置のメモリセルの構成を概略的に示す上
部からみた断面図である。
【図７】 従来よりある不揮発性半導体記憶装置の一例
の概略構成を示す構成図である。
【図８】 従来よりある不揮発性半導体記憶装置の他の
例を示す構成図である。
【符号の説明】
１０１…半導体基板、１０２…ゲート絶縁膜、１０３
ａ、１０３ｂ…フローティングゲート、１０４…絶縁分
離膜、１０５ａ、１０５ｂ…制御ゲート、１０６…ソー
ス、１０７…ドレイン、１０８…層間絶縁膜、２０１…
半導体基板、２０１ａ…柱状部（ピラー）、２０２ａ…
ソース、２０２ｂ…ドレイン、２０３…ゲート絶縁膜、
２０４ａ、２０４ｂ…フローティングゲート、２０５…
絶縁分離膜、２０６ａ、２０６ｂ…制御ゲート、２０７
…層間絶縁膜、２０８…プラグ、２０９…配線層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板にゲート絶縁膜を介して形成
    された第１のフローティングゲートと、 前記第１のフローティングゲートが形成されていない領
    域に前記ゲート絶縁膜を介して形成された第２のフロー
    ティングゲートと、 前記第１のフローティングゲート上に絶縁分離膜を介し
    て形成された第１の制御ゲートと、 前記第２のフローティングゲート上に絶縁分離膜を介し
    て形成された第２の制御ゲートと、 前記第１および第２のフローティングゲートを並列には
    さむように前記半導体基板に形成されたソースおよびド
    レインとから少なくとも構成されたメモリセルを備え、
    前記第１および第２のフローティングゲートの内容がこ
    の第２および第２のフローティングゲートに共通して形
    成された前記ドレインを通して一度に読み出されること
    を特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 半導体基板に垂直方向に形成されたチャ
    ネル部と、 前記チャネル部にチャネルが形成されるようにチャネル
    部の上下位置に形成されたドレインおよびソースと、 前記チャネル部の側部の一部にゲート絶縁膜を介して形
    成された第１のフローティングゲートと、 前記チャネル部の側部の前記第１のフローティングゲー
    トが形成されていない領域に形成された第２のフローテ
    ィングゲートと、 前記第１のフローティングゲートの外側に絶縁分離膜を
    介して形成された第１の制御ゲートと、 前記第２のフローティングゲートの外側に絶縁分離膜を
    介して形成された第２の制御ゲートとから少なくとも構
    成された縦型のメモリセルを備え、前記第１および第２
    のフローティングゲートの内容がこの第２および第２の
    フローティングゲートに共通して形成された前記ドレイ
    ンを通して一度に読み出されることを特徴とする不揮発
    性半導体記憶装置。
  3. 【請求項３】 半導体基板にゲート絶縁膜を介して形成
    された第１のフローティングゲートと、 前記第１のフローティングゲートが形成されていない領
    域に前記ゲート絶縁膜を介して形成された第２のフロー
    ティングゲートと、 前記第１のフローティングゲート上に絶縁分離膜を介し
    て形成された第１の制御ゲートと、前記第２のフローテ
    ィングゲート上に絶縁分離膜を介して形成された第２の
    制御ゲートと、 前記第１および第２のフローティングゲートを並列には
    さむように前記半導体基板に形成されたソースおよびド
    レインとから少なくとも構成されたメモリセルを備え、 前記第１のフローティングゲートは、前記第２のフロー
    ティングゲートより面積が広く形成されて いることを特
    徴とする不揮発性半導体記憶装置。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の不
    揮発性半導体記憶装置において、 前記第１のフローティングゲートと前記第２のフローテ
    ィングゲートとは、それぞれの一部が前記ドレイン領域
    と重なっているいることを特徴とする不揮発性半導体記
    憶装置。
  5. 【請求項５】 請求項１〜３のいずれか１項に記載の不
    揮発性半導体記憶装置において、 前記ソースの電圧は、書き込み時と、読み出し時と、消
    去時とで同じであることを特徴とする不揮発性半導体記
    憶装置。
  6. 【請求項６】 請求項１〜５いずれか１項記載の不揮発
    性半導体記憶装置において、 前記第１のフローティングゲートは、前記第２のフロー
    ティングゲートの２倍の面積に形成されていることを特
    徴とする不揮発性半導体記憶装置。
  7. 【請求項７】 半導体基板にゲート絶縁膜を介して形成
    された第１のフローティングゲートと、 前記第１のフローティングゲートが形成されていない領
    域に前記ゲート絶縁膜を介して形成された第２のフロー
    ティングゲートと、 前記第１および第２のフローティングゲートを並列には
    さむように前記半導体基板に形成された第１のソースお
    よび第１のドレインと、 前記第１のソースをはさんで前記第１のフローティング
    ゲートに対向配置して前記ゲート絶縁膜を介して形成さ
    れた第３のフローティングゲートと、 前記第１のソースをはさんで前記第２のフローティング
    ゲートに対向配置して前記ゲート絶縁膜を介して形成さ
    れた第４のフローティングゲートと、 前記第３および第４のフローティングゲートを並列には
    さむように前記第１のソースに対向配置して前記半導体
    基板に形成された第２のドレインと、 前記第１と第３のフローティングゲート上に絶縁分離膜
    を介して形成された第１の制御ゲートと、 前記第２と第４のフローティングゲート上に絶縁分離膜
    を介して形成された第２の制御ゲートとから少なくとも
    構成された２つのメモリセルを備え、前記第１および第
    ２のフローティングゲートの内容がこの第２および第２
    のフローティングゲートに共通して形成された前記ドレ
    インを通して一度に読み出されることを特徴とする不揮
    発性半導体記憶装置。
  8. 【請求項８】 請求項７記載の不揮発性半導体記憶装置
    において、 前記第１もしくは第３のフローティングゲートと前記第
    ２もしくは第４のフローティングゲートとは、それぞれ
    の一部が前記第１もしくは第２のドレイン領域と重なっ
    ているいることを特徴とする不揮発性半導体記憶装置。
  9. 【請求項９】 請求項７または８記載の不揮発性半導体
    記憶装置において、 前記第１のもしくは第３のフローティングゲートは、前
    記第２もしくは第４ののフローティングゲートより面積
    が広く形成されていることを特徴とする不揮発性半導体
    記憶装置。
  10. 【請求項１０】 請求項７〜９記載の不揮発性半導体記
    憶装置において、 前記ソースの電圧は、書き込み時と、読み出し時と、消
    去時とで同じであることを特徴とする不揮発性半導体記
    憶装置。
  11. 【請求項１１】 請求項７〜１０いずれか１項記載の不
    揮発性半導体記憶装置において、 前記第１もしくは第３のフローティングゲートは、前記
    第２もしくは第４のフローティングゲートの２倍の面積
    に形成されていることを特徴とする不揮発性半導体記憶
    装置。
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