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JP3068009B2 - Error correction mechanism for redundant memory - Google Patents

Error correction mechanism for redundant memory

Info

Publication number
JP3068009B2
JP3068009B2 JP8206999A JP20699996A JP3068009B2 JP 3068009 B2 JP3068009 B2 JP 3068009B2 JP 8206999 A JP8206999 A JP 8206999A JP 20699996 A JP20699996 A JP 20699996A JP 3068009 B2 JP3068009 B2 JP 3068009B2
Authority
JP
Japan
Prior art keywords
error
circuit
address
data
uncorrectable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP8206999A
Other languages
Japanese (ja)
Other versions
JPH1049448A (en
Inventor
晋司 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8206999A priority Critical patent/JP3068009B2/en
Publication of JPH1049448A publication Critical patent/JPH1049448A/en
Application granted granted Critical
Publication of JP3068009B2 publication Critical patent/JP3068009B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、フォールトトレラ
ントコンピュータとして冗長化したメモリに関し、特に
エラーの訂正機構を備えたメモリに関する。
The present invention relates to a redundant memory as a fault-tolerant computer, and more particularly to a memory provided with an error correction mechanism.

【0002】[0002]

【従来の技術】従来、この種のエラー訂正機構を備えた
メモリを冗長化したフォールトトレラントコンピュータ
は、メモリのソフトエラーの蓄積により訂正不可能なエ
ラーに発展することを未然に防止し、より信頼性の高い
メモリを実現することが要求されている。このような要
求に対し、例えば特開平5−88990に示されるよう
に、所定の時間間隔で設定されたタイマによって起動さ
れるメモリのエラーチェック機能によって実現すること
が提案されている。
2. Description of the Related Art Conventionally, a fault-tolerant computer having a memory having such an error correction mechanism and having a redundant memory prevents an uncorrectable error from developing due to accumulation of soft errors in the memory beforehand and provides a more reliable system. There is a demand for realizing a highly reliable memory. It has been proposed that such a request be realized by a memory error check function started by a timer set at a predetermined time interval, as shown in, for example, JP-A-5-88990.

【0003】図6は、従来の冗長化メモリのエラー訂正
機構の一例を示すブロック図である。このエラー訂正機
構は、バス切替器130と、所定の時間間隔が設定され
たタイマ150と、タイマ150から所定時間間隔毎に
出力されるチェック要求を受け、CPU部110から2
重化された第1のメモリ(RAM)121と第2のメモ
リ(RAM)122へのアクセスを禁止するバスアービ
ター160と、タイマ150からのチェック要求に基づ
いて起動され第1のメモリ121と第2のメモリ122
の全領域を掃引するアドレスを発生するアドレス発生器
170と、第1のメモリ121と第2のメモリ122の
該当アドレスから読み出されたデータのパリティチェッ
クを行うパリティチェック手段180と、パリティチェ
ック手段180でエラーが検出された場合、正しいデー
タをエラーが発生した側のメモリのエラー領域に書き込
むエラー訂正手段190とにより構成される。パリティ
チェック手段180は、第1、第2のメモリ121、1
22に対応したパリティチェッカー181、182とか
ら成り、エラー訂正手段190は、アクセスCTL14
0とデータ保持器191とリードモディファイCTL1
92とから成る。
FIG. 6 is a block diagram showing an example of a conventional error correction mechanism of a redundant memory. This error correction mechanism receives a bus switch 130, a timer 150 in which a predetermined time interval is set, and a check request output from the timer 150 at predetermined time intervals.
A bus arbiter 160 that prohibits access to the duplicated first memory (RAM) 121 and second memory (RAM) 122, and is activated based on a check request from the timer 150. 2nd memory 122
, An address generator 170 for generating an address for sweeping the entire area, a parity check means 180 for performing a parity check on data read from the corresponding address in the first memory 121 and the second memory 122, and a parity check means If an error is detected at 180, the error correction means 190 writes correct data to the error area of the memory where the error has occurred. The parity check means 180 includes first and second memories 121, 1
The error correction means 190 comprises parity checkers 181 and 182 corresponding to the access CTL 14.
0, data retainer 191 and read modify CTL1
92.

【0004】次に動作を説明する。タイマ150は、設
定時間毎に各メモリが保持するデータをチェックする要
求を出力する。このチェック要求が出力されると、バス
アービター160はCPU部110からのメモリへのア
クセスを禁止する。また、アドレス発生器170は各メ
モリに対して全領域を掃引するアドレスを出力して、第
1のメモリ121と第2のメモリ122が保持している
データを読み出す。読み出されたデータは、パリテイチ
ェック手段180で全てチェックされ、ここで誤りが検
出されると、エラー訂正手段190は正しいデータをエ
ラー領域に書き込む。これにより、第1のメモリ121
と第2のメモリ122が保持するデータは常に正しいデ
ータに修正された状態に維持される。
Next, the operation will be described. The timer 150 outputs a request for checking data held in each memory at every set time. When this check request is output, the bus arbiter 160 prohibits the CPU unit 110 from accessing the memory. Further, the address generator 170 outputs an address for sweeping the entire area to each memory, and reads data held in the first memory 121 and the second memory 122. The read data are all checked by the parity check unit 180, and if an error is detected here, the error correction unit 190 writes correct data into the error area. Thereby, the first memory 121
And the data held in the second memory 122 are always maintained in a state corrected to correct data.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記の
機構は以下のような問題点を有する。すなわち、従来の
技術においては、タイマに設定した時間間隔毎にメモリ
の内容をチェックしてエラーを修正するために、設定時
間内にソフトエラーの蓄積により、リカバリー不可能な
エラーに発展するおそれがある。また、一般的なフォー
ルトトレラントシステムは、図2や図3に示されるよう
に、故障したモジュールの交換時にも動作をし続けるた
めに、主要な機能部は交換モジュール単位に2重化され
ている。このメモリにおいては、図6に示すように、メ
モリを2重化すると、論理的には1つのメモリに対して
物理的には4重化することになり、価格の問題でモジュ
ール内部のメモリは2重化でなく、ECC(エラーチェ
ック&コレクション)等によるエラー訂正機能を持つこ
とが多い。この時も従来例と同様に、タイマによって定
期的にメモリ内部のエラーを訂正するか、またはリフレ
ッシュ動作(リード後に再ライト)時にエラーを訂正し
ている。しかし、この場合も訂正前にリカバリー不可能
なエラーに発展するおそれがある。
However, the above mechanism has the following problems. That is, in the related art, since the contents of the memory are checked at each time interval set in the timer and the error is corrected, the accumulation of soft errors within the set time may cause an unrecoverable error. is there. In addition, as shown in FIG. 2 and FIG. 3, in a general fault-tolerant system, main functional units are duplicated for each replacement module in order to continue to operate even when a failed module is replaced. . In this memory, as shown in FIG. 6, when the memory is duplicated, the memory is logically quadrupled for one memory, and the memory inside the module is reduced due to the price problem. It often has an error correction function by ECC (Error Check & Correction) instead of duplexing. At this time, similarly to the conventional example, the error in the memory is periodically corrected by the timer, or the error is corrected during the refresh operation (rewrite after reading). However, in this case as well, there is a possibility that the error will develop into an unrecoverable error before correction.

【0006】その理由は、図6のタイマ150により定
期的にメモリのエラーを訂正する機構では、タイマで設
定した時間間隔内に2ビットエラーや2重化したメモリ
の同じアドレスでエラーが生じても、それをリカバリー
する機構がないからである。
The reason is that in the mechanism for correcting the memory error periodically by the timer 150 in FIG. 6, a 2-bit error or an error occurs at the same address of the duplicated memory within the time interval set by the timer. Because there is no mechanism to recover it.

【0007】これに対し、タイマの設定時間を短くする
ことで確率を小さくすることが考えられるが、タイマで
設定する時間間隔をあまり短くすると性能の低下が大き
くなるため、ある程度以上短くすることは出来ない。
On the other hand, it is conceivable to reduce the probability by shortening the set time of the timer. However, if the time interval set by the timer is too short, the performance is greatly reduced. Can not.

【0008】また、図2や図3の構成でメモリにエラー
訂正機能を備えている場合、通常のリード時に検出され
たエラーは2重化されたメモリの一方のメモリでしか起
こっていないため、一方のメモリのみがエラー訂正動作
を実行することになって2重化されたメモリの同期がず
れてしまう。
In the case where the memory is provided with an error correction function in the configuration shown in FIGS. 2 and 3, an error detected at the time of normal reading occurs only in one of the duplicated memories. Only one of the memories performs the error correction operation, so that the duplicated memories are out of synchronization.

【0009】そのため、通常のリード時にエラーが検出
された時点でエラー訂正のライトを行うことは出来な
い。一般的にはリード後に再ライトの動作を行うリフレ
ッシュ動作でエラーを訂正する。リフレッシュ動作時な
らば2重化されたメモリで同期して行われているため、
リードでエラーを検出した場合は、そのエラーを訂正し
た後にリフレッシュの一連の動作としてライトを実行す
ればよい。しかし、このようなリフレッシュ時のエラー
訂正の場合も、タイマによるエラー訂正時と同じように
リフレッシュとリフレッシュの動作間でリカバリー不可
能なエラーに発展するおそれがあるという問題がある。
Therefore, it is not possible to perform error correction writing when an error is detected during normal reading. Generally, an error is corrected by a refresh operation in which a rewrite operation is performed after reading. At the time of refresh operation, it is performed in synchronization with the duplicated memory,
When an error is detected by reading, after correcting the error, writing may be performed as a series of refresh operations. However, in the case of error correction at the time of such a refresh, there is a problem that an error that cannot be recovered may occur between refresh operations as in the case of the error correction by the timer.

【0010】本発明の課題は、冗長化されたメモリにお
いて、メモリのソフトエラーの蓄積によって、リカバリ
ー不可能なエラーに発展することを防止し、より信頼性
の高い冗長化メモリを実現することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to prevent a redundant memory from developing into an unrecoverable error due to accumulation of soft errors in the memory and to realize a more reliable redundant memory. is there.

【0011】[0011]

【課題を解決するための手段】本発明のエラー訂正機構
は、冗長化されたメモリに訂正可能なエラーが生じた場
合に、そのエラーがメモリ上で訂正される前に訂正不可
能なエラーに進展することを防ぐ。より具体的には、メ
モリ上のRAM(図1の2)からリードされたデータに
訂正可能なエラーと訂正不可能なエラーがあるかどうか
を検出するエラー検出回路(図1の3)と、エラー検出
回路でエラーが検出された場合にそのエラーを訂正する
エラー訂正回路(図1の4)と、RAMのリードアドレ
スを保持するアドレスレジスタ(図1の5)と、エラー
検出回路で訂正可能なエラーが検出されたことを通知さ
れた時エラー訂正回路からのエラー訂正データとアドレ
スレジスタからのRAMのリードアドレスを保持する修
正アドレス/データバッフア(図1の6)と、アドレス
レジスタに保持されているアドレスと修正アドレス/デ
ータバッファに保持されている全てのアドレスとを比較
するアドレス比較回路(図1の7)と、アドレス比較回
路で一致するアドレスがあった場合はエラー検出回路か
ら訂正不可能なエラーが検出されたとしてもその通知を
抑止するNOR回路(図1の8)及び訂正不可能エラー
通知抑止回路(図1の11)と、リードに対するリプラ
イを訂正不可能なエラーがある場合はアドレス比較回路
でアドレスの一致した修正アドレス/データバッフアの
データを選択し、訂正不可能なエラーがない場合はエラ
ー訂正回路の出力を選択する訂正データ選択回路(図1
の9と10)を有する。
SUMMARY OF THE INVENTION An error correction mechanism according to the present invention, when a correctable error occurs in a redundant memory, corrects the uncorrectable error before the error is corrected in the memory. Prevent progress. More specifically, an error detection circuit (3 in FIG. 1) for detecting whether there is a correctable error and an uncorrectable error in the data read from the RAM (2 in FIG. 1) on the memory, When an error is detected by the error detection circuit, an error correction circuit (4 in FIG. 1) that corrects the error, an address register (5 in FIG. 1) that holds a read address of the RAM, and an error detection circuit can correct the error. When it is notified that an error has been detected, a corrected address / data buffer (6 in FIG. 1) for holding the error correction data from the error correction circuit and the RAM read address from the address register, An address comparison circuit (7 in FIG. 1) for comparing the current address with all the addresses held in the corrected address / data buffer; If there is a matching address in the path, even if an uncorrectable error is detected from the error detection circuit, a NOR circuit (8 in FIG. 1) and an uncorrectable error notification suppression circuit (8 in FIG. 11) and if there is an error in which the reply to the read cannot be corrected, the address comparison circuit selects the corrected address / data buffer data whose address matches, and if there is no uncorrectable error, the output of the error correction circuit is output. Correction data selection circuit (Figure 1
9 and 10).

【0012】[0012]

【作用】訂正可能なエラーを検出した時に、エラーを訂
正したデータとそのデータのリードアドレスを保持する
ことにより、冗長化メモリの同期の問題で即座にエラー
訂正のライトが出来ないRAM上のエラーがソフトエラ
ーの進行等により訂正不可能なエラーに進展した場合で
あっても、保持しているデータを使用することによって
リカバリー可能になり、メモリを故障とせずに動作し続
けることが可能になる。
When an error that can be corrected is detected, the error corrected data and the read address of the data are held, so that the error correction error cannot be immediately written due to the synchronization problem of the redundant memory. Even if the error progresses to an uncorrectable error due to the progress of soft errors, etc., it is possible to recover by using the stored data, and it is possible to continue operating without causing a memory failure .

【0013】この機能により、ソフトエラーの進行等に
よるメモリの故障を防ぎ、フォールトトレラントシステ
ムとしてメモリを冗長化した構成で動作し続けることが
可能である。フォールトトレラントシステムでは信頼性
が重要であり、メモリが故障して冗長化されていない状
態でのメモリ故障は即座にシステムダウンとなり重大な
問題を引き起こす。従って、ソフトエラーの進行などに
よるメモリの故障を防ぐことで、更に信頼性の高いフォ
ールトトレラントシステムの構築が可能になる。
With this function, it is possible to prevent a memory failure due to the progress of a soft error or the like, and to continue to operate as a fault tolerant system with a redundant memory configuration. In a fault-tolerant system, reliability is important, and a memory failure in a state where a memory has failed and is not redundant causes an immediate system down, causing a serious problem. Therefore, it is possible to construct a more reliable fault-tolerant system by preventing a memory failure due to progress of a soft error or the like.

【0014】[0014]

【発明の実施の形態】次に、本発明の好ましい実施の形
態を図1、図2、図3を参照して詳細に説明する。図1
に示すCPU1とメモリ16とによるフォールトトレラ
ントシステムの代表的な構成を図2または図3に示す。
図2はCPU21a,21bとメモリ22a,22bと
IOP21a,23bとがバス24a、24bを介して
接続された別のモジュールであり、各々モジュールが2
重化されている。一方、図3のようにCPUとメモリと
が1つのモジュール31a,31bで、バス33a、3
3bを介してIOP32a,32bと接続されていると
いう構成もある。
Next, a preferred embodiment of the present invention will be described in detail with reference to FIGS. 1, 2 and 3. FIG. FIG.
2 or 3 shows a typical configuration of a fault-tolerant system including the CPU 1 and the memory 16 shown in FIG.
FIG. 2 shows another module in which CPUs 21a and 21b, memories 22a and 22b, and IOPs 21a and 23b are connected via buses 24a and 24b.
It is heavy. On the other hand, as shown in FIG. 3, the CPU and the memory are one module 31a, 31b and the buses 33a, 3b.
There is also a configuration in which IOPs 32a and 32b are connected via 3b.

【0015】CPU1は演算処理を行う機能部である。
メモリ16はプログラムデータを記憶する機能部であ
り、CPU1から要求されるリードデータをリプライ
し、CPU1からライトされるデータをRAM2に記憶
する。RAM2はメモリ16の中で、実際にプログラム
データを保持する機能部である。エラー検出回路3はR
AM2からリードされたデータに訂正可能なエラーと訂
正不可能なエラーがあるかどうかを検出する回路であ
る。エラー訂正回路4はエラー検出回路3でエラーが検
出された場合、そのエラーを訂正する回路である。
The CPU 1 is a functional unit for performing arithmetic processing.
The memory 16 is a functional unit that stores program data. The memory 16 replies read data requested by the CPU 1 and stores data written by the CPU 1 in the RAM 2. The RAM 2 is a functional unit that actually stores program data in the memory 16. The error detection circuit 3 is R
This is a circuit for detecting whether there is a correctable error and an uncorrectable error in the data read from AM2. The error correction circuit 4 is a circuit for correcting an error when the error is detected by the error detection circuit 3.

【0016】アドレスレジスタ5は、CPU1がRAM
2をリードした時のアドレスを保持する。修正アドレス
/データバッファ6は、エラー検出回路3で訂正可能な
エラーが検出されたことを、訂正可能エラー通知線13
によって通知された時、エラー訂正回路4からのデータ
とアドレスレジスタ5からのアドレスを保持する。アド
レス比較回路7は、アドレスレジスタ5に保持されてい
るアドレスと、修正アドレス/データバッファ6に保持
されている全てのアドレスとを比較する回路である。N
OR回路8は、アドレス比較回路7の比較結果より訂正
不可エラー抑止線14にCPU1への訂正不可能なエラ
ーが検出されたことを通知するのを抑止する指示を出す
回路である。
The address register 5 stores the RAM in the CPU 1
2 is held when the address is read. The corrected address / data buffer 6 informs the correctable error notification line 13 that the correctable error has been detected by the error detection circuit 3.
, The data from the error correction circuit 4 and the address from the address register 5 are held. The address comparison circuit 7 is a circuit that compares the address held in the address register 5 with all the addresses held in the corrected address / data buffer 6. N
The OR circuit 8 is a circuit that issues an instruction to suppress notification of the detection of an uncorrectable error to the CPU 1 to the uncorrectable error suppression line 14 based on the comparison result of the address comparison circuit 7.

【0017】訂正データ選択回路10は、アドレス比較
回路7でアドレスが一致した修正アドレス/データバッ
ファ6のデータを選択する。訂正データ選択回路9は、
エラー検出回路3から訂正不可エラー通知線12を通し
て訂正不可能なエラーが検出されたことを通知される
と、訂正データ選択回路10からのデータを選択し、そ
れ以外はエラー訂正回路4のデータを選択する回路であ
る。
The correction data selection circuit 10 selects the data of the corrected address / data buffer 6 whose address matches in the address comparison circuit 7. The correction data selection circuit 9
When the error detection circuit 3 notifies that an uncorrectable error has been detected via the uncorrectable error notification line 12, the data from the correction data selection circuit 10 is selected, and the data from the error correction circuit 4 is otherwise selected. This is the circuit to be selected.

【0018】訂正不可能エラー通知抑止回路11は、訂
正不可エラー抑止線14を通しての指示があると、訂正
不可エラー通知線12からCPU1に訂正不可エラー通
知線15を通して行う訂正不可能なエラーが検出された
ことを示す通知を抑止する回路である。
The uncorrectable error notification suppression circuit 11 detects an uncorrectable error from the uncorrectable error notification line 12 to the CPU 1 through the uncorrectable error notification line 15 when an instruction is given through the uncorrectable error suppression line 14. This is a circuit for suppressing a notification indicating that the notification has been made.

【0019】次に、図1の回路の動作について説明す
る。CPU1は演算処理を行い、メモリ16に対してリ
ードとライトを実行する。CPU1がリードとライトを
行うデータはRAM2に記憶されている。RAM2から
リードされたデータはエラー検出回路3で訂正可能なエ
ラーまたは訂正不可能なエラーが存在するかどうかがチ
ェックされる。訂正不可能なエラーが検出された時は、
訂正不可エラー通知線12を通して訂正不可能エラー通
知抑止回路11と訂正データ選択回路9に通知される。
本来、訂正不可能なエラーを検出した場合は、訂正不可
能なエラーを検出したメモリをサービスから切り離して
故障とし、図2と図3にあるように2重化されたもう一
方のモジュールが処理を継続する。エラー検出回路3で
検出された訂正可能なエラーは、訂正可能エラー通知線
13を通して修正アドレス/データバッファ6ヘ通知さ
れる。
Next, the operation of the circuit of FIG. 1 will be described. The CPU 1 performs arithmetic processing and executes reading and writing with respect to the memory 16. Data to be read and written by the CPU 1 is stored in the RAM 2. The data read from the RAM 2 is checked by the error detection circuit 3 to determine whether there is a correctable error or an uncorrectable error. When an uncorrectable error is detected,
The uncorrectable error notification suppression circuit 11 and the correction data selection circuit 9 are notified via the uncorrectable error notification line 12.
Originally, when an uncorrectable error was detected, the memory in which the uncorrectable error was detected was disconnected from the service and failed, and the other duplexed module was processed as shown in FIGS. To continue. The correctable error detected by the error detection circuit 3 is notified to the corrected address / data buffer 6 via a correctable error notification line 13.

【0020】エラー訂正回路4は、エラー検出回路3で
訂正可能なエラーを検出した時に、RAM2からリード
したデータのエラーを修正する。アドレスレジスタ5は
CPU1がRAM2をリードした時のアドレスを格納す
る。修正アドレス/データバッファ6は、エラー検出回
路3から訂正可能エラー通知線13を通して訂正可能な
エラーを検出したことを通知されると、アドレスレジス
タ5に格納されているエラーを起こしたデータのアドレ
スと、エラー訂正回路4によってエラーを訂正されたデ
ータをペアで格納する。
The error correction circuit 4 corrects an error in the data read from the RAM 2 when the error detection circuit 3 detects a correctable error. The address register 5 stores an address when the CPU 1 reads the RAM 2. When the correction address / data buffer 6 is notified from the error detection circuit 3 that a correctable error has been detected via the correctable error notification line 13, the corrected address / data buffer 6 stores the address of the data having an error stored in the address register 5. , And the data in which the error is corrected by the error correction circuit 4 are stored in pairs.

【0021】アドレス比較回路7は、修正アドレス/デ
ータバッファ6に格納されている訂正可能なエラーを起
こしたデータの全てのアドレスと、CPU1がRAM2
をリードしているアドレスを保持するアドレスレジスタ
5のアドレスとを比較する。アドレス比較回路7でアド
レスが一致した場合、RAM2のそのアドレスに前回の
リード時に訂正可能なエラーが検出され、RAM2に格
納されているそのアドレスのデータに訂正可能なエラー
があることを示している。
The address comparison circuit 7 stores all the addresses of the data having a correctable error stored in the corrected address / data buffer 6 and the CPU 1
Is compared with the address of the address register 5 which holds the address from which is read. When the address is matched by the address comparison circuit 7, a correctable error is detected at that address in the RAM 2 during the previous read, indicating that the data at that address stored in the RAM 2 has a correctable error. .

【0022】前回訂正可能なエラーが検出されたデータ
は更にエラーが進展して、訂正不可能なエラーになって
いる場合がある。訂正不可能なエラーを検出した場合
は、本来、メモリ16は故障としてサービスから切り離
されるが、図1のシステムでは修正アドレス/データバ
ッファ6に正しいデータが残っているためリカバリーす
ることが可能である。
In the data in which a previously correctable error has been detected, the error may further develop and become an uncorrectable error. When an uncorrectable error is detected, the memory 16 is originally disconnected from the service as a failure. However, in the system of FIG. 1, it is possible to recover since the correct data remains in the corrected address / data buffer 6. .

【0023】アドレス比較回路7でアドレスが一致した
場合、訂正不可能なエラーが検出された場合でも、修正
アドレス/データバッファ6に正しいデータが格納され
ていてエラーのリカバリーが可能なため、NOR回路8
は訂正不可エラー抑止線14を通して訂正不可能エラー
通知抑止回路11に、エラー検出回路3から訂正不可エ
ラー通知線12を通してCPU1に訂正不可能なエラー
を検出したことを通知するように指示があっても、訂正
不可エラー通知線15を通してCPU1に訂正不可能な
エラーを検出したことを通知させないように指示を出
す。
When the addresses are matched by the address comparing circuit 7, even if an uncorrectable error is detected, the correct data is stored in the corrected address / data buffer 6 and the error can be recovered. 8
Has been instructed to notify the uncorrectable error notification suppression circuit 11 through the uncorrectable error suppression line 14 to notify the CPU 1 from the error detection circuit 3 through the uncorrectable error notification line 12 that an uncorrectable error has been detected. Also issues an instruction not to notify the CPU 1 via the uncorrectable error notification line 15 that an uncorrectable error has been detected.

【0024】訂正データ選択回路10は、修正アドレス
/データバッファ6の中のデータでアドレス比較回路7
の一致したアドレスのデータを選択する。これは、たと
えエラー検出回路3で訂正不可能なエラーを検出した場
合でも、修正アドレス/データバッファ6に正しいデー
タがあり、そのデータをCPU1にリプライすることで
エラーのリカバリーが可能になることを意味している。
The correction data selection circuit 10 uses the data in the corrected address / data buffer 6 to generate an address comparison circuit 7
Select the data of the address that matches. This is because even if the error detection circuit 3 detects an uncorrectable error, the corrected address / data buffer 6 has correct data, and the error can be recovered by replying the data to the CPU 1. Means.

【0025】訂正データ選択回路9は訂正不可能なエラ
ーが検出されているかどうかを訂正不可エラー通知線1
2からの通知によって判断し、訂正不可能なエラーがな
ければ通常通りエラー訂正回路4の出力を選択し、訂正
不可能なエラーが検出されている場合は修正アドレス/
データバッファ6に格納されているエラーのない正しい
データを選択するために、訂正データ選択回路10の出
力を選択する。
The correction data selection circuit 9 determines whether an uncorrectable error has been detected or not.
The output of the error correction circuit 4 is selected as usual if there is no uncorrectable error, and if an uncorrectable error has been detected, the corrected address /
In order to select correct data without errors stored in the data buffer 6, the output of the correction data selection circuit 10 is selected.

【0026】以上のようにして、メモリ16のRAM2
に格納されているデータに訂正可能なエラーが起こり、
従来例に示すようなタイマやリフレッシュ時のエラー訂
正前に訂正不可能なエラーに進展した場合でも、訂正可
能なエラーの起こったアドレスとデータとを保持してお
くことで、訂正不可能なエラーに進展したRAM2のデ
ータのリカバリーを可能にしている。
As described above, the RAM 2 of the memory 16
A correctable error occurs in the data stored in
Even if an uncorrectable error evolves before a timer or error correction during refresh as shown in the conventional example, an uncorrectable error can be maintained by retaining the address and data at which the correctable error occurred. It is possible to recover the data of the RAM 2 that has been developed.

【0027】次に、本発明の実施例について図1、図
4、図5を参照して説明する。図4はECCによるエラ
ー検出とエラー訂正機能を備えたメモリ16におけるエ
ラー検出回路3とエラー訂正回路4の第1の実施例であ
る。
Next, an embodiment of the present invention will be described with reference to FIGS. 1, 4 and 5. FIG. FIG. 4 shows a first embodiment of the error detection circuit 3 and the error correction circuit 4 in the memory 16 having the functions of error detection and error correction by ECC.

【0028】図5は図6の従来例にあるように、RAM
2を2重化している時のエラー検出回路3とエラー訂正
回路4の第2の実施例である。
FIG. 5 shows a RAM as in the conventional example of FIG.
This is a second embodiment of the error detection circuit 3 and the error correction circuit 4 when 2 is duplicated.

【0029】CPU1は演算処理を行い、メモリ16に
対してリードとライトを実行する。CPU1がリードと
ライトを行うデータはメモリ16中のRAM2に記憶さ
れている。RAM2が2重化されている場合と2重化さ
れていない場合で異なるエラー検出回路3とエラー訂正
回路4の実施例を説明する。
The CPU 1 performs arithmetic processing and executes reading and writing with respect to the memory 16. Data to be read and written by the CPU 1 is stored in the RAM 2 in the memory 16. An embodiment of the error detection circuit 3 and the error correction circuit 4 which are different between a case where the RAM 2 is duplicated and a case where the RAM 2 is not duplicated will be described.

【0030】RAM2が2重化されず、ECCコードを
付与してエラー検出と訂正を行う実施例が図4である。
ECCコードには、通常、1ビットエラーの訂正が可能
で、2ビットエラーの検出が可能なコードを使用する。
フォールトトレラントシステムとして構築されている場
合、図2や図3のように、メモリのモジュールは2重化
されている。
FIG. 4 shows an embodiment in which the RAM 2 is not duplicated and error detection and correction are performed by adding an ECC code.
As the ECC code, a code that can correct a 1-bit error and can detect a 2-bit error is used.
When constructed as a fault-tolerant system, memory modules are duplicated as shown in FIGS.

【0031】RAM2から出力されたリードデータを入
力してエラー検出部41では訂正可能なエラーの有無を
チェックする。エラー検出部41では全データのビット
と全ECCコードの排他的論理和をとることで、訂正可
能なエラーがあるかどうかを検出する。エラー検出部4
1の結果は、訂正可能エラー通知線13に出力され、修
正アドレス/データバッファ6に通知される。シンドロ
ーム生成回路43は予め規定されたシンドロームの生成
パターンに従って、RAM2からのリードデータとEC
Cコードよりシンドロームを生成する。エラーがない場
合のシンドロームは、通常オール0である。
The read data output from the RAM 2 is input, and the error detector 41 checks whether there is a correctable error. The error detection unit 41 detects whether there is an error that can be corrected by taking the exclusive OR of all data bits and all ECC codes. Error detector 4
The result of 1 is output to the correctable error notification line 13 and notified to the corrected address / data buffer 6. The syndrome generation circuit 43 reads the read data from the RAM 2 and the EC according to a predetermined syndrome generation pattern.
Generate a syndrome from the C code. The syndrome when there is no error is usually all 0s.

【0032】生成されたシンドロームはシンドロームデ
コーダ44でデコードされ、エラーの発生したデータに
対応するビットのみに1になるリードデータと同じビッ
ト数のデコード結果が得られる。この結果もシンドロー
ムと同様に、エラーがない場合はオール0である。シン
ドロームデコーダ44の結果とRAM2からのリードデ
ータの各ビットの排他的論理和をとるエラー訂正部45
によって、訂正可能な1ビットエラーが訂正される。エ
ラーを訂正されたデータは修正アドレス/データバッフ
ァ6と訂正データ選択回路9へ出力される。
The generated syndrome is decoded by the syndrome decoder 44, and a decoding result having the same number of bits as the read data in which only the bit corresponding to the data in which the error has occurred becomes 1 is obtained. As in the case of the syndrome, the result is all 0 when there is no error. An error correction unit 45 that takes an exclusive OR of the result of the syndrome decoder 44 and each bit of the read data from the RAM 2
As a result, a correctable 1-bit error is corrected. The data whose error has been corrected is output to the corrected address / data buffer 6 and the corrected data selection circuit 9.

【0033】訂正不可エラー検出回路42は、訂正不可
能な2ビット以上のエラーであるかどうかを検出する。
エラー検出部41でエラーが検出されていないにも関わ
らずシンドローム生成回路43の結果がオール0でない
場合と、シンドローム生成回路43の結果が規定してい
ないパターンであった場合、訂正不可能なエラーとして
判断する。検出された訂正不可能なエラーは、訂正不可
エラー通知線12を通して訂正データ選択回路9と訂正
不可能エラー通知抑止回路11へ出力される。
The uncorrectable error detection circuit 42 detects whether there is an uncorrectable error of two or more bits.
When the result of the syndrome generation circuit 43 is not all 0 even though no error is detected by the error detection unit 41, and when the result of the syndrome generation circuit 43 is an unspecified pattern, an uncorrectable error It is judged as. The detected uncorrectable error is output to the correction data selection circuit 9 and the uncorrectable error notification suppression circuit 11 through the uncorrectable error notification line 12.

【0034】RAM2が2重化されて、2重化されたR
AMa,RAMbからのデータによりエラー検出と訂正
を行う実施例が図5である。フォールトトレラントシス
テムとして構築されている場合、図2や図3のように、
メモリのモジュールは更に2重化されている。
The RAM 2 is duplicated, and the duplicated R
FIG. 5 shows an embodiment in which error detection and correction are performed based on data from AMa and RAMb. When constructed as a fault-tolerant system, as shown in FIGS. 2 and 3,
The modules of the memory are further duplicated.

【0035】パリティチェッカ51と53はそれぞれの
2重化されているRAMa,RAMbのそれぞれ一方か
らのリードデータを入力し、パリティエラー、つまり1
ビットエラーがないかどうかをチェックする。パリティ
チェッカ51と53のみでは偶数ビットがエラーを起こ
すと検出できないため、比較回路52で2重化されたR
AMa,RAMbからの2つの入力データの比較を行
う。ここで不一致が生じたときエラーとなる。
The parity checkers 51 and 53 receive the read data from one of each of the duplicated RAMa and RAMb and receive a parity error, that is, 1
Check for bit errors. The parity checkers 51 and 53 alone cannot detect that even-numbered bits cause an error.
The two input data from AMa and RAMb are compared. Here, when a mismatch occurs, an error occurs.

【0036】訂正可能エラー検出回路54でパリティチ
ェッカ51と53の結果の排他的論理和をとり、どちら
か一方のパリティチェッカでエラーが検出されている場
合に訂正可能エラーを検出する。訂正可能なエラーを検
出したことは、訂正可能エラー通知線13を通して修正
アドレス/データバッファ6に通知される。両方のパリ
ティチェッカでエラーが検出された場合は、リカバリー
不可能な2重エラーであり、訂正不可能なエラーとな
る。
The correctable error detection circuit 54 performs an exclusive OR operation on the results of the parity checkers 51 and 53, and detects a correctable error when one of the parity checkers detects an error. The detection of the correctable error is notified to the corrected address / data buffer 6 through the correctable error notification line 13. If an error is detected by both parity checkers, it is a non-recoverable double error and an uncorrectable error.

【0037】訂正不可エラー検出回路55は、パリティ
チェッカ51と53及び比較回路52の結果を受け、両
方のパリティチェッカでエラーが検出されていないにも
関わらず比較回路52で不一致が検出された場合か、ま
たは両方のパリティチェッカでエラーが検出された場合
に、訂正不可能なエラーを検出する。訂正不可能なエラ
ーが検出された場合は、訂正不可エラー通知線12を通
して訂正データ選択回路9と訂正不可能エラー通知抑止
回路11に通知される。エラー訂正回路4は、選択回路
56から成り、選択回路56はパリティチェッカ51と
53の結果により、エラーを検出していない側のRAM
2のリードデータを選択する。
The uncorrectable error detection circuit 55 receives the results of the parity checkers 51 and 53 and the comparison circuit 52. If the comparison circuit 52 detects a mismatch even though no error has been detected by both parity checkers. If an error is detected by one or both of the parity checkers, an uncorrectable error is detected. When an uncorrectable error is detected, the error is notified to the corrected data selection circuit 9 and the uncorrectable error notification suppression circuit 11 through the uncorrectable error notification line 12. The error correction circuit 4 is composed of a selection circuit 56. The selection circuit 56 uses the results of the parity checkers 51 and 53 to determine whether the RAM has detected no error.
2 is selected.

【0038】エラー検出回路3で訂正不可能なエラーが
検出された場合は、通常、リカバリーが不可能なため、
訂正不可能なエラーの検出されたメモリ16はサービス
より切り離される。しかし、図2、3に示すようなフォ
ールトトレラントシステムでは、2重化されたもう一方
のメモリモジュールが処理を継続している。ただし、一
方のメモリモジュールのみで動作している場合は、動作
しているメモリモジュールが故障すると直ちにシステム
ダウンとなり、信頼性を命題としているフォールトトレ
ラントシステムとしては致命的な問題となる。
When an uncorrectable error is detected by the error detection circuit 3, recovery cannot be normally performed.
The memory 16 in which the uncorrectable error is detected is disconnected from the service. However, in a fault-tolerant system as shown in FIGS. 2 and 3, the other memory module that has been duplicated continues processing. However, if only one of the memory modules is operating, the system immediately shuts down when the operating memory module fails, which is a fatal problem as a fault-tolerant system with the proposition of reliability.

【0039】エラー検出回路3で訂正可能なエラーが検
出された場合、直ちにそのエラーを修正することが望ま
しいが、RAM2へのエラーを修正したデータのライト
を行うとRAM2を2重化している場合は2重化してい
るRAMa、RAMb間で、RAM2を2重化していな
い場合でも図2、図3にあるように2重化されたメモリ
モジュール間での同期がずれるために、エラーを修正す
るためのライトをRAM2に行うことはできない。
When an error that can be corrected is detected by the error detection circuit 3, it is desirable to correct the error immediately. However, when writing the data with the error corrected to the RAM 2, the RAM 2 is duplicated. 2 corrects an error between the duplicated RAMa and RAMb and the synchronization between the duplicated memory modules as shown in FIGS. 2 and 3 even when the RAM 2 is not duplicated. Cannot be performed on the RAM2.

【0040】そこで、同期をずらさないために、タイマ
により定期的にエラーの修正ライトを行うか、同期して
定期的に行われるライトとなるリフレッシュ動作時に修
正のライトを行っている。しかし、この場合も直ちにエ
ラー修正が行われないので、訂正可能なエラーが訂正不
可能なエラーに進展する恐れがあった。その恐れを回避
する方法が以下の機構である。
Therefore, in order not to shift the synchronization, error correction writing is periodically performed by a timer, or correction writing is performed during a refresh operation in which writing is performed periodically in synchronization. However, even in this case, since the error correction is not performed immediately, there is a possibility that the correctable error may progress to an uncorrectable error. A method for avoiding the fear is the following mechanism.

【0041】図1に戻って、アドレスレジスタ5はCP
U1がRAM2をリードした時のアドレスを格納する。
修正アドレス/データバッファ6は、エラー検出回路3
から訂正可能エラー通知線13を通して訂正可能なエラ
ーを検出したことを通知されると、アドレスレジスタ5
に格納されているエラーを起こしたデータのアドレス
と、エラー訂正回路4によってエラーを訂正されたデー
タをぺアで格納する。これによって、RAM2にエラー
の修正ライトが実行される前にそのアドレスのデータが
訂正不可能なエラーに進展した場合でも、修正アドレス
/データバッファ6に正しいデータが格納されているた
め、リカバリーが可能になる。
Returning to FIG. 1, the address register 5
The address when U1 reads RAM2 is stored.
The correction address / data buffer 6 is provided in the error detection circuit 3
Is notified via the correctable error notification line 13 that a correctable error has been detected, the address register 5
The address of the data in which the error has occurred and the data whose error has been corrected by the error correction circuit 4 are stored in pairs. As a result, even if the data at that address evolves into an uncorrectable error before the error correction write to the RAM 2 is executed, the correct data is stored in the correction address / data buffer 6 and recovery is possible. become.

【0042】アドレス比較回路7は、修正アドレス/デ
ータバッファ6に格納されている訂正可能なエラーを起
こしたデータの全てのアドレスと、CPU1がRAM2
をリードしているアドレスを保持するアドレスレジスタ
5のアドレスとを比較する。アドレス比較回路7でアド
レスが一致した場合、RAM2のそのアドレスに前回の
リード時に訂正可能なエラーが検出され、RAM2に格
納されているそのアドレスのデータに訂正可能なエラー
があることを示している。
The address comparing circuit 7 stores all the addresses of the data in which the correctable error is stored in the corrected address / data buffer 6 and the CPU 1
Is compared with the address of the address register 5 which holds the address from which is read. When the address is matched by the address comparison circuit 7, a correctable error is detected at that address in the RAM 2 during the previous read, indicating that the data at that address stored in the RAM 2 has a correctable error. .

【0043】アドレス比較回路7でアドレスが一致した
場合、そのアドレスでのRAM2からのリードデータに
訂正不可能なエラーが検出された場合でも、修正アドレ
ス/データバッファ6に正しいデータが格納されていて
エラーのリカバリーが可能なため、NOR回路8は訂正
不可エラー抑止線14を通して訂正不可能エラー通知抑
止回路11に、エラー検出回路3から訂正不可エラー通
知線12を通してCPU1に訂正不可能なエラーを検出
したことを通知するように指示があっても、訂正不可エ
ラー通知線15を通してCPU1に訂正不可能なエラー
を検出したことを通知させないように指示を出す。
If the address comparison circuit 7 matches the address, correct data is stored in the corrected address / data buffer 6 even if an uncorrectable error is detected in the read data from the RAM 2 at that address. Since the error can be recovered, the NOR circuit 8 detects an uncorrectable error to the uncorrectable error notification suppression circuit 11 via the uncorrectable error suppression line 14 and the error correction circuit 3 to the CPU 1 via the uncorrectable error notification line 12. Even if there is an instruction to notify that the error has been detected, an instruction is issued via the uncorrectable error notification line 15 so that the CPU 1 is not notified that an uncorrectable error has been detected.

【0044】訂正データ選択回路10は、修正アドレス
/データバッファ6の中のデータでアドレス比較回路7
の一致したアドレスのデータを選択する。これはたとえ
エラー検出回路3で訂正不可能なエラーを検出した場合
でも、修正アドレス/データバッファ6に正しいデータ
があり、そのデータをCPU1にリプライすることでエ
ラーのリカバリーを可能にするためである。このCPU
1へのリプライ動作は、訂正データ選択回路9でエラー
検出回路3から訂正不可エラー通知線12を通して訂正
不可能なエラーの通知があったときに、訂正データ選択
回路10の出力を選択することで実行される。従って、
訂正データ選択回路9は訂正不可能なエラーがなければ
通常通りエラー訂正回路4の出力を選択し、訂正不可能
なエラーが検出されている場合は修正アドレス/データ
バッファ6に格納されているエラーのない正しいデータ
を選択するために、訂正データ選択回路10の出力を選
択する。
The correction data selection circuit 10 uses the data in the corrected address / data buffer 6 to generate an address comparison circuit 7
Select the data of the address that matches. This is because even if the error detection circuit 3 detects an uncorrectable error, correct data is present in the corrected address / data buffer 6 and the error can be recovered by replying the data to the CPU 1. . This CPU
The reply operation to 1 is performed by selecting the output of the correction data selection circuit 10 when the error detection circuit 3 notifies the correction data selection circuit 9 of an uncorrectable error through the non-correctable error notification line 12. Be executed. Therefore,
The correction data selection circuit 9 selects the output of the error correction circuit 4 as usual if there is no uncorrectable error, and if the uncorrectable error is detected, the error stored in the corrected address / data buffer 6 In order to select correct data without the error, the output of the correction data selection circuit 10 is selected.

【0045】以上のようにして、メモリ16のRAM2
に格納されているデータに訂正可能なエラーが起こり、
従来例に示すようなタイマやリフレッシュ時に行うエラ
一訂正前に訂正不可能なエラーに進展した場合でも、訂
正可能なエラーの起こったアドレスとデータを保持して
おくことで、訂正不可能なエラーに進展したRAM2の
データのリカバリーを可能にしている。
As described above, the RAM 2 of the memory 16
A correctable error occurs in the data stored in
Even if an uncorrectable error has progressed before the error correction performed during a timer or refresh as shown in the conventional example, an uncorrectable error can be maintained by retaining the address and data where the correctable error occurred. It is possible to recover the data of the RAM 2 that has been developed.

【0046】[0046]

【発明の効果】本発明によれば、冗長化されたメモリに
おいて、メモリのソフトエラーの蓄積によって、リカバ
リー不可能なエラーに発展することを防止し、より信頼
性の高い冗長化メモリを実現することができる。
According to the present invention, it is possible to prevent the occurrence of an unrecoverable error due to accumulation of soft errors in a redundant memory, thereby realizing a more reliable redundant memory. be able to.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のエラー訂正機構を適用する冗長化メモ
リの実施例を示すブロック構成図である。
FIG. 1 is a block diagram showing an embodiment of a redundant memory to which an error correction mechanism of the present invention is applied.

【図2】冗長化メモリのフォールトトレラントシステム
の一例を示した図である。
FIG. 2 is a diagram illustrating an example of a fault-tolerant system of a redundant memory.

【図3】冗長化メモリのフォールトトレラントシステム
の他の例を示した図である。
FIG. 3 is a diagram showing another example of a fault-tolerant system of a redundant memory.

【図4】図1のエラー検出回路とエラー訂正回路の第1
の実施例を示す図である。
FIG. 4 is a diagram illustrating a first example of the error detection circuit and the error correction circuit of FIG. 1;
It is a figure which shows the Example of.

【図5】図1のエラー検出回路とエラー訂正回路の第2
の実施例を示す図である。
FIG. 5 shows a second example of the error detection circuit and the error correction circuit of FIG.
It is a figure which shows the Example of.

【図6】従来のエラー訂正機構を適用する冗長化メモリ
の一例を示すブロック構成図である。
FIG. 6 is a block diagram showing an example of a redundant memory to which a conventional error correction mechanism is applied.

【符号の説明】[Explanation of symbols]

1 CPU 2 RAM 3 エラー検出回路 4 エラー訂正回路 5 アドレスレジス 6 修正アドレス/データバッファ 7 アドレス比較回路 8 NOR回路 9、10 訂正データ選択回路 11 訂正不可能エラー通知抑止回路 12 訂正不可エラー通知線 13 訂正可能エラー通知線 14 訂正不可エラー抑止線 15 訂正不可エラー通知線 16 メモリ DESCRIPTION OF SYMBOLS 1 CPU 2 RAM 3 Error detection circuit 4 Error correction circuit 5 Address register 6 Corrected address / data buffer 7 Address comparison circuit 8 NOR circuit 9, 10 Correction data selection circuit 11 Uncorrectable error notification suppression circuit 12 Uncorrectable error notification line 13 Correctable error notification line 14 Uncorrectable error suppression line 15 Uncorrectable error notification line 16 Memory

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 12/16 G06F 11/10 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 12/16 G06F 11/10

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 対故障性を高めるために、同期して動作
する冗長化された記憶部を備えたシステムにおいて、 前記記憶部からリードされたデータに訂正可能なエラー
と訂正不可能なエラーがあるかどうかを検出するエラー
検出回路と、 該エラー検出回路で訂正可能なエラーが検出された場合
にそのエラーを訂正するエラー訂正回路と、 前記記憶部に対するリードアドレスを保持するアドレス
レジスタと、 前記エラー検出回路で訂正可能なエラーが検出されたこ
とを通知された時前記エラー訂正回路からのエラー訂正
データと前記アドレスレジスタからの前記記憶部のリー
ドアドレスを保持する修正アドレス/データバッファ
と、 前記アドレスレジスタに保持されているアドレスと前記
修正アドレス/データバッファに保持されている全ての
アドレスを比較するアドレス比較回路と、 該アドレス比較回路で一致するアドレスがあった場合は
前記エラー検出回路から訂正不可能なエラーが検出され
たとしてもその通知を抑止する訂正不可能エラー通知抑
止手段と、 前記エラー検出回路で訂正不可能なエラーを検出した場
合は前記アドレス比較回路でアドレスの一致した前記修
正アドレス/データバッファのデータを選択し、訂正不
可能なエラーがない場合は前記エラー訂正回路の出力を
選択する訂正データ選択手段とを有することを特徴とす
る冗長化メモリのエラー訂正機構。
In a system provided with a redundant storage unit that operates in synchronization to improve fault tolerance, a correctable error and an uncorrectable error occur in data read from the storage unit. An error detection circuit that detects whether or not there is an error, an error correction circuit that corrects an error that can be corrected when the error detection circuit detects the error, an address register that holds a read address for the storage unit, A correction address / data buffer for holding error correction data from the error correction circuit and a read address of the storage unit from the address register when notified that a correctable error has been detected by the error detection circuit; The address held in the address register and all the addresses held in the corrected address / data buffer An address comparing circuit for comparing the addresses, and an uncorrectable error notification suppressing means for suppressing a notification even if an uncorrectable error is detected from the error detecting circuit when there is a matching address in the address comparing circuit. When the error detection circuit detects an uncorrectable error, the address comparison circuit selects the corrected address / data buffer data whose address matches, and when there is no uncorrectable error, the error correction is performed. An error correction mechanism for a redundant memory, comprising: a correction data selecting means for selecting an output of the circuit.
【請求項2】 請求項1記載の冗長化メモリのエラー訂
正機構において、前記訂正不可能エラー通知抑止手段
は、 前記アドレス比較回路における前記アドレスレジスタに
保持されているアドレスと前記修正アドレス/データバ
ッファに保持されている全てのアドレスとの比較結果の
NOR論理をとり、前記アドレス比較回路において一致
するアドレスがあった場合には訂正不可能なエラーが検
出されたことを通知するのを抑止する指示を出すNOR
回路と、 該NOR回路からの指示があると、前記エラー検出回路
から訂正不可能なエラーが検出されたという信号を受け
ても訂正不可能なエラーが検出されたことを示す通知を
抑止する訂正不可能エラー通知抑止回路とから成ること
を特徴とする冗長化メモリのエラー訂正機構。
2. The error correction mechanism of a redundant memory according to claim 1, wherein said uncorrectable error notification suppressing means is provided in said address register in said address comparison circuit .
The held address and the corrected address / data
Of the comparison result with all the addresses held in the
Takes NOR logic and matches in the address comparison circuit
NOR that issues an instruction to suppress notification of the detection of an uncorrectable error when there is an address to be corrected
A correction circuit that, when instructed by the NOR circuit, receives a signal indicating that an uncorrectable error has been detected from the error detection circuit, and suppresses a notification indicating that an uncorrectable error has been detected. An error correction mechanism for a redundant memory, comprising an impossible error notification suppression circuit.
【請求項3】 請求項1記載の冗長化メモリのエラー訂
正機構において、前記エラー検出回路は、ECCコード
を付与してエラー検出を行う回路であり、 前記エラー訂正回路は、予め規定されたシンドロームの
生成パターンに従って、前記記憶部からのリードデータ
と前記ECCコードよりシンドロームを生成するシンド
ローム生成回路と、 生成されたシンドロームをデコードするシンドロームデ
コーダと、 前記シンドロームデコーダの結果と前記記憶部からのリ
ードデータの各ビットの排他的論理和をとって訂正可能
なエラーを訂正するエラー訂正部とから成り、 前記エラー検出回路は、全データのビットと全ECCコ
ードの排他的論理和をとることで、訂正可能なエラーが
あるかどうかを検出するエラー検出部と、 該エラー検出部の出力と前記生成されたシンドロームと
から訂正不可能なエラーであるかどうかを検出する訂正
不可エラー検出回路とから成ることを特徴とする冗長化
メモリのエラー訂正機構。
3. The error correction mechanism for a redundant memory according to claim 1, wherein said error detection circuit is a circuit for performing an error detection by adding an ECC code, and wherein said error correction circuit has a predetermined syndrome. A syndrome generation circuit that generates a syndrome from the read data from the storage unit and the ECC code according to the generation pattern of: a syndrome decoder that decodes the generated syndrome; a result of the syndrome decoder and read data from the storage unit And an error correction unit that corrects a correctable error by taking an exclusive OR of each bit of the error correction circuit. The error detection circuit performs an exclusive OR of all data bits and all ECC codes to perform correction. An error detector for detecting whether there is a possible error, and an output of the error detector. The error correction mechanism of the redundant memory, characterized in that it consists of a uncorrectable error detection circuit for detecting whether the uncorrectable error from said generated syndrome.
【請求項4】 請求項1記載の冗長化メモリのエラー訂
正機構において、前記記憶部が2重化されており、 前記エラー検出回路は、2重化されている前記記憶部の
それぞれ一方からのリードデータを入力し、パリティエ
ラーがないかどうかをチェックする2つのパリティチェ
ッカと、 2重化された前記記憶部からの2つの入力データの比較
を行う比較回路と、 前記2つのパリティチェッカの結果の排他的論理和をと
り、どちらか一方のパリティチェッカでエラーが検出さ
れている場合に訂正可能エラーを検出し、両方のパリテ
ィチェッカでエラーが検出された場合は訂正不可能なエ
ラーとして検出する訂正可能エラー検出回路と、 前記2つのパリティチェッカ及び前記比較回路の結果を
受け、両方のパリティチェッカでエラーが検出されてい
ないにも関わらず前記比較回路で不一致が検出された場
合か、または両方のパリティチェッカでエラーが検出さ
れた場合に、訂正不可能なエラーとして検出する訂正不
可エラー検出回路とから成り、 前記エラー訂正回路は、前記2つのパリティチェッカの
結果により、エラーを検出していない側の前記記憶部の
リードデータを選択する選択回路から成ることを特徴と
する冗長化メモリのエラー訂正機構。
4. The error correction mechanism for a redundant memory according to claim 1, wherein said storage unit is duplicated, and said error detection circuit is provided from each of said duplicated storage units. Two parity checkers for inputting read data and checking for a parity error; a comparison circuit for comparing two input data from the storage unit which is duplicated; and a result of the two parity checkers Is exclusive ORed, and a correctable error is detected if an error is detected by one of the parity checkers, and an uncorrectable error is detected if an error is detected by both parity checkers A correctable error detection circuit, receiving the results of the two parity checkers and the comparison circuit, and detecting an error in both parity checkers; An uncorrectable error detection circuit that detects an uncorrectable error when a mismatch is detected in the comparison circuit despite the absence of the error or when an error is detected in both parity checkers. The error correction mechanism for a redundant memory, wherein the correction circuit includes a selection circuit that selects read data of the storage unit on the side where no error is detected, based on the results of the two parity checkers.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102063940A (en) * 2009-11-16 2011-05-18 索尼公司 Nonvolatile memory and memory system

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3889391B2 (en) 2003-11-06 2007-03-07 ローム株式会社 Memory device and display device
US7890836B2 (en) * 2006-12-14 2011-02-15 Intel Corporation Method and apparatus of cache assisted error detection and correction in memory
US7721140B2 (en) * 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
JP2009181425A (en) * 2008-01-31 2009-08-13 Nec Corp Memory module
JP2014191409A (en) * 2013-03-26 2014-10-06 Nec Engineering Ltd State control device and state control method
US9244852B2 (en) 2013-05-06 2016-01-26 Globalfoundries Inc. Recovering from uncorrected memory errors
JP6072710B2 (en) * 2014-02-14 2017-02-01 三菱電機株式会社 Hardware abnormality monitoring device
JP2016081341A (en) * 2014-10-17 2016-05-16 株式会社デンソー Electronic control device
JP6717059B2 (en) * 2016-06-06 2020-07-01 オムロン株式会社 Control system
US11531590B2 (en) 2019-09-17 2022-12-20 Western Digital Technologies, Inc. Method and system for host-assisted data recovery assurance for data center storage device architectures

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102063940A (en) * 2009-11-16 2011-05-18 索尼公司 Nonvolatile memory and memory system
JP2011108306A (en) * 2009-11-16 2011-06-02 Sony Corp Nonvolatile memory and memory system
US8683290B2 (en) 2009-11-16 2014-03-25 Sony Corporation Save area for retaining corrected data
CN102063940B (en) * 2009-11-16 2014-08-06 索尼公司 Nonvolatile memory and memory system

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