[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2934119B2 - 半導体装置、積層体及びモジュール構造体 - Google Patents

半導体装置、積層体及びモジュール構造体

Info

Publication number
JP2934119B2
JP2934119B2 JP5122726A JP12272693A JP2934119B2 JP 2934119 B2 JP2934119 B2 JP 2934119B2 JP 5122726 A JP5122726 A JP 5122726A JP 12272693 A JP12272693 A JP 12272693A JP 2934119 B2 JP2934119 B2 JP 2934119B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
main surface
lead
chip
sealing body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5122726A
Other languages
English (en)
Other versions
JPH0645501A (ja
Inventor
正親 増田
環 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP5122726A priority Critical patent/JP2934119B2/ja
Publication of JPH0645501A publication Critical patent/JPH0645501A/ja
Application granted granted Critical
Publication of JP2934119B2 publication Critical patent/JP2934119B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、積層体及
びモジュール構造体に係り、特に、メモリカード、若し
くは半導体装置を多段に積み重ねた小型パッケージの大
容量メモリ装置等に適用される薄型半導体装置、それを
用いた積層体及びそれを用いたモジュール構造体に関す
るものである。
【０００２】
【従来の技術】従来の薄型半導体装置の小型パッケージ
として、タブ付きリードフレームとワイヤボンディング
方式を採用した１．２ｍｍ厚のＴＳＯＰ（Ｔhin Ｓmoll
Ｏut-line Ｐackege)型が開発されている。これについ
ては、例えば(株)日立製作所発行のＧＩＮＥ８３に記載
されている。
【０００３】また、３．３ｍｍ厚のメモリカードにおい
て、ＴＳＯＰ型の薄型半導体装置を両面実装し、実装効
率を最大にした大容量メモリカードが開発されている。
しかし、より薄いＴＳＯＰ型の要求が強いために、ＴＳ
ＯＰ型と同じ外形サイズとした０．５ｍｍ厚のＴＣＰ
(Ｔape Ｃarrier Ｐackege）型が提案されている。これ
については、例えば、日経マイクロデバイス、１９９１
年２月号、６５〜６６頁に記載されている。このＴＣＰ
型の薄型半導体装置は、半導体チップを０．２ｍｍ程度
薄くし、ＴＡＢ（Ｔape Ａutmated Ｂondenge)方式のボ
ンディングにより半導体チップとインナーリードとを電
気的に接続し、プラスチックモールドした構造で構成さ
れる。
【０００４】また、半導体チップの主面(素子形成面)の
一部、インナーリードの一部の夫々にポリイミドから成
形された薄型耐熱樹脂からなる素子保持体を接着固定す
ることによりパッケージの厚さを薄くするようにした半
導体装置が特開平４−１０６９４１号公報に記載されて
いる。この装置においては、半導体チップの電極とイン
ナーリードとをボンディングワイヤ(金属細線)で結線す
るとき、半導体チップの端部とボンディングワイヤとの
間隔をショート不良を起こさないように大きくし、また
半導体チップの主面とインナーリードの上面とを同一平
面にしている。
【０００５】また、金属膜からなるインナーリードを絶
縁テープの上に配置し、該絶縁テープの一部の下面で半
導体チップの主面を支持するようにした半導体装置が特
開平３−２６１１５３号公報に記載されている。
【０００６】また、半導体チップの主面上にリードフレ
ームのタブ部(ダイパッド部)を配置し、該タブ部で半導
体チップを支持するようにした半導体装置が特開平１−
２８６３４２号公報に記載されている。
【０００７】
【本発明が解決しようとする課題】本発明者は、前述の
ＴＡＢ方式を採用するＴＣＰ型の薄型半導体装置を検討
した結果、次の問題点を見出した。
【０００８】（１）アウターリードが銅（Ｃｕ）箔で構
成されているため、アウターリードの強度が弱い。その
ため、リードが曲りコンタクト不良を発生する。
【０００９】（２）アウターリードの強度が弱いため、
ソケットの選別が困難である。
【００１０】（３）ＴＡＢ方式のボンディングを用いる
ので、リードフレーム方式のボンディングに比較して高
価になる。
【００１１】また、特開平４−１０６９４１号公報にお
いては、半導体チップの主面とインナーリードの上面と
を同一平面にしているため、半導体チップの電極とイン
ナーリードとをボンディングワイヤで結線するとき、ボ
ンディングワイヤのループ高さ(半導体チップの主面か
ら垂直方向に向った頂点部までの高さ)が高くなり、薄
型のパッケージが得られない。更に、ボンディングワイ
ヤをワイヤリバースボンディングにより結線したとして
も、半導体チップの主面とインナーリードの上面とが同
一平面にあるため、パッケージを十分薄くできない。
【００１２】また、特開平３−２６１１５３号公報にお
いては、インナーリードの上面は半導体チップの主面よ
り上に位置するため、ボンディングワイヤのループ高さ
が高くなり、薄型のパッケージが得られない。
【００１３】また、特開平１−２８６３４２号公報にお
いては、樹脂テープより厚いダイパッド部が半導体チッ
プの主面上にあり、また、インナーリードの上面は半導
体チップの主面よりも上に位置する。従って、ボンディ
ングワイヤのループ高さが高くなり、薄型のパッケージ
が得られない。
【００１４】本発明の目的は、０．５ｍｍ厚程度の薄型
半導体装置、それを用いた積層体及びそれを用いたモジ
ュール構造体を提供することにある。
【００１５】本発明の他の目的は、リードフレームを用
いたアウターリード強度が高い０．５ｍｍ厚程度の薄型
半導体装置、それを用いた積層体及びそれを用いたモジ
ュール構造体を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１８】（１）半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記インナーリードは樹脂封止体の
厚さの半分の距離線上から突出してアウターリードとな
る半導体装置である。
【００１９】（２）半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記ワイヤはボンディングワイヤの
ボール側をインナーリードに設け（第１ボンド）、非ボ
ール側を半導体チップに設け（第２ボンド）、前記イン
ナーリードは樹脂封止体の厚さの半分の距離線上から突
出してアウターリードとなる半導体装置である。
【００２０】（３）半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記インナーリードは樹脂封止体の
側面又は厚さの半分の距離線上から突出してアウターリ
ードとなり、前記アウターリードは、前記樹脂封止体か
ら突出する第１の部分と、該第１の部分から上方に折れ
曲がる第２の部分と、該第２の部分から前記第１の部分
の延在方向と同一方向に延びる第３の部分と、該第３の
部分から下方に折れ曲がる第４の部分と、該第４の部分
から前記樹脂封止体に向かって延びる第５の部分とから
なる半導体装置である。
【００２１】（４）半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記ワイヤはボンディングワイヤの
ボール側をインナーリードに設け（第１ボンド）、非ボ
ール側を半導体チップに設け（第２ボンド）、前記イン
ナーリードは樹脂封止体の厚さの半分の距離線上から突
出してアウターリードとなり、前記アウターリードは、
前記樹脂封止体から突出する第１の部分と、該第１の部
分から上方に折れ曲がる第２の部分と、該第２の部分か
ら前記第１の部分の延在方向と同一方向に延びる第３の
部分と、該第３の部分から下方に折れ曲がる第４の部分
と、該第４の部分から前記樹脂封止体に向かって延びる
第５の部分とからなる半導体装置である。
【００２２】（５） 半導体チップと、この半導体チッ
プの側面に対向する先端部を有する複数のインナーリー
ドと、前記半導体チップの一主面に形成された複数の電
極パッドと、前記複数のインナーリードと複数の電極パ
ッドとを接続する複数のワイヤと、前記半導体チップの
一主面に接続される半導体チップ吊りリードを有するチ
ップ支持手段と、前記半導体チップ、前記複数のインナ
ーリード、ワイヤ及びチップ支持手段を封止する樹脂封
止体とを有し、前記ワイヤが接続されるインナーリード
の上面は前記半導体チップの一主面よりも前記半導体チ
ップの一主面と対向する他の主面側に位置し、前記イン
ナーリードは樹脂封止体の側面又は厚さの半分の距離線
上から突出してアウターリードとなり、前記アウターリ
ードは、前記樹脂封止体から突出する第１の部分と前記
第１の部分から上方に折れ曲がる第２の部分と前記第２
の部分から前記第１の部分の延在方向と同一方向に延び
る第３の部分と前記第３の部分から下方に折れ曲がる第
４の部分と前記第４の部分から前記樹脂封止体に向かっ
て延びる第５の部分とを有する半導体装置が複数積層さ
れている積層体である。
【００２３】（６）前記積層体において、上側の半導体
装置のアウターリードの第５の部分と下層の半導体装置
のアウターリードの第３の部分とが接続されることによ
り積層されている積層体である。
【００２４】（７）前記半導体装置の複数個を基板に実
装したモジュール構造体もしくは前記積層体を基板に実
装したモジュール構造体である。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
【００３３】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３４】図１は、本発明の第１実施例によるＴＯＣ
パッケージ構造を採用する薄型半導体装置のモールド樹
脂の上部を除去した状態の概略構成を示す平面図、図２
は、図１に示すII−II切断線で切った断面図、図３は、
図１に示すIII−III切断線で切った断面図、図４は、第
１実施例の絶縁フィルムテープによる支持形態を変えた
変形例を示す図、図５は、第１実施例の半導体チップの
主面上にアルミニウム箔等の光入射遮断手段を設けた変
形例の構成を示す断面図、図６は、第１実施例の半導体
チップの主面側が実装基板に対向するように実装された
状態を示す断面図、図７は、第１実施例の薄型半導体装
置を２段積み重ねた第２実施例による積層体を示す断面
図、図８は、第１実施例の薄型半導体装置を基板に実装
する方法を説明するための断面図、図９は、第１実施例
の薄型半導体装置を基板に２段実装する方法を説明する
ための断面図、図１０は、本発明の薄型半導体装置を基
板に実装する他の例を説明するための断面図、図１１
は、本発明の薄型半導体装置を基板に２段実装する他の
方法を説明するための断面図、図１２は、本発明の薄型
半導体装置を用いたモジュール構造体の実施例を示す斜
視図、図１３は、本発明の薄型半導体装置を用いたモジ
ュール構造体の他の実施例を示す斜視図である。
【００３５】第１実施例の薄型半導体装置(ＴＯＣ(Tape
On Chip)パッケージ構造)は、図１及び図２に示すよう
に、半導体チップ１の周辺端部の近傍に、複数のインナ
ーリード（リード２のインナー部）２Ａの夫々の先端部
が平面状に配設されている。半導体チップ１の主面には
ストライプ状に形成された絶縁フィルムテープ３の一部
が接着剤４で貼り付けられている。この絶縁フィルムテ
ープ３の他の部分は、複数本のインナーリード２Ａのう
ちのいくつかの吊りリード５に貼り付けられている。ま
た、絶縁フィルムテープ３の他の部分は、例えば吊りリ
ード５が設けられている場合、例えば少なくとも１つの
吊りリード５に接着剤４で貼り付けられている。半導体
チップ１の主面には複数の電極パッド１Ａが配置され、
この複数の電極パッド１Ａの夫々は、対応する複数のイ
ンナーリード２Ａの夫々とボンディングワイヤ６で夫々
毎に電気的に接続されている。これらの半導体チップ
１、インナーリード２Ａ、絶縁フィルムテープ３及びボ
ンディングワイヤ６等はモールド樹脂（樹脂封止体）７
で封止されている。つまり、薄型半導体装置はＴＯＣパ
ッケージ構造で構成される。
【００３６】尚、図３及び図４に示すように、半導体チ
ップ１の支持のための前記絶縁フィルムテープ３は、モ
ールド時に半導体チップ１がひねられたり（傾いた
り）、動いたりしないように、好ましくは４点以上で、
又は少なくとも３点で吊りリード５を支持する。即ち、
４点で支持する場合は、図４に実線及び点線で示した例
えば十字状の絶縁フィルムテープ３を用い、その４つの
先端部で吊りリード５を支持しても良く、また、３点で
支持する場合は、図４に実線で示した例えばＴ字状の絶
縁フィルムテープ３を用い、その３つの先端部で吊りリ
ード５を支持しても良い。この場合、少なくとも１つの
吊りリード５が設けられている場合は、前記絶縁フィル
ムテープ３の少なくとも１つの先端部で吊りリード５を
支持しても良い。
【００３７】前記絶縁フィルムテープ３としては、例え
ば、ポリイミド系樹脂が使用され、接着剤４としては、
例えば、ポリイミド系樹脂もしくはエポキシ系樹脂が使
用される。そして、絶縁フィルムテープ３の厚さは、半
導体チップ１の主面からボンディングワイヤ６の頂部ま
での高さ（以下、ループ高さと称す）以下の厚さであ
り、例えば、図２に示すように、接着剤４の厚さも含め
て０．０５ｍｍである。前記絶縁フィルムテープ３以外
の各部の厚さ寸法は、例えば、モールド樹脂７の下面
(裏面)から半導体チップ１までの厚さ０．１０ｍｍ、半
導体チップ１の厚さ０．２８ｍｍ、半導体チップ１の主
面からモールド樹脂７の上面までの厚さ０．１２ｍｍで
あり、実装基板面とモールド樹脂７の下面との間隔は
０．０３ｍｍである。
【００３８】前記モールド樹脂７は、例えば低応力化を
図るため、フェノール系硬化剤、シリコーンゴム及びフ
ィラーが添加されたエポキシ系樹脂を使用する。
【００３９】前記ボンディングワイヤ６のボンディング
は、ボールボンディング法を用い、ボンディングワイヤ
６のボール側がインナーリード２Ａに設けられ（第１ボ
ンド）、非ボール側が半導体チップ１に設けられている
（第２ボンド）。このように逆ボンディング（このボン
ディング方法をリーバスワイヤボンディングと呼ぶ）す
ることにより、信頼性の向上がはかれ、また、信頼性の
点で問題がなければ、ボンディングワイヤ６上のモール
ド樹脂７の量を減らすことができるので、さらに薄くす
ることが可能である。したがって、このように逆ボンデ
ィング（リーバスワイヤボンディング）にするか、通常
ボンディングするかは、薄型半導体装置の厚さの要求に
応じて選択すればよい。また、前記インナーリード２Ａ
はモールド樹脂（樹脂封止体）７の厚さの半分の距離線
上から突出し、前記半導体チップ上下の樹脂封止体の量
が同じになるようにする。このようにすることにより、
前記半導体チップ上下の樹脂封止体の量が同じになるの
で、半導体装置に対する温度サイクルによる応力の影響
を低減することができる。
【００４０】更に、図２から明らかなように、インナー
リード２Ａのボンディング面(上面)は半導体チップ１の
主面より下に位置し、かつインナーリード２Ａのボンデ
ィング面に対向するその裏面(下面)は半導体チップ１の
主面に対向するその裏面より上に位置している。これに
よりボンディングワイヤ６のループ高さをより低くで
き、また、ボンディングワイヤ６のワイヤ長をより短く
できる。
【００４１】また、前記複数のインナーリード２Ａのう
ち、絶縁フィルムテープ３が貼り付けられるインナーリ
ード２Ａの先端部（吊りリード５）は折り曲げられ、図
３に示すように、半導体チップ１の主面と同じ高さの位
置に配置されているため、絶縁フィルムテープ３の貼り
付けがし易い。
【００４２】また、リード２は、図２に示すように、モ
ールド樹脂７、即ちパッケージの厚さ方向のほぼ中央部
から突出している。
【００４３】また、アウターリード２Ｂは、パッケージ
の厚さ方向のほぼ中央部から半導体チップ１の主面にほ
ぼ平行に突出した部分２Ｂ１と、その後、半導体チップ
１の主面側に折れ曲がった部分２Ｂ２と、その後、半導
体チップ１の主面側のパッケージ表面とほぼ同一面を成
す部分２Ｂ３と、その後、半導体チップ１の主面と反対
側に折れてほぼ半導体チップ１の主面と垂直になる部分
２Ｂ４と、その後、パッケージに向かい、半導体チップ
１の主面と反対側の面側のパッケージの表面とほぼ同じ
高さを成す部分２Ｂ５とで形成される。尚、好ましく
は、アウターリード２Ｂの部分２Ｂ５の下面はモールド
樹脂(パッケージ)７の下面に対して約０．０３ｍｍ程度
突出している。これにより、薄型半導体装置の基板への
実装時の半田付けの際に、基板が反ったり、歪んだりし
てもアウターリード２Ｂの部分２Ｂ５を基板に確実に半
田付けできる。
【００４４】また、図９、図１１のように薄型半導体装
置を基板上に半田付けして上方に積層した場合には、ア
ウターリード２Ｂの部分２Ｂ４は、主面とほぼ垂直を成
す必要はなく、半導体チップ１の主面に垂直な面より傾
いて良い。
【００４５】尚、アウターリード２Ｂは、図２と対称的
に、パッケージの厚さ方向のほぼ中央から半導体チップ
１の裏面側に折れ曲がるように形成しても良い（図６参
照）。このようなアウターリード２Ｂをここでは逆曲げ
アウターリード２Ｂと称し、図２に示すものを正曲げア
ウターリード２Ｂと称する。
【００４６】このように、アウターリード２ＢをほぼＪ
ベンド状に湾曲させているため、アウターリード２Ｂの
全長を長くし、かつ弾力性をもたせることができる。こ
のような構成にすることにより、アウターリード２Ｂの
弾力性により、基板実装時の半田付け時等の温度サイク
ルによる応力を吸収するので、実装基板上の配線パッド
との接続部の半田にクラックが発生するのを防止するこ
とができる。
【００４７】前記インナーリード２Ａ、アウターリード
２Ｂの夫々は、切断成形工程前においてリードフレーム
に一体に構成される。このリードフレームは、例えばＦ
ｅ−Ｎｉ（例えばＮｉ含有率４２又は５０〔％〕）合
金、Ｃｕ等で形成される。
【００４８】次に、本実施例の薄型半導体装置の組立工
程を簡単に説明する。
【００４９】前記本実施例の薄型半導体装置の組立工程
は、次の工程順で行う。 (１)リードフレームに支持された複数のインナーリード
２Ａのうちのいくつかの吊りリード５に絶縁フィルムテ
ープ３を熱可塑性接着剤４により貼着固定する。 (２)前記絶縁フィルムテープ３に半導体チップ１を熱可
塑性接着剤４により貼着固定する（ペレット付け）。 (３)下台を真空引きして半導体チップ１を固定し、ワイ
ヤボンディングを行う。 (４)全体を樹脂（レジン）でモールドして封止する。 (５)各アウターリード２Ｂに半田メッキ処理を施し、ア
ウターリード２Ｂの全体に例えば厚さ約１０μｍ程度の
半田メッキ層を設ける。 (６)リードフレームからアウターリード２Ｂを切断する
切断加工を行う。 (７)各アウターリード２Ｂを前述の様にほぼＪベンド状
に成形加工する。この加工の工数は５工程である。 (８)マークを付け、選別を行う。
【００５０】以上の説明からわかるように、本実施例に
よれば、リードとしてリードフレームを使用しているの
で、アウターリード２Ｂの強度を強くすることができ
る。また、半導体チップ１の主面に絶縁フィルムテープ
３の一部が接着剤４で貼り付けられ、該絶縁フィルムテ
ープ３の他の部分が複数のインナーリード２Ａのうちの
いくつかに若しくは吊りリード５に接着剤４で貼り付け
られ、前記半導体チップ１の主面に設けられている電極
パッド１Ａとインナーリード２Ａの先端部とがボンディ
ングワイヤ６で電気的に接続され、これらの半導体チッ
プ１、インナーリード２Ａ、絶縁フィルムテープ３及び
ボンディングワイヤ６等がモールド樹脂７で封止され、
前記絶縁フィルムテープ３の厚さをボンディングワイヤ
６のループ高さ以下としているので、０．５ｍｍ厚程度
のＴＯＣパッケージの薄型半導体装置を得ることができ
る。
【００５１】また、ワイヤボンデングは、ボールボンデ
ィング法を用い、ボンデングワイヤ６のボール側がイン
ナーリード２Ａに設けられ、非ボール側が半導体チップ
１に設けられている逆ボンデングワイヤ構造になってい
る。更に、インナーリード２Ａのボンディング面(上面)
は半導体チップ１の主面より下に位置していることによ
り、ボンデングワイヤ６の上側に設けられるモールド樹
脂７を減らすことができるので、さらに薄い超薄型半導
体装置を得ることができる。
【００５２】また、アウターリード２Ｂを前記部分２Ｂ
２を有するように湾曲させてアウターリード２Ｂの全長
を長くし、かつ弾力性をもたせることにより、温度サイ
クルによる応力を吸収することができるので、実装時の
半田にクラックが発生するのを防止することができる。
【００５３】更に、前記実施例において、図５に示すよ
うに、前記半導体チップ１の主面にアルミニウム箔１０
等の光入射遮断手段を設けるか、あるいは、図６に示す
ように、半導体チップ１の主面が、実装基板１１に対向
するように実装して半導体チップ１の主面への光入射を
遮断するようにする。このように光入射遮断手段を設け
ることにより、半導体チップ１の主面への光の入射を防
止することができるので、超薄型半導体装置にしても光
によるデータリテンション等の特性劣化を防止すること
ができる。
【００５４】次に、本発明の第２実施例を図面を用いて
説明する。
【００５５】本実施例の積層体は、図７に示すように、
前記第１実施例のＴＯＣパッケージの薄型半導体装置を
２段に重ねた構造になっている。
【００５６】この実施例の積層体においては、両薄型半
導体装置ともボンデングワイヤ６のボール側がインナー
リード２Ａに設けられ、非ボール側が半導体チップ１に
設けられている逆ボンデングワイヤになっているが、下
段の薄型半導体装置のボンデングワイヤ６は、逆ボンデ
ングワイヤ構造とし、上段の薄型半導体装置のボンデン
グワイヤ６は、通常ボンデングワイヤ構造としてもよ
い。
【００５７】以上の説明からわかるように、本実施例に
よれば、超薄型半導体装置を重ね合せても、１ｍｍ程度
の薄い積層体を得ることができる。
【００５８】尚、本実施例では、薄型半導体装置を２段
に積み重ねた構造の積層体について説明したが、さらに
多段に積み重ねた構造の積層体にすることができること
は、容易に予測することができるであろう。
【００５９】尚、積層体としては、図５に示す光入射遮
蔽手段が設けられた薄型半導体装置を多段に積み重ねて
も良い。
【００６０】次に、前記各実施例の薄型半導体装置及び
積層体を基板に実装してモジュール構造体を構成する方
法について説明する。
【００６１】まず、前記第１実施例の薄型半導体装置を
基板に実装する方法について、図８を参照して説明す
る。
【００６２】（１）まず、基板(例えばプリント配線基
板)１１の実装面Ｌのうち、薄型半導体装置のアウター
リード２ＢのＭ部に対応する部分(領域)に半田ペースト
を塗布する。
【００６３】（２）次に、薄型半導体装置を基板１１の
実装面Ｌ上に塔載し、半田付け（例えば半田リフロー）
を行う。こうして、薄型半導体装置を基板に実装する。
【００６４】次に、薄型半導体装置を２段に積層する場
合について、図９を参照して簡単に説明する。
【００６５】（１）まず、前述のように基板１１に実装
された薄型半導体装置(Ａ)のアウターリード２ＢのＮ部
に半田ペーストを塗布する。
【００６６】（２）次に、前記薄型半導体装置(Ａ)上に
別の薄型半導体装置(Ｂ)を塔載し、半田付けを行う。こ
のような工程を繰り返し行うことにより、基板１１の実
装面Ｌ上に薄型半導体装置を２段以上に積層することが
可能となる。
【００６７】尚、薄型半導体装置（Ａ）上に薄型半導体
装置（Ｂ）を搭載し、Ｎ部を半田付けした後に、これら
一体化された薄型半導体装置（積層体）を基板１１の実
装面Ｌ上に実装しても良い。
【００６８】次に、薄型半導体装置として、図１０に示
すように、アウターリード２Ｂの全体に例えば厚さ２０
μｍ程度の半田メッキ層１２Ａ、１２Ｂが設けられた薄
型半導体装置を基板に実装する方法について説明する。
【００６９】この場合、図１０に示すように、基板１１
の実装面Ｌ上に薄型半導体装置を塔載し、その後、半田
メッキ層１２Ａ、１２Ｂが溶ける程度の温度（例えば１
９５℃以上）で加熱することでアウターリード２ＢのＭ
部が溶け、半田付けが行われる。尚、半田メッキ層１２
Ａ、１２Ｂの厚さは、アウターリード２Ｂの成形が容易
に行われるように２０μｍ程度が好ましい。
【００７０】次に、アウターリード２Ｂに半田メッキ層
１２Ａ、１２Ｂが設けられた薄型半導体装置を２段に積
層する場合について、図１１を参照して説明する。
【００７１】この場合、図１１に示すように、薄型半導
体装置(Ａ)上に薄型半導体装置(Ｂ)を積層した２段重ね
の薄型半導体装置を基板１１の実装面Ｌ上に塔載し、そ
の後、前述の温度で加熱することでＮ部、Ｍ部の半田メ
ッキ層１２Ｂが溶け、半田付けがなされる。このような
方法においては、薄型半導体装置の段数に無関係で半田
付けの工程を１回で行うことができる。尚、薄型半導体
装置を積層する際、薄型半導体装置を基板に塔載した
後、１９０℃程度の温度で予備加熱を行って半田メッキ
層をわずかに溶かし、これら薄型半導体装置と基板１１
とを固定した後、１９５℃程度の温度で加熱するように
しても良い。
【００７２】尚、薄型半導体装置として、例えばＤＲＡ
Ｍを塔載した薄型半導体装置を２段積層する場合には、
チップセレクト用のリードピンが各薄型半導体装置に対
して２本づつ増える(追加される)。従って、メモリとし
て各実施例の薄型半導体装置をＮ段積層した場合には、
チップセレクト用のリードピンが各薄型半導体装置に対
してＮ本増える。
【００７３】尚、前述したように図１０、図１１を除い
た図２、図３、図５乃至図９においても、図１０、図１
１に示すのと同様に各アウターリード２Ｂには約１０μ
ｍ程度の厚さでメッキ層が設けられているが、図示は省
略している。
【００７４】また、各実施例において、各アウターリー
ド２Ｂのメッキ層は、アウターリード２Ｂの半田付けが
行われる部分のみに設けてもよく、また、アウターリー
ド２Ｂの外側にのみ設けても良い。
【００７５】また、各実施例において、各インナーリー
ド２Ａのボンディングがなされる部分に、図１０、図１
１に示すように銀メッキ層１２Ｃを設けてもよい。
【００７６】次に、前記実施例の薄型半導体装置を高密
度に基板に実装したモジュール構造体のいくつかの実施
例について説明する。
【００７７】図１２は、例えば２段に積層した薄型半導
体装置を横に例えば２列に配置した場合のモジュール構
造体の実施例である。
【００７８】２列のうち一方の列の薄型半導体装置
(Ａ)、(Ｂ)の夫々は、図９又は図１１に示すように、正
曲げアウターリード２Ｂを持ち、他方の列の薄型半導体
装置(Ｃ)、(Ｄ)の夫々は、図６に示すように、逆曲げア
ウターリード２Ｂを持つ。この場合、薄型半導体装置
(Ａ)、(Ｂ)の夫々のアウターリード２Ｂとそれに対向す
る薄型半導体装置(Ｃ)、(Ｄ)の夫々のアウターリード２
Ｂのピン番号は、例えば共に１Ｐin〜１０Ｐinが同一に
なる。従って、例えば薄型半導体装置(Ａ)、(Ｂ)の夫々
の１Ｐinと薄型半導体装置(Ｃ)、(Ｄ)の夫々の１Ｐinと
を結ぶ際の配線長を短くすることができるので、ノイズ
を低減できると共に、データの高速化処理が可能にな
る。また、薄型半導体装置の高密度実装が可能になるの
で、従来と同一の空間においてメモリー容量を大きくで
きる。
【００７９】次に、前記モジュール構造体の組み立て方
法について説明する。
【００８０】まず、各薄型半導体装置のアウターリード
が図８、図９に示すように通常のものである場合につい
て述べる。
【００８１】一つの方法として、まず、図９の積層体の
組み立て方法と同様にして一方の列の薄型半導体装置
(Ａ)、(Ｂ)同士を半田付けし、その後、同様の方法で他
方の列の薄型半導体装置(Ｃ)、(Ｄ)同士を半田付けし、
これら２列の積層体を基板１１に半田付けすると共に、
２列の薄型半導体装置の互いに対向するアウタリード２
Ｂの夫々の部分２Ｂ４同士を半田付けする。この場合、
図８に示す面Ｐ部に半田ペーストを塗布して半田付けを
行う。
【００８２】また、別の方法として、薄型半導体装置
(Ａ)、(Ｃ)を基板に半田付けした後に、この薄型半導体
装置(Ａ)上に薄型半導体装置(Ｂ)、薄型半導体装置(Ｃ)
上に薄型半導体装置(Ｄ)の夫々を積層して半田付けする
ようにしても良い。
【００８３】一方、各薄型半導体装置のアウターリード
２Ｂが図１０に示すように半田メッキ層１２Ａ、１２Ｂ
を有している場合は、図１１の実施例の場合と同様に、
すベての薄型半導体装置(Ａ)〜(Ｄ)を図１２のように配
置した後に一括して半田付けを行うことができる。
【００８４】尚、図１２の実施例では２層に積層された
積層体を２列に配置したが、単体の薄型半導体装置を横
方向に複数列配置したものに本実施例を適用しても良
く、その場合は正曲げ、逆曲げアウターリード２Ｂを持
つ薄型半導体装置を交互に配置すれば良い。また、３つ
以上の薄型半導体装置を積層した積層体を複数列配置し
た場合にも本実施例は適用でき、その場合も正曲げ、逆
曲げアウターリード２Ｂを持つ積層体を交互に横方向に
配置すれば良い。
【００８５】図１３は、例えば４段に積層した薄型半導
体装置を縦に例えば２列に配置したモジュール構造体の
実施例である。
【００８６】２列の積層体の各薄型半導体装置(Ａ)〜
(Ｄ)、(Ｅ)〜(Ｈ)の夫々のアウターリード２Ｂは、基板
２１、３１に半田付けされる。好ましくは、各薄型半導
体装置(Ａ)〜(Ｄ)、(Ｅ)〜(Ｈ)のアウターリード２Ｂは
全て正曲げ又は逆曲げである。この場合、薄型半導体装
置(Ａ)〜(Ｄ)のアウターリード２Ｂの１Ｐin〜１０Ｐin
が各薄型半導体装置(Ｅ)〜(Ｈ)のアウターリード２Ｂと
同一基板、例えば基板３１に半田付けされるようにすれ
ば、例えば各薄型半導体装置(Ａ)〜(Ｄ)の１Ｐinと各薄
型半導体装置(Ｅ)〜(Ｈ)の１Ｐinとを結ぶ際の配線長を
短くできる。従って、図１２の実施例と同様にノイズを
低減できると共に、データの高速化処理が可能になる。
また、薄型半導体装置の高密度実装が可能になり、従っ
て従来と同一の空間においてメモリー容量を大きくでき
る。
【００８７】次に、このように構成されるモジュール構
造体の組み立て方法について説明する。
【００８８】まず、各薄型半導体装置のアウターリード
２Ｂが図８、図９のように通常のものである場合につい
て述べる。
【００８９】一つの方法として、まず、図９の積層体の
組み立て方法と同様にして一方の列の薄型半導体装置
(Ａ)〜(Ｄ)同士を半田付けし、その後、同様の方法で他
方の列の薄型半導体装置(Ｅ)〜(Ｈ)同士を半田付けし、
これら２列の積層体を基板２１、３１にそれぞれ半田付
けする。基板２１、３１への半田付けの際は、図８に示
すアウターリード２Ｂの面Ｐ部に半田ペーストを塗布し
て半田付けを行う。
【００９０】一方、各薄型半導体装置のアウターリード
２Ｂが図１０に示すように半田メッキ層１２Ａ、１２Ｂ
を有している場合は、図１１の実施例の場合と同様に、
すベての薄型半導体装置(Ａ)〜(Ｈ)を図１３のように配
置した後に一括して半田付けを行うことができる。
【００９１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００９２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９３】（１）０．５ｍｍ厚程度の薄型半導体装
置、それを用いた積層体及びそれを用いたモジュール構
造体を提供することができる。
【００９４】（２）リードフレームを用いたアウターリ
ード強度が高い０．５ｍｍ厚程度の薄型半導体装置、そ
れを用いた積層体及びそれを用いたモジュール構造体を
提供することができる。
【００９５】（３）アウターリードを湾曲させて全長を
長くし、かつ弾性力をもたせることにより、基板に半導
体装置を半田付けする時等の温度サイクルによる応力を
吸収することができるので、基板のパッドとアウターリ
ードの接続部とを接続する半田にクラックが発生するの
を防止することができる。
【００９６】（４）絶縁フィルムテープが貼り付けられ
るインナーリードの一部（吊りリード）の上面が半導体
チップの主面と同じ面に位置するので、インナーリード
に絶縁フィルムテープを容易に貼り付けることができ
る。
【００９７】
【００９８】
【００９９】
【０１００】
【図面の簡単な説明】
【図１】 本発明の第１実施例によるＴＯＣパッケージ
構造を採用する薄型半導体装置のモールド樹脂の上部を
除去した状態の概略構成を示す平面図。
【図２】 図１に示すII−II切断線で切った断面図。
【図３】 図１に示すIII−III切断線で切った断面図。
【図４】 第１実施例の絶縁フィルムテープによる支持
形態を変えた変形例を示す図。
【図５】 第１実施例の半導体チップの主面上にアルミ
ニウム箔等の光入射遮断手段を設けた変形例の構成を示
す断面図。
【図６】 第１実施例の半導体チップの主面側が実装基
板に対向するように実装された状態を示す断面図。
【図７】 第１実施例の薄型半導体装置を２段積み重ね
た第２実施例による積層体を示す断面図。
【図８】 第１実施例の薄型半導体装置を基板に実装す
る方法を説明するための断面図。
【図９】 第１実施例の薄型半導体装置を基板に２段実
装する方法を説明するための断面図。
【図１０】本発明の薄型半導体装置を基板に実装する他
の例を説明するための断面図。
【図１１】本発明の薄型半導体装置を基板に２段実装す
る他の方法を説明するための断面図。
【図１２】本発明の薄型半導体装置を用いたモジュール
構造体の実施例を示す斜視図。
【図１３】本発明の薄型半導体装置を用いたモジュール
構造体の他の実施例を示す斜視図。
【符号の説明】
１…半導体チップ、１Ａ…電極パッド、２…リード、２
Ａ…インナーリード、２Ｂ…アウターリード、３…絶縁
フィルムテープ、４…接着剤、５…吊りリード、６…ボ
ンディングワイヤ、７…モールド樹脂、１０…アルミニ
ウム箔、１１…実装基板。
フロントページの続き (56)参考文献 特開 平３−192736（ＪＰ，Ａ) 特開 平４−23460（ＪＰ，Ａ) 実開 平４−56336（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 21/60 H01L 25/10

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
    持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の一主面側に位置し、 前記インナーリードは樹脂封止体の厚さの半分の距離線
    上から突出してアウターリードとなることを特徴とする
    半導体装置。
  2. 【請求項２】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
    持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の一主面側に位置し、前記ワイヤはボンディングワイヤのボール側をインナー
    リードに設け（第１ボンド）、非ボール側を半導体チッ
    プに設け（第２ボンド）、 前記インナーリードは樹脂 封止体の厚さの半分の距離線
    上から突出してアウターリードとなることを特徴とする
    半導体装置。
  3. 【請求項３】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
    持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の一主面側に位置し、前記インナーリードは
    樹脂封止体の側面から突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
    １の部分と、該第１の部分から上方に折れ曲がる第２の
    部分と、該第２の部分から前記第１の部分の延在方向と
    同一方向に延びる第３の部分と、該第３の部分から下方
    に折れ曲がる第４の部分と、該第４の部分から前記樹脂
    封止体に向かって延びる第５の部分とからなることを特
    徴とする半導体装置。
  4. 【請求項４】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
    持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の一主面側に位置し、前記インナーリードは樹脂封止体の厚さの半分の距離線
    上から突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
    １の部分と、該第１の部分から上方に折れ曲がる第２の
    部分と、該第２の部分から前記第１の部分の延在方向と
    同一方向に延びる第３の部分と、該第３の部分から下方
    に折れ曲がる第４の部分と、該第４の部分から前記樹脂
    封止体に向かって延びる第５の部分とからなることを特
    徴とする半導体装置。
  5. 【請求項５】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
    持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の一主面側に位置し、 前記ワイヤはボンディングワイヤのボール側をインナー
    リードに設け（第１ボンド）、非ボール側を半導体チッ
    プに設け（第２ボンド）、 前記インナーリードが封止体の厚さの半分の距離線上か
    ら突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
    １の部分と、該第１の部分から上方に折れ曲がる第２の
    部分と、該第２の部分から前記第１の部分の延在方向と
    同一方向に延びる第３の部分と、該第３の部分から下方
    に折れ曲がる第４の部分と、該第４の部分から前記樹脂
    封止体に向かって延びる第５の部分とからなることを特
    徴とする半導体装置。
  6. 【請求項６】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記ワイヤが接続されるインナーリードの上面は前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の主面側に位置し、 前記インナーリードは樹脂封止体の側面から突出してア
    ウターリードとなり、 前記アウターリードは、前記樹脂
    封止体から突出する第１の部分と前記第１の部分から上
    方に折れ曲がる第２の部分と前記第２の部分から前記第
    １の部分の延在方向と同一方向に延びる第３の部分と前
    記第３の部分から下方に折れ曲がる第４の部分と前記第
    ４の部分から前記樹脂封止体に向かって延びる第５の部
    分とを有する半導体装置が複数積層されていることを特
    徴とする積層体 。
  7. 【請求項７】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続される半導体チップ吊りリードを有するチップ支
    持手段と、前記半導体チップ、前記複数のインナーリー
    ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
    を有し、 前記ワイヤが接続されるインナーリードの上面は前記半
    導体チップの一主面よりも前記半導体チップの一主面と
    対向する他の主面側に位置し、前記インナーリードは樹脂封止体の厚さの半分の距離線
    上から突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
    １の部分と前記第１の部分から上方に折れ曲がる第２の
    部分と前記第２の部分から前記第１の部分の延在方向と
    同一方向に延びる第３の部分と前記第３の部分から下方
    に折れ曲がる第４の部分と前記第４の部分から前記樹脂
    封止体に向かって延びる第５の部分とを有する半導体装
    置が複数積層されていることを特徴とする積層体。
  8. 【請求項８】 請求項６又は７に記載の積層体におい
    て、上側の半導体装置のアウターリードの第５の部分と
    下層の半導体装置のアウターリードの第３の部分とが接
    続されることにより積層されていることを特徴とする積
    層体。
  9. 【請求項９】 請求項１乃至５のうちいずれか１項に記
    載の半導体装置の複数個を基板に実装したことを特徴と
    するモジュール構造体。
  10. 【請求項１０】 請求項６乃至８のうちいずれか１項に
    記載の積層体を基板に実装したことを特徴とするモジュ
    ール構造体。
JP5122726A 1992-05-25 1993-05-25 半導体装置、積層体及びモジュール構造体 Expired - Fee Related JP2934119B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5122726A JP2934119B2 (ja) 1992-05-25 1993-05-25 半導体装置、積層体及びモジュール構造体

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP13228792 1992-05-25
JP4-132287 1992-05-25
JP5122726A JP2934119B2 (ja) 1992-05-25 1993-05-25 半導体装置、積層体及びモジュール構造体

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP18433398A Division JP3288973B2 (ja) 1992-05-25 1998-06-30 半導体装置、積層体及びモジュール構造体
JP18436298A Division JP3320017B2 (ja) 1992-05-25 1998-06-30 モジュール構造体

Publications (2)

Publication Number Publication Date
JPH0645501A JPH0645501A (ja) 1994-02-18
JP2934119B2 true JP2934119B2 (ja) 1999-08-16

Family

ID=26459799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5122726A Expired - Fee Related JP2934119B2 (ja) 1992-05-25 1993-05-25 半導体装置、積層体及びモジュール構造体

Country Status (1)

Country Link
JP (1) JP2934119B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242368A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード
JP5217291B2 (ja) * 2006-08-04 2013-06-19 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置

Also Published As

Publication number Publication date
JPH0645501A (ja) 1994-02-18

Similar Documents

Publication Publication Date Title
US5895969A (en) Thin type semiconductor device, module structure using the device and method of mounting the device on board
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US6878570B2 (en) Thin stacked package and manufacturing method thereof
US5461255A (en) Multi-layered lead frame assembly for integrated circuits
US6551858B2 (en) Method of producing a semiconductor device having two semiconductor chips sealed by a resin
JP3032964B2 (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
EP0498446A2 (en) Multichip packaged semiconductor device and method for manufacturing the same
US6285074B2 (en) Semiconductor device
KR100226335B1 (ko) 플라스틱 성형회로 패키지
US6201297B1 (en) Semiconductor device
JPS60167454A (ja) 半導体装置
JP2800967B2 (ja) 積層形半導体装置の製造方法及びそれによる半導体パッケージ
JP2893522B2 (ja) Ｂｇａ半導体パッケージ及びその製造方法
JP2934119B2 (ja) 半導体装置、積層体及びモジュール構造体
JP3288973B2 (ja) 半導体装置、積層体及びモジュール構造体
JPH0558657B2 (ja)
JP3320017B2 (ja) モジュール構造体
JPH0917910A (ja) 半導体装置及びその製造方法、検査方法、実装基板
JPH02134859A (ja) マルチチップ半導体装置とその製造方法
KR100300266B1 (ko) 박형반도체장치,그것을이용한모듈구조체및그반도체장치의기판실장방법
JPH08153826A (ja) 半導体集積回路装置
JP2971594B2 (ja) 半導体集積回路装置
JP2001085604A (ja) 半導体装置
JP2677967B2 (ja) 半導体装置の製造方法
JP2840232B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990518

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080528

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080528

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090528

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100528

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 12

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees