JP2918913B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2918913B2 JP2918913B2 JP21212889A JP21212889A JP2918913B2 JP 2918913 B2 JP2918913 B2 JP 2918913B2 JP 21212889 A JP21212889 A JP 21212889A JP 21212889 A JP21212889 A JP 21212889A JP 2918913 B2 JP2918913 B2 JP 2918913B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- thickness
- drain
- channel region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thyristors (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、絶縁膜上のシリコン（Silicon−On−Insul
ator（SOI））膜に形成するMOSトランジスタの高耐圧化
に関する。
ator（SOI））膜に形成するMOSトランジスタの高耐圧化
に関する。
（従来の技術） SOI膜上に形成したMOSトランジスタは、ラッチアップ
フリー、低浮遊容量等、実用上の利点は大きい。特に、
動作状態においてチャネル領域が全て空乏化するように
1000Å以下にSOI膜を薄くしたMOS素子は、パンチスルー
耐性の向上、パンチスルー効果の減少、駆動力増大等、
多くの性能改善が得られることが報告されている（IED
M,Technical Digest,p.640,1987,by M.Yoshimi et a
l.）。
フリー、低浮遊容量等、実用上の利点は大きい。特に、
動作状態においてチャネル領域が全て空乏化するように
1000Å以下にSOI膜を薄くしたMOS素子は、パンチスルー
耐性の向上、パンチスルー効果の減少、駆動力増大等、
多くの性能改善が得られることが報告されている（IED
M,Technical Digest,p.640,1987,by M.Yoshimi et a
l.）。
第５図（ａ）はこの種の半導体装置の素子構造を示す
断面図である。図中51はシリコン基板、52は絶縁膜、53
はSOI膜、54はゲート酸化膜、55はゲート電極、56,57は
ソース．ドレイン領域、58はチャネル領域を示す。
断面図である。図中51はシリコン基板、52は絶縁膜、53
はSOI膜、54はゲート酸化膜、55はゲート電極、56,57は
ソース．ドレイン領域、58はチャネル領域を示す。
本発明者等は本素子構造の電気的特性をシミュレーシ
ョンおよび実測により詳細に調べた。その結果、SOI膜5
3厚が薄くなるに伴い、従来型素子ではドレイン電流が
ドレイン電圧と共に急激に増大するいわゆるドレイン破
壊が起き易く、その結果使用できる電源電圧に著しい制
限が加わることが明かになった。
ョンおよび実測により詳細に調べた。その結果、SOI膜5
3厚が薄くなるに伴い、従来型素子ではドレイン電流が
ドレイン電圧と共に急激に増大するいわゆるドレイン破
壊が起き易く、その結果使用できる電源電圧に著しい制
限が加わることが明かになった。
本発明者らはこの原因を調べた結果、SOI膜厚の薄膜
化に伴いドレイン近傍の電界が著しく増大し、SOIの薄
膜化と共にインパクトイオン化が著しく増大することを
見いだした。さらに素子構造とドレイン破壊電圧の関係
を鋭意検討した結果、本発明者らは第５図（ｂ）に示す
構造がドレイン耐圧改善に効果的であることを見いだし
た（特願昭63−249382号）。第５図（ｂ）において、ド
レイン領域57aのSOI膜がチャネル領域58に較べて厚く設
定されていることに特徴がある。ここで56aはチャネル
領域58よりも厚く形成されたソース領域である。又、第
５図（ａ）と同一の部分は同一の符号を付して示した。
化に伴いドレイン近傍の電界が著しく増大し、SOIの薄
膜化と共にインパクトイオン化が著しく増大することを
見いだした。さらに素子構造とドレイン破壊電圧の関係
を鋭意検討した結果、本発明者らは第５図（ｂ）に示す
構造がドレイン耐圧改善に効果的であることを見いだし
た（特願昭63−249382号）。第５図（ｂ）において、ド
レイン領域57aのSOI膜がチャネル領域58に較べて厚く設
定されていることに特徴がある。ここで56aはチャネル
領域58よりも厚く形成されたソース領域である。又、第
５図（ａ）と同一の部分は同一の符号を付して示した。
このドレイン構造を用いることにより、ドレイン領域
における電界を大幅に緩和でき、その結果インパクトイ
オン化の大幅な低減、即ち、ドレイン破壊電圧の向上を
図ることができる。しかし、同構造はゲート電極55とド
レイン領域57aを自己整合的に形成することが難しく、
そのために電気特性上の利点にも拘らず実用上の障害が
あった。
における電界を大幅に緩和でき、その結果インパクトイ
オン化の大幅な低減、即ち、ドレイン破壊電圧の向上を
図ることができる。しかし、同構造はゲート電極55とド
レイン領域57aを自己整合的に形成することが難しく、
そのために電気特性上の利点にも拘らず実用上の障害が
あった。
（発明が解決しようとする課題） このように従来のSOI膜上に形成したMOSトランジスタ
は前記SOI膜厚が薄くなるにつれてドレイン破壊が起き
易く、使用できる電源電圧に著しい制限が加えられると
いう課題があった。また、前記従来のMOSトランジスタ
のドレイン耐圧を改善するドレイン領域が膜厚化された
トランジスタを製作する場合、前記ドレイン領域をゲー
ト電極に対して自己整合的に形成することは技術的に難
しく、実用性が低いという問題があった。
は前記SOI膜厚が薄くなるにつれてドレイン破壊が起き
易く、使用できる電源電圧に著しい制限が加えられると
いう課題があった。また、前記従来のMOSトランジスタ
のドレイン耐圧を改善するドレイン領域が膜厚化された
トランジスタを製作する場合、前記ドレイン領域をゲー
ト電極に対して自己整合的に形成することは技術的に難
しく、実用性が低いという問題があった。
本発明の骨子は、前記従来の問題点を鑑みなされたも
ので、チャネル領域より厚いSOI膜を有するドレイン領
域をゲート電極に対して自己整合的に形成でき、かつ、
スイッチング特性を損うことなく、ドレイン破壊電圧の
高い高性能のMOSトランジスタを提供することを目的と
する。
ので、チャネル領域より厚いSOI膜を有するドレイン領
域をゲート電極に対して自己整合的に形成でき、かつ、
スイッチング特性を損うことなく、ドレイン破壊電圧の
高い高性能のMOSトランジスタを提供することを目的と
する。
（課題を解決するための手段） 本発明は上記目的を達成するために絶縁膜上に形成さ
れた半導体層に所定距離だけ離間して一対の高濃度不純
物拡散領域と、この一対の拡散領域に狭まれたチャネル
領域が形成され、このチャネル領域上にゲート絶縁膜を
介してゲート電極が形成されたMOS型半導体装置におい
て、前記チャネル領域の膜厚Ｔは前記半導体層の不純物
濃度をNsub（cm-3）、誘電率ε、フェルミエネルギーを
φＦ（eV）、電子の基本電荷（クーロン）をｑとしたと
き０＜Ｔ≦２〔εφF/（qNsub）〕1/2を満たすように設
定するとともにゲート電極の周面は絶縁膜で被覆され、
かつ前記一対の高濃度不純物拡散領域は前記半導体層及
び絶縁膜の一部に形成された凹部に埋め込まれているこ
とを特徴とする半導体装置を提供する。
れた半導体層に所定距離だけ離間して一対の高濃度不純
物拡散領域と、この一対の拡散領域に狭まれたチャネル
領域が形成され、このチャネル領域上にゲート絶縁膜を
介してゲート電極が形成されたMOS型半導体装置におい
て、前記チャネル領域の膜厚Ｔは前記半導体層の不純物
濃度をNsub（cm-3）、誘電率ε、フェルミエネルギーを
φＦ（eV）、電子の基本電荷（クーロン）をｑとしたと
き０＜Ｔ≦２〔εφF/（qNsub）〕1/2を満たすように設
定するとともにゲート電極の周面は絶縁膜で被覆され、
かつ前記一対の高濃度不純物拡散領域は前記半導体層及
び絶縁膜の一部に形成された凹部に埋め込まれているこ
とを特徴とする半導体装置を提供する。
（作用） 本願第１及び第２の発明によればチャネル領域は十分
薄い単結晶膜であるためスイッチング特性の良いトラン
ジスタが得られる。すなわち、SOI層の不純物濃度をNsu
b（cm-3）、誘電率ε、フェルミエネルギーをφＦ（e
V）、電子の基本電荷（クーロン）をｑとしたときチャ
ネル領域の膜厚Ｔを０＜Ｔ≦２〔εφF/（qNsub）〕1/2
に設定すれば前記チャネル領域を全て空乏化することが
できるため、スイッチング特性のよいトランジスタが得
られる。
薄い単結晶膜であるためスイッチング特性の良いトラン
ジスタが得られる。すなわち、SOI層の不純物濃度をNsu
b（cm-3）、誘電率ε、フェルミエネルギーをφＦ（e
V）、電子の基本電荷（クーロン）をｑとしたときチャ
ネル領域の膜厚Ｔを０＜Ｔ≦２〔εφF/（qNsub）〕1/2
に設定すれば前記チャネル領域を全て空乏化することが
できるため、スイッチング特性のよいトランジスタが得
られる。
しかも第１の発明ではソース、ドレイン拡散領域は凹
部に埋め込まれるようにしたので半導体層の膜厚を厚く
することができ、前記膜厚は従来の素子スケーリング側
に対して独立に取扱えるためドレイン耐圧の低下を抑え
ることが可能である。また、前記拡散層はゲート電極に
対してセルフアラインで形成することができるという製
造工程上の利点がある。
部に埋め込まれるようにしたので半導体層の膜厚を厚く
することができ、前記膜厚は従来の素子スケーリング側
に対して独立に取扱えるためドレイン耐圧の低下を抑え
ることが可能である。また、前記拡散層はゲート電極に
対してセルフアラインで形成することができるという製
造工程上の利点がある。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１の実施例 第１図（ａ）〜（ｈ）は本願第１の発明の一実施例に
係わるMOSトランジスタの製造方法の概略を示す工程断
面図である。第１図（ａ）においてまず11は単結晶シリ
コン基板であり、この基板11上にSiO2膜（絶縁膜）12を
LPCVD法で厚さ１μｍに堆積する。更に厚さ4000Åの多
結晶シリコン膜13を堆積し、その上に厚さ3000ÅのSiO2
膜14を保護膜として堆積する。
係わるMOSトランジスタの製造方法の概略を示す工程断
面図である。第１図（ａ）においてまず11は単結晶シリ
コン基板であり、この基板11上にSiO2膜（絶縁膜）12を
LPCVD法で厚さ１μｍに堆積する。更に厚さ4000Åの多
結晶シリコン膜13を堆積し、その上に厚さ3000ÅのSiO2
膜14を保護膜として堆積する。
次いで、第１図（ｂ）に示す如く、電子ビーム15の走
査により多結晶シリコン膜13を溶融再結晶化する。ここ
で16は溶融部、17は前記電子ビーム15の走査により単結
晶化したシリコンの単結晶部を示している。その後保護
膜14を弗化アンモニウム水溶液等で除去し、更に熱酸化
法を用い前記単結晶化したシリコン膜17表面に膜厚6000
Åの酸化膜を形成した後、この酸化膜を除去することに
より単結晶膜17を1000Åまで薄くする。
査により多結晶シリコン膜13を溶融再結晶化する。ここ
で16は溶融部、17は前記電子ビーム15の走査により単結
晶化したシリコンの単結晶部を示している。その後保護
膜14を弗化アンモニウム水溶液等で除去し、更に熱酸化
法を用い前記単結晶化したシリコン膜17表面に膜厚6000
Åの酸化膜を形成した後、この酸化膜を除去することに
より単結晶膜17を1000Åまで薄くする。
次いで第１図（ｃ）に示す如く素子分離法として通常
のLOCOS法を用いて前記薄膜化した単結晶膜17を素子領
域17a及び膜厚2000Åのフィールド酸化膜19として形成
する。更に素子領域17a上にゲート酸化膜20を熱酸化法
で200Å形成する。この時の単結晶層17aの膜厚は900Å
となる。その上に後のゲート電極となる不純物として燐
を高濃度含む多結晶シリコン膜21及び後で述べるトラン
ジスタのチャネル両端の溝を形成する際のマスクとなる
CVD酸化膜22を5000Åの膜厚に堆積する。
のLOCOS法を用いて前記薄膜化した単結晶膜17を素子領
域17a及び膜厚2000Åのフィールド酸化膜19として形成
する。更に素子領域17a上にゲート酸化膜20を熱酸化法
で200Å形成する。この時の単結晶層17aの膜厚は900Å
となる。その上に後のゲート電極となる不純物として燐
を高濃度含む多結晶シリコン膜21及び後で述べるトラン
ジスタのチャネル両端の溝を形成する際のマスクとなる
CVD酸化膜22を5000Åの膜厚に堆積する。
しかる後、第１図（ｄ）に示す如くチャネル領域上に
レジスト23のパターンを形成し、このレジストをマスク
としてCVD酸化膜22及びゲート電極24を反応性イオンエ
ッチング法を用いてパターン形成する。その後前記レジ
ストを除去し、ゲート電極24側壁に膜厚200Åの酸化膜
を25を形成するように熱酸化の処理を行なう。この状態
で素子領域17aにゲート電極24をマスクとしてAs（砒
素）のイオン注入を行ない拡散層領域18を設ける。ゲー
ト電極直下の素子領域17aは、イオンが打ち込まれず、
チャネル領域26となる。次いで第１図（ｅ）に示す如く
チャネル領域上26及びチャネル領域両端部以外の領域に
レジスト23aを形成するようにパターニングしこのレジ
スト23a及びCVD酸化膜22をマスクとして反応性イオンエ
ッチング法を用いて拡散層領域18及び絶縁膜12をゲート
電極に対して自己整合的にエッチングして凹型の溝27を
単結晶シリコン膜26表面より深さ3900Åの深さに形成す
る。ここで、溝の深さは絶縁膜12の厚み以下の溝であれ
ばよい。尚この時の溝27の幅は4000Åとなっており、ま
たゲート電極24上のCVD酸化膜22の膜厚は溝形成時にエ
ッチングされ1000Åになっている。
レジスト23のパターンを形成し、このレジストをマスク
としてCVD酸化膜22及びゲート電極24を反応性イオンエ
ッチング法を用いてパターン形成する。その後前記レジ
ストを除去し、ゲート電極24側壁に膜厚200Åの酸化膜
を25を形成するように熱酸化の処理を行なう。この状態
で素子領域17aにゲート電極24をマスクとしてAs（砒
素）のイオン注入を行ない拡散層領域18を設ける。ゲー
ト電極直下の素子領域17aは、イオンが打ち込まれず、
チャネル領域26となる。次いで第１図（ｅ）に示す如く
チャネル領域上26及びチャネル領域両端部以外の領域に
レジスト23aを形成するようにパターニングしこのレジ
スト23a及びCVD酸化膜22をマスクとして反応性イオンエ
ッチング法を用いて拡散層領域18及び絶縁膜12をゲート
電極に対して自己整合的にエッチングして凹型の溝27を
単結晶シリコン膜26表面より深さ3900Åの深さに形成す
る。ここで、溝の深さは絶縁膜12の厚み以下の溝であれ
ばよい。尚この時の溝27の幅は4000Åとなっており、ま
たゲート電極24上のCVD酸化膜22の膜厚は溝形成時にエ
ッチングされ1000Åになっている。
その後第１図（ｆ）に示す如く前記レジスト23aを除
去した後、燐を高濃度含む多結晶シリコン膜28を膜厚25
00Å堆積する。この時チャネル領域26両端に形成されて
いる溝27は多結晶シリコンで完全に埋め込まれた状態と
なっている。
去した後、燐を高濃度含む多結晶シリコン膜28を膜厚25
00Å堆積する。この時チャネル領域26両端に形成されて
いる溝27は多結晶シリコンで完全に埋め込まれた状態と
なっている。
次に第１図（ｇ）に示す如くドライエッチング法を用
いて多結晶シリコン膜28を2500Åエッチバックし、溝部
のみに残存させる。
いて多結晶シリコン膜28を2500Åエッチバックし、溝部
のみに残存させる。
その後ゲート電極部直下のゲート酸化膜20aを除く、
ゲート酸化膜20bを弗化アンモニア水溶液で除去した後
第１図（ｈ）に示す如く通常のMOSトランジスタ作製工
程と同様にパッシベーシュン用CVD酸化膜29を形成した
後、コンタクトホール10の形成及びアルミニウム配線の
形成を行ないＮチャネル型MOSトランジスタが実現され
る。
ゲート酸化膜20bを弗化アンモニア水溶液で除去した後
第１図（ｈ）に示す如く通常のMOSトランジスタ作製工
程と同様にパッシベーシュン用CVD酸化膜29を形成した
後、コンタクトホール10の形成及びアルミニウム配線の
形成を行ないＮチャネル型MOSトランジスタが実現され
る。
かくして得られるMOSトランジスタはチャネル領域26
においてはシリコン膜厚が極めて薄くなっており、スイ
ッチング特性の良好なトランジスタとなっている。一
方、チャネル領域26両端の溝部27に形成されるソース，
ドレインの膜厚は十分に厚い為拡散層のシリコン膜厚が
薄い時発生する。ドレイン近傍での電界集中を防止する
ことができ、ドレイン破壊耐圧の高いトランジスタとな
る。また従来上記構造をゲート電極とセルフアラインで
形成することは極めて困難であったが上述した如く比較
的容易に実現することができる。
においてはシリコン膜厚が極めて薄くなっており、スイ
ッチング特性の良好なトランジスタとなっている。一
方、チャネル領域26両端の溝部27に形成されるソース，
ドレインの膜厚は十分に厚い為拡散層のシリコン膜厚が
薄い時発生する。ドレイン近傍での電界集中を防止する
ことができ、ドレイン破壊耐圧の高いトランジスタとな
る。また従来上記構造をゲート電極とセルフアラインで
形成することは極めて困難であったが上述した如く比較
的容易に実現することができる。
なお、チャネル領域の膜厚Ｔは、０＜Ｔ≦２〔εφF/
（qNsub）〕1/2を満たせばよく、また、凹部の深さは絶
縁膜12の膜厚以下であれば本発明による効果が得られ
る。
（qNsub）〕1/2を満たせばよく、また、凹部の深さは絶
縁膜12の膜厚以下であれば本発明による効果が得られ
る。
なお、上述した本発明の実施例の応用について説明す
る。例えば、前記SOI膜に形成するMOSトランジスタはＮ
チャネルに限らず、Ｐチャネルであっても良い。また絶
縁膜上の半導体層には電子ビームアニール法を用いてい
るが、他のビームアニール法、またはシリコン基板に酸
素をイオン注入（SIMOX法）することにより得られる半
導体層を用いることができる。更に本実施例において
は、チャネル両端にのみ溝を形成したが拡散層領域全て
に溝を形成してもよい。また製造工程は第１図に何等限
定されるものではなく、仕様に応じて適宜変更可能であ
る。
る。例えば、前記SOI膜に形成するMOSトランジスタはＮ
チャネルに限らず、Ｐチャネルであっても良い。また絶
縁膜上の半導体層には電子ビームアニール法を用いてい
るが、他のビームアニール法、またはシリコン基板に酸
素をイオン注入（SIMOX法）することにより得られる半
導体層を用いることができる。更に本実施例において
は、チャネル両端にのみ溝を形成したが拡散層領域全て
に溝を形成してもよい。また製造工程は第１図に何等限
定されるものではなく、仕様に応じて適宜変更可能であ
る。
第２の実施例 第２図は、本願第２の発明の一実施例のMOSトランジ
スタの断面図である。
スタの断面図である。
すなわち、この実施例において60はシリコン基板、61
はシリコン基板60上に形成された絶縁膜、62はさらにそ
の上に形成されたSOI層、63及び64はゲート絶縁膜及び
ゲート電極である。前記SOI層62にはゲート電極64に対
して自己整合的にソース65とドレイン66が形成され、ゲ
ート電極64下のSOI層69はチャネル領域となる。さらに
これらソース65、ドレイン66の下側には導電層67,68が
形成されたものとなっている。ここで、前記チャネル領
域69の膜厚は前記第１の実施例と同様に、２〔εφF/
（qNsub）〕1/2以下となるように設定する。
はシリコン基板60上に形成された絶縁膜、62はさらにそ
の上に形成されたSOI層、63及び64はゲート絶縁膜及び
ゲート電極である。前記SOI層62にはゲート電極64に対
して自己整合的にソース65とドレイン66が形成され、ゲ
ート電極64下のSOI層69はチャネル領域となる。さらに
これらソース65、ドレイン66の下側には導電層67,68が
形成されたものとなっている。ここで、前記チャネル領
域69の膜厚は前記第１の実施例と同様に、２〔εφF/
（qNsub）〕1/2以下となるように設定する。
この実施例によればドレイン66に印加した電圧は導電
層68に伝わるため、該導電層28はドレインの一部として
働き、実効的に発明者らが提案した第５図（ｂ）の素子
と同様、ドレイン近傍の電界強度は減少し、ドレイン破
壊電圧が大幅に向上する効果をもたらす。さらにこの実
施例によれば、導電層68はゲート電極64に対し自己整合
的に形成されるため、素子作製工程が容易である。以
下、この実施例の製造工程を第３図（ａ）〜（ｄ）の断
面図により説明する。
層68に伝わるため、該導電層28はドレインの一部として
働き、実効的に発明者らが提案した第５図（ｂ）の素子
と同様、ドレイン近傍の電界強度は減少し、ドレイン破
壊電圧が大幅に向上する効果をもたらす。さらにこの実
施例によれば、導電層68はゲート電極64に対し自己整合
的に形成されるため、素子作製工程が容易である。以
下、この実施例の製造工程を第３図（ａ）〜（ｄ）の断
面図により説明する。
まず、単結晶シリコン基板30に、酸素イオンを加速電
圧120kV、ドーズ量２×1018cm-2で打ち込み、1300度
Ｃ、20時間のアニールで厚さ2000ÅのSiO2層31と厚さ75
0ÅのSOI膜32を形成する（第３図（ａ））。次にSOI膜3
2表面にゲート酸化膜33を厚さ500Åで形成した後、周知
のイオン注入技術で該SOI膜をｐ型にドーピングする。
次に、周知のCVD技術により多結晶シリコン膜を基板表
面に形成し、リンをドーピングした後、ゲート電極パタ
ーンをレジスト34でパターニングし、前記多結晶シリコ
ンをエッチングすることによりゲート電極35を形成する
（第３図（ｂ））。しかる後、ヒ素イオン36を加速電圧
40kV、ドーズ量２×105cm-2でイオン注入すると共に、F
eイオン37を加速電圧100kV、ドーズ量５×1017cm-2で注
入する。次に、900℃、60分のアニールを施すと、Ｎ型
領域38、39とFeイオン注入して形成される酸化膜31を変
質層40が形成される（第３図（ｃ））次に、周知の方法
でコンタクト孔41とアルミ配線42を施し、素子を完成さ
せたものが第２図（ｄ）である。
圧120kV、ドーズ量２×1018cm-2で打ち込み、1300度
Ｃ、20時間のアニールで厚さ2000ÅのSiO2層31と厚さ75
0ÅのSOI膜32を形成する（第３図（ａ））。次にSOI膜3
2表面にゲート酸化膜33を厚さ500Åで形成した後、周知
のイオン注入技術で該SOI膜をｐ型にドーピングする。
次に、周知のCVD技術により多結晶シリコン膜を基板表
面に形成し、リンをドーピングした後、ゲート電極パタ
ーンをレジスト34でパターニングし、前記多結晶シリコ
ンをエッチングすることによりゲート電極35を形成する
（第３図（ｂ））。しかる後、ヒ素イオン36を加速電圧
40kV、ドーズ量２×105cm-2でイオン注入すると共に、F
eイオン37を加速電圧100kV、ドーズ量５×1017cm-2で注
入する。次に、900℃、60分のアニールを施すと、Ｎ型
領域38、39とFeイオン注入して形成される酸化膜31を変
質層40が形成される（第３図（ｃ））次に、周知の方法
でコンタクト孔41とアルミ配線42を施し、素子を完成さ
せたものが第２図（ｄ）である。
第４図は、前記実施例の効果を説明するための特性図
である。同図は横軸にドレイン電圧（Ｖ）、縦軸にドレ
イン電流をとり、ドレイン電圧を変化させた時のドレイ
ン電流の変化を前記実施例の場合（実線）と導電層を有
さない従来の場合（点線）とで比較したものである。こ
の図からもわかるように、本発明の実施例によれば従来
に比べドレイン電圧を向上させることができる。
である。同図は横軸にドレイン電圧（Ｖ）、縦軸にドレ
イン電流をとり、ドレイン電圧を変化させた時のドレイ
ン電流の変化を前記実施例の場合（実線）と導電層を有
さない従来の場合（点線）とで比較したものである。こ
の図からもわかるように、本発明の実施例によれば従来
に比べドレイン電圧を向上させることができる。
尚、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。たとえば、前記SOI膜に形成するMOSト
ランジスタはｎチャネルに限らず、ｐチャネルであって
も良い。また、注入するイオン種はFeに限定されず、C
u,Auなどの金属イオン、その他、イオン注入によるダメ
ージでSiO2膜の絶縁性が劣化し、導電性が得られるもの
であれば同様の効果を得られる。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。たとえば、前記SOI膜に形成するMOSト
ランジスタはｎチャネルに限らず、ｐチャネルであって
も良い。また、注入するイオン種はFeに限定されず、C
u,Auなどの金属イオン、その他、イオン注入によるダメ
ージでSiO2膜の絶縁性が劣化し、導電性が得られるもの
であれば同様の効果を得られる。
すなわち、Fe等のイオンが注入された層40は、もとも
と酸素イオン注入で形成された必ずしも結晶性の良くな
いSiO2膜にFeイオンが高濃度で注入されるため、注入時
のダメージおよび高濃度のFeイオンにより本来のSiO2の
絶縁性が劣化し、導電性をもち、その結果Ｎ型ドレイン
領域との間に電気的な導通を起こす。その結果、該導電
層はドレイン領域の一部として働き、第５図（ｂ）に示
すドレイン領域のSOI膜がチャネル領域より厚い素子構
造と同様、ドレイン電界が緩和し、MOSトランジスタの
ドレイン耐圧が向上する。
と酸素イオン注入で形成された必ずしも結晶性の良くな
いSiO2膜にFeイオンが高濃度で注入されるため、注入時
のダメージおよび高濃度のFeイオンにより本来のSiO2の
絶縁性が劣化し、導電性をもち、その結果Ｎ型ドレイン
領域との間に電気的な導通を起こす。その結果、該導電
層はドレイン領域の一部として働き、第５図（ｂ）に示
すドレイン領域のSOI膜がチャネル領域より厚い素子構
造と同様、ドレイン電界が緩和し、MOSトランジスタの
ドレイン耐圧が向上する。
以上詳述したように本発明によればチャネル部のSOI
膜厚が十分薄く且つ最も電界集中が大きいドレイン近傍
のSOI膜厚が厚い構造とする。あるいは、導電層を設け
ることにより高速で更にドレイン破壊耐圧の高いMOSト
ランジスタをセルフアラインで容易に実現することがで
きる。
膜厚が十分薄く且つ最も電界集中が大きいドレイン近傍
のSOI膜厚が厚い構造とする。あるいは、導電層を設け
ることにより高速で更にドレイン破壊耐圧の高いMOSト
ランジスタをセルフアラインで容易に実現することがで
きる。
第１図は本願第１の発明の一実施例に係る工程断面図、
第２図は本願第２の発明の一実施例の断面図、第３図は
本願第２の発明の一実施例に係る工程断面図、第４図は
本願第２の発明の一実施例の効果を説明するための特性
図、第５図は従来例を説明するための断面図である。 11……基板、12……絶縁膜、18……拡散領域、20a……
ゲート酸化膜、24……ゲート電極、25……絶縁膜、26…
…チャネル領域、28……多結晶シリコン膜、30……基
板、31……絶縁膜、38,39……拡散層、40……導電層、5
1……基板、52……絶縁膜、53,53a……SOI膜、56,56a…
…ソース、57,57a……ドレイン、54……ゲート絶縁膜、
55……ゲート電極、58……チャネル、60……基板、61…
…絶縁膜、62……SOI膜、63……ゲート絶縁膜、64……
ゲート電極、65,66……ソース，ドレイン、67,68……導
電層。
第２図は本願第２の発明の一実施例の断面図、第３図は
本願第２の発明の一実施例に係る工程断面図、第４図は
本願第２の発明の一実施例の効果を説明するための特性
図、第５図は従来例を説明するための断面図である。 11……基板、12……絶縁膜、18……拡散領域、20a……
ゲート酸化膜、24……ゲート電極、25……絶縁膜、26…
…チャネル領域、28……多結晶シリコン膜、30……基
板、31……絶縁膜、38,39……拡散層、40……導電層、5
1……基板、52……絶縁膜、53,53a……SOI膜、56,56a…
…ソース、57,57a……ドレイン、54……ゲート絶縁膜、
55……ゲート電極、58……チャネル、60……基板、61…
…絶縁膜、62……SOI膜、63……ゲート絶縁膜、64……
ゲート電極、65,66……ソース，ドレイン、67,68……導
電層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786
Claims (2)
- 【請求項１】絶縁膜上に形成された半導体層に所定距離
だけ離間して一対の高濃度不純物拡散領域と、 この一対の拡散領域に挟まれたチャネル領域が形成さ
れ、このチャネル領域上にゲート絶縁膜を介してゲート
電極が形成されたMOS型半導体装置において、 前記チャネル領域の膜厚Ｔは前記半導体層の不純物濃度
をNsub（cm-3）、誘導体ε、フェルミエネルギーをφＦ
（eV）、電子の基本電荷（クーロン）をｑとしたとき０
＜Ｔ≦２［εφF/（qNsub）］1/2を満たすように設定す
るとともにゲート電極の周面は絶縁膜で被覆され、かつ
前記一対の高濃度不純物拡散領域は前記半導体装置及び
絶縁膜の一部に形成された凹部に埋め込まれていること
を特徴とする半導体装置。 - 【請求項２】前記チャネル領域の膜厚をT1、凹部の深さ
をT2、絶縁膜の厚さをT3としたとき、T1＜T2＜T3である
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212889A JP2918913B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212889A JP2918913B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136279A JPH03136279A (ja) | 1991-06-11 |
| JP2918913B2 true JP2918913B2 (ja) | 1999-07-12 |
Family
ID=16617356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21212889A Expired - Lifetime JP2918913B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918913B2 (ja) |
-
1989
- 1989-08-19 JP JP21212889A patent/JP2918913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136279A (ja) | 1991-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3746302B2 (ja) | Ｓｏｉ型高電圧薄膜トランジスタ及びその製造方法 | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| KR940004446B1 (ko) | 반도체장치의 제조방법 | |
| US4935379A (en) | Semiconductor device and method of manufacturing the same | |
| US5358879A (en) | Method of making gate overlapped lightly doped drain for buried channel devices | |
| US5804858A (en) | Body contacted SOI MOSFET | |
| US5512771A (en) | MOS type semiconductor device having a low concentration impurity diffusion region | |
| JP2835216B2 (ja) | 半導体装置の製造方法 | |
| JP3337953B2 (ja) | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 | |
| KR930003456B1 (ko) | Misfet로 구성되는 반도체 장치의 제조방법 | |
| EP0382165B1 (en) | High-voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance | |
| JP2870635B2 (ja) | 半導体装置 | |
| US6166412A (en) | SOI device with double gate and method for fabricating the same | |
| JP3103159B2 (ja) | 半導体装置 | |
| JPH0834313B2 (ja) | 半導体装置及びその製造方法 | |
| US5485028A (en) | Semiconductor device having a single crystal semiconductor layer formed on an insulating film | |
| JPH0482064B2 (ja) | ||
| EP0377084B1 (en) | Field effect transistor on an insulator and method of manufacturing same | |
| JPH06268215A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0685262A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH05102179A (ja) | 半導体装置及びその製造方法 | |
| EP0255133B1 (en) | Mos field-effect transistor and method of making the same | |
| US5670396A (en) | Method of forming a DMOS-controlled lateral bipolar transistor | |
| JPH0629524A (ja) | 半導体装置の製造方法 | |
| JP2918913B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080423 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |