JP2918506B2 - 動画像の動き補償時マクロブロックの半画素処理装置 - Google Patents
動画像の動き補償時マクロブロックの半画素処理装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は動画像の動き補償時
マクロブロックの半画素処理装置に係り、特に前方画像
と後方画像の両側で動き補償するＢピクチャーの動き補
償時マクロブロックの半画素処理装置に関する。
マクロブロックの半画素処理装置に係り、特に前方画像
と後方画像の両側で動き補償するＢピクチャーの動き補
償時マクロブロックの半画素処理装置に関する。
【０００２】
【従来の技術】最近、動画像信号をディジタル信号に符
号化して処理する方式が普遍化しつつある。動画像信号
をディジタルデータに符号化する場合、データ量が膨大
なのでこの問題点を解決するために動画像信号の冗長性
データを取り除くための動画像データを圧縮する技術が
発達された。
号化して処理する方式が普遍化しつつある。動画像信号
をディジタルデータに符号化する場合、データ量が膨大
なのでこの問題点を解決するために動画像信号の冗長性
データを取り除くための動画像データを圧縮する技術が
発達された。
【０００３】特にＭＰＥＧでは動画像データの効率よい
圧縮のため、Ｉピクチャー、Ｐピクチャー、Ｂピクチャ
ーの３種のピクチャータイプを定義している。Ｉピクチ
ャーは他のピクチャーの参照なしに符号化されたもの
で、Ｐピクチャーは時間的に前方のＩピクチャーまたは
Ｐピクチャーからの動き補償された予測を用い、Ｂピク
チャーは時間的に前方及び後方に位置したピクチャーに
基づき最も効率よく符号化されたものである。
圧縮のため、Ｉピクチャー、Ｐピクチャー、Ｂピクチャ
ーの３種のピクチャータイプを定義している。Ｉピクチ
ャーは他のピクチャーの参照なしに符号化されたもの
で、Ｐピクチャーは時間的に前方のＩピクチャーまたは
Ｐピクチャーからの動き補償された予測を用い、Ｂピク
チャーは時間的に前方及び後方に位置したピクチャーに
基づき最も効率よく符号化されたものである。
【０００４】ＭＰＥＧ−２ではさらに的確な動き補償の
ために半画素処理方式を導入しているが、半画素処理は
水平方向に及び／または垂直方向に隣接した画素のデー
タの平均で画素間データを求める。従来の半画素処理装
置は水平方向に半画素処理する際はマクロブロック当た
り１６画素ずつ１回に読み取って水平方向に隣接した１
６画素間の平均を算出し、垂直方向に半画素処理する際
は以前ラインの画素と垂直方向に隣接した画素間の平均
を算出した。特に、Ｂピクチャーの動き補償時は前方及
び後方に位置したピクチャーの画面に基づかなければな
らないので、マクロブロックの半画素処理のためには以
前ラインの画素のデータを別に記憶するメモリを必要と
し、連続したデータ出力が不可能な短所があった。
ために半画素処理方式を導入しているが、半画素処理は
水平方向に及び／または垂直方向に隣接した画素のデー
タの平均で画素間データを求める。従来の半画素処理装
置は水平方向に半画素処理する際はマクロブロック当た
り１６画素ずつ１回に読み取って水平方向に隣接した１
６画素間の平均を算出し、垂直方向に半画素処理する際
は以前ラインの画素と垂直方向に隣接した画素間の平均
を算出した。特に、Ｂピクチャーの動き補償時は前方及
び後方に位置したピクチャーの画面に基づかなければな
らないので、マクロブロックの半画素処理のためには以
前ラインの画素のデータを別に記憶するメモリを必要と
し、連続したデータ出力が不可能な短所があった。
【０００５】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために案出されたもので、その目的はＢピ
クチャーの動き補償時マクロブロックの半画素処理装置
において、ラッチ部より構成されたパイプラインを通し
て半画素処理に必要な画素データを記憶すると共に順次
に出力し、動き補償のために前記パイプラインを通過し
半画素処理されたデータを連続的に選択して出力しうる
マクロブロックの半画素処理装置を提供することであ
る。
点を解決するために案出されたもので、その目的はＢピ
クチャーの動き補償時マクロブロックの半画素処理装置
において、ラッチ部より構成されたパイプラインを通し
て半画素処理に必要な画素データを記憶すると共に順次
に出力し、動き補償のために前記パイプラインを通過し
半画素処理されたデータを連続的に選択して出力しうる
マクロブロックの半画素処理装置を提供することであ
る。
【０００６】
【課題を解決するための手段】前述した目的を達成する
ための本発明の特徴は、動画像の動き補償時選択された
Ｎ×Ｎ画素データを所定単位に分割して半画素処理する
ための装置において、外部から印加される水平方向半画
素処理信号に応じて前記Ｎ個の画素データを構成する
（Ｎ−１）／２個の画素データと前記（Ｎ−１）／２個
の画素データを１個の画素ずつ水平方向にシフトさせた
（Ｎ−１）／２個の画素データとの和を求める第１手段
と、前記第１手段から印加されたデータを順次に記憶し
出力するパイプライン手段と、外部から印加される垂直
方向半画素処理信号に応じて前記パイプライン手段から
出力される画素データと、これと垂直方向に隣接した画
素データとの和を求める第２手段と、前記水平方向半画
素処理信号及び垂直方向半画素処理信号に応じて前記第
２手段から印加されるデータを半画素処理したりそのま
ま通過させるデータ処理部と、前記データ処理部から印
加されたデータをクロックにより分周してそれぞれ記憶
するフリップフロップ手段と、前記フリップフロップ手
段からのデータのうち動き補償時必要なデータを選択し
て出力するマルチプレキシング手段とを含むことを特徴
とする動画像の動き補償時マクロブロックの半画素処理
装置にある。
ための本発明の特徴は、動画像の動き補償時選択された
Ｎ×Ｎ画素データを所定単位に分割して半画素処理する
ための装置において、外部から印加される水平方向半画
素処理信号に応じて前記Ｎ個の画素データを構成する
（Ｎ−１）／２個の画素データと前記（Ｎ−１）／２個
の画素データを１個の画素ずつ水平方向にシフトさせた
（Ｎ−１）／２個の画素データとの和を求める第１手段
と、前記第１手段から印加されたデータを順次に記憶し
出力するパイプライン手段と、外部から印加される垂直
方向半画素処理信号に応じて前記パイプライン手段から
出力される画素データと、これと垂直方向に隣接した画
素データとの和を求める第２手段と、前記水平方向半画
素処理信号及び垂直方向半画素処理信号に応じて前記第
２手段から印加されるデータを半画素処理したりそのま
ま通過させるデータ処理部と、前記データ処理部から印
加されたデータをクロックにより分周してそれぞれ記憶
するフリップフロップ手段と、前記フリップフロップ手
段からのデータのうち動き補償時必要なデータを選択し
て出力するマルチプレキシング手段とを含むことを特徴
とする動画像の動き補償時マクロブロックの半画素処理
装置にある。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施例を詳述する。図１は半画素処理のた
めに１７画素×１７ラインを選択することを説明するた
めの概念図である。ＭＰＥＧによれば、一般の動き補償
単位であるマクロブロックは輝度信号について１６画素
×１６ラインより構成される。しかし、水平方向に半画
素処理する際は１７画素を必要とし、垂直方向に半画素
処理する際は１７ラインのデータが存すべきである。す
なわち、マクロブロックの半画素処理時図１に示したよ
うに１７画素×１７ライン間のデータを得るために水平
方向に１７画素、垂直方向に１７ラインのデータが選択
されるべきである。
明の望ましい実施例を詳述する。図１は半画素処理のた
めに１７画素×１７ラインを選択することを説明するた
めの概念図である。ＭＰＥＧによれば、一般の動き補償
単位であるマクロブロックは輝度信号について１６画素
×１６ラインより構成される。しかし、水平方向に半画
素処理する際は１７画素を必要とし、垂直方向に半画素
処理する際は１７ラインのデータが存すべきである。す
なわち、マクロブロックの半画素処理時図１に示したよ
うに１７画素×１７ライン間のデータを得るために水平
方向に１７画素、垂直方向に１７ラインのデータが選択
されるべきである。
【０００８】図２は半画素処理のために選択された１７
画素×１７ラインを示したもので、図２（Ａ）は前方画
像を、図２（Ｂ）は後方画像を示した概念図である。本
発明による半画素処理装置ではマクロブロックの半画素
処理単位を１６画素単位で行わず８画素単位で行う。す
なわち、前方ピクチャーの第１ラインで１７画素を全部
読み取ってから０〜１６画素データと１〜１７画素デー
タとの平均を求めて半画素処理されたデータを作ること
ではなく、代わりに０〜８画素の９画素データを読み取
ってから０〜７画素データと１〜８画素データの平均で
半画素処理された８画素データを出力した後、８〜１６
画素の９画素データを読み取って平均を求めて半画素処
理された８画素データを得る。このような方式を用いれ
ば同様な半画素処理装置を用いてＹ信号のみならず、基
本的な動き補償単位が８×８であるＵ成分及びＶ成分の
信号についても半画素処理できる長所がある。
画素×１７ラインを示したもので、図２（Ａ）は前方画
像を、図２（Ｂ）は後方画像を示した概念図である。本
発明による半画素処理装置ではマクロブロックの半画素
処理単位を１６画素単位で行わず８画素単位で行う。す
なわち、前方ピクチャーの第１ラインで１７画素を全部
読み取ってから０〜１６画素データと１〜１７画素デー
タとの平均を求めて半画素処理されたデータを作ること
ではなく、代わりに０〜８画素の９画素データを読み取
ってから０〜７画素データと１〜８画素データの平均で
半画素処理された８画素データを出力した後、８〜１６
画素の９画素データを読み取って平均を求めて半画素処
理された８画素データを得る。このような方式を用いれ
ば同様な半画素処理装置を用いてＹ信号のみならず、基
本的な動き補償単位が８×８であるＵ成分及びＶ成分の
信号についても半画素処理できる長所がある。
【０００９】図３及び図４は本発明の望ましい一実施例
によるマクロブロックの半画素処理装置を示した構成図
である。まず、半画素処理のために前方ピクチャーの９
画素〔０：８〕データＦ１−１を印加される。前方ピク
チャーの９画素〔０：８〕データのうち下位８画素であ
る〔０：７〕データは第１加算器３２に印加され、上位
８画素である〔１：８〕データは第１論理積ゲート３１
に印加される。外部から水平方向半画素処理信号が第１
論理積ゲート３１に印加されるが、水平方向に半画素処
理を行わない場合は“０”が印加され、逆の場合、すな
わち水平方向に半画素処理を行う場合は“１”が印加さ
れる。水平方向に半画素処理を行わずに“０”が印加さ
れる場合、第１論理積ゲート３１の出力は“０”であ
り、よって第１加算器３２には〔０：７〕データのみ入
力される。水平方向に半画素処理を行う場合は第１論理
積ゲート３１から〔１：８〕データが第１加算器３２に
出力され、第１加算器３２に“１”のキャリＣｉｎが入
力される。第１加算器３２では“１”のキャリを含めて
入力された〔０：７〕データと〔１：８〕データを加算
して１ビット増加された９ビット×８データを第４ラッ
チ部（Ｌ４）３３に出力する。１ビットが増えた９ビッ
ト×８データも第２論理積ゲート３７に出力されるが、
これは四つのラッチを通過した後、第１ラッチ部（Ｌ
１）３６から出力されるデータとの垂直方向への半画素
処理のためのものである。
によるマクロブロックの半画素処理装置を示した構成図
である。まず、半画素処理のために前方ピクチャーの９
画素〔０：８〕データＦ１−１を印加される。前方ピク
チャーの９画素〔０：８〕データのうち下位８画素であ
る〔０：７〕データは第１加算器３２に印加され、上位
８画素である〔１：８〕データは第１論理積ゲート３１
に印加される。外部から水平方向半画素処理信号が第１
論理積ゲート３１に印加されるが、水平方向に半画素処
理を行わない場合は“０”が印加され、逆の場合、すな
わち水平方向に半画素処理を行う場合は“１”が印加さ
れる。水平方向に半画素処理を行わずに“０”が印加さ
れる場合、第１論理積ゲート３１の出力は“０”であ
り、よって第１加算器３２には〔０：７〕データのみ入
力される。水平方向に半画素処理を行う場合は第１論理
積ゲート３１から〔１：８〕データが第１加算器３２に
出力され、第１加算器３２に“１”のキャリＣｉｎが入
力される。第１加算器３２では“１”のキャリを含めて
入力された〔０：７〕データと〔１：８〕データを加算
して１ビット増加された９ビット×８データを第４ラッ
チ部（Ｌ４）３３に出力する。１ビットが増えた９ビッ
ト×８データも第２論理積ゲート３７に出力されるが、
これは四つのラッチを通過した後、第１ラッチ部（Ｌ
１）３６から出力されるデータとの垂直方向への半画素
処理のためのものである。
【００１０】次のクロックでは前方ピクチャーの第１ラ
インの残りの９画素〔８：１６〕データＦ１−２が印加
される。〔８：１６〕データは〔０：７〕データと同様
に処理され、その結果第４ラッチ部３３に印加される
時、第４ラッチ部３３に記憶されたＦ１−１のデータは
第３ラッチ部（Ｌ３）３４に印加される。次のクロック
では後方ピクチャーの第１ラインの〔０：８〕データＢ
１−１が印加され同様に処理され、その結果が第４ラッ
チ部３３に印加される時、第４ラッチ部３３に記憶され
たＦ１−２データは第３ラッチ部３４に印加され、同時
に第３ラッチ部３４に記憶されたＦ１−１データは第２
ラッチ部（Ｌ２）３５に印加される。
インの残りの９画素〔８：１６〕データＦ１−２が印加
される。〔８：１６〕データは〔０：７〕データと同様
に処理され、その結果第４ラッチ部３３に印加される
時、第４ラッチ部３３に記憶されたＦ１−１のデータは
第３ラッチ部（Ｌ３）３４に印加される。次のクロック
では後方ピクチャーの第１ラインの〔０：８〕データＢ
１−１が印加され同様に処理され、その結果が第４ラッ
チ部３３に印加される時、第４ラッチ部３３に記憶され
たＦ１−２データは第３ラッチ部３４に印加され、同時
に第３ラッチ部３４に記憶されたＦ１−１データは第２
ラッチ部（Ｌ２）３５に印加される。
【００１１】次のクロックでは後方ピクチャーの第１ラ
インの〔８：１６〕データＢ１−２が印加され同様に処
理され、その結果が第４ラッチ部３３に印加される時、
第４ラッチ部３３に記憶されたＢ１−１データは第３ラ
ッチ部３４に印加され、同時に第３ラッチ部３４に記憶
されたＦ１−２データは第２ラッチ部３５に印加され、
同時に第２ラッチ部３５に記憶されたＦ１−１データは
第１ラッチ部３６に印加される。
インの〔８：１６〕データＢ１−２が印加され同様に処
理され、その結果が第４ラッチ部３３に印加される時、
第４ラッチ部３３に記憶されたＢ１−１データは第３ラ
ッチ部３４に印加され、同時に第３ラッチ部３４に記憶
されたＦ１−２データは第２ラッチ部３５に印加され、
同時に第２ラッチ部３５に記憶されたＦ１−１データは
第１ラッチ部３６に印加される。
【００１２】次のクロックでは前方ピクチャーの第２ラ
インの〔０：８〕データＦ２−１が印加され同様に処理
され、その結果が第４ラッチ部３３に印加される時、第
４ラッチ部３３に記憶されたＢ１−２データは第３ラッ
チ部３４に印加され、同時に第３ラッチ部３４に記憶さ
れたＢ１−１データは第２ラッチ部３５に印加され、同
時に第２ラッチ部３５に記憶されたＦ１−２データは第
１ラッチ部３６に印加され、第１ラッチ部３６に記憶さ
れたＦ１−１データは第２加算器３８に出力される。
インの〔０：８〕データＦ２−１が印加され同様に処理
され、その結果が第４ラッチ部３３に印加される時、第
４ラッチ部３３に記憶されたＢ１−２データは第３ラッ
チ部３４に印加され、同時に第３ラッチ部３４に記憶さ
れたＢ１−１データは第２ラッチ部３５に印加され、同
時に第２ラッチ部３５に記憶されたＦ１−２データは第
１ラッチ部３６に印加され、第１ラッチ部３６に記憶さ
れたＦ１−１データは第２加算器３８に出力される。
【００１３】前記四つのラッチ部３３〜３６が本発明の
装置においてパイプライン構造を構成する。一方、水平
方向の半画素処理により処理された前記Ｆ２−１データ
は第４ラッチ部３３に印加すると共に第２論理積ゲート
３７に印加されるが、第２論理積ゲート３７では垂直方
向半画素処理信号を印加され、前記データをそのまま出
力したり“０”を出力する。すなわち、垂直方向に半画
素処理を行う場合は“１”の垂直方向半画素処理信号を
印加され、前記処理されたＦ２−１データを第２加算器
３８にそのまま出力すると共に、第２加算器のキャリＣ
ｉｎを“１”にし、垂直方向に半画素処理を行わない場
合は“０”の垂直方向半画素処理信号を印加され“０”
を出力する。
装置においてパイプライン構造を構成する。一方、水平
方向の半画素処理により処理された前記Ｆ２−１データ
は第４ラッチ部３３に印加すると共に第２論理積ゲート
３７に印加されるが、第２論理積ゲート３７では垂直方
向半画素処理信号を印加され、前記データをそのまま出
力したり“０”を出力する。すなわち、垂直方向に半画
素処理を行う場合は“１”の垂直方向半画素処理信号を
印加され、前記処理されたＦ２−１データを第２加算器
３８にそのまま出力すると共に、第２加算器のキャリＣ
ｉｎを“１”にし、垂直方向に半画素処理を行わない場
合は“０”の垂直方向半画素処理信号を印加され“０”
を出力する。
【００１４】従って、垂直方向に半画素処理を行う場
合、第２加算器３８では第１ラッチ部３６から入力され
たＦ１−１データと第２論理積ゲート３７から出力され
るＦ２−１データと“１”のキャリＣｉｎとを加算す
る。反面、垂直方向に半画素処理を行わない場合は第２
論理積ゲート３７の出力が“０”であり、キャリＣｉｎ
が“０”なので、第１ラッチ部３６から入力されたＦ１
−１データをそのまま出力する。
合、第２加算器３８では第１ラッチ部３６から入力され
たＦ１−１データと第２論理積ゲート３７から出力され
るＦ２−１データと“１”のキャリＣｉｎとを加算す
る。反面、垂直方向に半画素処理を行わない場合は第２
論理積ゲート３７の出力が“０”であり、キャリＣｉｎ
が“０”なので、第１ラッチ部３６から入力されたＦ１
−１データをそのまま出力する。
【００１５】第２加算器３８から出力されるデータは水
平方向または垂直方向への半画素処理により最大１０ビ
ット×８データを出力する。水平方向にのみまたは垂直
方向にのみ半画素処理を行う場合、９ビット×８データ
が出力され、水平方向及び垂直方向に半画素処理を行う
場合、１０ビット×８データが出力され、半画素処理を
行わない場合は８ビット×８データが出力される。
平方向または垂直方向への半画素処理により最大１０ビ
ット×８データを出力する。水平方向にのみまたは垂直
方向にのみ半画素処理を行う場合、９ビット×８データ
が出力され、水平方向及び垂直方向に半画素処理を行う
場合、１０ビット×８データが出力され、半画素処理を
行わない場合は８ビット×８データが出力される。
【００１６】データ処理部３９は垂直方向半画素処理信
号及び水平方向半画素処理信号に応じて入力されたデー
タを２で割るか、４で割るか、あるいはそのまま出力す
るかを決める。すなわち、垂直方向にのみまたは水平方
向にのみ半画素処理を行う場合には入力された９ビット
×８データを２で割り、水平方向及び垂直方向に半画素
処理を行う場合、１０ビット×８データを４で割り、半
画素処理を行わない場合は入力されたデータをそのまま
出力する。この際、水平方向半画素処理信号または垂直
方向半画素処理信号に応じて入力されたキャリを用いて
四捨五入を容易に行える。
号及び水平方向半画素処理信号に応じて入力されたデー
タを２で割るか、４で割るか、あるいはそのまま出力す
るかを決める。すなわち、垂直方向にのみまたは水平方
向にのみ半画素処理を行う場合には入力された９ビット
×８データを２で割り、水平方向及び垂直方向に半画素
処理を行う場合、１０ビット×８データを４で割り、半
画素処理を行わない場合は入力されたデータをそのまま
出力する。この際、水平方向半画素処理信号または垂直
方向半画素処理信号に応じて入力されたキャリを用いて
四捨五入を容易に行える。
【００１７】前記のいずれの場合においてもデータ処理
部３９から出力されるデータは８ビット×８ビットが出
力される。データ処理部３９から出力されるデータは四
つのフリップフロップ４１〜４４に印加される。四つの
フリップフロップ４１〜４４はイネーブル信号を印加さ
れる。四つのフリップフロップ４１〜４４のイネーブル
信号は２ビットカウンター５０とデコーダ５１により発
生される。２ビットカウンター５０は入力クロックによ
り０〜３までのカウンター値２ビットに出力し、デコー
ダ５１は２ビットずつ入力されるカウント値により各フ
リップフロップ４１〜４４のイネーブル信号０〜３を発
生する。
部３９から出力されるデータは８ビット×８ビットが出
力される。データ処理部３９から出力されるデータは四
つのフリップフロップ４１〜４４に印加される。四つの
フリップフロップ４１〜４４はイネーブル信号を印加さ
れる。四つのフリップフロップ４１〜４４のイネーブル
信号は２ビットカウンター５０とデコーダ５１により発
生される。２ビットカウンター５０は入力クロックによ
り０〜３までのカウンター値２ビットに出力し、デコー
ダ５１は２ビットずつ入力されるカウント値により各フ
リップフロップ４１〜４４のイネーブル信号０〜３を発
生する。
【００１８】各フリップフロップ４１〜４４は８バイト
のデータを４バイトずつ分けて記憶し、または出力する
ように設計されており、特に第３フリップフロップ４３
は下位４バイトのみ記憶する。第１マルチプレクサ４５
及び第２マルチプレクサ４６は四つのフリップフロップ
４１〜４４から出力されるデータを選択して予測方向結
合部４７に出力する。
のデータを４バイトずつ分けて記憶し、または出力する
ように設計されており、特に第３フリップフロップ４３
は下位４バイトのみ記憶する。第１マルチプレクサ４５
及び第２マルチプレクサ４６は四つのフリップフロップ
４１〜４４から出力されるデータを選択して予測方向結
合部４７に出力する。
【００１９】図５は図３及び図４の装置におけるフリッ
プフロップ手段のタイミング図である。図５（Ａ）は２
ビットカウンター５０によるカウント値であり、図５
（Ｂ）はクロック信号であり、図５（Ｃ）はデータ処理
部３９から出力される半画素処理されたデータである。
プフロップ手段のタイミング図である。図５（Ａ）は２
ビットカウンター５０によるカウント値であり、図５
（Ｂ）はクロック信号であり、図５（Ｃ）はデータ処理
部３９から出力される半画素処理されたデータである。
【００２０】図５に示したように、カウント値が“０”
の時、次のクロックの上昇エッジにおいて第１フリップ
フロップ４１がイネーブルされ半画素処理された８バイ
トのＦ１−１データを上位４バイト〔０：３〕と下位４
バイト〔４：７〕に分けて記憶する。カウント値が
“１”の時、次のクロックの上昇エッジで第２フリップ
フロップ４２がイネーブルされ半画素処理された８バイ
トのＦ１−２データを記憶する。
の時、次のクロックの上昇エッジにおいて第１フリップ
フロップ４１がイネーブルされ半画素処理された８バイ
トのＦ１−１データを上位４バイト〔０：３〕と下位４
バイト〔４：７〕に分けて記憶する。カウント値が
“１”の時、次のクロックの上昇エッジで第２フリップ
フロップ４２がイネーブルされ半画素処理された８バイ
トのＦ１−２データを記憶する。
【００２１】カウント値が“２”の時、次のクロックの
上昇エッジで第３フリップフロップ４３がイネーブルさ
れ半画素処理された８バイトのＢ１−１データのうち下
位４バイトを〔４：７〕に記憶し、同時に第１マルチプ
レクサ４５により第１フリップフロップ４１に記憶され
たＦ１−１の〔０：３〕のデータが選択され、第２マル
チプレクサ４６により半画素処理データのＢ１−１の記
憶されていない上位４バイト〔０：３〕が選択され予測
方向結合部４７に出力される。
上昇エッジで第３フリップフロップ４３がイネーブルさ
れ半画素処理された８バイトのＢ１−１データのうち下
位４バイトを〔４：７〕に記憶し、同時に第１マルチプ
レクサ４５により第１フリップフロップ４１に記憶され
たＦ１−１の〔０：３〕のデータが選択され、第２マル
チプレクサ４６により半画素処理データのＢ１−１の記
憶されていない上位４バイト〔０：３〕が選択され予測
方向結合部４７に出力される。
【００２２】カウント値が“３”の時、次のクロックの
上昇エッジで第４フリップフロップ４４がイネーブルさ
れ半画素処理されたＢ１−２データを記憶し、かつ第１
マルチプレクサ４５により第１フリップフロップ４１に
記憶されたＦ１−１の〔４：７〕のデータが選択され、
第２マルチプレクサ４６により第３フリップフロップ４
３に記憶されたＢ１−１の〔４：７〕のデータが選択さ
れ予測方向結合部４７に出力される。
上昇エッジで第４フリップフロップ４４がイネーブルさ
れ半画素処理されたＢ１−２データを記憶し、かつ第１
マルチプレクサ４５により第１フリップフロップ４１に
記憶されたＦ１−１の〔４：７〕のデータが選択され、
第２マルチプレクサ４６により第３フリップフロップ４
３に記憶されたＢ１−１の〔４：７〕のデータが選択さ
れ予測方向結合部４７に出力される。
【００２３】図４に示したデコーダ５１からのカウント
値０〜３を見れば、カウント値によりイネーブルされる
フリップフロップがわかり、また第１マルチプレクサ４
５の第２マルチプレクサ４６に示されたカウント値２，
３，０，１を見れば各カウント値により選択されるフリ
ップフロップの部分がわかる。予測方向結合部４７は第
１マルチプレクサ４５により選択された前方ピクチャー
の４バイトデータと第２マルチプレクサ４６により選択
された後方ピクチャー４バイトデータを印加されその平
均を求めて合算器４８に出力する。
値０〜３を見れば、カウント値によりイネーブルされる
フリップフロップがわかり、また第１マルチプレクサ４
５の第２マルチプレクサ４６に示されたカウント値２，
３，０，１を見れば各カウント値により選択されるフリ
ップフロップの部分がわかる。予測方向結合部４７は第
１マルチプレクサ４５により選択された前方ピクチャー
の４バイトデータと第２マルチプレクサ４６により選択
された後方ピクチャー４バイトデータを印加されその平
均を求めて合算器４８に出力する。
【００２４】合算器４８はＩＤＣＴデータを印加されこ
れを前記予測方向結合部４７から出力されるデータに合
算して範囲制限部４９に出力する。範囲制限部４９は動
き補償処理された最終の４バイトの結果データを出力す
るためにデータサイズを制限する。
れを前記予測方向結合部４７から出力されるデータに合
算して範囲制限部４９に出力する。範囲制限部４９は動
き補償処理された最終の４バイトの結果データを出力す
るためにデータサイズを制限する。
【００２５】
【発明の効果】以上述べたように、本発明による装置に
よれば第１マルチプレクサ４５と第２マルチプレクサ４
６によりクロック毎に４バイトのデータが出力され、よ
ってデータが連続して出力される。また、半画素処理単
位を８バイトにしてＹ信号のみならず、Ｕ成分の信号及
びＶ成分の信号の処理にも使用できる。
よれば第１マルチプレクサ４５と第２マルチプレクサ４
６によりクロック毎に４バイトのデータが出力され、よ
ってデータが連続して出力される。また、半画素処理単
位を８バイトにしてＹ信号のみならず、Ｕ成分の信号及
びＶ成分の信号の処理にも使用できる。
【図１】半画素処理のために１７画素×１７ラインを選
択することを説明するための概念図である。
択することを説明するための概念図である。
【図２】半画素処理のために１７画素×１７ラインを示
した図であって、（Ａ）は前方画像を、（Ｂ）は後方画
像を示す概念図である。
した図であって、（Ａ）は前方画像を、（Ｂ）は後方画
像を示す概念図である。
【図３】本発明の望ましい一実施例によるマクロブロッ
クの半画素処理装置を示した構成図である。
クの半画素処理装置を示した構成図である。
【図４】図３に続く構成図である。
【図５】図４の装置におけるフリップフロップ手段のタ
イミング図である。
イミング図である。
３１，３７ 論理積ゲート ３２，３８ 加算部 ３３〜３６ ラッチ ３９ データ処理部 ４１〜４４ フリップフロップ ４５，４６ マルチプレクサ ４７ 予測方向結合部 ４８ 合算器 ４９ 範囲制限部 ５０ カウンター ５１ デコーダ
Claims (6)
- 【請求項１】 動画像の動き補償時選択されたＮ×Ｎ画
素データを所定単位に分割して半画素処理するための装
置において、 外部から印加される水平方向半画素処理信号に応じて前
記Ｎ個の画素データを構成する（Ｎ−１）／２個の画素
データと前記（Ｎ−１）／２個の画素データを１個の画
素ずつ水平方向にシフトさせた（Ｎ−１）／２個の画素
データとの和を求める第１手段と、 前記第１手段から印加されたデータを順次に記憶し出力
するパイプライン手段と、 外部から印加される垂直方向半画素処理信号に応じて前
記パイプライン手段から出力される画素データと、これ
と垂直方向に隣接した画素データとの和を求める第２手
段と、 前記水平方向半画素処理信号及び垂直方向半画素処理信
号に応じて前記第２手段から印加されるデータを半画素
処理したりそのまま通過させるデータ処理部と、 前記データ処理部から印加されたデータをクロックによ
り分周してそれぞれ記憶するフリップフロップ手段と、 前記フリップフロップ手段からのデータのうち動き補償
時必要なデータを選択して出力するマルチプレキシング
手段とを含むことを特徴とする動画像の動き補償時マク
ロブロックの半画素処理装置。 - 【請求項２】 前記パイプライン手段は複数個のラッチ
部により構成され、パイプラインの第１ラッチ部は前記
第１手段から印加されるデータを記憶し、パイプライン
の最後のラッチ部は上位ラッチ部から印加されるデータ
を前記第２手段に出力することを特徴とする請求項１に
記載の動画像の動き補償時マクロブロックの半画素処理
装置。 - 【請求項３】 前記第１手段は前記水平方向半画素処理
信号と前記（Ｎ−１）／２個の画素データを印加され論
理積を行う第１論理積ゲートと、 前記第１論理積ゲートから印加されるデータと前記シフ
トされた（Ｎ−１）／２個の画素データとの和を求める
第１加算器とから構成されることを特徴とする請求項１
に記載の動画像の動き補償時マクロブロックの半画素処
理装置。 - 【請求項４】 前記第２手段は前記垂直方向半画素処理
信号と前記パイプライン手段から出力される画素データ
と垂直方向に隣接した画素データとを印加され論理積を
行う第２論理積ゲートと、 前記第２論理積ゲートと前記パイプライン手段から出力
される画素データとを加算する第２加算器とより構成さ
れることを特徴とする請求項１に記載の動画像の動き補
償時マクロブロックの半画素処理装置。 - 【請求項５】 前記第１手段及び第２手段はそれぞれ水
平方向及び垂直方向半画素処理信号に応じて入力キャリ
を含み、前記データ処理部は２分または４分のデータを
求める際前記キャリを用いて四捨五入することを特徴と
する請求項１に記載の動画像の動き補償時マクロブロッ
クの半画素処理装置。 - 【請求項６】 前記Ｎ×Ｎ画素データは１７×１７画素
データであることを特徴とする請求項１に記載の動画像
の動き補償時マクロブロックの半画素処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049398A KR0178746B1 (ko) | 1995-12-13 | 1995-12-13 | 매크로블럭의 반픽셀처리장치 |
| KR49398/1995 | 1995-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214980A JPH09214980A (ja) | 1997-08-15 |
| JP2918506B2 true JP2918506B2 (ja) | 1999-07-12 |
Family
ID=19439726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33243396A Expired - Fee Related JP2918506B2 (ja) | 1995-12-13 | 1996-12-12 | 動画像の動き補償時マクロブロックの半画素処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6028638A (ja) |
| EP (1) | EP0779743A3 (ja) |
| JP (1) | JP2918506B2 (ja) |
| KR (1) | KR0178746B1 (ja) |
| CN (1) | CN1104813C (ja) |
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|---|---|---|---|---|
| US6141382A (en) * | 1998-09-18 | 2000-10-31 | Sarnoff Corporation | Using estimated distortion values |
| US8045203B2 (en) * | 2000-03-28 | 2011-10-25 | Mongonet | Methods and apparatus for secure facsimile transmissions to electronic storage destinations |
| US7496736B2 (en) * | 2004-08-27 | 2009-02-24 | Siamack Haghighi | Method of efficient digital processing of multi-dimensional data |
| US11379308B2 (en) * | 2018-12-10 | 2022-07-05 | Zoox, Inc. | Data processing pipeline failure recovery |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2649515B1 (fr) * | 1989-07-07 | 1991-09-20 | Thomson Csf | Dispositif de calcul d'une prediction pour un traitement d'images |
| KR950014862B1 (ko) * | 1992-02-08 | 1995-12-16 | 삼성전자주식회사 | 움직임추정방법 및 그 장치 |
| US5461423A (en) * | 1992-05-29 | 1995-10-24 | Sony Corporation | Apparatus for generating a motion vector with half-pixel precision for use in compressing a digital motion picture signal |
| KR0166724B1 (ko) * | 1993-05-08 | 1999-03-20 | 김광호 | 반화소정확도를 갖는 동벡터추정방법 및 그 장치 |
| JP2636674B2 (ja) * | 1993-05-25 | 1997-07-30 | 日本電気株式会社 | 動画像の動きベクトル検出装置 |
| KR960010198B1 (ko) * | 1993-07-21 | 1996-07-26 | 배순훈 | 동영상 부호화기의 움직임 추정방법 및 장치 |
| EP0644698A3 (en) * | 1993-09-14 | 1997-03-05 | Gold Star Co | B-image processing device with half-pixel motion compensation for an image encoder. |
| KR970003102B1 (ko) * | 1993-09-17 | 1997-03-14 | 대우전자 주식회사 | 영상 복호기에서의 하프 픽셀 움직임 보상 회로 |
| DE69535952D1 (de) * | 1994-03-30 | 2009-06-25 | Nxp Bv | Verfahren und Schaltung zur Bewegungsschätzung zwischen Bildern mit zwei Zeilensprunghalbbildern, und Vorrichtung zur digitalen Signalkodierung mit einer solchen Schaltung |
| JPH07288819A (ja) * | 1994-04-19 | 1995-10-31 | Sony Corp | 動きベクトル検出装置 |
| KR970010091B1 (en) * | 1994-06-13 | 1997-06-21 | Lg Electronics Inc | Address generating apparatus for image moving compensation |
| US5638128A (en) * | 1994-11-08 | 1997-06-10 | General Instrument Corporation Of Delaware | Pixel interpolation filters for video decompression processor |
| US5650823A (en) * | 1995-03-27 | 1997-07-22 | International Business Machines Corporation | Half pel motion estimation method for B pictures |
| US5623313A (en) * | 1995-09-22 | 1997-04-22 | Tektronix, Inc. | Fractional pixel motion estimation of video signals |
-
1995
- 1995-12-13 KR KR1019950049398A patent/KR0178746B1/ko not_active IP Right Cessation
-
1996
- 1996-12-11 US US08/763,897 patent/US6028638A/en not_active Expired - Fee Related
- 1996-12-12 EP EP19960309065 patent/EP0779743A3/en not_active Ceased
- 1996-12-12 JP JP33243396A patent/JP2918506B2/ja not_active Expired - Fee Related
- 1996-12-13 CN CN96121480A patent/CN1104813C/zh not_active Expired - Fee Related
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| KR0178746B1 (ko) | 1999-05-01 |
| CN1104813C (zh) | 2003-04-02 |
| CN1159124A (zh) | 1997-09-10 |
| JPH09214980A (ja) | 1997-08-15 |
| EP0779743A2 (en) | 1997-06-18 |
| EP0779743A3 (en) | 1999-06-30 |
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