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JP2912097B2 - 判断指向クロック回復システムを変更するための方法及び装置 - Google Patents

判断指向クロック回復システムを変更するための方法及び装置

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Publication number
JP2912097B2
JP2912097B2 JP4279528A JP27952892A JP2912097B2 JP 2912097 B2 JP2912097 B2 JP 2912097B2 JP 4279528 A JP4279528 A JP 4279528A JP 27952892 A JP27952892 A JP 27952892A JP 2912097 B2 JP2912097 B2 JP 2912097B2
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signal
detecting
stage
control signal
control circuit
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JP4279528A
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クリストファー・ピー・ラロサ
マイケル・ジェイ・カーニー
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/0054Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • HELECTRICITY
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    • H04L7/041Speed or phase control by synchronisation signals using special codes as synchronising signal
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    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/10Arrangements for initial synchronisation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

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  • Engineering & Computer Science (AREA)
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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Feeding Of Articles By Means Other Than Belts Or Rollers (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、一般的には、クロッ
ク回復回路(clock recoverycircu
itry)に関し、且つより詳細には誤ったロックを防
止し且つ知られた符号パターンに対する捕捉(acqu
isition)を加速するために判断指向(deci
sion−directed)クロック回復システムを
変更する方法及び装置に関する。
【0002】
【従来の技術】最近、無線周波数(RF)通信の分野に
おいて、デジタル的に暗号化された音声及び高速のデー
タの通信の要求が増大している。RFスペクトルは本来
的に制限されているから、増大する需要を収容するため
に新しいシステム概念及び組織上の特徴的機能を考案し
なければならない。時分割多重アクセス(TDMA)シ
ステムはより効率の良いスペクトルの利用及び大きな容
量を提供するそのようなシステムの1つである。
【0003】その最も簡単な形態においては、TDMA
システムは、少なくとも2つのユーザから単一のRFチ
ャネルによってメッセージを時間多重することができる
送信ベースステーション、及び前記時間多重されたメッ
セージの少なくとも1つを受信可能な1つまたはそれ以
上の遠隔受信ステーションからなる。典型的には、前記
受信ステーションは第2のRFチャネルによってTDM
Aメッセージをベースステーションに送信可能な移動ま
たは携帯用無線電話である。
【0004】TDMAシステムにおいては、大部分のデ
ジタル通信システムのように、受信ステーションにおい
て2つのポイントの間で送信されたデジタルデータを正
確に回復するために送信クロックに連続的に同期した基
準クロックを確立する必要がある。ここで用いられてい
る、連続的なビット同期とは受信クロック信号の周波数
及び位相が送信クロックのそれを正確に追跡しなければ
ならないことを意味する。
【0005】TDMAシステムの1つの形態は、時分割
二重(time divisionduplex:TD
D)スロット構造を使用する。TDDシステムは2つの
ポイントの間で制御及び通信情報を送信するために1つ
のRFチャネルを使用する。図1は、ある特定のアプリ
ケーションに対する制御スロット100を示す。このア
プリケーションは制御スロット100に対する符号(s
ymbol)同期が各スロットに対し独立に行なわれる
ことを必要とする。同期を助けるために、62ビットの
プリアンブル101が各スロット100のはじめに設け
られている。伝統的な判断指向(decision−d
irected)クロック回復システムはこのスロット
構造に伴って2つの問題を有する。第1に、62ビット
(直角位相シフトキーイング変調に対する31符号)の
プリアンブル101はシンボルのタイミング獲得のため
に十分な時間を提供しない。第2に、62ビットのプリ
アンブルは判断指向システムを正しくないサンプリング
位相に移行させることがある間違ったまたは偽ロック点
(false−lock points)を有する。従
って、制御スロット100に対する伝統的なクロック回
復手法は検出された信号を知られたビットパターンと相
関する。
【0006】図2は、特定のアプリケーションに対する
通信スロット200を示す。該通信スロット200は6
ビットの極めて短いプリアンブルパターン201を有す
る。相関を基礎にしたクロック回復システムは通信スロ
ット200にとっては適切ではないが、それはそのシス
テムが受信されたデータ信号にロックするためにより長
いプリアンブルを必要とするからである。その結果、ク
ロック回復問題に対する従来の解決方法は制御スロット
100に対する相関をベースとしたシステム及び通信ス
ロット200に対する判断指向クロック回復機構を使用
することであった。
【0007】
【発明が解決しようとする課題】しかしながら、これら
の2つの異なるシステム構成は過剰な電力消費、大きさ
及び複雑さを有する。
【0008】望ましいシステムは2つの別の解決方法、
すなわち、相関をベースとしたアプローチ及び判断指向
アプローチを必要としない符号同期問題への統合された
解決方法である。
【0009】
【課題を解決するための手段および作用】本発明は、偽
ロックを防止し且つ知られた符号パターンへの獲得(a
cquisition)を加速する判断指向クロック回
復システムを変更する方法を含む。該クロック回復シス
テムは少なくとも2つの制御回路を有する。各制御回路
は実効または有効帯域幅を有し且つまたクロック信号を
発生する。この発明は2つのクロック信号を用いて受信
データ信号をサンプルし、対応する第1及び第2のサン
プル信号を形成する。サンプルされた信号は対応する符
号判定信号を発生するために使用される。該符号判定信
号は受信されたデータ信号における知られた符号パター
ンを検出するために処理される。知られたビットシーケ
ンスの検出に応じて、クロック回復システムの特性が変
更または修正される。
【0010】
【実施例】好ましい実施例は無線電話のデジタル受信機
を含む。該デジタル受信機は受信信号を復調する上で使
用するための判断指向クロック回復回路を含む。該クロ
ック回復回路は受信データ信号とクロック回復信号との
間の同期を獲得する上での柔軟性を与えるために判断指
向クロック回復モード及びプリアンブル検出モードを持
つように変更される。
【0011】本発明はプリアンブル検出回路及び制御回
路のループ帯域幅を制御するサンプリング位相調整回路
に対する対応する変更を含む。好ましい実施例は、各々
4つのクロック信号の内の1つに対応する、4つのクロ
ック回復制御回路を有する。しかしながら、そのような
回路の内の2つのみが本発明の利益を得るために必要な
ものである。ランダムなデータが検出された場合には、
該回路は判断指向モードで動作する。知られた符号パタ
ーンを検出すると、該回路はプリアンブル検出モードに
入る。このモードにおいては、前記4つの制御回路の内
の任意の1つにおいて検出された偽ロック状態がその制
御回路の実効帯域幅をゼロにセットし、クロック回復シ
ステムがさらに位相調整を行なうことを凍結する。もし
高速獲得状態がプリアンブル検出モードで検出されれ
ば、制御回路の実効帯域幅がそれらの公称の帯域幅の4
倍に増大され受信データ信号の所望の位相に対する迅速
な調整を与える。
【0012】図3は本発明を用いた無線電話システムの
ブロック図である。この無線電話システムにおいては、
固定サイト送受信機303が固定された地理的領域内に
含まれる移動及び携帯無線電話に対し且つ該移動及び携
帯無線電話から無線周波(RF)信号を送信し且つ受信
する。無線電話301は固定サイト送受信機303によ
ってサービスを受ける無線電話のようなものである。
【0013】固定サイト送受信機303から信号を受け
ている間、無線電話301は該RF信号を結合し且つ該
RF信号を電気的無線周波信号337に変換するために
アンテナ305を使用する。電気的RF信号は無線電話
301内で使用するために無線受信機311によって受
信される。受信機311は中間周波数(IF)信号31
5を発生する。この信号315は位相復調器319に入
力される。位相復調器319はクロック回復回路327
及び符号スライサ329によって使用するために位相復
調された信号331を出力する。クロック回復回路32
7はサンプリングクロック339を符号スライサ329
に出力する。位相復調信号331はまた符号スライサ3
29のための受信データ信号として使用される。符号ス
テイサは次にプロセッサ321で使用するために符号信
号333を出力する。プロセッサ321はこの符号信号
333をユーザインタフェース325のために音声及び
/またはデータに成形する。ユーザインタフェース32
5はマイクロホン、スピーカ及びキーパッドを含む。
【0014】携帯用無線電話301から固定サイト送受
信機303へRF信号を送信すると、ユーザインタフェ
ース325からの音声及び/またはデータ信号はプロセ
ッサ321によって処理される。処理された信号は送信
機309に入力される。送信機309はその処理された
信号を電気的RF信号に変換する。電気的RF信号はR
F信号に変換され且つアンテナ575によって出力され
る。該RF信号は固定サイト送受信機303によって受
信され、該固定サイト送受信機303は陸線電話信号に
インタフェースする。
【0015】図4は位相復調器319内に含まれる差動
検出器の出力におけるπ/4直角位相シフトキーイング
(QPSK)信号のアイパターンを示す。この信号は位
相復調された信号331のデータ出力を表す。送受信機
303及び携帯用無線電話301の間で送信された符号
の正確な回復のために、サンプリングクロック339は
受信されたデータ信号331を図4に示される最適サン
プリング点においてあるいはその近くでサンプルすべき
である。最適位置以外でのポイントおけるサンプリンは
劣化したビットエラー率(BER)性能を引き起こす可
能性がある。
【0016】図5は好ましい実施例において使用されて
いるクロック回復回路327の詳細なブロック図であ
る。該クロック回復回路はクロック信号を回復するため
に位相復調器出力信号y(t)331を使用する。好ま
しい実施例においては、クロック発生回路331は4つ
の個別のクロック信号539,541,543,545
を発生する。これらのクロック信号は位相復調器出力信
号y(t)331をサンプルし且つホールドするために
使用される。本発明の他の同等に十分な構成も本発明に
従って位相調整を行なうために2つまたはそれ以上のク
ロック信号を発生できる。
【0017】説明の便宜のために、好ましい実施例は4
つの個別の制御回路を持っている。各制御回路は対応す
るサンプル及びホールド回路573,575,577,
579及び対応するスライサ581,583,585,
587によって4つのクロック信号539,541,5
43,545の1つを使用する。該制御回路の各々はサ
ンプリング位相調整回路527によって決定される等価
ループ帯域幅を有する。
【0018】好ましい実施例において使用されている、
4つのクロック信号539,541,543,545の
相対的位相が図6に示されている。オンタイム(on−
time)信号605は各符号インターバルに1つのク
ロックパルスを有する。アーリー(early)クロッ
ク信号607はオンタイム信号605のインターバルに
等しいインターバルでクロックパルスを発生するが、オ
ンタイム信号605の前に1/8の符号時間だけ位相シ
フトされている。レイト(late)クロック信号60
3はオンタイム信号605と周波数が等しく且つ1/8
の符号インターバルだけ遅れている。ハーフシンボル・
オフセットクロック信号601は周波数がオンタイム信
号と同じであり且つ1/2符号インターバルだけシフト
している。図7の一様でないサンプリングクロック70
1は位相復調器319内で位相サンプルするために使用
される。該クロックは4つの個々のクロック601,6
03,605及び607をORすることにより形成され
る。他の同等に十分な構成を位相オフセットを変えるこ
とによって使用できるが、ここに開示された発明の本質
に包含されるものと考えられる。
【0019】4つのクロック信号601,603,60
5及び607はサンプル及びホールド回路573,57
5,577,579によって位相復調器出力信号331
をサンプルするために使用される。これらのサンプルさ
れた位相は次にスライサ及び加算器組み合わせ回路に入
力されてエラー信号547,549,551,553を
形成する。該エラー信号はサンプルされた検出器出力信
号と最も近い対応する判断点、すなわちスライサ出力と
の間の差を求めることによって形成される。
【0020】エラー信号547,549,551,55
3はサンプリング位相調整回路527に入力される。サ
ンプリング位相調整回路527はオンタイムサンプリン
グ点におけるエラーを最小にするために4つの符号クロ
ックを進ませあるいは遅らせるために使用される。4つ
のスライサ581,583,585,587の出力には
符号出力信号505,507,509,511が存在す
る。
【0021】プリアンブル検出回路513は知られた符
号パターン、すなわち、制御スロット100の62ビッ
トのプリアンブル101の存在を検出するために使用さ
れる。プリアンブル検出回路はまた4つのクロック位相
の各々におけるありうる偽ロックポイントを検出するた
めに利用される。プリアンブル検出回路513の出力に
は高速獲得イネーブル制御信号501及び4つの制御回
路の各々に対応する4つの偽ロック禁止制御信号503
がある。
【0022】プリアンブル検出回路513は知られたビ
ットパターンが受信された時を認識し、且つその認識に
応じて、自動的にクロック調整判断規則を変更し、それ
により偽ロックを防止し且つ最適のサンプリング位相へ
の調整を加速する。プリアンブル検出回路513は4つ
の符号スライサの出力を調べて該プリアンブルパターン
が4つのサンプリング位相のいずれかにおいて検出され
ているか否かを判定する。プリアンブル検出回路513
は次にこの情報を利用して高速獲得イネーブル制御信号
501及び偽ロック禁止制御信号503を発生する。
【0023】プリアンブル検出回路513は4つのクロ
ックサンプリング位相の1つまたはそれ以上におけるプ
リアンブル符号シーケンス101及び/または対応する
偽ロック符号シーケンスの一部を検出することにより動
作する。一般化されたプリアンブル検出回路が図8に示
されている。この回路は符号パターンI,I,…,
がクロック信号の4つのサンプリング位相の内の任
意のものにおいて検出された場合には常に高速獲得モー
ドをイネーブルする。このパターンは実際のプリアンブ
ルシーケンス101または対応する偽ロックパターンの
一部とすることができる。プリアンブル検出回路513
はまた、もしあれば、4つのサンプリング位相のどれが
現在偽ロックパターンJ,J,…,Jを検出して
いるかを決定する。プリアンブル検出回路は必ずしも全
プリアンブルシーケンス及び/または対応する偽ロック
シンボルパターンを検出する必要はない。プリアンブル
検出回路における段数(k)はランダムデータに対する
検出の確率を最小限に維持しながら知られたシーケンス
の間における高い確率のプリアンブル偽ロック検出を保
証するために選択される。好ましい実施例においては、
kは4に等しい。高速獲得イネーブル制御信号501及
び4つの偽ロック禁止制御信号503は次にサンプリン
グ位相調整回路527に入力される。
【0024】判断指向クロック回復システムの変更はサ
ンプリング位相調整回路527内で生ずる。変更方法は
図10の処理フローチャートに示されている。該処理フ
ローチァート1000は偽ロック禁止制御信号503及
び高速獲得イネーブル制御信号501を監視することに
より始まり、これらの信号の双方はアクティブ及びイン
アクティブ状態を有する。図10に示された処理フロー
チァート1000はサンプリング位相調整回路527内
に含まれた4つの制御回路の各々の部分で動作する。判
断ブロック1003において、処理フローチァート10
00は偽ロック禁止信号503がアクティブであるか否
かを判定する。もし高速ロック禁止制御信号がアクティ
ブであれば、制御回路の等価帯域幅が機能ブロック10
07において0に等しくセットされ、実効的に対応する
クロック回復制御回路をその現在の位相にロックする。
判断ブロック1003において偽ロック禁止信号がイン
アクティブ状態であることを検出すると、処理は判断ブ
ロック1005に進む。判断ブロック1005において
は、処理は高速獲得イネーブル制御信号がアクティブで
あるか否かを判定する。もし高速獲得イネーブル制御信
号がアクティブであれば、与えられた制御回路の等価帯
域幅が機能ブロック1011において高速獲得帯域に等
しくセットされる。高速獲得帯域幅は所望のサンプリン
グ位相への迅速な獲得(acquisition)を可
能にする。もし判断ブロック1005において高速獲得
イネーブル制御信号501がインアクティブであると判
定されれば、与えられた制御回路の等価帯域幅は機能ブ
ロック1009において公称値に等しくセットされる。
【0025】図12は図5に示されたサンプリング位相
調理回路527の1つの可能な構成を示すブロック図で
ある。該サンプリング位相調整回路527の第1の機能
はブロック401,403,405,407内の各エラ
ー信号547,549,551,553の大きさを判定
することである。次に、最も小さなエラー振幅の信号が
選択されて且つ最小エラー値と称される。この最小エラ
ー値は4つのエラー信号547,549,551,55
3の各々から減算されて4つの正規化されたエラー振幅
信号となる。次に3レベルの判断がどのようにそのエラ
ー振幅が前記最小エラー振幅と比較されるかの関数とし
て各サンプリング位相に対して行なわれる。もし該エラ
ー振幅信号が最小値に十分近ければ、あるいは正規化さ
れたエラー振幅がしきい値Δより小さければ、対応す
るカウンタが増分される。もしエラー振幅が前記最小値
に関して大きければ、あるいは正規化エラー振幅が第2
のしきい値Δより大きければ、対応するカウンタが減
分される。最後に、もし正規化されたエラー振幅が中間
領域にあれば、すなわち第1のしきい値Δより大きく
且つ第2のしきい値Δより小さいか等しい場合は、カ
ウントは一定に保持される。
【0026】4つのカウンタ433,431,429,
427の内の第1のものは所定の正のしきい値に到達す
るとそのエラー振幅が他の3つのサンプリング位相より
も一貫して小さいことを示し、従って適切なクロック調
整判断が次に行なわれる。これは前記ブロック図におい
てカウンタの出力値を比較器435,437,439,
441に入力することによって行なわれる。ここで、該
カウンタの出力値は所定のしきい値、T、と比較され
る。もし該カウンタの1つが前記しきい値に到達すれ
ば、すべてのカウンタ433,431,429,427
が0にリセットされ、位相調整回路の平均化処理を再ス
タートする。このリセット機能は4入力ORゲート44
3内の4つの比較器の出力をORすることにより行なわ
れ、該ORゲート443は次に4つのカウンタ433,
431,429,427の各々のリセット入力に接続さ
れる。第1の比較器435の出力は前記ムーブアーリー
(move early)位相調整信号555に等し
い。第2の比較器437の出力はシフト信号に接続され
ていないが、それは所望の位相が既に得られているから
である。第3の比較器439の出力は図5の信号557
であり、これはムーブレイト(move late)位
相調整信号である。第4比較器441の出力はムーブハ
ーフ(move half)符号位相調整信号559で
ある。
【0027】図10の処理フローチャートによって示さ
れた帯域幅を制御するための変更はアップ/ダウンカウ
ンタ427,429,431,433の増分ステップを
変更することにより実施される。機能ブロック1007
に示されるように実効帯域幅を0に等しくセットするこ
とはカウンタが増分するのを防止することと等価であ
る。実効帯域幅を機能ブロック1011に示されるよう
に高速獲得帯域幅にセットすることは4つのアップ/ダ
ウンカウンタ427,429,431,433への増分
カウンタをmに増分することと等価であり、ここでmは
1より大きな整数である。好ましい実施例においては、
mは4に等しい。実効帯域幅を機能ブロック1009に
示されるように公称帯域幅にセットすることは4つのア
ップ/ダウンカウンタ427,429,431,433
の増分カウンタステップを1の公称値に維持することと
等価である。
【0028】
【発明の効果】ここに述べられた本発明は与えられた特
定のシステムにおける獲得性能に対するその効果を確認
するためにシュミレートされ且つベンチテストされた。
図11はアップ/ダウンカウンタ増分値mの関数として
の獲得時間をプロットする。このプロットは明らかにm
の値が増大するとプリアンブルパターンにおける符号タ
イミングを獲得するのに必要な時間が低減することを示
している。好ましい実施例では、mの値は4に選択さ
れ、この値はランダムデータに対する正常状態のビット
エラー率(BER)性能を劣化させることなく満足すべ
き獲得性能を提供する。図11の結果が示すように、高
速獲得機能が獲得時間を知られたビットパターンに対し
およそ3のファクターで低減した。更に、この高速獲得
機能はランダムデータに対する獲得性能を劣化させてお
らず、これは図13の表の結果によって示されている。
改善された符号タイミング獲得性能に加え、本発明はま
た偽ロック保護をも提供する。プリアンブル検出機構の
構成はすべての測定されたベンチ指向に対し偽ロック点
への調整を除去した。
【図面の簡単な説明】
【図1】本発明によって使用される制御タイムスロット
を示す説明図である。
【図2】本発明によって使用される通信スロットの説明
図である。
【図3】本発明に係わる無線電話通信システムのブロッ
ク図である。
【図4】差動検出器の出力におけるπ/4 QPSKデ
ータのアイパターンを示すグラフである。
【図5】本発明に係わるクロック回復システムのブロッ
ク図である。
【図6】本発明に係わる多重位相オフセットクロックを
示す説明図である。
【図7】本発明に従って図6の個々のクロックを組み合
わせる一様でないサンプリングクロックの例を示す説明
図である。
【図8】本発明に係わるプリアンブル検出回路の一例を
示すブロック図である。
【図9】本発明に係わる差動位相復調器の出力における
知られた符号シーケンスを示すグラフである。
【図10】本発明に係わるクロック回復回路に対する変
更特性を示す処理フローチャートである。
【図11】本発明に係わる装置の性能を示すグラフであ
る。
【図12】本発明に係わるサンプリング位相調整回路の
詳細なブロック図である。
【図13】本発明に係わるクロック回復システムの性能
を示す説明図である。
【符号の説明】
300 無線電話システム 301 無線電話 303 固定サイト送受信機 305 アンテナ 309 送信機 311 受信機 319 位相復調器 321 処理システム 325 ユーザインタフェース 327 クロック回復回路 329 符号スライサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ジェイ・カーニー アメリカ合衆国イリノイ州60074、パラ タイン、キャリッジ・レイン 812 #1 (56)参考文献 特表 平6−508494(JP,A) 特表 平6−508496(JP,A) 特表 平6−506808(JP,A) (58)調査した分野(Int.Cl.6,DB名) H04L 27/22 H04J 3/00 H04L 7/08 H04L 7/10 H04Q 7/38

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 偽ロックを防止し且つ知られたシンボル
    パターンにおける獲得を加速するために判断指向クロッ
    ク回復システムの特性を変更する方法であって、前記ク
    ロック回復システムは第1及び第2の制御回路及び該第
    1及び第2の制御回路に対応する第1及び第2のクロッ
    ク信号を有し、且つ前記第1及び第2の制御回路は実効
    ループ帯域幅を有し、前記方法は、 前記第1及び第2のクロック信号を使用して第1の受信
    信号をサンプリングし、且つ対応する第1及び第2のサ
    ンプル信号を形成する段階、 前記第1及び前記第2のサンプル信号に対する第1及び
    第2のシンボル判定信号を発生する段階、 前記第1及び前記第2のシンボル判定信号に応答して、
    前記第1の受信信号に知られたシンボルパターンが存在
    することを検出する段階、そして 前記検出段階に応答し
    て、前記クロック回復システムの特性を変更する段階、
    を具備する判断指向クロック回復システムの特性を変更
    する方法。
  2. 【請求項2】 前記検出段階は更に、 前記第1及び第2のシンボル判定信号を前記知られたシ
    ンボルパターンの第1の選択部分と比較する第1の段
    階、 前記比較の第1の段階に応じて、各々アクティブ及びイ
    ンアクティブ状態を有する、対応する第1及び第2の偽
    ロック禁止制御信号を発生する段階、 前記第1及び第2のシンボル判定信号を前記知られたシ
    ンボルパターンの第2の選択部分と比較する第2の段
    階、そして 前記比較の第2の段階に応じて、各々アクテ
    ィブ及びインアクティブ状態を有する、対応する第1及
    び第2の高速獲得イネーブル制御信号を発生する段階、 を具備する請求項1に記載の変更方法。
  3. 【請求項3】 前記変更段階は更に、 前記第1の偽ロック禁止制御信号の前記アクティブ状態
    を検出する第1の段階、 前記検出の第1の段階に応じて、第1の制御回路の実効
    ループ帯域幅を第1の所定の値にセットする段階、 前記第2の偽ロック禁止制御信号の前記アクティブ状態
    を検出する第2の段階、そして 前記検出の第2の段階に
    応じて、前記第2の制御回路の実効ループ帯域幅を第1
    の所定の値にセットする段階、 を具備する請求項2に記載の変更方法。
  4. 【請求項4】 前記変更段階は更に、 前記第1の偽ロック禁止制御信号の前記インアクティブ
    状態及び前記第1の高速獲得イネーブル制御信号の前記
    インアクティブ状態を検出する第3の段階、 前記検出の第3の段階に応じて、前記第1の制御回路の
    実効ループ帯域幅を第2の所定の値にセットする段階、 前記第2の偽ロック禁止制御信号の前記インアクティブ
    状態及び前記第2の高速獲得イネーブル制御信号の前記
    インアクティブ状態を検出する第4の段階、そして 前記
    検出の第4の段階に応じて、第2の制御回路の実効ルー
    プ帯域幅を第2の所定の値にセットする段階、 を具備する請求項3に記載の変更方法。
  5. 【請求項5】 前記変更段階は更に、 前記第1の偽ロック禁止制御信号の前記インアクティブ
    状態及び前記第1の高速獲得イネーブル制御信号の前記
    アクティブ状態を検出する第5の段階、 前記検出の第5の段階に応じて、前記第1の制御回路の
    実効ループ帯域幅を第3の所定の値にセットする段階、 前記第2の偽ロック禁止制御信号の前記インアクティブ
    状態及び前記第2の高速獲得イネーブル制御信号の前記
    アクティブ状態を検出する第6の段階、そして 前記検出
    の第6の段階に応じて、第2の制御回路の実効ループ帯
    域幅を第3の所定の値にセットする段階、 を具備する請求項4に記載の変更方法。
  6. 【請求項6】 前記検出段階は更に、 前記第1及び第2のシンボル判定信号を前記知られたシ
    ンボルパターンの第1の選択部分と比較する段階、そし
    前記比較段階に応じて、各々アクティブ及びインアク
    ティブ状態を有する、対応する第1及び第2の高速獲得
    イネーブル制御信号を発生する段階、 を具備する請求項1に記載の変更方法。
  7. 【請求項7】 前記変更段階は更に、 前記第1の高速獲得イネーブル制御信号の前記アクティ
    ブ状態を検出する第1の段階、 前記第1の検出段階に応じて、前記第1の制御回路の実
    効ループ帯域幅を第4の所定の値にセットする段階、 前記第2の高速獲得イネーブル制御信号の前記アクティ
    ブ状態を検出する第2の段階、そして 前記第2の検出段
    階に応じて、前記第2の制御回路の実効ループ帯域幅を
    第4の所定位置にセットする段階、 を具備する請求項6に記載の変更方法。
  8. 【請求項8】 前記変更段階は更に、 前記第1の高速獲得イネーブル制御信号の前記インアク
    ティブ状態を検出する第3の段階、 前記第3の検出段階に応じて、前記第1の制御回路の実
    効ループ帯域幅を第5の所定の値にセットする段階、 前記第2の高速獲得イネーブル制御信号の前記インアク
    ティブ状態を検出する第4の段階、そして 前記第4の検
    出段階に応じて、前記第2の制御回路の実効ループ帯域
    幅を第5の所定の値にセットする段階、 を具備する請求項7に記載の変更方法。
  9. 【請求項9】 受信機及び第1及び第2の制御回路を含
    む無線電話であって、前記制御回路は対応する第1及び
    第2のクロック信号を発生し且つ各制御回路は実効ルー
    プ帯域幅を有し、前記受信機は第1のデータ信号を受信
    することが可能であり、前記第1のデータ信号はある位
    相を有し、前記無線電話は、 第1及び第2のクロック信号を使用して前記第1のデー
    タ信号をサンプリングし、且つ対応する第1及び第2の
    サンプル信号を形成するための手段、 前記第1及び第2のサンプル信号に対する第1及び第2
    のシンボル判定信号を発生するための手段、 前記第1及び前記第2のシンボル判定信号に応じて、前
    記第1のデータ信号内に知られたシンボルパターンが存
    在することを検出するための手段、そして 前記検出のた
    めの手段に応じて、前記制御回路の実効ループ帯域幅を
    変更する手段、 を具備することを特徴とする無線電話。
  10. 【請求項10】 前記検出のための手段は更に、 前記第1及び第2のシンボル判定信号を前記知られたシ
    ンボルパターンの第1の選択部分と比較する第1の手
    段、 比較のための前記第1の手段に応じて、アクティブ及び
    インアクティブ状態を有する、対応する第1及び第2の
    偽ロック禁止制御信号を発生する手段、 前記第1及び第2のシンボル判定信号を前記知られたシ
    ンボルパターンの第2の選択部分と比較する第2の手
    段、そして 比較のための前記第2の手段に応じて、アク
    ティブ及びインアクティブ状態を有する、対応する第1
    及び第2の高速獲得イネーブル制御信号を発生する手
    段、 を具備する請求項9に記載の無線電話。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572551A (en) * 1995-09-01 1996-11-05 Motorola, Inc. Carrier loop acquisition for staggered phase shift keying
JP3288574B2 (ja) * 1996-02-26 2002-06-04 松下電器産業株式会社 データ受信装置
EP1657846A3 (en) * 1996-07-22 2008-03-12 Nippon Telegraph And Telephone Corporation Clock timing recovery methods and circuits
US6363105B1 (en) * 1998-02-17 2002-03-26 Ericsson Inc. Flexible sliding correlator for direct sequence spread spectrum systems
JP2000031951A (ja) * 1998-07-15 2000-01-28 Fujitsu Ltd バースト同期回路
US6587500B1 (en) 1999-12-17 2003-07-01 Telefonaktiebolaget Lm Ericsson (Publ) Symbol sampling time settlement of a hard decision radio receiver
KR100414153B1 (ko) * 2001-05-15 2004-01-07 학교법인대우학원 개별 다중 톤 시스템을 위한 클럭 타이밍 복원 회로 및클럭 타이밍 복원 방법
JP2005318014A (ja) * 2004-04-26 2005-11-10 Sony Corp 擬似ロック検出回路および擬似ロック検出方法、pll回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法
JP4315886B2 (ja) * 2004-10-01 2009-08-19 Okiセミコンダクタ株式会社 スペクトラム拡散信号の同期捕捉方法と回路
US8059754B2 (en) * 2006-07-28 2011-11-15 Xg Technology, Inc. System and method for fast signal acquisition in a wireless digital receiver for wideband signals
WO2011088150A2 (en) * 2010-01-12 2011-07-21 Vitesse Semiconductor Corporation Method for switching master/slave timing in a 1000base-t link without traffic disruption
KR20140061784A (ko) * 2012-11-14 2014-05-22 한국전자통신연구원 Rfid 응답신호에 대한 디코딩 방법
US9191189B2 (en) * 2013-11-20 2015-11-17 Analog Devices Global Method and apparatus for detecting a preamble in a received radio signal
FR3085568B1 (fr) * 2018-08-31 2020-08-07 Zodiac Data Systems Procede de datation de signaux de telemesure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4012598A (en) * 1976-01-14 1977-03-15 Bell Telephone Laboratories, Incorporated Method and means for pulse receiver synchronization
FR2377729A1 (fr) * 1977-01-14 1978-08-11 Thomson Csf Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif
NL183214C (nl) * 1980-01-31 1988-08-16 Philips Nv Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal.
US4667333A (en) * 1983-12-22 1987-05-19 Motorola, Inc. Automatic clock recovery circuit
US4672639A (en) * 1984-05-24 1987-06-09 Kabushiki Kaisha Toshiba Sampling clock pulse generator
DE3778549D1 (de) * 1987-11-13 1992-05-27 Ibm Schnelle takterfassung fuer partial-response-signalisierung.
US4821297A (en) * 1987-11-19 1989-04-11 American Telephone And Telegraph Company, At&T Bell Laboratories Digital phase locked loop clock recovery scheme
US4953185A (en) * 1988-10-05 1990-08-28 Motorola Inc. Clock recovery and hold circuit for digital TDM mobile radio

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