JP2997746B2 - 印刷回路基板 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 78
- 229910000679 solder Inorganic materials 0.000 claims description 45
- 229920005989 resin Polymers 0.000 claims description 44
- 239000011347 resin Substances 0.000 claims description 44
- 238000000465 moulding Methods 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 230000003068 static effect Effects 0.000 claims description 14
- 238000009825 accumulation Methods 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 238000007789 sealing Methods 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ用
印刷回路基板に関し、より詳しくは半導体パッケージへ
の樹脂モールディング時において、静電荷の蓄積を防止
することにより、急激な放電による半導体チップ、ボン
ディングワイヤの損傷を効果的に防止し得るボールグリ
ッドアレイ半導体パッケージ用静電荷除去型の印刷回路
基板に関するものである。
印刷回路基板に関し、より詳しくは半導体パッケージへ
の樹脂モールディング時において、静電荷の蓄積を防止
することにより、急激な放電による半導体チップ、ボン
ディングワイヤの損傷を効果的に防止し得るボールグリ
ッドアレイ半導体パッケージ用静電荷除去型の印刷回路
基板に関するものである。
【０００２】
【従来の技術】近年、半導体チップの急速な高集積，小
型化及び高性能化の進展につれ、電子機器や家電製品に
おいても小型化及び高性能化が進んでいる。このような
趨勢により、半導体パッケージにおいても、高集積，小
型化及び高性能化を図りつつ、半導体チップの性能を最
大限に引き出すための優れた電気的性能や高い放熱性及
び入出力端子数の大容量化が求められている。
型化及び高性能化の進展につれ、電子機器や家電製品に
おいても小型化及び高性能化が進んでいる。このような
趨勢により、半導体パッケージにおいても、高集積，小
型化及び高性能化を図りつつ、半導体チップの性能を最
大限に引き出すための優れた電気的性能や高い放熱性及
び入出力端子数の大容量化が求められている。
【０００３】このような求めに応じて、近年において
は、ボールグリッドアレイ（ＢＧＡ：Ball Grid Arra
y）半導体パッケージが注目されている。このようなＢ
ＧＡ半導体パッケージは、印刷回路基板を用いることに
より電気回路の全長を短縮させ得るだけでなく、パワー
又はグラウンドボンディング領域を容易に導入し得るの
で優れた電気的性能を実現しやすい。また、入出力端子
数の設計時においては、ＱＦＰ（Quad Flat Package）
に比べて、広い間隔で多くの入出力端子数を設けること
ができることから、パッケージの小型化に適する利点が
ある。
は、ボールグリッドアレイ（ＢＧＡ：Ball Grid Arra
y）半導体パッケージが注目されている。このようなＢ
ＧＡ半導体パッケージは、印刷回路基板を用いることに
より電気回路の全長を短縮させ得るだけでなく、パワー
又はグラウンドボンディング領域を容易に導入し得るの
で優れた電気的性能を実現しやすい。また、入出力端子
数の設計時においては、ＱＦＰ（Quad Flat Package）
に比べて、広い間隔で多くの入出力端子数を設けること
ができることから、パッケージの小型化に適する利点が
ある。
【０００４】図１１（ａ）及び図１１（ｂ）は、前述し
たようなＢＧＡ半導体パッケージの製造に用いられる通
常の印刷回路基板１０’の平面図及び底面図である。同
図を参照してその構造を簡単に説明する。印刷回路基板
１０’は、通常、熱硬化性樹脂基板（図１２ないし図１
４に示す符号１１）と、この樹脂基板１１上面及び下面
に、所定回路パターンをなす多数の導電性トレース１２
と、樹脂基板１１の上面中央部の半導体チップ搭載部１
６と、樹脂基板１１の上下面の多数の導電性トレース１
２を相互にそれぞれ電気的に連結する多数の導電性ビア
ホール１３と、樹脂基板１１の下面の多数の導電性トレ
ース１２にそれぞれ形成される多数のソルダーボールラ
ンド１４と、樹脂基板１１の上面一側のコーナー部から
半導体チップ搭載部１６までの間、溶融モールディング
コンパウンドの流入路となる導電性金属薄膜で形成され
るモールドランナーゲート１７と、多数の導電性トレー
ス１２の半導体チップ搭載部１６に隣接した端部及びソ
ルダーボールランド１４を除く全領域上にコーティング
され、多数の導電性トレース１２の相互間を絶縁させる
とともに有害な外部環境から保護する非導電性のソルダ
ーマスク１５とから構成される。
たようなＢＧＡ半導体パッケージの製造に用いられる通
常の印刷回路基板１０’の平面図及び底面図である。同
図を参照してその構造を簡単に説明する。印刷回路基板
１０’は、通常、熱硬化性樹脂基板（図１２ないし図１
４に示す符号１１）と、この樹脂基板１１上面及び下面
に、所定回路パターンをなす多数の導電性トレース１２
と、樹脂基板１１の上面中央部の半導体チップ搭載部１
６と、樹脂基板１１の上下面の多数の導電性トレース１
２を相互にそれぞれ電気的に連結する多数の導電性ビア
ホール１３と、樹脂基板１１の下面の多数の導電性トレ
ース１２にそれぞれ形成される多数のソルダーボールラ
ンド１４と、樹脂基板１１の上面一側のコーナー部から
半導体チップ搭載部１６までの間、溶融モールディング
コンパウンドの流入路となる導電性金属薄膜で形成され
るモールドランナーゲート１７と、多数の導電性トレー
ス１２の半導体チップ搭載部１６に隣接した端部及びソ
ルダーボールランド１４を除く全領域上にコーティング
され、多数の導電性トレース１２の相互間を絶縁させる
とともに有害な外部環境から保護する非導電性のソルダ
ーマスク１５とから構成される。
【０００５】ここで、前記印刷回路基板１０’のモール
ドランナーゲート１７は、所定のグラウンド用導電性ト
レース２２を経由し、半導体チップ搭載部１６の外周縁
に形成されたグラウンド用リング２５に電気的に連結さ
れる。この場合、半導体チップのすべてのグラウンド部
は、ワイヤによりグラウンド用リング２５に電気的に連
結される。このように、モールドランナーゲート１７に
半導体チップのグラウンド信号を伝達することにより、
（電圧降下幅の精密測定による）導電性トレース１２と
半導体チップのワイヤボンディングの不良の有無を判定
し、また、共通のグラウンド領域の形成による回路パタ
ーンの最適な確保が可能になる。
ドランナーゲート１７は、所定のグラウンド用導電性ト
レース２２を経由し、半導体チップ搭載部１６の外周縁
に形成されたグラウンド用リング２５に電気的に連結さ
れる。この場合、半導体チップのすべてのグラウンド部
は、ワイヤによりグラウンド用リング２５に電気的に連
結される。このように、モールドランナーゲート１７に
半導体チップのグラウンド信号を伝達することにより、
（電圧降下幅の精密測定による）導電性トレース１２と
半導体チップのワイヤボンディングの不良の有無を判定
し、また、共通のグラウンド領域の形成による回路パタ
ーンの最適な確保が可能になる。
【０００６】図１１（ａ）及び図１１（ｂ）において、
未説明符号１８は、ストリップ形態の印刷回路基板１
０’を、装置内で移送あるいは固定するためのツーリン
グホールであり、同じく符号１９は、独立した別々の半
導体パッケージにシンギュレーション（singulation）
するときの基準点として用いられるシンギュレーション
用ホールであり、符号１９’はシンギュレーション時の
仮想切断線である。
未説明符号１８は、ストリップ形態の印刷回路基板１
０’を、装置内で移送あるいは固定するためのツーリン
グホールであり、同じく符号１９は、独立した別々の半
導体パッケージにシンギュレーション（singulation）
するときの基準点として用いられるシンギュレーション
用ホールであり、符号１９’はシンギュレーション時の
仮想切断線である。
【０００７】図１３は、一般の印刷回路基板１０’にお
けるビアホール１３の隣接構造を示す断面図である。図
において、先ず、ビスマレイミドトリアジン（Bismalei
midetriazine）又はポリイミド（Polyimide）などのよ
うな樹脂基板１１の上下面に形成された回路パターンを
なす導電性トレース１２にビアホール１３が形成され
る。このビアホール１３の内面は導電性金属でコーティ
ングされる。導電性トレース１２の上面及びビアホール
１３の内部は、ソルダーマスク１５が積層及び充填され
る。ここで、ソルダーボールランド１４はソルダーマス
ク１５により領域が限定される。ソルダーボールランド
１４には外部入出力端子としてのソルダーボール８０が
融着される。図１４は、図１１（ｂ）のＥ−Ｅ’線に沿
った断面図であり、一般の印刷回路基板１０’における
樹脂基板１１、及びその上下面にコーティングされたソ
ルダーマスク１５からなるツーリングホール１８の内面
には、導電性金属による鍍金が施されていないものを示
す。
けるビアホール１３の隣接構造を示す断面図である。図
において、先ず、ビスマレイミドトリアジン（Bismalei
midetriazine）又はポリイミド（Polyimide）などのよ
うな樹脂基板１１の上下面に形成された回路パターンを
なす導電性トレース１２にビアホール１３が形成され
る。このビアホール１３の内面は導電性金属でコーティ
ングされる。導電性トレース１２の上面及びビアホール
１３の内部は、ソルダーマスク１５が積層及び充填され
る。ここで、ソルダーボールランド１４はソルダーマス
ク１５により領域が限定される。ソルダーボールランド
１４には外部入出力端子としてのソルダーボール８０が
融着される。図１４は、図１１（ｂ）のＥ−Ｅ’線に沿
った断面図であり、一般の印刷回路基板１０’における
樹脂基板１１、及びその上下面にコーティングされたソ
ルダーマスク１５からなるツーリングホール１８の内面
には、導電性金属による鍍金が施されていないものを示
す。
【０００８】前述したような一般の印刷回路基板１０’
を用いる通常のボールグリッドアレイ半導体パッケージ
１を図１２に示し、その製造方法によりその構造を簡潔
に説明する。前述したような構造のストリップ形態の印
刷回路基板１０’上の各半導体チップ搭載部１６に、接
着層（図面符号なし）を介して半導体チップ４０を接着
させる半導体チップの実装段階の後に、ソルダーマスク
１５がコーティングされていない導電性トレース１２の
内側端部と半導体チップ４０を電気的に連結するワイヤ
ボンディング段階、半導体チップ４０及びワイヤ５０な
どを外部環境から保護するための樹脂封止部７０を形成
するモールディング段階、ソルダーボールランド１４上
に外部入出力端子としてソルダーボール８０を融着させ
るソルダーボール融着段階、及びストリップ形態の印刷
回路基板１０’上に形成された多数の半導体パッケージ
を所定サイズに切断して別々の完成半導体パッケージ１
に分離するシンギュレーション段階などを順次行う。こ
れにより図１２に示すようなボールグリッドアレイ半導
体パッケージ１が形成される。
を用いる通常のボールグリッドアレイ半導体パッケージ
１を図１２に示し、その製造方法によりその構造を簡潔
に説明する。前述したような構造のストリップ形態の印
刷回路基板１０’上の各半導体チップ搭載部１６に、接
着層（図面符号なし）を介して半導体チップ４０を接着
させる半導体チップの実装段階の後に、ソルダーマスク
１５がコーティングされていない導電性トレース１２の
内側端部と半導体チップ４０を電気的に連結するワイヤ
ボンディング段階、半導体チップ４０及びワイヤ５０な
どを外部環境から保護するための樹脂封止部７０を形成
するモールディング段階、ソルダーボールランド１４上
に外部入出力端子としてソルダーボール８０を融着させ
るソルダーボール融着段階、及びストリップ形態の印刷
回路基板１０’上に形成された多数の半導体パッケージ
を所定サイズに切断して別々の完成半導体パッケージ１
に分離するシンギュレーション段階などを順次行う。こ
れにより図１２に示すようなボールグリッドアレイ半導
体パッケージ１が形成される。
【０００９】前記半導体パッケージ１の各製造段階のう
ち、モールディング段階は、図１５に示すように上下部
モールド３０ａ、３０ｂ間に半導体チップ４０を実装
し、ワイヤ５０がボンディングされた状態の印刷回路基
板１０’において、下部モールド３０ｂの上面には印刷
回路基板１０’を位置させるための凹部３１を形成し、
上部モールド３０ａには、樹脂封止部（図１２の図面符
号７０）の形状に対応する形状の凹部３１’を形成す
る。そして、前記上部モールド３０ａの凹部３１’をな
す面と印刷回路基板１０’の上面は、上下部モールド３
０ａ、３０ｂの係合時において、印刷回路基板１０’上
の半導体チップ４０及び導電性ワイヤ５０などが位置す
るキャビティ３４が形成される。
ち、モールディング段階は、図１５に示すように上下部
モールド３０ａ、３０ｂ間に半導体チップ４０を実装
し、ワイヤ５０がボンディングされた状態の印刷回路基
板１０’において、下部モールド３０ｂの上面には印刷
回路基板１０’を位置させるための凹部３１を形成し、
上部モールド３０ａには、樹脂封止部（図１２の図面符
号７０）の形状に対応する形状の凹部３１’を形成す
る。そして、前記上部モールド３０ａの凹部３１’をな
す面と印刷回路基板１０’の上面は、上下部モールド３
０ａ、３０ｂの係合時において、印刷回路基板１０’上
の半導体チップ４０及び導電性ワイヤ５０などが位置す
るキャビティ３４が形成される。
【００１０】前記キャビティ３４の一側コーナー部に
は、溶融モールディング樹脂をポート（図示せず）から
キャビティ３４に注入させるためのランナー３２が上部
モールド３０ａに形成される。このランナー３２は、印
刷回路基板１０’のモールドランナーゲート〔図１１
（ａ）の符号１７参照〕に対応する位置に形成される。
この場合、加圧状態で注入される溶融モールディング樹
脂は、ランナー３２を通じてキャビティ３４内に流入，
硬化されて前記樹脂封止部７０を形成する。また、上部
モールド３０ａには多数のツーリングピン（図８の符号
３３参照）が形成される。これは、印刷回路基板１０’
に形成されたツーリングホール〔図１１（ａ）及び図１
１（ｂ）の符号１８〕に結合されるものであり、これに
よりモールディング時において印刷回路基板１０’を確
実に固定し得るようになっている。
は、溶融モールディング樹脂をポート（図示せず）から
キャビティ３４に注入させるためのランナー３２が上部
モールド３０ａに形成される。このランナー３２は、印
刷回路基板１０’のモールドランナーゲート〔図１１
（ａ）の符号１７参照〕に対応する位置に形成される。
この場合、加圧状態で注入される溶融モールディング樹
脂は、ランナー３２を通じてキャビティ３４内に流入，
硬化されて前記樹脂封止部７０を形成する。また、上部
モールド３０ａには多数のツーリングピン（図８の符号
３３参照）が形成される。これは、印刷回路基板１０’
に形成されたツーリングホール〔図１１（ａ）及び図１
１（ｂ）の符号１８〕に結合されるものであり、これに
よりモールディング時において印刷回路基板１０’を確
実に固定し得るようになっている。
【００１１】ここで、上部モールド３０ａと当接する印
刷回路基板１０’の上面外郭部、及び、下部モールドと
当接する印刷回路基板１０’の底面は、非伝導性のソル
ダーマスク１５がコーティングされているので、上下部
モールド３０ａ、３０ｂとは電気的にオープンにされて
いる（ソルダーボール８０が融着される前の状態で、ソ
ルダーマスク１５がコーティングされていない外部露出
ソルダーボールランド１４はソルダーマスク１５の表面
内側に位置するので、下部モールド３０ｂとは直接接触
しない。これについては図１３を参照）。
刷回路基板１０’の上面外郭部、及び、下部モールドと
当接する印刷回路基板１０’の底面は、非伝導性のソル
ダーマスク１５がコーティングされているので、上下部
モールド３０ａ、３０ｂとは電気的にオープンにされて
いる（ソルダーボール８０が融着される前の状態で、ソ
ルダーマスク１５がコーティングされていない外部露出
ソルダーボールランド１４はソルダーマスク１５の表面
内側に位置するので、下部モールド３０ｂとは直接接触
しない。これについては図１３を参照）。
【００１２】モールディング段階において、高温高圧の
溶融モールディング樹脂は、上部モールド３０ａのラン
ナー３２と印刷回路基板１０’上のモールドランナーゲ
ート１７とにより形成される通路に沿ってキャビティ３
４内に流入し、この際に、溶融モールディング樹脂がキ
ャビティ３４内に位置する印刷回路基板１０’上の半導
体チップ４０、及び導電性ワイヤ５０などと激しく接
触、摩擦される。このような激しい摩擦により、半導体
チップ４０、導電性ワイヤ５０、印刷回路基板１０’の
表面などには静電気が誘導されて、多量の静電荷が蓄積
される現象が常に発生する。
溶融モールディング樹脂は、上部モールド３０ａのラン
ナー３２と印刷回路基板１０’上のモールドランナーゲ
ート１７とにより形成される通路に沿ってキャビティ３
４内に流入し、この際に、溶融モールディング樹脂がキ
ャビティ３４内に位置する印刷回路基板１０’上の半導
体チップ４０、及び導電性ワイヤ５０などと激しく接
触、摩擦される。このような激しい摩擦により、半導体
チップ４０、導電性ワイヤ５０、印刷回路基板１０’の
表面などには静電気が誘導されて、多量の静電荷が蓄積
される現象が常に発生する。
【００１３】従来のように、半導体チップの駆動電圧が
高い場合、あるいは許容駆動電圧の誤差が大きい場合に
は、前述したような静電荷の蓄積及び急激な放電があっ
ても格別の悪影響を及ぼさない。しかしながら現在のよ
うに、半導体チップの駆動電圧がかなり低いか、あるい
は駆動電圧の許容誤差がかなり小さい場合には、前記の
ような静電荷の蓄積による急激な放電は直ちに半導体チ
ップの損傷に繋がる。
高い場合、あるいは許容駆動電圧の誤差が大きい場合に
は、前述したような静電荷の蓄積及び急激な放電があっ
ても格別の悪影響を及ぼさない。しかしながら現在のよ
うに、半導体チップの駆動電圧がかなり低いか、あるい
は駆動電圧の許容誤差がかなり小さい場合には、前記の
ような静電荷の蓄積による急激な放電は直ちに半導体チ
ップの損傷に繋がる。
【００１４】すなわち、半導体チップ又は導電性ワイヤ
などに蓄積されていた静電荷が、完成された半導体パッ
ケージをモールドから取り出す際、又は他の工程で作業
設備と接触した際に、一気に放電されることにより、半
導体チップの電極が焼けてしまったり、または半導体チ
ップあるいは回路基板内の微細な回路パターンが焼けて
しまう深刻な問題が発生する。このような問題は、半導
体チップの高集積，小型化及び高性能化がさらに進展し
つつある現在において、早急に解決すべき極めて重要な
問題として浮上してきている。
などに蓄積されていた静電荷が、完成された半導体パッ
ケージをモールドから取り出す際、又は他の工程で作業
設備と接触した際に、一気に放電されることにより、半
導体チップの電極が焼けてしまったり、または半導体チ
ップあるいは回路基板内の微細な回路パターンが焼けて
しまう深刻な問題が発生する。このような問題は、半導
体チップの高集積，小型化及び高性能化がさらに進展し
つつある現在において、早急に解決すべき極めて重要な
問題として浮上してきている。
【００１５】
【発明が解決しようとする課題】したがって、本発明の
目的は前記従来の問題点を解消するために、半導体パッ
ケージへの樹脂モールディング時において、溶融樹脂と
の摩擦による静電荷の蓄積を防止することにより、急激
な静電荷放電による半導体チップ、ボンディングワイ
ヤ、又は導電性トレースの損傷を効果的に防止し得るボ
ールグリッドアレイ半導体パッケージ用静電荷除去型の
印刷回路基板を提供することである。本発明の他の目的
は、前記のようなボールグリッドアレイ半導体パッケー
ジ用静電荷除去型の印刷回路基板を用いることにより、
より信頼性あるボールグリッドアレイ半導体パッケージ
を提供することである。
目的は前記従来の問題点を解消するために、半導体パッ
ケージへの樹脂モールディング時において、溶融樹脂と
の摩擦による静電荷の蓄積を防止することにより、急激
な静電荷放電による半導体チップ、ボンディングワイ
ヤ、又は導電性トレースの損傷を効果的に防止し得るボ
ールグリッドアレイ半導体パッケージ用静電荷除去型の
印刷回路基板を提供することである。本発明の他の目的
は、前記のようなボールグリッドアレイ半導体パッケー
ジ用静電荷除去型の印刷回路基板を用いることにより、
より信頼性あるボールグリッドアレイ半導体パッケージ
を提供することである。
【００１６】
【課題を解決するための手段】前記のような本発明の目
的を達成するための本発明によるボールグリッドアレイ
半導体パッケージ用の印刷回路基板は、モールディング
時において、モールドとの接地のためのグラウンドを有
する。また、グラウンド用ビアホール及びグラウンド用
トレースと電気的に連結され、印刷回路基板の底面のシ
ンギュレーションラインの外部に位置し、隣接したソル
ダーマスクの高さより少なくとも同一高さを有する、露
出された平板状グラウンド部を有する。また、グラウン
ド用ビアホール及びグラウンド用トレースと電気的に連
結され、印刷回路基板の底面のシンギュレーションライ
ンの外部に位置し、隣接したソルダーマスクの高さより
少なくとも同一高さを有する、露出されたスポット形グ
ラウンド部を有する。さらに、グラウンド用ビアホール
及びグラウンド用トレースと電気的に連結され、内部が
導電性金属でコーティングされたグラウンド用ツーリン
グホールを有する。
的を達成するための本発明によるボールグリッドアレイ
半導体パッケージ用の印刷回路基板は、モールディング
時において、モールドとの接地のためのグラウンドを有
する。また、グラウンド用ビアホール及びグラウンド用
トレースと電気的に連結され、印刷回路基板の底面のシ
ンギュレーションラインの外部に位置し、隣接したソル
ダーマスクの高さより少なくとも同一高さを有する、露
出された平板状グラウンド部を有する。また、グラウン
ド用ビアホール及びグラウンド用トレースと電気的に連
結され、印刷回路基板の底面のシンギュレーションライ
ンの外部に位置し、隣接したソルダーマスクの高さより
少なくとも同一高さを有する、露出されたスポット形グ
ラウンド部を有する。さらに、グラウンド用ビアホール
及びグラウンド用トレースと電気的に連結され、内部が
導電性金属でコーティングされたグラウンド用ツーリン
グホールを有する。
【００１７】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。図１及び図２は、本発明の好ましい
一実施の形態による印刷回路基板１０の底面図であり、
その上面の構造は前述した図１１（ａ）と実質的に同一
であるのでこれを併せて参照する。図２は、上面の一側
コーナー部のモールディング樹脂の流入通路となる部分
に導電性金属、好ましくは硬化されたモールディング樹
脂とソルダーマスク間の接着強度より相対的に低いモー
ルディング樹脂との接着強度を有する金、パラジウムな
どのような金属で薄膜を形成し、モールディング後に前
記通路上に残留する硬化樹脂のデゲーティング（degati
ng）を容易にするためのモールドランナーゲート１７を
形成させた点を除き、図１の構造と本質的に同一である
ので便宜上一緒に説明する。
て詳細に説明する。図１及び図２は、本発明の好ましい
一実施の形態による印刷回路基板１０の底面図であり、
その上面の構造は前述した図１１（ａ）と実質的に同一
であるのでこれを併せて参照する。図２は、上面の一側
コーナー部のモールディング樹脂の流入通路となる部分
に導電性金属、好ましくは硬化されたモールディング樹
脂とソルダーマスク間の接着強度より相対的に低いモー
ルディング樹脂との接着強度を有する金、パラジウムな
どのような金属で薄膜を形成し、モールディング後に前
記通路上に残留する硬化樹脂のデゲーティング（degati
ng）を容易にするためのモールドランナーゲート１７を
形成させた点を除き、図１の構造と本質的に同一である
ので便宜上一緒に説明する。
【００１８】図１及び図２に示す本発明の好ましい実施
の形態によるボールグリッドアレイ半導体パッケージ用
静電荷除去型の印刷回路基板１０は、樹脂基板（図３の
図面符号１１参照）と、この樹脂基板１１の上下面に所
定の回路パターンをなす少なくとも一つのグラウンド用
トレース２２が含まれた多数の導電性トレース１２と、
導電性トレース１２が存在しない樹脂基板１１の上面中
央部の半導体チップ搭載部１６と、樹脂基板１１の上面
及び下面の前記回路パターンを電気的に連結する少なく
とも一つのグラウンド用ビアホール２１を含む多数の導
電性ビアホール１３と、樹脂基板１１の上面の多数の導
電性トレース１２の半導体搭載部１６に隣接した端部及
び樹脂基板１１の下面の多数の導電性トレース１２の各
ソルダーボールが融着される部分であるソルダーボール
ランド１４を除く上下面の回路パターン上にコーティン
グされ、多数の導電性トレース１２の相互間を絶縁及び
保護するソルダーマスク１５と、前記回路パターンに隣
接した外側に形成される複数のシンギュレーション用ホ
ール１９及び複数のツーリングホール１８と、グラウン
ド用ビアホール２１及びグラウンド用トレース２２に電
気的に連結され、モールディング時にモールドと当接す
るグラウンド部２０とから構成される。
の形態によるボールグリッドアレイ半導体パッケージ用
静電荷除去型の印刷回路基板１０は、樹脂基板（図３の
図面符号１１参照）と、この樹脂基板１１の上下面に所
定の回路パターンをなす少なくとも一つのグラウンド用
トレース２２が含まれた多数の導電性トレース１２と、
導電性トレース１２が存在しない樹脂基板１１の上面中
央部の半導体チップ搭載部１６と、樹脂基板１１の上面
及び下面の前記回路パターンを電気的に連結する少なく
とも一つのグラウンド用ビアホール２１を含む多数の導
電性ビアホール１３と、樹脂基板１１の上面の多数の導
電性トレース１２の半導体搭載部１６に隣接した端部及
び樹脂基板１１の下面の多数の導電性トレース１２の各
ソルダーボールが融着される部分であるソルダーボール
ランド１４を除く上下面の回路パターン上にコーティン
グされ、多数の導電性トレース１２の相互間を絶縁及び
保護するソルダーマスク１５と、前記回路パターンに隣
接した外側に形成される複数のシンギュレーション用ホ
ール１９及び複数のツーリングホール１８と、グラウン
ド用ビアホール２１及びグラウンド用トレース２２に電
気的に連結され、モールディング時にモールドと当接す
るグラウンド部２０とから構成される。
【００１９】前記のような本発明によるボールグリッド
アレイ半導体パッケージ用静電荷除去型の印刷回路基板
１０の基本構成は、モールディング時にモールドと当接
するグラウンド部２０が形成されている点を除き、従来
の印刷回路基板の基本構成と本質的に同一であるので、
相違部分についてだけ重点をおいて説明し、同一部分に
対しては従来技術として図１１（ａ）、図１１（ｂ）及
び図１３を参照する。
アレイ半導体パッケージ用静電荷除去型の印刷回路基板
１０の基本構成は、モールディング時にモールドと当接
するグラウンド部２０が形成されている点を除き、従来
の印刷回路基板の基本構成と本質的に同一であるので、
相違部分についてだけ重点をおいて説明し、同一部分に
対しては従来技術として図１１（ａ）、図１１（ｂ）及
び図１３を参照する。
【００２０】図１に示す本発明の実施の形態において
は、グラウンド用ビアホール２１はグラウンド用トレー
ス２２により平板状グラウンド部２０に電気的に連結さ
れる。この平板状グラウンド部２０は、モールディング
時にモールドと直接接触し得るように、周囲領域に比べ
て少し突出するように形成することが好ましい。また、
グラウンド用ビアホール２１は、半導体チップ（図示せ
ず）のグラウンドボンドパッド（図示せず）とグラウン
ド用ワイヤ（図示せず）により電気的に連結されている
印刷回路基板１０の上面のグラウンド用トレース（図１
には図示しない）に電気的に連結されている。
は、グラウンド用ビアホール２１はグラウンド用トレー
ス２２により平板状グラウンド部２０に電気的に連結さ
れる。この平板状グラウンド部２０は、モールディング
時にモールドと直接接触し得るように、周囲領域に比べ
て少し突出するように形成することが好ましい。また、
グラウンド用ビアホール２１は、半導体チップ（図示せ
ず）のグラウンドボンドパッド（図示せず）とグラウン
ド用ワイヤ（図示せず）により電気的に連結されている
印刷回路基板１０の上面のグラウンド用トレース（図１
には図示しない）に電気的に連結されている。
【００２１】図２に示す本発明の実施の形態において
は、印刷回路基板１０の上面一側コーナー部に金又はパ
ラジウムのような導電性金属で形成されるモールドラン
ナーゲート１７と印刷回路基板１０の底面に形成される
平板状グラウンド部２０を電気的に連結している。図２
においては、グラウンド用ビアホール２１とグラウンド
用トレース２２を用いているが、前記モールドランナー
ゲート１７と平板状グラウンド部２０をグラウンド用ビ
アホール２１のみを用いて直接電気的に連結させること
もでき、これは本発明において選択的である。このよう
に、グラウンド信号が接続されているモールドランナー
ゲート１７［例えば、半導体チップのグラウンドボンド
パッドとワイヤにより接続されるグラウンド用リング２
５がグラウンド用トレース２２によりモールドランナー
ゲート１７に接続される構成〔図１１（ａ）参照〕］
と、前記平板状グラウンド部２０を接続させることによ
り、従来の通常の印刷回路基板上の設計を大きく変更せ
ず、僅かの変更のみで簡単かつ容易に本発明の印刷回路
基板１０を実現し得る。
は、印刷回路基板１０の上面一側コーナー部に金又はパ
ラジウムのような導電性金属で形成されるモールドラン
ナーゲート１７と印刷回路基板１０の底面に形成される
平板状グラウンド部２０を電気的に連結している。図２
においては、グラウンド用ビアホール２１とグラウンド
用トレース２２を用いているが、前記モールドランナー
ゲート１７と平板状グラウンド部２０をグラウンド用ビ
アホール２１のみを用いて直接電気的に連結させること
もでき、これは本発明において選択的である。このよう
に、グラウンド信号が接続されているモールドランナー
ゲート１７［例えば、半導体チップのグラウンドボンド
パッドとワイヤにより接続されるグラウンド用リング２
５がグラウンド用トレース２２によりモールドランナー
ゲート１７に接続される構成〔図１１（ａ）参照〕］
と、前記平板状グラウンド部２０を接続させることによ
り、従来の通常の印刷回路基板上の設計を大きく変更せ
ず、僅かの変更のみで簡単かつ容易に本発明の印刷回路
基板１０を実現し得る。
【００２２】図１及び図２に示す実施の形態において
は、平板状グラウンド部２０を、完成された半導体パッ
ケージの分離時の切断ラインであるシンギュレーション
ライン１９’の外側コーナー部に形成することにより、
完成された半導体パッケージとしての分離後には、パッ
ケージ内に平板状グラウンド部２０が存在しないように
することが好ましいが、これは制限的なものではなく、
モールディング時に平板状グラウンド部２０がモールド
と直接接触する条件を充足させる限り、必要によってシ
ンギュレーションライン１９’の内側の半導体チップ搭
載部〔図１１（ａ）の図面符号１６〕の下方に形成する
こともできる。
は、平板状グラウンド部２０を、完成された半導体パッ
ケージの分離時の切断ラインであるシンギュレーション
ライン１９’の外側コーナー部に形成することにより、
完成された半導体パッケージとしての分離後には、パッ
ケージ内に平板状グラウンド部２０が存在しないように
することが好ましいが、これは制限的なものではなく、
モールディング時に平板状グラウンド部２０がモールド
と直接接触する条件を充足させる限り、必要によってシ
ンギュレーションライン１９’の内側の半導体チップ搭
載部〔図１１（ａ）の図面符号１６〕の下方に形成する
こともできる。
【００２３】図３は、図１及び図２の印刷回路基板１０
に形成された平板状グラウンド部２０の拡大断面図であ
る。図示のように、モールディング時にモールド（図示
せず）と確実に接触するように、隣接した領域上のソル
ダーマスク１５より平板状グラウンド部２０を少し突設
させることが好ましいものを説明している。しかし、ソ
ルダーマスク１５の高さと同一に形成しても、上下部モ
ールドの係合時の押圧力により、平板状グラウンド部２
０を形成する導電性金属よりは樹脂であるソルダーマス
ク１５の圧縮率が大きいことから、モールドとの接触に
不都合はない。図３は平板状グラウンド部２０がグラウ
ンド用ビアホール２１及びグラウンド用トレース２２に
より印刷回路基板１０の上面から下面に電気的に連結さ
れるものを示す。
に形成された平板状グラウンド部２０の拡大断面図であ
る。図示のように、モールディング時にモールド（図示
せず）と確実に接触するように、隣接した領域上のソル
ダーマスク１５より平板状グラウンド部２０を少し突設
させることが好ましいものを説明している。しかし、ソ
ルダーマスク１５の高さと同一に形成しても、上下部モ
ールドの係合時の押圧力により、平板状グラウンド部２
０を形成する導電性金属よりは樹脂であるソルダーマス
ク１５の圧縮率が大きいことから、モールドとの接触に
不都合はない。図３は平板状グラウンド部２０がグラウ
ンド用ビアホール２１及びグラウンド用トレース２２に
より印刷回路基板１０の上面から下面に電気的に連結さ
れるものを示す。
【００２４】図４（ａ）は、半導体パッケージへのモー
ルディング時において、図１及び図２の印刷回路基板１
０の、上下部モールド３０ａ、３０ｂ間の挟支状態を示
す断面図である。また、図４（ｂ）は印刷回路基板１０
の底面に形成されるグラウンド部２０と下部モールド３
０ｂとの当接状態の一例を示す図４（ａ）のＡ部拡大図
であり、ボールグリッドアレイ半導体パッケージの製造
工程中のモールディング段階で印刷回路基板１０を下部
モールド３０ｂ上の凹部３１に位置させることにより簡
単にグラウンドできることを示している。
ルディング時において、図１及び図２の印刷回路基板１
０の、上下部モールド３０ａ、３０ｂ間の挟支状態を示
す断面図である。また、図４（ｂ）は印刷回路基板１０
の底面に形成されるグラウンド部２０と下部モールド３
０ｂとの当接状態の一例を示す図４（ａ）のＡ部拡大図
であり、ボールグリッドアレイ半導体パッケージの製造
工程中のモールディング段階で印刷回路基板１０を下部
モールド３０ｂ上の凹部３１に位置させることにより簡
単にグラウンドできることを示している。
【００２５】すなわち、印刷回路基板１０の下面の平板
状グラウンド部２０をソルダーマスク１５と少なくとも
同一平面上に位置させ、好ましくは突出するように形成
することにより、この平板状グラウンド部２０が下部モ
ールド３０ｂに確実に接地できる。また、図４（ａ）及
び図４（ｂ）は、グラウンド部２０が印刷回路基板１０
の底面に形成される一例のみを示すが、本発明はこれに
限定されるものではなく、必要であれば、印刷回路基板
１０の側面又は上面の樹脂封止部形成領域の外郭部など
任意の適切な箇所に形成することができるのはもちろん
である。前記事項以外の事項は前述した図１５の場合と
本質的に同じであるので、これに対する説明を参照す
る。
状グラウンド部２０をソルダーマスク１５と少なくとも
同一平面上に位置させ、好ましくは突出するように形成
することにより、この平板状グラウンド部２０が下部モ
ールド３０ｂに確実に接地できる。また、図４（ａ）及
び図４（ｂ）は、グラウンド部２０が印刷回路基板１０
の底面に形成される一例のみを示すが、本発明はこれに
限定されるものではなく、必要であれば、印刷回路基板
１０の側面又は上面の樹脂封止部形成領域の外郭部など
任意の適切な箇所に形成することができるのはもちろん
である。前記事項以外の事項は前述した図１５の場合と
本質的に同じであるので、これに対する説明を参照す
る。
【００２６】図５は本発明の他の実施の形態による印刷
回路基板１０の底面図であり、図６は図５のＢ部の拡大
図であり、図７は図６のＣ−Ｃ線についての断面図であ
る。図５に示す印刷回路基板１０の基本構成は前述した
図１及び図２の印刷回路基板１０と実質的に同じである
ので、同一部分についての敷衍説明は省略し、その相違
点について説明する。図５において、符号２６で表示し
た部分は略式で表示したバス（bus）ラインである。こ
の部分は、ストリップ単位の印刷回路基板１０に切断さ
れる正方形又は長方形の印刷回路原板において、ストリ
ップとストリップ間に位置し、このバスラインを用い
て、例えば金などと多様な金属を電解鍍金し得る。この
部分は電解鍍金後、ストリップ単位への切断時に除去さ
れるが、図５及び図６では説明の便宜上示したものであ
る。
回路基板１０の底面図であり、図６は図５のＢ部の拡大
図であり、図７は図６のＣ−Ｃ線についての断面図であ
る。図５に示す印刷回路基板１０の基本構成は前述した
図１及び図２の印刷回路基板１０と実質的に同じである
ので、同一部分についての敷衍説明は省略し、その相違
点について説明する。図５において、符号２６で表示し
た部分は略式で表示したバス（bus）ラインである。こ
の部分は、ストリップ単位の印刷回路基板１０に切断さ
れる正方形又は長方形の印刷回路原板において、ストリ
ップとストリップ間に位置し、このバスラインを用い
て、例えば金などと多様な金属を電解鍍金し得る。この
部分は電解鍍金後、ストリップ単位への切断時に除去さ
れるが、図５及び図６では説明の便宜上示したものであ
る。
【００２７】すべての導電性トレース１２及びグラウン
ド用トレース２２、２２ａ、２２ｂとビアホール１４及
びグラウンド用ビアホール２１は、前記バスライン２６
に電気的に連結されている。図６のＣ−Ｃ線についての
断面図である図７に示すように、本実施の形態において
は、グラウンド部２０がスポット形に形成され、樹脂基
板１１の上面に形成されたグラウンド用トレース２２ｂ
上に金などのような導電性金属が積層されて形成され
る。このように積層される導電性金属は、ソルダーマス
ク１５の高さと少なくとも同一高さに形成されるが、容
易かつ確実なモールドとの接触のためには、前記導電性
金属をソルダーマスク１５の高さより高く外部に突出さ
せることが好ましい。
ド用トレース２２、２２ａ、２２ｂとビアホール１４及
びグラウンド用ビアホール２１は、前記バスライン２６
に電気的に連結されている。図６のＣ−Ｃ線についての
断面図である図７に示すように、本実施の形態において
は、グラウンド部２０がスポット形に形成され、樹脂基
板１１の上面に形成されたグラウンド用トレース２２ｂ
上に金などのような導電性金属が積層されて形成され
る。このように積層される導電性金属は、ソルダーマス
ク１５の高さと少なくとも同一高さに形成されるが、容
易かつ確実なモールドとの接触のためには、前記導電性
金属をソルダーマスク１５の高さより高く外部に突出さ
せることが好ましい。
【００２８】前記金などのような導電性金属でグラウン
ド用トレース２２ｂの所定箇所に形成されるスポット形
グラウンド部２０の高さは、容易で確実なモールドとの
接触を保障するとともに、上下部モールドの係合時に、
印刷回路基板１０に無理を与えない範囲であれば、どの
寸法であってもかまわない。また、スポット形グラウン
ド部２０は、シンギュレーションライン１９’の外部に
位置させて、完成された半導体パッケージへのシンギュ
レーション時に除去されることが好ましい。さらにモー
ルドランナーゲート（図示せず）の下方に位置させるこ
とが電気的接続を容易にし、設計変更の必要性が小さい
という点で特に好ましいが、必要であれば、シンギュレ
ーションライン１９’の内側に形成させ得ることはもち
ろんである。容易で確実なモールドとの接触により、モ
ールディング時に、静電荷の蓄積を回避し得る本発明の
目的を充足させる限り、すべて本発明の範囲内に含まれ
る。また、スポット形グラウンド部２０の寸法及び形状
には格別の制限はなく、本発明において選択的である。
ド用トレース２２ｂの所定箇所に形成されるスポット形
グラウンド部２０の高さは、容易で確実なモールドとの
接触を保障するとともに、上下部モールドの係合時に、
印刷回路基板１０に無理を与えない範囲であれば、どの
寸法であってもかまわない。また、スポット形グラウン
ド部２０は、シンギュレーションライン１９’の外部に
位置させて、完成された半導体パッケージへのシンギュ
レーション時に除去されることが好ましい。さらにモー
ルドランナーゲート（図示せず）の下方に位置させるこ
とが電気的接続を容易にし、設計変更の必要性が小さい
という点で特に好ましいが、必要であれば、シンギュレ
ーションライン１９’の内側に形成させ得ることはもち
ろんである。容易で確実なモールドとの接触により、モ
ールディング時に、静電荷の蓄積を回避し得る本発明の
目的を充足させる限り、すべて本発明の範囲内に含まれ
る。また、スポット形グラウンド部２０の寸法及び形状
には格別の制限はなく、本発明において選択的である。
【００２９】一方、このようなスポット形グラウンド部
２０を容易に形成させ得る印刷回路基板１０の構造の一
例を図６を参照して説明する。先ず、グラウンド用ビア
ホール２１からグラウンド用トレース２２、２２ａ、２
２ｂが延長されてバスライン２６に接続される。具体的
には、バスライン２６に直接接続されたグラウンド用ト
レース２２ｂは“Ｖ”字形に分岐されており、その分岐
部２２ｂ’にはグラウンド用トレース２２ａの一端が接
続される。また、他端にはグラウンド用トレース２２の
一端が接続され、このグラウンド用トレース２２の他端
はグラウンド用ビアホール２１に接続される。図示しな
かったが、グラウンド用ビアホール２１は、前述したも
のと同様、印刷回路基板１０上面のモールドランナーゲ
ート（図２の図面符号１７）に接続できる。従来の場合
と同様、前記モールドランナーゲート１７は、半導体チ
ップのグラウンドボンドパッド（図示せず）とワイヤボ
ンディングされたグラウンドリング〔図１１（ｂ）の図
面符号２５〕に電気的に接続されている。
２０を容易に形成させ得る印刷回路基板１０の構造の一
例を図６を参照して説明する。先ず、グラウンド用ビア
ホール２１からグラウンド用トレース２２、２２ａ、２
２ｂが延長されてバスライン２６に接続される。具体的
には、バスライン２６に直接接続されたグラウンド用ト
レース２２ｂは“Ｖ”字形に分岐されており、その分岐
部２２ｂ’にはグラウンド用トレース２２ａの一端が接
続される。また、他端にはグラウンド用トレース２２の
一端が接続され、このグラウンド用トレース２２の他端
はグラウンド用ビアホール２１に接続される。図示しな
かったが、グラウンド用ビアホール２１は、前述したも
のと同様、印刷回路基板１０上面のモールドランナーゲ
ート（図２の図面符号１７）に接続できる。従来の場合
と同様、前記モールドランナーゲート１７は、半導体チ
ップのグラウンドボンドパッド（図示せず）とワイヤボ
ンディングされたグラウンドリング〔図１１（ｂ）の図
面符号２５〕に電気的に接続されている。
【００３０】グラウンド用トレース２２、２２ａ、２２
ｂには、通常の導電性トレース１２がなす回路パターン
の場合と同様、ソルダーマスク１５でコーティングされ
ているが、スポット形グラウンド部２０を形成させよう
とする部分、つまり、幅広のグラウンド用トレース２２
ｂが合致する分岐部２２ｂ’の略中央には、ソルダーマ
スク１５がコーティングされていない開放領域として形
成される。一方、２本に分岐された“Ｖ”字形のグラウ
ンド用トレース２２ｂの各線は、バスライン２６より厚
さ及び／又は幅が小さく、前記分岐点２２ｂ’に一端が
連結されるグラウンド用トレース２２ａはグラウンド用
トレース２２ｂより厚さ及び／又は幅が小さく形成さ
れ、これにより、鍍金時に、グラウンド用トレース２２
ａに過電流が流れ、よってスポット形グラウンド部２０
には、ソルダーマスク１５の高さより厚い鍍金層が、一
回だけの通常の鍍金手順により容易に形成できる。した
がって、モールディング時に、高温高圧の溶融モールデ
ィング樹脂の流入により発生する静電荷は、発生すると
即時に前記グラウンド部２０を経てモールド中に伝達、
除去できる。
ｂには、通常の導電性トレース１２がなす回路パターン
の場合と同様、ソルダーマスク１５でコーティングされ
ているが、スポット形グラウンド部２０を形成させよう
とする部分、つまり、幅広のグラウンド用トレース２２
ｂが合致する分岐部２２ｂ’の略中央には、ソルダーマ
スク１５がコーティングされていない開放領域として形
成される。一方、２本に分岐された“Ｖ”字形のグラウ
ンド用トレース２２ｂの各線は、バスライン２６より厚
さ及び／又は幅が小さく、前記分岐点２２ｂ’に一端が
連結されるグラウンド用トレース２２ａはグラウンド用
トレース２２ｂより厚さ及び／又は幅が小さく形成さ
れ、これにより、鍍金時に、グラウンド用トレース２２
ａに過電流が流れ、よってスポット形グラウンド部２０
には、ソルダーマスク１５の高さより厚い鍍金層が、一
回だけの通常の鍍金手順により容易に形成できる。した
がって、モールディング時に、高温高圧の溶融モールデ
ィング樹脂の流入により発生する静電荷は、発生すると
即時に前記グラウンド部２０を経てモールド中に伝達、
除去できる。
【００３１】以上説明したような本発明の好ましい実施
の形態においては、グラウンド部２０が平板状及びスポ
ット形に形成される場合のみを示したが、本発明はこれ
に限定されず、その形状は必要に応じた任意の形状とし
てもよく、その位置、面積及び高さも、モールドとのグ
ラウンドを確実にする範囲であれば適切な任意値を選択
してよく、これも本発明の技術範囲に含まれる。図８は
半導体パッケージ用印刷回路基板１０をモールディング
するための上部モールド３０ａの一例を示す斜視図で、
理解の容易のために、図４（ａ）を併せて参照する。
の形態においては、グラウンド部２０が平板状及びスポ
ット形に形成される場合のみを示したが、本発明はこれ
に限定されず、その形状は必要に応じた任意の形状とし
てもよく、その位置、面積及び高さも、モールドとのグ
ラウンドを確実にする範囲であれば適切な任意値を選択
してよく、これも本発明の技術範囲に含まれる。図８は
半導体パッケージ用印刷回路基板１０をモールディング
するための上部モールド３０ａの一例を示す斜視図で、
理解の容易のために、図４（ａ）を併せて参照する。
【００３２】図８に示す上部モールドは、樹脂封止部で
封止される半導体チップなどが受容される凹部３１が形
成される。この凹部３１の一側コーナー部は、溶融樹脂
の注入通路であるランナー３２により外部に連通され、
このランナー３２は溶融樹脂が貯蔵されているポート
（図示せず）に連通される。上部モールド３０ａには、
印刷回路基板のツーリングホール（図９の図面符号１
８）に挿支されるツーリングピン３３が形成されている
ので、図９に示すような本発明の実施の形態に採用して
いるように、ツーリングホール１８の内面をグラウンド
部として使用する場合、グラウンドのために用いること
ができる。
封止される半導体チップなどが受容される凹部３１が形
成される。この凹部３１の一側コーナー部は、溶融樹脂
の注入通路であるランナー３２により外部に連通され、
このランナー３２は溶融樹脂が貯蔵されているポート
（図示せず）に連通される。上部モールド３０ａには、
印刷回路基板のツーリングホール（図９の図面符号１
８）に挿支されるツーリングピン３３が形成されている
ので、図９に示すような本発明の実施の形態に採用して
いるように、ツーリングホール１８の内面をグラウンド
部として使用する場合、グラウンドのために用いること
ができる。
【００３３】図８に説明した事項に関し、図９は、本発
明の好ましい他の実施の形態による印刷回路基板１０の
底面図であり、図１０は図９のＤ−Ｄ線についての断面
図である。前述したように、ツーリングホール１８の一
側コーナー部の内面を導電性金属で鍍金してグラウンド
部２０として使用している。図９に示す本発明の実施の
形態による印刷回路基板１０の基本構成は、前述した本
発明の他の実施の形態の場合と実質的に同一であるの
で、同一構成部に対する説明は省略し、相違部分につい
てだけ説明する。図９において、グラウンド用ビアホー
ル２１の位置、接続状態などは前述したものと同じであ
り、グラウンド用トレース２２の一端は前記グラウンド
用ビアホール２１に接続され、他端はグラウンド部２０
としての一側コーナー部のツーリングホール１８に接続
される。
明の好ましい他の実施の形態による印刷回路基板１０の
底面図であり、図１０は図９のＤ−Ｄ線についての断面
図である。前述したように、ツーリングホール１８の一
側コーナー部の内面を導電性金属で鍍金してグラウンド
部２０として使用している。図９に示す本発明の実施の
形態による印刷回路基板１０の基本構成は、前述した本
発明の他の実施の形態の場合と実質的に同一であるの
で、同一構成部に対する説明は省略し、相違部分につい
てだけ説明する。図９において、グラウンド用ビアホー
ル２１の位置、接続状態などは前述したものと同じであ
り、グラウンド用トレース２２の一端は前記グラウンド
用ビアホール２１に接続され、他端はグラウンド部２０
としての一側コーナー部のツーリングホール１８に接続
される。
【００３４】図１０に示すように、グラウンド部２０と
して選択されたツーリングホール１８の内面には、上部
モールド３０ａのツーリングピン３３の挿支時に通電さ
れるように、所定厚さの銅鍍金薄膜２３が形成される。
この銅鍍金薄膜２３は、初めに無電解鍍金させた後、電
解鍍金させることが鍍金の容易性の面で好ましく、これ
は通常のビアホールの形成方法と同じであることから、
これに対するそれ以上の説明は省略する。形成される前
記銅鍍金薄膜２３の厚さは、上部モールド３０ａのツー
リングピン３３がグラウンド部２０として選択されたツ
ーリングホール１８に容易に挿支されるように、あまり
厚くしないことが好ましいが、その厚さが薄すぎる場合
には、前記ツーリングピン３３との通電状態が不良にな
る虞を考慮してその厚さが決定される。銅鍍金薄膜２３
は銅だけ限定されず、金、銀、ソルダーなど導電性の良
好な金属であればいずれを使用してもよい。
して選択されたツーリングホール１８の内面には、上部
モールド３０ａのツーリングピン３３の挿支時に通電さ
れるように、所定厚さの銅鍍金薄膜２３が形成される。
この銅鍍金薄膜２３は、初めに無電解鍍金させた後、電
解鍍金させることが鍍金の容易性の面で好ましく、これ
は通常のビアホールの形成方法と同じであることから、
これに対するそれ以上の説明は省略する。形成される前
記銅鍍金薄膜２３の厚さは、上部モールド３０ａのツー
リングピン３３がグラウンド部２０として選択されたツ
ーリングホール１８に容易に挿支されるように、あまり
厚くしないことが好ましいが、その厚さが薄すぎる場合
には、前記ツーリングピン３３との通電状態が不良にな
る虞を考慮してその厚さが決定される。銅鍍金薄膜２３
は銅だけ限定されず、金、銀、ソルダーなど導電性の良
好な金属であればいずれを使用してもよい。
【００３５】一方、前記グラウンド用ビアホール２０
は、モールドランナーゲートに接続できる点、及びソル
ダーマスク１５の形成領域など、前述した事項以外の諸
般の事項は、前述したものと実質的に同一であるので、
これに対する各部の説明を参照する。
は、モールドランナーゲートに接続できる点、及びソル
ダーマスク１５の形成領域など、前述した事項以外の諸
般の事項は、前述したものと実質的に同一であるので、
これに対する各部の説明を参照する。
【００３６】
【発明の効果】以上説明したように、本発明による印刷
回路基板を使用してボールグリッドアレイ半導体パッケ
ージを製造する場合、特にモールディング過程におい
て、高温高圧の溶融モールディング樹脂を流入させる際
の摩擦により発生する静電荷を、グラウンド部を経てモ
ールド中に即時に放出させることができるので、静電荷
の蓄積による急激な静電荷放電による半導体パッケージ
の重要構成部、例えば半導体チップ、ボンディングワイ
ヤ、導電性トレースなどが損傷するのを効果的に防止す
ることができ、よって半導体パッケージの信頼性を高め
ることができる。
回路基板を使用してボールグリッドアレイ半導体パッケ
ージを製造する場合、特にモールディング過程におい
て、高温高圧の溶融モールディング樹脂を流入させる際
の摩擦により発生する静電荷を、グラウンド部を経てモ
ールド中に即時に放出させることができるので、静電荷
の蓄積による急激な静電荷放電による半導体パッケージ
の重要構成部、例えば半導体チップ、ボンディングワイ
ヤ、導電性トレースなどが損傷するのを効果的に防止す
ることができ、よって半導体パッケージの信頼性を高め
ることができる。
【図１】本発明の好ましい実施の形態による印刷回路基
板の底面図である。
板の底面図である。
【図２】本発明の好ましい実施の形態による印刷回路基
板の底面図である。
板の底面図である。
【図３】図１及び図２の印刷回路基板に形成されたグラ
ウンド部の拡大断面図である。
ウンド部の拡大断面図である。
【図４】（ａ）は、モールディング時において、図１及
び図２の印刷回路基板の上下部モールド間の挟支状態を
示す断面図であり、（ｂ）は、グラウンド部とモールド
との当接状態を示す図４（ａ）のＡ部の拡大図である。
び図２の印刷回路基板の上下部モールド間の挟支状態を
示す断面図であり、（ｂ）は、グラウンド部とモールド
との当接状態を示す図４（ａ）のＡ部の拡大図である。
【図５】本発明の好ましい他の実施の形態による印刷回
路基板の底面図である。
路基板の底面図である。
【図６】図５のＢ部拡大図である。
【図７】図６のＣ−Ｃ線についての断面図である。
【図８】半導体パッケージ用印刷回路基板のモールディ
ング用上部モールドの一例を示す斜視図である。
ング用上部モールドの一例を示す斜視図である。
【図９】本発明の好ましいさらに他の実施の形態による
印刷回路基板の底面図である。
印刷回路基板の底面図である。
【図１０】図９のＤ−Ｄ線についての断面図である。
【図１１】（ａ）は、従来の印刷回路基板の平面図，
（ｂ）は、同底面図である。
（ｂ）は、同底面図である。
【図１２】従来の印刷回路基板が適用されたボールグリ
ッドアレイ半導体パッケージの断面図である。
ッドアレイ半導体パッケージの断面図である。
【図１３】図１２のビアホールの断面図である。
【図１４】図１１（ｂ）のＥ−Ｅ線についての断面図で
ある。
ある。
【図１５】半導体パッケージへのモールディング時にお
いて、従来の印刷回路基板の上下部モールドとの接触状
態を示す断面図である。
いて、従来の印刷回路基板の上下部モールドとの接触状
態を示す断面図である。
１０ 印刷回路基板 １１ 樹脂基板 １２ 導電性トレース １３ 導電性ビアホール １４ ソルダーボールランド １５ ソルダーマスク １６ 半導体チップ搭載部 １７ モールドランナーゲート １８ ツーリングホール １９ シンギュレーションホール １９’ シンギュレーション仮想ライン ２０ グラウンド部 ２１ グラウンド用ビアホール ２２、２２ａ、２２ｂ グラウンド用トレース ２５ グラウンド用リング ２６ バスライン ３０ａ 上部モールド ３０ｂ 下部モールド ３１、３１’ 凹部 ３２ ランナー ３３ ツーリングピン ３４ キャビティ ４０ 半導体チップ ５０ 導電性ワイヤ ６０ 接着層 ７０ 樹脂封止部 ８０ ソルダーボール
Claims (11)
- 【請求項１】 樹脂基板と、 前記樹脂基板の上面中央部に形成される半導体チップ搭
載部と、 前記樹脂基板の上下面に所定の回路パターンをなし、少
なくとも一つのグラウンド用トレースが含まれた多数の
導電性トレースと、 前記樹脂基板の上下面の前記回路パターンを電気的に連
結する多数の導電性ビアホールと、 前記樹脂基板の上下面の回路パターン上にコーティング
され、前記多数の導電性トレースの相互間を絶縁及び保
護するソルダーマスクと、 前記グラウンド用トレースと電気的に連結され、モール
ディング時にモールドと当接して静電荷の蓄積を回避す
るためのグラウンド部とから構成されることを特徴とす
るボールグリッドアレイ半導体パッケージ用静電荷除去
型の印刷回路基板。 - 【請求項２】 前記多数の導電性ビアホールは、少なく
とも一つのグラウンド用ビアホールを含み、前記グラウ
ンド用ビアホールが前記グラウンド用トレースと電気的
に連結されることを特徴とする請求項１記載のボールグ
リッドアレイ半導体パッケージ用静電荷除去型の印刷回
路基板。 - 【請求項３】 前記回路パターンに隣接した外側に形成
される複数のシンギュレーション用ホールを含み、前記
グラウンド部が前記複数のシンギュレーション用ホール
を連結する四角仮想ラインであるシンギュレーションラ
インの外側に存在することを特徴とする請求項１記載の
ボールグリッドアレイ半導体パッケージ用静電荷除去型
の印刷回路基板。 - 【請求項４】 前記グラウンド部が前記樹脂基板の半導
体チップ搭載部の反対面に位置し、前記ソルダーマスク
上に平板状に露出されることを特徴とする請求項３記載
のボールグリッドアレイ半導体パッケージ用静電荷除去
型の印刷回路基板。 - 【請求項５】 前記グラウンド部が前記樹脂基板の一側
面に位置し、ソルダーマスク上に露出されることを特徴
とする請求項１記載のボールグリッドアレイ半導体パッ
ケージ用静電荷除去型の印刷回路基板。 - 【請求項６】 前記樹脂基板の上面の一側コーナー部に
導電性金属で形成され、グラウンド連結されたモールド
ランナーゲートを有し、前記グラウンド部が前記モール
ドランナーゲートにグラウンドビアホール及び／又はグ
ラウンド用トレースにより電気的に連結されることを特
徴とする請求項１記載のボールグリッドアレイ半導体パ
ッケージ用静電荷除去型の印刷回路基板。 - 【請求項７】 前記グラウンド部の高さが少なくとも前
記ソルダーマスクの高さ以上に露出されることを特徴と
する請求項１記載のボールグリッドアレイ半導体パッケ
ージ用静電荷除去型の印刷回路基板。 - 【請求項８】 前記回路パターンに隣接した外側に形成
される複数のツーリングホールをさらに含み、上部モー
ルドのツーリングピンの挿支時において、ツーリングピ
ンにグラウンディングできるように、前記グラウンド部
が前記複数のツーリングホールの少なくとも一つは前記
グラウンド用トレースと電気的に連結されることを特徴
とする請求項１記載のボールグリッドアレイ半導体パッ
ケージ用静電荷除去型の印刷回路基板。 - 【請求項９】 前記グラウンド部が前記樹脂基板の半導
体チップ搭載部の反対面に位置し、スポット形にソルダ
ーマスク上に露出されることを特徴とする請求項２記載
のボールグリッドアレイ半導体パッケージ用静電荷除去
型の印刷回路基板。 - 【請求項１０】 グラウンド用トレースが“Ｖ”字形に
分岐され、その分岐部には前記グラウンド用トレースの
厚さ及び／又は幅より小さいほかのグラウンド用トレー
スの一端が接続され、その他端はグラウンド用ビアホー
ルに接続され、前記分岐部の中央にグラウンド部がスポ
ット形にソルダーマスク上に露出されることを特徴とす
る請求項１記載のボールグリッドアレイ半導体パッケー
ジ用静電荷除去型の印刷回路基板。 - 【請求項１１】 前記グラウンド部の表面に導電性金属
鍍金層が形成されることを特徴とする請求項１記載のボ
ールグリッドアレイ半導体パッケージ用静電荷除去型の
印刷回路基板。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980019304A KR100331072B1 (ko) | 1998-05-27 | 1998-05-27 | 인쇄회로기판 |
| KR1998/P19304 | 1998-09-08 | ||
| KR1019980036897A KR100298689B1 (ko) | 1998-09-08 | 1998-09-08 | 정전기방지를위한반도체패키지용인쇄회로기판 |
| KR1998/P36898 | 1998-09-08 | ||
| KR1998/P36897 | 1998-09-08 | ||
| KR1019980036898A KR100324939B1 (ko) | 1998-09-08 | 1998-09-08 | 정전기방지를위한반도체패키지용인쇄회로기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354682A JPH11354682A (ja) | 1999-12-24 |
| JP2997746B2 true JP2997746B2 (ja) | 2000-01-11 |
Family
ID=27349742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10346145A Expired - Fee Related JP2997746B2 (ja) | 1998-05-27 | 1998-12-04 | 印刷回路基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6246015B1 (ja) |
| JP (1) | JP2997746B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047470A (en) * | 1997-08-20 | 2000-04-11 | Micron Technology, Inc. | Singulation methods |
| JP3314304B2 (ja) * | 1999-06-07 | 2002-08-12 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ用の回路基板 |
| JP3427352B2 (ja) * | 1999-08-24 | 2003-07-14 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ用回路基板 |
| JP3488888B2 (ja) * | 2000-06-19 | 2004-01-19 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ用回路基板の製造方法及びそれを用いた半導体パッケージ用回路基板 |
| US6429385B1 (en) * | 2000-08-08 | 2002-08-06 | Micron Technology, Inc. | Non-continuous conductive layer for laminated substrates |
| US7221043B1 (en) * | 2000-10-20 | 2007-05-22 | Silverbrook Research Pty Ltd | Integrated circuit carrier with recesses |
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1999
- 1999-01-29 US US09/240,422 patent/US6246015B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
| US6246015B1 (en) | 2001-06-12 |
| JPH11354682A (ja) | 1999-12-24 |
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