JP2988518B2 - マルチプロセッサ制御方式 - Google Patents
マルチプロセッサ制御方式Info
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- JP2988518B2 JP2988518B2 JP9083288A JP8328897A JP2988518B2 JP 2988518 B2 JP2988518 B2 JP 2988518B2 JP 9083288 A JP9083288 A JP 9083288A JP 8328897 A JP8328897 A JP 8328897A JP 2988518 B2 JP2988518 B2 JP 2988518B2
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Description
【０００１】
【発明の属する技術分野】本発明は複数のプロセッサを
有するマルチプロセッサシステムにおけるマルチプロセ
ッサ制御方式に関し、特にマスタプロセッサを指定して
マルチプロセッサシステムを立ち上げるマルチプロセッ
サシステムにおけるマルチプロセッサ制御方式に関す
る。
有するマルチプロセッサシステムにおけるマルチプロセ
ッサ制御方式に関し、特にマスタプロセッサを指定して
マルチプロセッサシステムを立ち上げるマルチプロセッ
サシステムにおけるマルチプロセッサ制御方式に関す
る。
【０００２】
【従来の技術】従来、マルチプロセッサシステムにおい
て、マスタプロセッサを決定する方法として、メインメ
モリの特定の領域にシステム構成テーブルを持ち、各プ
ロセッサが自プロセッサ番号に対応するビットをセット
し、最小のプロセッサ番号のプロセッサをマスタプロセ
ッサとして判別するという方法があった（例えば、特開
昭６１−２５３５５１号公報，特開昭６３−１８２７６
８号公報等参照）。
て、マスタプロセッサを決定する方法として、メインメ
モリの特定の領域にシステム構成テーブルを持ち、各プ
ロセッサが自プロセッサ番号に対応するビットをセット
し、最小のプロセッサ番号のプロセッサをマスタプロセ
ッサとして判別するという方法があった（例えば、特開
昭６１−２５３５５１号公報，特開昭６３−１８２７６
８号公報等参照）。
【０００３】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、各プロセッサ間で同期をとってメイン
メモリにビットを書き込むために長い制限時間が必要に
なるということである。その理由は、各プロセッサがメ
インメモリに自プロセッサ番号を書き込む処理は、ソフ
トウェア的に同期をとって行われなければ、それぞれの
プロセッサが自プロセッサをマスタプロセッサと誤認し
て誤動作する可能性があるからである。
の技術において、各プロセッサ間で同期をとってメイン
メモリにビットを書き込むために長い制限時間が必要に
なるということである。その理由は、各プロセッサがメ
インメモリに自プロセッサ番号を書き込む処理は、ソフ
トウェア的に同期をとって行われなければ、それぞれの
プロセッサが自プロセッサをマスタプロセッサと誤認し
て誤動作する可能性があるからである。
【０００４】第２の問題点は、従来の技術において、１
つのプロセッサの負荷を大きくする可能性があるという
ことである。その理由は、最小のプロセッサ番号のプロ
セッサがマスタプロセッサであると判別されるので、偏
ったプロセッサのみがマスタプロセッサとなるおそれが
あるからである。
つのプロセッサの負荷を大きくする可能性があるという
ことである。その理由は、最小のプロセッサ番号のプロ
セッサがマスタプロセッサであると判別されるので、偏
ったプロセッサのみがマスタプロセッサとなるおそれが
あるからである。
【０００５】第３の問題点は、従来の技術において、障
害発生後のマルチプロセッサシステムの再立ち上げ時に
システムストールが発生するするおそれがあるというこ
とである。その理由は、障害が発生したプロセッサが再
立ち上げ後にマスタプロセッサとなるおそれがあるから
である。
害発生後のマルチプロセッサシステムの再立ち上げ時に
システムストールが発生するするおそれがあるというこ
とである。その理由は、障害が発生したプロセッサが再
立ち上げ後にマスタプロセッサとなるおそれがあるから
である。
【０００６】本発明の目的は、マスタプロセッサの認識
処理を行う際に時間制限を意識しないですむようにした
マルチプロセッサ制御方式を提供することにある。
処理を行う際に時間制限を意識しないですむようにした
マルチプロセッサ制御方式を提供することにある。
【０００７】また、本発明の他の目的は、偏ったプロセ
ッサのみがマスタプロセッサとなることを防止し、１つ
のプロセッサの負荷を大きくすることを避けるようにし
たマルチプロセッサ制御方式を提供することにある。
ッサのみがマスタプロセッサとなることを防止し、１つ
のプロセッサの負荷を大きくすることを避けるようにし
たマルチプロセッサ制御方式を提供することにある。
【０００８】さらに、本発明の別の目的は、マスタプロ
セッサ番号の変更を可能とすることによって、マスタプ
ロセッサの故障によるシステムストールを避けるように
したマルチプロセッサ制御方式を提供することにある。
セッサ番号の変更を可能とすることによって、マスタプ
ロセッサの故障によるシステムストールを避けるように
したマルチプロセッサ制御方式を提供することにある。
【０００９】
【課題を解決するための手段】本発明のマルチプロセッ
サ制御方式は、複数のプロセッサを有するマルチプロセ
ッサシステムにおいて、バックアップメモリ上に設けら
れマルチプロセッサシステムに存在する有効な全てのプ
ロセッサ番号を記載するプロセッサ番号テーブルと、マ
ルチプロセッサシステムを立ち上げる毎に乱数を発生さ
せる乱数発生回路と、マルチプロセッサシステムの立ち
上げ時に各プロセッサ上で動作し前記乱数発生回路によ
り発生された乱数を取得して該乱数に基づくポインタを
用いることによって前記プロセッサ番号テーブルよりプ
ロセッサ番号を読み出し、該プロセッサ番号が自プロセ
ッサのプロセッサ番号と一致すれば自プロセッサをマス
タプロセッサとして立ち上げ、該プロセッサ番号が自プ
ロセッサ番号と一致しなければ自プロセッサをスレーブ
プロセッサとして立ち上げるシステム立ち上げ手段を備
える制御手段とを有する。
サ制御方式は、複数のプロセッサを有するマルチプロセ
ッサシステムにおいて、バックアップメモリ上に設けら
れマルチプロセッサシステムに存在する有効な全てのプ
ロセッサ番号を記載するプロセッサ番号テーブルと、マ
ルチプロセッサシステムを立ち上げる毎に乱数を発生さ
せる乱数発生回路と、マルチプロセッサシステムの立ち
上げ時に各プロセッサ上で動作し前記乱数発生回路によ
り発生された乱数を取得して該乱数に基づくポインタを
用いることによって前記プロセッサ番号テーブルよりプ
ロセッサ番号を読み出し、該プロセッサ番号が自プロセ
ッサのプロセッサ番号と一致すれば自プロセッサをマス
タプロセッサとして立ち上げ、該プロセッサ番号が自プ
ロセッサ番号と一致しなければ自プロセッサをスレーブ
プロセッサとして立ち上げるシステム立ち上げ手段を備
える制御手段とを有する。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１１】図１は、本発明の一実施の形態に係るマル
チプロセッサ制御方式の構成を示すブロック図である。
本実施の形態に係るマルチプロセッサ制御方式は、ＭＰ
Ｕ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等
でなる複数（図示は４つ）のプロセッサ１，２，３，４
と、マルチプロセッサシステム上に存在する有効な全プ
ロセッサ番号を格納するための特定の領域であるプロセ
ッサ番号テーブル５１を備えるバックアップメモリ５
と、マルチプロセッサシステムへの電源投入毎に乱数を
発生する乱数発生回路６と、プロセッサ１，２，３，
４，バックアップメモリ５および乱数発生回路６間を接
続するバス７とから、その主要部が構成されている。
チプロセッサ制御方式の構成を示すブロック図である。
本実施の形態に係るマルチプロセッサ制御方式は、ＭＰ
Ｕ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等
でなる複数（図示は４つ）のプロセッサ１，２，３，４
と、マルチプロセッサシステム上に存在する有効な全プ
ロセッサ番号を格納するための特定の領域であるプロセ
ッサ番号テーブル５１を備えるバックアップメモリ５
と、マルチプロセッサシステムへの電源投入毎に乱数を
発生する乱数発生回路６と、プロセッサ１，２，３，
４，バックアップメモリ５および乱数発生回路６間を接
続するバス７とから、その主要部が構成されている。
【００１２】プロセッサ１，２，３，４上では、システ
ム立ち上げ手段１１１，２１１，３１１，４１１および
障害処理手段１１２，２１２，３１２，４１２を備える
制御プログラム１１，２１，３１，４１がそれぞれ動作
するようになっている。制御プログラム１１，２１，３
１，４１は、プロセッサ１，２，３，４上のＥＰＲＯＭ
（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納された立ち上げプ
ログラム等で実現される。また、プロセッサ１，２，
３，４には、バス７をハードウェア的に制御するバスコ
ントローラ１２，２２，３２，４２がそれぞれ設けられ
ている。さらに、プロセッサ１，２，３，４には、自プ
ロセッサ番号を設定するためのディップスイッチ１ａ，
２ａ，３ａ，４ａがそれぞれ設けられている。
ム立ち上げ手段１１１，２１１，３１１，４１１および
障害処理手段１１２，２１２，３１２，４１２を備える
制御プログラム１１，２１，３１，４１がそれぞれ動作
するようになっている。制御プログラム１１，２１，３
１，４１は、プロセッサ１，２，３，４上のＥＰＲＯＭ
（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納された立ち上げプ
ログラム等で実現される。また、プロセッサ１，２，
３，４には、バス７をハードウェア的に制御するバスコ
ントローラ１２，２２，３２，４２がそれぞれ設けられ
ている。さらに、プロセッサ１，２，３，４には、自プ
ロセッサ番号を設定するためのディップスイッチ１ａ，
２ａ，３ａ，４ａがそれぞれ設けられている。
【００１３】図２（ａ），（ｂ）は、プロセッサ番号テ
ーブル５１の内容を例示する図である。本例のプロセッ
サ番号テーブル５１は、プロセッサ番号を格納するため
の９つのエントリを有しており、障害発生前の図２
（ａ）の状態では、上のエントリから順にプロセッサ番
号１，２，３，４がサイクリックに書き込まれている。
ーブル５１の内容を例示する図である。本例のプロセッ
サ番号テーブル５１は、プロセッサ番号を格納するため
の９つのエントリを有しており、障害発生前の図２
（ａ）の状態では、上のエントリから順にプロセッサ番
号１，２，３，４がサイクリックに書き込まれている。
【００１４】図３を参照すると、システム立ち上げ手段
１１１，２１１，３１１，４１１の処理は、乱数引き取
りステップＡ１と、剰余対応プロセッサ番号リードステ
ップＡ２と、自プロセッサ番号リードステップＡ３と、
一致判定ステップＡ４と、スレーブプロセッサ設定ステ
ップＡ５と、マスタプロセッサ設定ステップＡ６とから
なる。
１１１，２１１，３１１，４１１の処理は、乱数引き取
りステップＡ１と、剰余対応プロセッサ番号リードステ
ップＡ２と、自プロセッサ番号リードステップＡ３と、
一致判定ステップＡ４と、スレーブプロセッサ設定ステ
ップＡ５と、マスタプロセッサ設定ステップＡ６とから
なる。
【００１５】図４を参照すると、障害処理手段１１２，
２１２，３１２，４１２の処理は、プロセッサ番号テー
ブル取得ステップＢ１と、プロセッサ番号テーブル再格
納ステップＢ２とからなる。
２１２，３１２，４１２の処理は、プロセッサ番号テー
ブル取得ステップＢ１と、プロセッサ番号テーブル再格
納ステップＢ２とからなる。
【００１６】次に、このように構成された本実施の形態
に係るマルチプロセッサ制御方式の動作について説明す
る。
に係るマルチプロセッサ制御方式の動作について説明す
る。
【００１７】マルチプロセッサシステムへの電源投入時
に、乱数発生回路６は、１回だけ乱数を発生して、それ
を保持する。乱数発生回路６にて乱数を発生させるタイ
ミングをマルチプロセッサシステムへの電源投入時の１
回だけとしたことにより、これ以降、各プロセッサ１，
２，３，４が乱数発生回路６に乱数を引き取りにきても
かならず同一の値になる。
に、乱数発生回路６は、１回だけ乱数を発生して、それ
を保持する。乱数発生回路６にて乱数を発生させるタイ
ミングをマルチプロセッサシステムへの電源投入時の１
回だけとしたことにより、これ以降、各プロセッサ１，
２，３，４が乱数発生回路６に乱数を引き取りにきても
かならず同一の値になる。
【００１８】次に、各プロセッサ１，２，３，４では、
制御プログラム１１，２１，３１，４１のシステム立ち
上げ手段１１１，２１１，３１１，４１１が、バスコン
トローラ１２，２２，３２，４２を介してバス７の使用
権の競合を制御しながら乱数発生回路６より乱数を引き
取り（ステップＡ１）、この乱数をプロセッサ番号テー
ブル５１のエントリ数”９”で除算した余りをポインタ
としてプロセッサ番号テーブル５１を検索して該当する
プロセッサ番号を１つ読み出す（ステップＡ２）。な
お、バス７の使用権の調停がバスコントローラ１２，２
２，３２，４２によりハードウェア的に行われるので、
ソフトウェア的な待合せ処理を考慮する必要がない。ま
た、ソフトウェア的な待合せ処理よりも、高速なアクセ
スが可能となる。
制御プログラム１１，２１，３１，４１のシステム立ち
上げ手段１１１，２１１，３１１，４１１が、バスコン
トローラ１２，２２，３２，４２を介してバス７の使用
権の競合を制御しながら乱数発生回路６より乱数を引き
取り（ステップＡ１）、この乱数をプロセッサ番号テー
ブル５１のエントリ数”９”で除算した余りをポインタ
としてプロセッサ番号テーブル５１を検索して該当する
プロセッサ番号を１つ読み出す（ステップＡ２）。な
お、バス７の使用権の調停がバスコントローラ１２，２
２，３２，４２によりハードウェア的に行われるので、
ソフトウェア的な待合せ処理を考慮する必要がない。ま
た、ソフトウェア的な待合せ処理よりも、高速なアクセ
スが可能となる。
【００１９】次に、システム立ち上げ手段１１１，２１
１，３１１，４１１は、自プロセッサのディップスイッ
チ１ａ，２ａ，３ａ，４ａから自プロセッサのプロセッ
サ番号をリードし（ステップＡ３）、リードしたプロセ
ッサ番号とプロセッサ番号テーブル５１から読み出した
プロセッサ番号とを比較し（ステップＡ４）、一致した
場合には自プロセッサがマスタプロセッサであると認識
して（ステップＡ６）、立ち上げ処理に移行する。
１，３１１，４１１は、自プロセッサのディップスイッ
チ１ａ，２ａ，３ａ，４ａから自プロセッサのプロセッ
サ番号をリードし（ステップＡ３）、リードしたプロセ
ッサ番号とプロセッサ番号テーブル５１から読み出した
プロセッサ番号とを比較し（ステップＡ４）、一致した
場合には自プロセッサがマスタプロセッサであると認識
して（ステップＡ６）、立ち上げ処理に移行する。
【００２０】一方、リードしたプロセッサ番号とプロセ
ッサ番号テーブル５１から読み出したプロセッサ番号が
一致しなかった場合、システム立ち上げ手段１１１，２
１１，３１１，４１１は、自プロセッサがスレーブプロ
セッサであると認識して（ステップＡ５）、立ち上げ処
理に移行する。
ッサ番号テーブル５１から読み出したプロセッサ番号が
一致しなかった場合、システム立ち上げ手段１１１，２
１１，３１１，４１１は、自プロセッサがスレーブプロ
セッサであると認識して（ステップＡ５）、立ち上げ処
理に移行する。
【００２１】また、マルチプロセッサシステムの運用中
にスレーブプロセッサに障害が発生した場合には、マス
タプロセッサは、プロセッサ間通信によってスレーブプ
ロセッサにおける障害の発生を認識して、このスレーブ
プロセッサを縮退状態にして制御を渡さないようにする
とともに、障害処理手段を起動する。以後、マスタプロ
セッサがプロセッサ１で、障害が発生したスレーブプロ
セッサがプロセッサ２であるものとして説明する。
にスレーブプロセッサに障害が発生した場合には、マス
タプロセッサは、プロセッサ間通信によってスレーブプ
ロセッサにおける障害の発生を認識して、このスレーブ
プロセッサを縮退状態にして制御を渡さないようにする
とともに、障害処理手段を起動する。以後、マスタプロ
セッサがプロセッサ１で、障害が発生したスレーブプロ
セッサがプロセッサ２であるものとして説明する。
【００２２】マスタプロセッサ１の障害処理手段１１２
は、バックアップメモリ５上のプロセッサ番号テーブル
５１からプロセッサ番号の情報（図２（ａ）参照）をリ
ードし（ステップＢ１）、障害の発生したスレーブプロ
セッサ２のプロセッサ番号”２”を除いたプロセッサ番
号の情報（図２（ｂ）参照）をプロセッサ番号テーブル
５１に再書き込みする（ステップＢ２）。具体的には、
上のエントリから順にプロセッサ番号１，３，４がサイ
クリックに書き込まれる。
は、バックアップメモリ５上のプロセッサ番号テーブル
５１からプロセッサ番号の情報（図２（ａ）参照）をリ
ードし（ステップＢ１）、障害の発生したスレーブプロ
セッサ２のプロセッサ番号”２”を除いたプロセッサ番
号の情報（図２（ｂ）参照）をプロセッサ番号テーブル
５１に再書き込みする（ステップＢ２）。具体的には、
上のエントリから順にプロセッサ番号１，３，４がサイ
クリックに書き込まれる。
【００２３】したがって、この後、マルチプロセッサシ
ステムが一旦停止されて再立ち上げされた際にも、障害
が発生したプロセッサ２がマスタプロセッサになること
はなく、システムストールが発生するおそれはない。な
お、プロセッサ２はマスタプロセッサによって障害の発
生が認識され、縮退状態で動作される。
ステムが一旦停止されて再立ち上げされた際にも、障害
が発生したプロセッサ２がマスタプロセッサになること
はなく、システムストールが発生するおそれはない。な
お、プロセッサ２はマスタプロセッサによって障害の発
生が認識され、縮退状態で動作される。
【００２４】また、マルチプロセッサシステムの運用中
にマスタプロセッサ１自身に障害が発生した場合には、
キャッシュや演算器等の障害で致命的でなければ、マス
タプロセッサ１は、障害処理手段１１２を起動して、ス
レーブプロセッサ２に障害が発生した場合と同様にし
て、プロセッサ番号テーブル５１を書き換え、しかる後
にシステムダウンとする。ただし、致命的な障害の場合
には、プロセッサ番号テーブル５１を書き換えることな
しに、システムダウンとなることはいうまでもない。
にマスタプロセッサ１自身に障害が発生した場合には、
キャッシュや演算器等の障害で致命的でなければ、マス
タプロセッサ１は、障害処理手段１１２を起動して、ス
レーブプロセッサ２に障害が発生した場合と同様にし
て、プロセッサ番号テーブル５１を書き換え、しかる後
にシステムダウンとする。ただし、致命的な障害の場合
には、プロセッサ番号テーブル５１を書き換えることな
しに、システムダウンとなることはいうまでもない。
【００２５】したがって、プロセッサ番号テーブル５１
が書き換えられた場合には、マルチプロセッサシステム
の再立ち上げ時に、障害が発生したプロセッサ１がマス
タプロセッサになることはなく、システムストールが発
生するおそれはない。なお、プロセッサ１はマスタプロ
セッサによって障害の発生が認識され、縮退状態で動作
される。
が書き換えられた場合には、マルチプロセッサシステム
の再立ち上げ時に、障害が発生したプロセッサ１がマス
タプロセッサになることはなく、システムストールが発
生するおそれはない。なお、プロセッサ１はマスタプロ
セッサによって障害の発生が認識され、縮退状態で動作
される。
【００２６】ところで、上記実施の形態では、プロセッ
サの数が４つの場合を例にとって説明したが、プロセッ
サの数が３つ以下、および５つ以上の場合にも本発明が
同様に適用可能であることはいうまでもない。
サの数が４つの場合を例にとって説明したが、プロセッ
サの数が３つ以下、および５つ以上の場合にも本発明が
同様に適用可能であることはいうまでもない。
【００２７】また、プロセッサ番号テーブル５１のエン
トリ数を９つとしたが、エントリ数が８つ以下、および
１０以上の場合にも本発明が同様に適用可能であること
はいうまでもない。
トリ数を９つとしたが、エントリ数が８つ以下、および
１０以上の場合にも本発明が同様に適用可能であること
はいうまでもない。
【００２８】さらに、乱数をプロセッサ番号テーブル５
１のエントリ数で除算した余りをポインタとした場合に
ついて説明したが、乱数からポインタを導出する演算が
この演算に限られないことはいうまでもない。
１のエントリ数で除算した余りをポインタとした場合に
ついて説明したが、乱数からポインタを導出する演算が
この演算に限られないことはいうまでもない。
【００２９】
【発明の効果】第１の効果は、マスタプロセッサの認識
処理を実行する際に時間制限を意識しないですむという
ことである。その理由は、待合せ処理等の同期を必要と
するソフトウェア処理がなくなったからである。
処理を実行する際に時間制限を意識しないですむという
ことである。その理由は、待合せ処理等の同期を必要と
するソフトウェア処理がなくなったからである。
【００３０】第２の効果は、偏ったプロセッサのみがマ
スタプロセッサとなり、負荷を大きくすることを避ける
ことができるということである。その理由は、乱数を発
生させることによって、各プロセッサがマスタプロセッ
サになる確率が平均化されるからである。
スタプロセッサとなり、負荷を大きくすることを避ける
ことができるということである。その理由は、乱数を発
生させることによって、各プロセッサがマスタプロセッ
サになる確率が平均化されるからである。
【００３１】第３の効果は、マスタプロセッサの故障に
よるシステムストールを避けることができるということ
である。その理由は、障害が発生したプロセッサのプロ
セッサ番号を除くようにプロセッサ番号テーブルを書き
換えるので、マルチプロセッサシステムの再立ち上げ後
に障害が発生したプロセッサがマスタプロセッサとなる
ことがないからである。
よるシステムストールを避けることができるということ
である。その理由は、障害が発生したプロセッサのプロ
セッサ番号を除くようにプロセッサ番号テーブルを書き
換えるので、マルチプロセッサシステムの再立ち上げ後
に障害が発生したプロセッサがマスタプロセッサとなる
ことがないからである。
【図１】本発明の一実施の形態に係るマルチプロセッサ
制御方式の構成を示すブロック図である。
制御方式の構成を示すブロック図である。
【図２】（ａ）および（ｂ）は図１中プロセッサ番号テ
ーブルの障害発生前および障害発生後の内容例をそれぞ
れ示す図である。
ーブルの障害発生前および障害発生後の内容例をそれぞ
れ示す図である。
【図３】図１中のシステム立ち上げ手段の処理を示すフ
ローチャートである。
ローチャートである。
【図４】図１中の障害処理手段の処理を示すフローチャ
ートである。
ートである。
１，２，３，４ プロセッサ ５ バックアップメモリ ６ 乱数発生回路 ７ バス １１，２１，３１，４１ 制御プログラム １２，２２，３２，４２ バスコントローラ ５１ プロセッサ番号テーブル １１１，２１１，３１１，４１１ システム立ち上げ手
段 １１２，２１２，３１２，４１２ 障害処理手段 Ａ１ 乱数引き取りステップ Ａ２ 剰余対応プロセッサ番号リードステップ Ａ３ 自プロセッサ番号リードステップ Ａ４ 一致判定ステップ Ａ５ スレーブプロセッサ設定ステップ Ａ６ マスタプロセッサ設定ステップ Ｂ１ プロセッサ番号テーブル取得ステップ Ｂ２ プロセッサ番号テーブル再格納ステップ
段 １１２，２１２，３１２，４１２ 障害処理手段 Ａ１ 乱数引き取りステップ Ａ２ 剰余対応プロセッサ番号リードステップ Ａ３ 自プロセッサ番号リードステップ Ａ４ 一致判定ステップ Ａ５ スレーブプロセッサ設定ステップ Ａ６ マスタプロセッサ設定ステップ Ｂ１ プロセッサ番号テーブル取得ステップ Ｂ２ プロセッサ番号テーブル再格納ステップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 - 15/16 470 G06F 11/16 - 11/20 310
Claims (3)
- 【請求項１】 複数のプロセッサを有するマルチプロセ
ッサシステムにおいて、 バックアップメモリ上に設けられマルチプロセッサシス
テムに存在する有効な全てのプロセッサ番号を記載する
プロセッサ番号テーブルと、 マルチプロセッサシステムを立ち上げる毎に乱数を発生
させる乱数発生回路と、 マルチプロセッサシステムの立ち上げ時に各プロセッサ
上で動作し、前記乱数発生回路により発生された乱数を
取得して該乱数に基づくポインタを用いることによって
前記プロセッサ番号テーブルよりプロセッサ番号を読み
出し、該プロセッサ番号が自プロセッサのプロセッサ番
号と一致すれば自プロセッサをマスタプロセッサとして
立ち上げ、該プロセッサ番号が自プロセッサ番号と一致
しなければ自プロセッサをスレーブプロセッサとして立
ち上げるシステム立ち上げ手段を備える制御手段とを有
することを特徴とするマルチプロセッサ制御方式。 - 【請求項２】 前記制御手段が、プロセッサの異常を検
出した際に前記バックアップメモリ上のプロセッサ番号
テーブルを書き換えることによって障害が発生したプロ
セッサをマスタプロセッサと認識することを避ける障害
処理手段を備える請求項１記載のマルチプロセッサ制御
方式。 - 【請求項３】 前記システム立ち上げ手段が、前記乱数
発生回路から取得した乱数を前記プロセッサ番号テーブ
ルのエントリ数で除算した余りをポインタとする請求項
１記載のマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083288A JP2988518B2 (ja) | 1997-03-17 | 1997-03-17 | マルチプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083288A JP2988518B2 (ja) | 1997-03-17 | 1997-03-17 | マルチプロセッサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10260948A JPH10260948A (ja) | 1998-09-29 |
| JP2988518B2 true JP2988518B2 (ja) | 1999-12-13 |
Family
ID=13798211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9083288A Expired - Fee Related JP2988518B2 (ja) | 1997-03-17 | 1997-03-17 | マルチプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988518B2 (ja) |
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1997
- 1997-03-17 JP JP9083288A patent/JP2988518B2/ja not_active Expired - Fee Related
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|---|---|
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