JP2973422B2

JP2973422B2 - 撮像装置

Info

Publication number: JP2973422B2
Application number: JP63216498A
Authority: JP
Inventors: 栄治大原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1999-11-08
Anticipated expiration: 2014-11-08
Also published as: JPH0265383A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は撮像装置に関し、より具体的には垂直アパー
チャ補正を簡単な回路構成で実現できる撮像装置に関す
る。

〔従来の技術〕

近年、FGA（フローティング・ゲート・アレイ）型の
エリア・センサが提案されている。その構成を第６図に
示す。10は多数の光電変換セル10Cがマトリクス状に位
置する光電変換部であり、10Vは垂直アドレスを指定す
る垂直アドレス線、10Sは、垂直アドレス線10Vで指定さ
れる行の光電変換セルの信号を読み出す信号読出線であ
る。12は、光電変換部10の光電変換信号をリセットする
リセット回路、14はクランプ回路、16は１ライン（水平
線）分の記憶容量を持つライン・メモリ、18は、ライン
・メモリ16の記憶値を順番に読み出す出力信号線、20は
ライン・メモリ16から読み出すべき記憶値を指定する水
平読出用のシフト・レジスタ、22は、当該シフト・レジ
スタ20の出力により開閉されるスイッチ、24は出力バッ
ファ、26Cは出力端子である。

28は、光電変換部10の垂直アドレス線10Vは順次起動
するアドレス・デコーダ、30は、垂直アドレス・データ
D_VAに従い、アドレス・デコーダ28が起動する垂直アド
レス線を指定するデコーダ駆動回路である。垂直アドレ
ス・データD_VAは例えば９ビットであり、その先頭ビッ
トで奇フィールドか偶フィールドかを指定し、残りの８
ビットで垂直アドレスを指定する。アドレス・デコーダ
28は、デコーダ駆動回路30からの偶／奇信号と上記垂直
アドレスとによって決定される垂直アドレス線10Vに読
出クロックφ_Ｈを印加し、他の垂直アドレス線10Vにク
ロックφ_Ｌを印加する。32は結合用コンデンサである。

12Tはリセット用FET、14Tはクランプ用FET、16Tはス
イッチング用FET、16Mはメモリ用コンデンサである。φ
_Ｇはリセット回路12のリセット用FET12Tを制御するリセ
ット・パルス、V_Rはクランプ電圧、φ_Ｃはクランプ・パ
ルス、φ_SHはFET16Tの開閉を制御するサンプル・ホール
ド用クロック、STAT1はシフト・レジスタ20を起動する
起動パルス、φ_Ｓは、シフト・レジスタ20に対するシフ
ト・パルスである。

光電変換セル10Cの構成を第７図に、その動作タイミ
ングを第８図に示す。34はクロックφ_H,φ_Ｌのパルス源
であり、第６図のアドレス・デコーダ28に相当する。36
は受光素子としてのＮチャンネルのジャンクションFET
であり、そのゲートＧはフローティングになっており、
コンデンサ38を介して垂直アドレス線10Vに接続する。F
ET36のドレインＤは直流電源V_DDに接続し、そのソース
Ｓは、リセット回路12のリセット用FET12Tに接続する。
FET36のソースＳが信号読出線10Sに接続する。第８図に
示す時刻t₁,t₂間にパルス源34により垂直アドレス線10V
がＨになると、FET36のゲート・ドレイン接合が順方向
にバイアスされ、コンデンサ38がプリチャージされる。
その後、もしもFET36のゲート領域に光が入射していな
ければ、第８図のt₂,t₃間ではFET36のゲートはフルに逆
バイアスされた状態のままとなる（第８図の点線）。ゲ
ート領域に光が入射している場合には、光励起された電
荷により徐々にコンデンサ38が放電し、ゲート電位が上
昇する（第８図の実線）。FET36のソース電位はゲート
電位に追従して変化するので、信号読出線10Sでは入射
光強度に応じた電圧が得られる。

第９図は第６図の撮像装置の撮像駆動タイミングを示
す。水平ブランキング信号HBLKにより水平ブランキング
期間が始まり、時刻t₁には垂直アドレスD_VAがデコーダ
駆動回路30に印加される。これにより、クロックφ_Ｈが
順次指定の垂直アドレス線10Vに、クロックφ_Ｌが他の
垂直アドレス線10Vに印加される。時刻t₁でクロックφ
_ＬがＬレベルになると、連係する光電変換セル10CのFET
36は全てオフになるので、指定の垂直アドレス線10Vに
接続する光電変換セル10Cの信号のみが信号読出線10Sに
読み出される。t₁〜t₂間ではクランプ・パルスφ_ＣがＨ
であり、サンプル・ホールド・パルスφ_SHがＨになって
いるので、ライン・メモリ16のコンデンサ16Mは基準電
位V_Rにリセットされる。クランプ用FET14Tはt₃でオープ
ンになる。t₄〜t₅間でクロックφ_ＨがＨになるとコンデ
ンサ38はプリチャージされるが、その際、結合コンデン
サ32に現れる電圧は光電変換セル10Cにおける光励起電
圧による電荷量に比例した電圧になる。結合コンデンサ
32のこの電圧は、t₆〜t₇でφ_SHをＨにすることによっ
て、コンデンサ16Mに転送され、記憶される。

t₉〜t₁₁では、蓄積時間制御のためのリセット動作を
行っている。リセットする垂直ライン・アドレスをt₉に
指定し、t₁₀〜t₁₁で指定ラインの電荷をリセットする。
電荷蓄積時間は、リセット動作から次にそのラインの信
号を読み出すまでの時間になる。時刻t₁₃以後に水平シ
フト・レジスタ20にシフト・パルスφ_Ｓを印加すること
により、コンデンサ16Mの記憶信号が順次、出力信号線1
8上に転送され、バッファ24を介して出力端子26に出力
される。

第10図は、エリア・センサから得られる映像信号出力
に垂直アパーチャ補正を行う回路の従来例の構成ブロッ
ク図を示す。FGA型エリア・センサ40から出力された映
像信号は、S/H回路42でサンプル・ホールドされ、LPF44
でクロック・ノイズなどを除去されて、プロセス回路46
に印加される。プロセス回路46は、ガンマ補正などの公
知の映像信号処理を行う。プロセス回路46の出力はアン
プ48及びボリューム抵抗50により利得調整された後、CC
D遅延線52に印加される。遅延線52により1H分遅延され
た信号はバッファ54及びクロック・ノイズ除去用のLPF5
6を介して減算器58に供給される。減算器58は、プロセ
ス回路46の出力からLPF56の出力を減算することによ
り、1H遅延された映像信号との非相関成分を取り出す。
ベース・クリップ回路60で減算器58の出力から低レベル
・ノイズを除去し、加算器62でプロセス回路46の出力
に、ベース・クリップ回路60の出力（即ち、非相関成
分）を加算する。このようにして、垂直アパーチャ補正
が行われる。

〔発明が解決しようとする課題〕

上記従来例では、垂直アパーチャ補正のために1H遅延
線52が必要となり、これに伴って第10図の破線で囲んだ
ブロックの回路素子が必要になるので、回路が大規模化
するという欠点がある。また、減算器58により非相関成
分を取り出すために、ボリューム抵抗50により利得調整
を行わなければならない。更には、インターレース読出
を行う場合には、上記従来例では、１ラインおきの２つ
の水平信号間での垂直アパーチャ補正を行うことになる
が、隣り合った水平信号線間での垂直アパーチャ補正を
行う場合には、1H遅延線ではなく、フィールド・メモリ
などの1V遅延線が必要になり、回路も更に大規模化す
る。

そこで、本発明は、FGA型エリア・センサ自体に改良
を加え、より簡単な回路構成で垂直アパーチャ補正を行
える撮像装置を提示することを特徴とする。

〔課題を解決するための手段〕

本発明に係る撮像装置は、複数の画素がマトリックス
状に配置された光電変換手段と、前記光電変換手段の２
つの水平ラインの画素信号を読み出す２つの読み出し手
段と、前記２つの読み出し手段から読み出された２つの
水平ラインの画素信号の非相関部分を検出する非相関部
分検出手段と、前記光電変換手段と前記２つの読み出し
手段のそれぞれとの間に、１水平ライン分の画素信号を
記憶自在なライン・メモリとを有し、前記２つの読み出
し手段からそれぞれ１水平ライン分の画素信号を出力し
て非相関成分を検出した後、一方の前記ライン・メモリ
から再度、水平ラインの画素信号を読み出し、他方の前
記ライン・メモリからは更新された水平ラインの画素信
号を読み出して、これらの非相関成分を検出することを
特徴とする。

〔作用〕

一方の読出回路から任意の水平ラインの信号を読み出
し、これと実質的に同時に、他の読出回路を使って別の
任意の水平ラインの信号を読み出す。そして、これらほ
ぼ同時に読み出された映像信号の非相関成分を取り出
し、その成分を映像信号出力に加算すれば、垂直方向の
画質を改善でき、このための回路構成は簡単なもので済
む。

〔実施例〕

以下、図面を参照して本発明の一実施例を説明する。

第１図は第６図の従来例に対して第２の読出回路を付
加してエリア・センサの構成を示す。第６図と同じ構成
要素には同じ符号を付してあるが、第１の読出回路部分
には符号にａを付加し、第２の読出回路部分には符号に
ｂを付加して区別する。付加された第２の読出回路部分
は、従来例の第１の読出回路部分と全く同じ構成をして
いるので、詳しい説明は省略する。クランプ・パルスφ
_Ｃ及びV_REFは２つの読出回路で共通になっているが、勿
論独立に設けてもよい。

第２図を参照して、第１図のエリア・センサから、垂
直方向に隣り合う２ラインをほぼ同時に読み出すための
駆動タイミングを説明する。水平ブランキング期間t₂〜
t₇間でアドレスa_y1で指定されたラインの信号を第１の
ラン・メモリ16aに読み出し、t₉〜t₁₅間にアドレスa_y2
で指定されたラインの信号を第２のラン・メモリ16bに
読み出し、水平走査期間にシフト・レジスタ20で走査す
ることにより、出力V_oa,V_obを得る。第１フィールドで
は、a_y1＝1,3,5,7,……、a_y2＝2,4,6,8,……と指定し、
第２フィールドでは、a_y1＝2,4,6,8,……、a_y2＝3,5,7,
9,……と指定することにより、インターレース出力を得
ることができる。このときの、第１及び第２フィールド
での出力V_oa,V_obは表１のようになる。

また、第２図の駆動タイミングでは、水平ブランキン
グ期間内に順次２ラインをライン・メモリ16a,16bに読
み出すので、蓄積時刻のずれは高々10μsecである。

第３図は第１図のエリア・センサの２つの読出回路か
ら出力される２つの信号を使って、垂直アパーチャ補正
を行う回路の構成ブロック図を示す。第１図の構造のエ
リア・センサ64から出力される２つの信号V_oa,V_obはそ
れぞれ、S/H回路65a,65bでサンプル・ホールドされ、LP
F66a,66bによりクロック・ノイズなどを除去されて、プ
ロセス回路67a,67bに印加される。回路65a,66a,67aと回
路65b,66b,67bの特性は全く同じである。減算器68でプ
ロセス回路67aの出力からプロセス回路67bの出力を減算
して、非相関成分を取り出す。ベース・クリップ回路69
で減算器68の出力から低レベル・ノイズを除去し、加算
器70でベース・クリップ回路69をプロセス回路67aの出
力に加算する。この場合には、隣り合った２ライン間で
の垂直アパーチャ補正を行ったことになる。

第４図は第１図のエリア・センサの別の駆動タイミン
グを示す。この例では、垂直方向に１ラインおきに２つ
のラインの信号を常時得ることのできる。この駆動法で
は、第1Hにエリア・センサの第１ラインと第３ラインの
信号が出力端子26a,26bから出力されるが、第2Hでは、
第２のライン・メモリ16bは更新せずに再び走査するこ
とにより、第３ラインの信号が出力端子26bから出力さ
れる。他方、第１のライン・メモリ16aはクロックφ_SHa
により第５ラインの信号に更新され、出力端子26aから
は第５ラインの信号が出力される。第3Hでは、逆に第１
のライン・メモリ16aは第５ラインの信号を保持し、第
２のライン・メモリ16bはφ_SHbにより更新される。従っ
て、第3Hでは、出力端子26aから第５ラインの信号が、
出力端子26bから第７ラインの信号が出力される。この
ようにして、第１及び第２の出力端子26a,26bから、常
に１ラインおきの２つのラインの信号を得ることができ
る。

上記動作は第１フィールドでのものであるが、第２フ
ィールドでは、アドレス・データD_VAの変更により、第
２ラインと第４ライン、第４ラインと第６ライン、とい
うように、偶数ラインの２ライン出力を常に得ることが
でき、インターレース動作が可能になる。即ち、表２の
関係になる。

この駆動法では、２出力の蓄積時間は約63.5μsecず
れることになるが、蓄積時間が1/30秒とすれば、このず
れは全く問題にならず、実質的にはほぼ同時といえる。

第５図は、第４図の駆動タイミングの場合の垂直アパ
ーチャ補正回路の構成ブロック図を示す。基本的には、
第３図と同じ回路構成であり、同じ構成要素には同じ符
号を付してある。72は第４図の駆動タイミングで駆動さ
れるエリア・センサ、74a,74bは1H周期で切り換わるス
イッチである。スイッチ74a,74bはエリア・センサ72の
出力端子26a,26bに1H毎に交互に接続する。これによ
り、第１フィールドでは、S/H回路65aには1,3,5,7,9,…
…というラインの信号が印加され、S/H回路65bには3,5,
7,9,11,……というラインの信号が印加され、第２フィ
ールドでは、S/H回路65aには2,4,6,8,10,……というラ
インの信号が印加され、S/H回路65bには4,6,8,10,12,…
…というラインの信号が印加される。この結果、映像出
力信号と遅延信号を分離できる。S/H回路65a,65b以降の
処理は第３図の場合と同じである。

〔発明の効果〕

以上の説明から容易に理解できるように、本発明によ
れば、隣り合う２ライン又は１ラインおきの２ラインの
信号を実質的に同時に読み出せるので、垂直アパーチャ
補正の回路構成を簡単化できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構造図、第２図は第１図の
素子の駆動タイミングを示す参考図、第３図は第２図の
駆動タイミング時の垂直アパーチャ補正回路の構成ブロ
ック図を示す参考図、第４図は第１図の素子の別の駆動
タイミング図、第５図は第４図の駆動タイミング時の垂
直アパーチャ補正回路の構成ブロック図、第６図はFGA
型エリア・センサの従来例の構造図、第７図は第６図の
光電セル10Cの構造図、第８図は光電セル10Cの動作波形
図、第９図は第６図の動作タイミング図、第10図は垂直
アパーチャ補正回路の従来例の構成ブロック図である。 10……光電変換部、10C……光電変換セル、10V……垂直
アドレス線、10S……信号読出線、12……リセット回
路、14……クランプ回路、16……ライン・メモリ、18…
…出力信号線、20……シフト・レジスタ、24……出力バ
ッファ、26……出力端子、32……結合用コンデンサ

Claims

(57)【特許請求の範囲】

【請求項１】複数の画素がマトリックス状に配置された
光電変換手段と、前記光電変換手段の２つの水平ラインの画素信号を読み
出す２つの読み出し手段と、前記２つの読み出し手段から読み出された２つの水平ラ
インの画素信号の非相関部分を検出する非相関部分検出
手段と、前記光電変換手段と前記２つの読み出し手段のそれぞれ
との間に、１水平ライン分の画素信号を記憶自在なライ
ン・メモリとを有し、前記２つの読み出し手段からそれぞれ１水平
ライン分の画素信号を出力して非相関成分を検出した
後、一方の前記ライン・メモリから再度、水平ラインの
画素信号を読み出し、他方の前記ライン・メモリからは
更新された水平ラインの画素信号を読み出して、これら
の非相関成分を検出することを特徴とする撮像装置。