JP2954773B2 - システムクロックの位相制御方式 - Google Patents
システムクロックの位相制御方式Info
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- JP2954773B2 JP2954773B2 JP4006751A JP675192A JP2954773B2 JP 2954773 B2 JP2954773 B2 JP 2954773B2 JP 4006751 A JP4006751 A JP 4006751A JP 675192 A JP675192 A JP 675192A JP 2954773 B2 JP2954773 B2 JP 2954773B2
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- 230000010363 phase shift Effects 0.000 claims description 23
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000011084 recovery Methods 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims description 3
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- 238000010586 diagram Methods 0.000 description 12
- 230000002265 prevention Effects 0.000 description 12
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- 238000004891 communication Methods 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、外部クロックにシステ
ムクロックを同期させる方式のシステムクロック源に係
り、特に、外部クロックの遮断時、あるいは、回復時に
おけるシステムクロックの位相制御方式に関する。
ムクロックを同期させる方式のシステムクロック源に係
り、特に、外部クロックの遮断時、あるいは、回復時に
おけるシステムクロックの位相制御方式に関する。
【０００２】
【従来の技術】一般に、ローカルエリアネットワーク
（以下、ＬＡＮという）等のネットワークを、例えば、
ＮＴＴ等の公衆デジタル網に接続し、これらの間で同期
を取るための従来技術として、外部からＬＡＮへ入力し
た外部クロックを、公衆デジタル網における高速デジタ
ルインタフェースの１．５４４Ｍｂｐｓ、ＬＡＮにおけ
るＰＢＸインタフェースの２．０２８Ｍｂｐｓの最大公
約数である８ｋＨｚまで分周して、位相同期ループ（以
下、ＰＬＬという）によりＬＡＮのシステムクロック源
と同期を取り、かつ、外部クロックの高周波ジッタ（ク
ロックエッジのゆれ）を除去して、さらに、これを８ｋ
Ｈｚのクロック情報データとして各ノードに伝達する方
式が一つの有効な手段として知られている。
（以下、ＬＡＮという）等のネットワークを、例えば、
ＮＴＴ等の公衆デジタル網に接続し、これらの間で同期
を取るための従来技術として、外部からＬＡＮへ入力し
た外部クロックを、公衆デジタル網における高速デジタ
ルインタフェースの１．５４４Ｍｂｐｓ、ＬＡＮにおけ
るＰＢＸインタフェースの２．０２８Ｍｂｐｓの最大公
約数である８ｋＨｚまで分周して、位相同期ループ（以
下、ＰＬＬという）によりＬＡＮのシステムクロック源
と同期を取り、かつ、外部クロックの高周波ジッタ（ク
ロックエッジのゆれ）を除去して、さらに、これを８ｋ
Ｈｚのクロック情報データとして各ノードに伝達する方
式が一つの有効な手段として知られている。
【０００３】図６は前述で使用するＰＬＬの構成の一例
を示すブロック図である。図６において、２１は位相比
較器、２２はローパスフィルタ（以下、ＬＰＦとい
う）、２３は電圧制御発振器（以下、ＶＣＯという）、
２４は分周回路である。
を示すブロック図である。図６において、２１は位相比
較器、２２はローパスフィルタ（以下、ＬＰＦとい
う）、２３は電圧制御発振器（以下、ＶＣＯという）、
２４は分周回路である。
【０００４】第６図に示すＰＬＬは、位相比較器２１が
外部網からのクロック３８と分周回路出力のクロック
（以下、ＰＬＬ出力クロックという）２５とを位相比較
し、ＬＰＦ２２がその位相比較出力２７を平滑化した電
圧信号２８に変換し、ＶＣＯ２３がＬＰＦ２２の出力２
８により制御され、所定の周波数信号２９を発振するよ
うに動作する。
外部網からのクロック３８と分周回路出力のクロック
（以下、ＰＬＬ出力クロックという）２５とを位相比較
し、ＬＰＦ２２がその位相比較出力２７を平滑化した電
圧信号２８に変換し、ＶＣＯ２３がＬＰＦ２２の出力２
８により制御され、所定の周波数信号２９を発振するよ
うに動作する。
【０００５】ＶＣＯ２３は、ＬＰＦ２２の出力２８の電
圧に応じてその発振周波数を変化させる電圧制御型の発
振器であり、ＶＣＯ２３の出力２９の周波数が分周回路
２４により１／Ｎとされ、外部クロックが正常のときこ
のクロック２５が、図示しないＬＡＮのシステムクロッ
ク源として利用される。
圧に応じてその発振周波数を変化させる電圧制御型の発
振器であり、ＶＣＯ２３の出力２９の周波数が分周回路
２４により１／Ｎとされ、外部クロックが正常のときこ
のクロック２５が、図示しないＬＡＮのシステムクロッ
ク源として利用される。
【０００６】前述のようなＰＬＬにおいて、いま何等か
の原因によりＶＣＯ２３の出力周波数が変化すると、Ｐ
ＬＬ出力クロック２５の周波数も変化するが、この周波
数変化が位相比較器２１の出力２７を減少させる方向に
作用するため、徐々に外部網のクロック３８とＰＬＬ出
力クロック２５の位相差が少なくなり両クロックを同期
させることができる。なお、通常ＶＣＯ出力２９の周波
数は外部網同期クロックのＮ倍（任意の整数倍）に設定
される。
の原因によりＶＣＯ２３の出力周波数が変化すると、Ｐ
ＬＬ出力クロック２５の周波数も変化するが、この周波
数変化が位相比較器２１の出力２７を減少させる方向に
作用するため、徐々に外部網のクロック３８とＰＬＬ出
力クロック２５の位相差が少なくなり両クロックを同期
させることができる。なお、通常ＶＣＯ出力２９の周波
数は外部網同期クロックのＮ倍（任意の整数倍）に設定
される。
【０００７】図６に示すＰＬＬは、外部網のクロック３
８がＰＬＬに対する入力クロックであるため、この入力
クロックが失われるとＶＣＯ２３の出力２９がＶＣＯ２
３自身の持つ自走周波数に落ち着くことになる。しか
し、通常ＶＣＯ２３の自走周波数は、同期引込み時に比
較して１０％以上の偏差を持つ場合がある。このため、
図示ＰＬＬは、ＰＬＬ内の分周回路２４の出力であるＰ
ＬＬ出力クロック２５が、１０％以上の偏差を有するこ
とになり、このＰＬＬ出力クロック２５をシステムのク
ロック源として使用することが困難である。
８がＰＬＬに対する入力クロックであるため、この入力
クロックが失われるとＶＣＯ２３の出力２９がＶＣＯ２
３自身の持つ自走周波数に落ち着くことになる。しか
し、通常ＶＣＯ２３の自走周波数は、同期引込み時に比
較して１０％以上の偏差を持つ場合がある。このため、
図示ＰＬＬは、ＰＬＬ内の分周回路２４の出力であるＰ
ＬＬ出力クロック２５が、１０％以上の偏差を有するこ
とになり、このＰＬＬ出力クロック２５をシステムのク
ロック源として使用することが困難である。
【０００８】一方、外部網からのクロック３８が遮断さ
れた場合においても、ＬＡＮ内の通信を維持したいとい
うシステム側からの要求がある。従って、外部からのク
ロックが遮断された場合にも、システムのクロック源と
して、周波数偏差を保障したクロックを保持する必要が
ある。
れた場合においても、ＬＡＮ内の通信を維持したいとい
うシステム側からの要求がある。従って、外部からのク
ロックが遮断された場合にも、システムのクロック源と
して、周波数偏差を保障したクロックを保持する必要が
ある。
【０００９】このような要求を満たすことのできる従来
技術として、例えば、特開平１−１８０１５１公報等に
記載された技術が知られている。
技術として、例えば、特開平１−１８０１５１公報等に
記載された技術が知られている。
【００１０】図７はこの従来技術の構成を示すブロック
図である。図７において、３０は内部クロック基準発振
器、４１はセレクタ、５４は外部クロック遮断検出回路
であり、他の符号は図６の場合と同一である。
図である。図７において、３０は内部クロック基準発振
器、４１はセレクタ、５４は外部クロック遮断検出回路
であり、他の符号は図６の場合と同一である。
【００１１】図７に示す従来技術は、図５により説明し
たＰＬＬに、内部クロック基準発振器３０と、外部クロ
ック遮断検出回路５４と、外部クロックと内部クロック
とを切り換えるセレクタ４１とを付加して構成したもの
である。
たＰＬＬに、内部クロック基準発振器３０と、外部クロ
ック遮断検出回路５４と、外部クロックと内部クロック
とを切り換えるセレクタ４１とを付加して構成したもの
である。
【００１２】図７において、外部クロック３８がなんら
かの理由で遮断されると、外部クロック遮断検出回路５
４は、これを検出して、クロック遮断情報を位相比較器
２１の前段に接続されているセレクタ４１に伝え、外部
クロック３８から内部クロック３７への切り換えを行わ
せる。
かの理由で遮断されると、外部クロック遮断検出回路５
４は、これを検出して、クロック遮断情報を位相比較器
２１の前段に接続されているセレクタ４１に伝え、外部
クロック３８から内部クロック３７への切り換えを行わ
せる。
【００１３】図示従来技術は、これにより、外部クロッ
クの遮断時に、ＰＬＬがクロック偏差の保障された内部
クロック３７に引き込むことにより、ＬＡＮ内にクロッ
ク偏差の保障されたシステムクロックを供給することが
できる。また、この従来技術は、外部クロック源が回復
したときに、外部クロック遮断検出回路５４からのクロ
ック回復情報により、位相比較器２１の前段のセレクタ
４１を内部クロック３７から外部クロック３８へ切り換
えることにより、ＬＡＮ内のクロックを外部クロックに
同期させることができる。
クの遮断時に、ＰＬＬがクロック偏差の保障された内部
クロック３７に引き込むことにより、ＬＡＮ内にクロッ
ク偏差の保障されたシステムクロックを供給することが
できる。また、この従来技術は、外部クロック源が回復
したときに、外部クロック遮断検出回路５４からのクロ
ック回復情報により、位相比較器２１の前段のセレクタ
４１を内部クロック３７から外部クロック３８へ切り換
えることにより、ＬＡＮ内のクロックを外部クロックに
同期させることができる。
【００１４】
【発明が解決しようとする課題】前述した従来技術は、
外部クロック遮断時においてクロック偏差に関するクロ
ック保護を行っているが、外部クロック３８から内部ク
ロック３７、あるいは、内部クロック３７から外部クロ
ック３８への切り換え時に、位相制御を行っていないた
め、最大１８０度の位相ステップが生じるという問題点
を有している。
外部クロック遮断時においてクロック偏差に関するクロ
ック保護を行っているが、外部クロック３８から内部ク
ロック３７、あるいは、内部クロック３７から外部クロ
ック３８への切り換え時に、位相制御を行っていないた
め、最大１８０度の位相ステップが生じるという問題点
を有している。
【００１５】このため、前記従来技術は、ＬＡＮ内の通
信が、一時的に障害となる場合があり、ＬＡＮ内の各ノ
ードに収容されているあるシステム（装置）において、
一時的に通信を行うことができなくなるという不具合を
生じさせる場合があるという問題点を有している。特
に、リアルタイム性が要求されるシステム（装置）に前
記従来技術を適用した場合、前述の通信不能時間の影響
が大きくなり、また、ＬＡＮの規模が大きくなるほど、
ＬＡＮ内の各ノード数が多いので、これによる障害の波
及が大きくなる。
信が、一時的に障害となる場合があり、ＬＡＮ内の各ノ
ードに収容されているあるシステム（装置）において、
一時的に通信を行うことができなくなるという不具合を
生じさせる場合があるという問題点を有している。特
に、リアルタイム性が要求されるシステム（装置）に前
記従来技術を適用した場合、前述の通信不能時間の影響
が大きくなり、また、ＬＡＮの規模が大きくなるほど、
ＬＡＮ内の各ノード数が多いので、これによる障害の波
及が大きくなる。
【００１６】本発明の目的は、前記従来技術の問題点を
解決し、外部網のクロックが失われた場合、あるいは、
外部網のクロック３８が回復した場合、システムクロッ
クの保持に、周波数のみならず位相の保持までも可能と
するシステムクロックの位相制御方式を提供することに
ある。
解決し、外部網のクロックが失われた場合、あるいは、
外部網のクロック３８が回復した場合、システムクロッ
クの保持に、周波数のみならず位相の保持までも可能と
するシステムクロックの位相制御方式を提供することに
ある。
【００１７】
【課題を解決するための手段】本発明によれば前記目的
は、位相比較器、ローパスフィルタ、電圧制御発振器、
及び、分周器からなる位相同期ループを外部クロックに
同期させ、システムクロック源とするシステムにおい
て、システム内部のクロックを発生する内部基準発振器
源と、前記内部クロックと前記位相同期ループの出力ク
ロックとを切り換えてこれらのクロックの一方をシステ
ムクロックとして出力する第１のセレクタと、前記外部
クロックの遮断・回復に応じて、システムクロックを位
相同期ループの出力クロックから内部クロック、また
は、内部クロックから位相同期ループ出力クロックへ切
り換えるときに、システムクロックとして選択されてい
ないクロックの位相を、システムクロックとして選択さ
れているクロックのタイミングに応じて制御すると共
に、位相同期ループの出力クロックと内部クロックとに
位相のずれがある場合に、ずれが生じている間、前記ク
ロックの切り換えを抑止する位相制御回路とを備えるこ
とにより達成される。
は、位相比較器、ローパスフィルタ、電圧制御発振器、
及び、分周器からなる位相同期ループを外部クロックに
同期させ、システムクロック源とするシステムにおい
て、システム内部のクロックを発生する内部基準発振器
源と、前記内部クロックと前記位相同期ループの出力ク
ロックとを切り換えてこれらのクロックの一方をシステ
ムクロックとして出力する第１のセレクタと、前記外部
クロックの遮断・回復に応じて、システムクロックを位
相同期ループの出力クロックから内部クロック、また
は、内部クロックから位相同期ループ出力クロックへ切
り換えるときに、システムクロックとして選択されてい
ないクロックの位相を、システムクロックとして選択さ
れているクロックのタイミングに応じて制御すると共
に、位相同期ループの出力クロックと内部クロックとに
位相のずれがある場合に、ずれが生じている間、前記ク
ロックの切り換えを抑止する位相制御回路とを備えるこ
とにより達成される。
【００１８】
【作用】ＬＡＮのシステムクロックとして、ＰＬＬ出力
クロックを使用する場合、内部クロック分周器をＰＬＬ
出力クロックの周期でクリアするすることによってＰＬ
Ｌ出力クロックと内部クロック分周器出力クロックとの
位相差を少なくすることができる。これにより、ＰＬＬ
出力クロックから内部クロック分周器出力クロックに切
り換えた時のシステムクロックの位相のゆれ（ステッ
プ）を少なくすることができる。
クロックを使用する場合、内部クロック分周器をＰＬＬ
出力クロックの周期でクリアするすることによってＰＬ
Ｌ出力クロックと内部クロック分周器出力クロックとの
位相差を少なくすることができる。これにより、ＰＬＬ
出力クロックから内部クロック分周器出力クロックに切
り換えた時のシステムクロックの位相のゆれ（ステッ
プ）を少なくすることができる。
【００１９】一方、システムクロックとして、内部クロ
ック分周器出力クロックを使用する場合、内部クロック
分周器出力クロックと同期が取れていて、かつ、そのク
ロックとの位相差が少なく迎えられているＰＬＬ出力ク
ロックの周期で外部クロック分周器をクリアすることに
より、内部クロック分周器出力クロックと外部クロック
との位相差を少なくすることができる。これにより、内
部クロック分周器出力クロックから外部クロックに切り
換えたとき、ＰＬＬに入力されるクロックのゆれを少な
くすることができ、ＰＬＬが位相変化後の位相に追随す
るための動作を小さくできるため、結局システムクロッ
クの位相ゆれを少なくすることができる。
ック分周器出力クロックを使用する場合、内部クロック
分周器出力クロックと同期が取れていて、かつ、そのク
ロックとの位相差が少なく迎えられているＰＬＬ出力ク
ロックの周期で外部クロック分周器をクリアすることに
より、内部クロック分周器出力クロックと外部クロック
との位相差を少なくすることができる。これにより、内
部クロック分周器出力クロックから外部クロックに切り
換えたとき、ＰＬＬに入力されるクロックのゆれを少な
くすることができ、ＰＬＬが位相変化後の位相に追随す
るための動作を小さくできるため、結局システムクロッ
クの位相ゆれを少なくすることができる。
【００２０】本発明によれば、前述により、ＰＬＬ出力
クロックから内部クロック分周器出力クロックへの切り
換え時、及び、内部クロック分周器出力クロックからＰ
ＬＬ出力クロック２５への切り換え時、位相ゆれを少な
くすることができるため、常時、周波数、位相の両方共
に安定したシステムクロックを供給することが可能とな
る。
クロックから内部クロック分周器出力クロックへの切り
換え時、及び、内部クロック分周器出力クロックからＰ
ＬＬ出力クロック２５への切り換え時、位相ゆれを少な
くすることができるため、常時、周波数、位相の両方共
に安定したシステムクロックを供給することが可能とな
る。
【００２１】
【実施例】以下、本発明によるシステムクロックの位相
制御方式の実施例を図面により詳細に説明する。
制御方式の実施例を図面により詳細に説明する。
【００２２】図１は本発明の一実施例の構成を示すブロ
ック図、図２はグリッジ防止回路の構成を示すブロック
図、図３は位相合わせ回路の構成を示すブロック図、図
４はシステムクロック位相制御回路の動作を説明するタ
イムチャートである。図１〜図３において、３１は内部
クロック分周器、３２は外部クロック分周器、３３は位
相合わせ回路、３４はグリッジ防止回路、４０、４２は
セレクタ、４６は位相ずれ検出回路、４７は遮断信号の
同期化回路、５０、５８は同期化回路、５６はシステム
クロック位相制御回路である。
ック図、図２はグリッジ防止回路の構成を示すブロック
図、図３は位相合わせ回路の構成を示すブロック図、図
４はシステムクロック位相制御回路の動作を説明するタ
イムチャートである。図１〜図３において、３１は内部
クロック分周器、３２は外部クロック分周器、３３は位
相合わせ回路、３４はグリッジ防止回路、４０、４２は
セレクタ、４６は位相ずれ検出回路、４７は遮断信号の
同期化回路、５０、５８は同期化回路、５６はシステム
クロック位相制御回路である。
【００２３】図１に示す本発明の一実施例において、内
部クロック分周器３１は、分周カウンタにより内部クロ
ック発振器３０からのクロック（以下、内部クロックと
いう）３７を分周して、システムクロック保護用のクロ
ック（以下、内部クロック分周器出力クロックという）
３６を生成する。外部クロック分周器３２は、分周カウ
ンタにより外部クロック供給元から供給された外部クロ
ック３８を分周し、ＰＬＬにより同期化した後システム
クロックとなる周波数のクロックを生成する。
部クロック分周器３１は、分周カウンタにより内部クロ
ック発振器３０からのクロック（以下、内部クロックと
いう）３７を分周して、システムクロック保護用のクロ
ック（以下、内部クロック分周器出力クロックという）
３６を生成する。外部クロック分周器３２は、分周カウ
ンタにより外部クロック供給元から供給された外部クロ
ック３８を分周し、ＰＬＬにより同期化した後システム
クロックとなる周波数のクロックを生成する。
【００２４】システムクロック出力を切り換える第１の
セレクタ４２は、外部クロック３８が供給されていると
き、ＰＬＬ出力クロック２５をシステムクロックとして
選択し、外部クロック３８が遮断されているとき、内部
クロック分周器出力クロック３６をシステムクロックと
して選択する。また、ＰＬＬに対する入力を切り換える
第２のセレクタ４１は、外部クロック３８が供給されて
いるとき、ＰＬＬ入力クロック２６として、外部クロッ
ク分周器出力クロック４３を選択する。
セレクタ４２は、外部クロック３８が供給されていると
き、ＰＬＬ出力クロック２５をシステムクロックとして
選択し、外部クロック３８が遮断されているとき、内部
クロック分周器出力クロック３６をシステムクロックと
して選択する。また、ＰＬＬに対する入力を切り換える
第２のセレクタ４１は、外部クロック３８が供給されて
いるとき、ＰＬＬ入力クロック２６として、外部クロッ
ク分周器出力クロック４３を選択する。
【００２５】このため、図１に示す本発明の一実施例
は、外部クロック３８が供給されているとき、このクロ
ックに同期し、かつ、高周波ジッタを除去したＰＬＬ出
力クロック２５をシステムクロック５３として出力し、
このシステムクロック５３を図示しない各ノ−ドに伝達
することができ、ＬＡＮ内の各ノ−ドを外部網に対して
同期させることができる。
は、外部クロック３８が供給されているとき、このクロ
ックに同期し、かつ、高周波ジッタを除去したＰＬＬ出
力クロック２５をシステムクロック５３として出力し、
このシステムクロック５３を図示しない各ノ−ドに伝達
することができ、ＬＡＮ内の各ノ−ドを外部網に対して
同期させることができる。
【００２６】一方、外部クロック３８が遮断されたと
き、セレクタ４１は、内部クロック分周器出力クロック
３６をＰＬＬ入力クロック２６として選択し、ＰＬＬに
対して周波数偏差の保障されたクロックを供給する。こ
のため、ＰＬＬ内のＶＣＯ２３が自走発振することがな
く、内部クロック分周器出力クロック３６の周波数と同
期して動作する。
き、セレクタ４１は、内部クロック分周器出力クロック
３６をＰＬＬ入力クロック２６として選択し、ＰＬＬに
対して周波数偏差の保障されたクロックを供給する。こ
のため、ＰＬＬ内のＶＣＯ２３が自走発振することがな
く、内部クロック分周器出力クロック３６の周波数と同
期して動作する。
【００２７】このため、図１に示す本発明の一実施例
は、外部クロック３８の回復時、システムクロック出力
を切り換えるセレクタ４２を、内部クロック分周器出力
クロック３６からＰＬＬ出力クロック２５に切り換えて
も、ＰＬＬが外部クロックと同期が取れる間、一時的に
周波数偏差の保障されないシステムクロックが各ノ−ド
に供給されことから保護することができる。
は、外部クロック３８の回復時、システムクロック出力
を切り換えるセレクタ４２を、内部クロック分周器出力
クロック３６からＰＬＬ出力クロック２５に切り換えて
も、ＰＬＬが外部クロックと同期が取れる間、一時的に
周波数偏差の保障されないシステムクロックが各ノ−ド
に供給されことから保護することができる。
【００２８】破線で示すシステムクロック位相制御回路
５６は、本発明により設けられたものであり、位相合わ
せ回路３３と、グリッジ防止回路３４とにより構成され
ている。グリッジ防止回路３４は、システムクロック出
力５３をＰＬＬ出力クロック２５から内部クロック３６
へ切り換えるとき、あるいは、内部クロック分周器出力
クロック３６からＰＬＬ出力クロック２５へ切り換える
ときに、システムクロック５３にグリッジを生じさせな
いように制御を行う。
５６は、本発明により設けられたものであり、位相合わ
せ回路３３と、グリッジ防止回路３４とにより構成され
ている。グリッジ防止回路３４は、システムクロック出
力５３をＰＬＬ出力クロック２５から内部クロック３６
へ切り換えるとき、あるいは、内部クロック分周器出力
クロック３６からＰＬＬ出力クロック２５へ切り換える
ときに、システムクロック５３にグリッジを生じさせな
いように制御を行う。
【００２９】また、位相合わせ回路３３は、システムク
ロック５３として、ＰＬＬ出力クロック２５を使用する
ときに、ＰＬＬ出力クロック２５と内部クロック分周器
出力クロック３６との位相合わせを行い、これらの２つ
のクロックの位相差を少なくしておくことにより、ま
た、システムクロック５３として、内部クロック分周器
出力クロック３６を使用するときに、ＰＬＬ出力クロッ
ク２５と外部クロック分周器出力クロック４３との位相
合わせを行って、これらの２つのクロックの位相差を少
なくしておくことにより、セレクタ４２が、ＰＬＬ出力
クロック２５から内部クロック分周器出力クロック３６
への切り換えを行うとき、あるいは、内部クロック分周
器出力クロック３６からＰＬＬ出力クロック２５へのに
切り換えを行うときのシステムクロック５３の位相ゆれ
を少なくする制御を行う。
ロック５３として、ＰＬＬ出力クロック２５を使用する
ときに、ＰＬＬ出力クロック２５と内部クロック分周器
出力クロック３６との位相合わせを行い、これらの２つ
のクロックの位相差を少なくしておくことにより、ま
た、システムクロック５３として、内部クロック分周器
出力クロック３６を使用するときに、ＰＬＬ出力クロッ
ク２５と外部クロック分周器出力クロック４３との位相
合わせを行って、これらの２つのクロックの位相差を少
なくしておくことにより、セレクタ４２が、ＰＬＬ出力
クロック２５から内部クロック分周器出力クロック３６
への切り換えを行うとき、あるいは、内部クロック分周
器出力クロック３６からＰＬＬ出力クロック２５へのに
切り換えを行うときのシステムクロック５３の位相ゆれ
を少なくする制御を行う。
【００３０】外部クロック遮断検出回路５４は、外部ク
ロック３８が遮断されたとき、すみやかに外部クロック
遮断検知信号５５を遮断状態にする。これにより、シス
テムクロック５３は、ＰＬＬ出力クロック２５から内部
クロック分周器出力クロック３６に切り換えられること
になる。この結果、図１に示す本発明の実施例は、外部
クロック３８の遮断によって、ＰＬＬ内のＶＣＯ２３が
周波数偏差の保障されない自走発振状態になる前に、シ
ステムクロック５３が周波数偏差の保障された内部クロ
ック分周器出力クロック３６に切り換わって、内部クロ
ック分周器出力クロック３６をシステムクロック５３と
して、各ノ−ドに供給することが可能となる。
ロック３８が遮断されたとき、すみやかに外部クロック
遮断検知信号５５を遮断状態にする。これにより、シス
テムクロック５３は、ＰＬＬ出力クロック２５から内部
クロック分周器出力クロック３６に切り換えられること
になる。この結果、図１に示す本発明の実施例は、外部
クロック３８の遮断によって、ＰＬＬ内のＶＣＯ２３が
周波数偏差の保障されない自走発振状態になる前に、シ
ステムクロック５３が周波数偏差の保障された内部クロ
ック分周器出力クロック３６に切り換わって、内部クロ
ック分周器出力クロック３６をシステムクロック５３と
して、各ノ−ドに供給することが可能となる。
【００３１】また、外部クロック遮断検出回路５４は、
外部クロック３８が回復したとき、位相合わせ回路３３
により外部クロック分周器出力クロック４３が、ＰＬＬ
出力クロック２５との位相同期が取れる間の時間を確保
して、外部クロック遮断検知信号５５をクロック供給状
態にする制御をも行う。
外部クロック３８が回復したとき、位相合わせ回路３３
により外部クロック分周器出力クロック４３が、ＰＬＬ
出力クロック２５との位相同期が取れる間の時間を確保
して、外部クロック遮断検知信号５５をクロック供給状
態にする制御をも行う。
【００３２】次に、システムクロック位相制御回路５６
の中のグリッジ防止回路３４の構成と動作を図２を参照
して説明する。
の中のグリッジ防止回路３４の構成と動作を図２を参照
して説明する。
【００３３】グリッジ防止回路３４は、遮断信号の同期
化回路４７と、位相ずれ検出回路４６と、セレクタ４０
とを備えて構成されている。遮断信号の同期化回路４７
は、外部クロック遮断検知信号５５に対する同期化回路
であり、システムクロック５３にグリッジを出さない制
御を行うため、外部クロック遮断検知信号５５を内部ク
ロック３７に同期化して、システムクロック出力選択信
号３９を生成する。通常この回路は、フリップフロップ
により構成される。
化回路４７と、位相ずれ検出回路４６と、セレクタ４０
とを備えて構成されている。遮断信号の同期化回路４７
は、外部クロック遮断検知信号５５に対する同期化回路
であり、システムクロック５３にグリッジを出さない制
御を行うため、外部クロック遮断検知信号５５を内部ク
ロック３７に同期化して、システムクロック出力選択信
号３９を生成する。通常この回路は、フリップフロップ
により構成される。
【００３４】位相ずれ検出回路４６は、ＰＬＬ出力クロ
ック２５と外部クロック分周器出力クロック４３との位
相ずれ、あるいは、ＰＬＬ出力クロック２５と内部クロ
ック分周器出力クロック３６との位相ずれを検出し、位
相がずれている間システムクロック出力切り換え抑止信
号４８を切り換え抑止状態にする。セレクタ４０は、位
相ずれ検出回路４６に対する入力選択のセレクタであ
り、このセレクタの切り換え信号は、システムクロック
出力選択信号３９と同一である。
ック２５と外部クロック分周器出力クロック４３との位
相ずれ、あるいは、ＰＬＬ出力クロック２５と内部クロ
ック分周器出力クロック３６との位相ずれを検出し、位
相がずれている間システムクロック出力切り換え抑止信
号４８を切り換え抑止状態にする。セレクタ４０は、位
相ずれ検出回路４６に対する入力選択のセレクタであ
り、このセレクタの切り換え信号は、システムクロック
出力選択信号３９と同一である。
【００３５】このため、セレクタ４０は、図１のセレク
タ４２がシステムクロック５３として、ＰＬＬ出力クロ
ック２５を出力しているとき、位相ずれ検出回路４６に
対する入力信号５０として、内部クロック分周回路出力
クロック３６を選択する。また、セレクタ４０は、図１
のセレクタ４２がシステムクロック５３として、内部ク
ロック分周器出力クロック３６を出力しているとき、位
相ずれ検出回路４６に対する入力信号５０として、外部
クロック分周器出力クロック４３を選択する。
タ４２がシステムクロック５３として、ＰＬＬ出力クロ
ック２５を出力しているとき、位相ずれ検出回路４６に
対する入力信号５０として、内部クロック分周回路出力
クロック３６を選択する。また、セレクタ４０は、図１
のセレクタ４２がシステムクロック５３として、内部ク
ロック分周器出力クロック３６を出力しているとき、位
相ずれ検出回路４６に対する入力信号５０として、外部
クロック分周器出力クロック４３を選択する。
【００３６】ＡＮＤゲート５７は、外部クロック遮断検
知信号５５の同期化回路４７のフリップフロップにタイ
ミングパルス４９の供給を制御するものであり、システ
ムクロック出力切り換え抑止信号４８が切り換え抑止状
態の間、タイミングパルス４９をストップさせることに
より、システムクロック出力選択信号３９が切り換わる
のを防止している。
知信号５５の同期化回路４７のフリップフロップにタイ
ミングパルス４９の供給を制御するものであり、システ
ムクロック出力切り換え抑止信号４８が切り換え抑止状
態の間、タイミングパルス４９をストップさせることに
より、システムクロック出力選択信号３９が切り換わる
のを防止している。
【００３７】次に、システムクロック位相制御回路５６
の中の位相合わせ回路３３の構成と動作を図３を参照し
て説明する。
の中の位相合わせ回路３３の構成と動作を図３を参照し
て説明する。
【００３８】位相合わせ回路３３は、同期化回路５０、
５８と分周器３１、３２のクリアを制御するＡＮＤゲー
ト５１、６２により構成されている。同期化回路５０
は、ＰＬＬ内の分周器２４からの位相同期信号３５を内
部クロック３７に同期化させる回路であり、システムク
ロック出力選択信号３９が、システムクロック５３とし
てＰＬＬ出力クロック２５をセレクタ４２に選択させて
いるときに、内部クロック分周器出力クロック３６とＰ
ＬＬ出力クロック２５との位相合わせを行うために内部
クロック分周器３１のクリアを確実に行うための制御を
行っている。
５８と分周器３１、３２のクリアを制御するＡＮＤゲー
ト５１、６２により構成されている。同期化回路５０
は、ＰＬＬ内の分周器２４からの位相同期信号３５を内
部クロック３７に同期化させる回路であり、システムク
ロック出力選択信号３９が、システムクロック５３とし
てＰＬＬ出力クロック２５をセレクタ４２に選択させて
いるときに、内部クロック分周器出力クロック３６とＰ
ＬＬ出力クロック２５との位相合わせを行うために内部
クロック分周器３１のクリアを確実に行うための制御を
行っている。
【００３９】ＡＮＤゲート５１は、内部クロック分周器
３１のクリア制御用のＡＮＤゲートであり、システムク
ロック出力選択信号３９が、システムクロック５３とし
てＰＬＬ出力クロック２５をセレクタ４２に選択させて
いるときに、同期化回路５０からの同期化信号５２との
ＡＮＤ条件が成立して、内部クロック分周器３１にクリ
アパルスを供給する。
３１のクリア制御用のＡＮＤゲートであり、システムク
ロック出力選択信号３９が、システムクロック５３とし
てＰＬＬ出力クロック２５をセレクタ４２に選択させて
いるときに、同期化回路５０からの同期化信号５２との
ＡＮＤ条件が成立して、内部クロック分周器３１にクリ
アパルスを供給する。
【００４０】同期化回路５８は、ＰＬＬ内の分周器２４
からの位相同期信号３５を外部クロック３８に同期化さ
せる回路であり、システムクロック出力選択信号３９
が、システムクロック５３として、内部クロック分周器
出力クロック３６をセレクタ４２に選択させているとき
に、外部クロック分周器出力クロック４３とＰＬＬ出力
クロック２５との位相合わせを行うため、外部クロック
分周回路３２のクリアを確実に行うための制御を行って
いる。
からの位相同期信号３５を外部クロック３８に同期化さ
せる回路であり、システムクロック出力選択信号３９
が、システムクロック５３として、内部クロック分周器
出力クロック３６をセレクタ４２に選択させているとき
に、外部クロック分周器出力クロック４３とＰＬＬ出力
クロック２５との位相合わせを行うため、外部クロック
分周回路３２のクリアを確実に行うための制御を行って
いる。
【００４１】ＡＮＤゲート６２は、外部クロック分周回
路３２のクリア制御用のＡＮＤゲートであり、システム
クロック出力選択信号３９が、システムクロック５３と
して、内部クロック分周回路出力クロック３６をセレク
タ４２に選択させているときに、同期化回路５８からの
同期化信号とのＡＮＤ条件が成立して、外部クロック分
周器３２にクリアパルスを供給する。
路３２のクリア制御用のＡＮＤゲートであり、システム
クロック出力選択信号３９が、システムクロック５３と
して、内部クロック分周回路出力クロック３６をセレク
タ４２に選択させているときに、同期化回路５８からの
同期化信号とのＡＮＤ条件が成立して、外部クロック分
周器３２にクリアパルスを供給する。
【００４２】次に、前述のように構成されるシステムク
ロック位相制御回路５６の動作を図４に示すタイムチャ
ートを参照して説明する。このタイムチャートによる動
作は、外部クロック遮断検出回路５４が外部クロック３
８の遮断を検知してその遮断検知信号５５を外部クロッ
ク供給状態から遮断状態へ切り換え、かつ、その切り換
えが、ＰＬＬ出力クロック２５と、内部クロック分周器
出力クロック３６との間に位相ずれが生じているときに
生じた場合の回路動作である。
ロック位相制御回路５６の動作を図４に示すタイムチャ
ートを参照して説明する。このタイムチャートによる動
作は、外部クロック遮断検出回路５４が外部クロック３
８の遮断を検知してその遮断検知信号５５を外部クロッ
ク供給状態から遮断状態へ切り換え、かつ、その切り換
えが、ＰＬＬ出力クロック２５と、内部クロック分周器
出力クロック３６との間に位相ずれが生じているときに
生じた場合の回路動作である。
【００４３】システムクロック位相制御回路５６は、位
相合わせ回路３３により、２つのクロック間の位相合わ
せを行っているため、位相合わせ制御を行わない場合と
比較して、２つのクロック相互間の位相ずれをかなり少
なく抑えることができるが、同期化による遅延等によっ
て位相差が生じるので、位相ずれをなくすことは、不可
である。このため、この位相ずれが生じている間に、シ
ステムクロック出力選択信号３９が切り換わると、シス
テムクロック５３にグリッジが発生する。
相合わせ回路３３により、２つのクロック間の位相合わ
せを行っているため、位相合わせ制御を行わない場合と
比較して、２つのクロック相互間の位相ずれをかなり少
なく抑えることができるが、同期化による遅延等によっ
て位相差が生じるので、位相ずれをなくすことは、不可
である。このため、この位相ずれが生じている間に、シ
ステムクロック出力選択信号３９が切り換わると、シス
テムクロック５３にグリッジが発生する。
【００４４】このグリッジにより、ＬＡＮ内の各ノード
に収容されているシステム（装置）に一時的な障害が発
生する。システムクロック５３が全てのノードに収容さ
れているシステム（装置）のクロックとなるので、この
障害は、ＬＡＮの規模が大きくなる程、障害の波及が大
きくなる。
に収容されているシステム（装置）に一時的な障害が発
生する。システムクロック５３が全てのノードに収容さ
れているシステム（装置）のクロックとなるので、この
障害は、ＬＡＮの規模が大きくなる程、障害の波及が大
きくなる。
【００４５】このため、システムクロック位相制御回路
５６を位相合わせ回路３３のみで構成した場合、図４に
示すように、クロック遮断検知信号５５とシステムクロ
ック出力選択信号３９との値が同じであるときに、クロ
ック遮断検知信号５５がクロックの遮断を検出した状態
になると、システムクロック選択信号３９は、破線の箇
所で切り換えられてしまう。この結果、システムクロッ
ク５３には、破線で示すグリッジが発生する。
５６を位相合わせ回路３３のみで構成した場合、図４に
示すように、クロック遮断検知信号５５とシステムクロ
ック出力選択信号３９との値が同じであるときに、クロ
ック遮断検知信号５５がクロックの遮断を検出した状態
になると、システムクロック選択信号３９は、破線の箇
所で切り換えられてしまう。この結果、システムクロッ
ク５３には、破線で示すグリッジが発生する。
【００４６】本発明の実施例は、システムクロックの位
相制御を確実に行うために、２つのクロック相互間の位
相合わせ制御を行うと共に、グリッジの防止制御をも行
っている。
相制御を確実に行うために、２つのクロック相互間の位
相合わせ制御を行うと共に、グリッジの防止制御をも行
っている。
【００４７】いま、ＰＬＬ出力クロック２５がハイレベ
ルから、ローレベルに変わるとき、すなわち、ＰＬＬ内
の分周器２４がクリアされて初期状態に戻るとき、ＰＬ
Ｌ内の分周器２４から、位相同期信号３５として位相同
期パルスが発生される。このパルスは、図３に示す同期
化回路５０で、内部クロック３７と同期した位相同期パ
ルスに生成され、内部クロック分周器３１をクリアす
る。その結果、内部クロック分周器出力クロック３６
は、ハイレベルからローレベルに変化する。この動作に
よって、２つのクロック相互間の位相合わせ制御が行わ
れる。
ルから、ローレベルに変わるとき、すなわち、ＰＬＬ内
の分周器２４がクリアされて初期状態に戻るとき、ＰＬ
Ｌ内の分周器２４から、位相同期信号３５として位相同
期パルスが発生される。このパルスは、図３に示す同期
化回路５０で、内部クロック３７と同期した位相同期パ
ルスに生成され、内部クロック分周器３１をクリアす
る。その結果、内部クロック分周器出力クロック３６
は、ハイレベルからローレベルに変化する。この動作に
よって、２つのクロック相互間の位相合わせ制御が行わ
れる。
【００４８】また、内部クロック３７と、ＮＴＴ等の公
衆デジタル網のクロックと同期したＰＬＬ出力クロック
２５との偏差は、かなりの精度が保障されているので、
内部クロック分周器出力クロック３６の周波数が、ＰＬ
Ｌ出力クロック２５の周波数よりも相当高い場合、内部
クロック分周器クリア信号４４として、クリアパルスが
生成される前に、内部クロック分周カウンタ出力クロッ
ク３６は、ハイレベルから、ローレベルに変わる不都合
を生じることはない。
衆デジタル網のクロックと同期したＰＬＬ出力クロック
２５との偏差は、かなりの精度が保障されているので、
内部クロック分周器出力クロック３６の周波数が、ＰＬ
Ｌ出力クロック２５の周波数よりも相当高い場合、内部
クロック分周器クリア信号４４として、クリアパルスが
生成される前に、内部クロック分周カウンタ出力クロッ
ク３６は、ハイレベルから、ローレベルに変わる不都合
を生じることはない。
【００４９】次に、ＰＬＬ出力クロック２５と内部クロ
ック分周器出力クロック３６とに位相ずれが生じている
間に、外部クロック遮断検知信号５５が、クロック供給
状態（ハイレベル）から、遮断状態（ローレベル）に変
化したものとする。この場合、図２に示す、位相ずれ検
出回路４６が位相ずれを検出して、システムクロック出
力切換抑止信号４８を切換抑止状態（ローレベル）にす
るので、外部クロック遮断検知信号同期化回路４７内の
フリップフロップへ供給するタイミングパルス４９がス
トップする。
ック分周器出力クロック３６とに位相ずれが生じている
間に、外部クロック遮断検知信号５５が、クロック供給
状態（ハイレベル）から、遮断状態（ローレベル）に変
化したものとする。この場合、図２に示す、位相ずれ検
出回路４６が位相ずれを検出して、システムクロック出
力切換抑止信号４８を切換抑止状態（ローレベル）にす
るので、外部クロック遮断検知信号同期化回路４７内の
フリップフロップへ供給するタイミングパルス４９がス
トップする。
【００５０】この結果、２つのクロック相互間に位相ず
れが生じている間、システムクロック出力選択信号３９
の切り換えを抑止することができる。そして、内部クロ
ック分周器出力クロック３６がハイレベルから、ローレ
ベルとなって、位相ずれがなくなったとき、システムク
ロック出力切換抑止信号４８が、ハイレベルとなるの
で、外部クロック遮断検知信号同期化回路４７内のフリ
ップフロップへ供給するタイミングパルス４９が生成さ
れる。これにより、切り換えが抑止されていた、システ
ムクロック出力選択信号３９が内部クロック３７と同期
して、ハイレベルからローレベルになることにより、シ
ステムクロック５３は、ＰＬＬ出力クロック２５から、
内部クロック分周器出力クロック３６へ切り換えられ
る。
れが生じている間、システムクロック出力選択信号３９
の切り換えを抑止することができる。そして、内部クロ
ック分周器出力クロック３６がハイレベルから、ローレ
ベルとなって、位相ずれがなくなったとき、システムク
ロック出力切換抑止信号４８が、ハイレベルとなるの
で、外部クロック遮断検知信号同期化回路４７内のフリ
ップフロップへ供給するタイミングパルス４９が生成さ
れる。これにより、切り換えが抑止されていた、システ
ムクロック出力選択信号３９が内部クロック３７と同期
して、ハイレベルからローレベルになることにより、シ
ステムクロック５３は、ＰＬＬ出力クロック２５から、
内部クロック分周器出力クロック３６へ切り換えられ
る。
【００５１】前述したように、本発明の一実施例は、こ
れにより、２つのクロック相互間に位相ずれが生じてい
る間、システムクロック出力選択信号３９の切り換えを
抑止して、システムクロック５３にグリッジを生じさせ
ずに、システムクロックの位相制御を確実に行うことが
できる。
れにより、２つのクロック相互間に位相ずれが生じてい
る間、システムクロック出力選択信号３９の切り換えを
抑止して、システムクロック５３にグリッジを生じさせ
ずに、システムクロックの位相制御を確実に行うことが
できる。
【００５２】一方、外部クロック３８が回復して、外部
クロック遮断検知信号５５がクロック遮断状態（ローレ
ベル）からクロック供給状態（ハイレベル）に切り換え
られた場合、その動作は、図４に示すタイムチャートに
おいて、内部クロック３７を外部クロック３８とし、内
部クロック分周器クリア信号４４を外部クロック分周器
クリア信号４５とし、内部クロック分周器出力クロック
３６を外部クロック分周器出力クロック４３として読み
替えたタイムチャートで示すことができ、システム出力
選択信号３９が、ローレベルからハイレベルに切り換え
られる。
クロック遮断検知信号５５がクロック遮断状態（ローレ
ベル）からクロック供給状態（ハイレベル）に切り換え
られた場合、その動作は、図４に示すタイムチャートに
おいて、内部クロック３７を外部クロック３８とし、内
部クロック分周器クリア信号４４を外部クロック分周器
クリア信号４５とし、内部クロック分周器出力クロック
３６を外部クロック分周器出力クロック４３として読み
替えたタイムチャートで示すことができ、システム出力
選択信号３９が、ローレベルからハイレベルに切り換え
られる。
【００５３】システムクロック位相制御を行うための、
２つのクロック間の位相合わせ制御、及び、グリッジ防
止制御の動作は、前述の説明と同一である。
２つのクロック間の位相合わせ制御、及び、グリッジ防
止制御の動作は、前述の説明と同一である。
【００５４】図５は本発明の他の実施例の構成を示すブ
ロック図である。図５において、６３は位相合わせ回路
であり、他の符号は図１の場合と同一である。
ロック図である。図５において、６３は位相合わせ回路
であり、他の符号は図１の場合と同一である。
【００５５】この本発明の他の実施例は、システムクロ
ック５３として内部クロック分周器出力クロック３６を
使用する場合に、外部クロック分周器３２のカウンタを
内部クロック分周器３１のカウンタに合わせることによ
り、内部クロック分周器出力クロック３６と外部クロッ
ク分周器出力クロック４３との位相合わせを行う制御を
位相合わせ回路６３により行うようにしたものである。
ック５３として内部クロック分周器出力クロック３６を
使用する場合に、外部クロック分周器３２のカウンタを
内部クロック分周器３１のカウンタに合わせることによ
り、内部クロック分周器出力クロック３６と外部クロッ
ク分周器出力クロック４３との位相合わせを行う制御を
位相合わせ回路６３により行うようにしたものである。
【００５６】そして、この本発明の他の実施例におい
て、システムクロックの位相制御を行うための２つのク
ロック相互間の位相合わせ制御、及び、グリッジ防止制
御の動作は、前述の説明と同様に行われる。
て、システムクロックの位相制御を行うための２つのク
ロック相互間の位相合わせ制御、及び、グリッジ防止制
御の動作は、前述の説明と同様に行われる。
【００５７】
【発明の効果】以上説明したように本発明によれば、外
部クロックが遮断されたときにおけるシステムクロック
のＰＬＬ出力クロックから内部クロックへの切り換え、
あるいは、外部クロックが回復したときにおけるシステ
ムクロックの内部クロックからＰＬＬ出力クロックへの
切り換えに、位相制御を行っているので、システムクロ
ック切換時に生じる位相ステップを緩和することがで
き、ＬＡＮ等のネットワーク内の通信に、通信不能等の
一時的な障害を生じさせることを防止することができ
る。
部クロックが遮断されたときにおけるシステムクロック
のＰＬＬ出力クロックから内部クロックへの切り換え、
あるいは、外部クロックが回復したときにおけるシステ
ムクロックの内部クロックからＰＬＬ出力クロックへの
切り換えに、位相制御を行っているので、システムクロ
ック切換時に生じる位相ステップを緩和することがで
き、ＬＡＮ等のネットワーク内の通信に、通信不能等の
一時的な障害を生じさせることを防止することができ
る。
【００５８】また、システムクロック切換時にグリッジ
防止制御を行っているので、位相制御を確実に行うこと
ができる。
防止制御を行っているので、位相制御を確実に行うこと
ができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】グリッジ防止回路の構成を示すブロック図であ
る。
る。
【図３】位相合わせ回路の構成を示すブロック図であ
る。
る。
【図４】システムクロック位相制御回路の動作を説明す
るタイムチャートである。
るタイムチャートである。
【図５】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図６】ＰＬＬの構成の一例を示すブロック図である。
【図７】従来技術の構成を示すブロック図である。
２１ 位相比較器 ２２ ローパスフィルタ（ＬＰＦ） ２３ 電圧制御発振器（ＶＣＯ） ２４ 分周回路 ３０ 内部クロック基準発振器 ３１ 内部クロック分周器 ３２ 外部クロック分周器 ３３、６３ 位相合わせ回路 ３４ グリッジ防止回路 ４０〜４２ セレクタ ４６ 位相ずれ検出回路 ４７ 遮断信号の同期化回路 ５０、５８ 同期化回路 ５４ 外部クロック遮断検出回路 ５６ システムクロック位相制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉田 雅美 神奈川県秦野市堀山下１番地 日立コン ピュータエンジニアリング株式会社内 (56)参考文献 特開 平１−141419（ＪＰ，Ａ) 特開 昭61−12121（ＪＰ，Ａ) 特開 昭61−255125（ＪＰ，Ａ) 実開 昭58−7217（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 - 7/199 G06F 1/04 H03K 5/00
Claims (5)
- 【請求項１】 位相比較器、ローパスフィルタ、電圧制
御発振器、及び、分周器からなる位相同期ループを外部
クロックに同期させ、システムクロック源とするシステ
ムにおいて、システム内部のクロックを発生する内部基
準発振器源と、前記内部クロックと前記位相同期ループ
の出力クロックとを切り換えてこれらのクロックの一方
をシステムクロックとして出力する第１のセレクタと、
前記外部クロックの遮断・回復に応じて、システムクロ
ックを位相同期ループの出力クロックから内部クロッ
ク、または、内部クロックから位相同期ループ出力クロ
ックへ切り換えるときに、システムクロックとして選択
されていないクロックの位相を、システムクロックとし
て選択されているクロックのタイミングに応じて制御す
ると共に、位相同期ループの出力クロックと内部クロッ
クとに位相のずれがある場合に、ずれが生じている間、
前記クロックの切り換えを抑止する位相制御回路とを備
えることを特徴とするシステムクロックの位相制御方
式。 - 【請求項２】 前記システム内部の基準発振源の後段に
内部クロック分周器を、また、外部クロック入力後段に
外部クロック分周器を備え、さらに、前記内部クロック
分周器または外部クロック分周器の出力の一方を位相同
期ループへの入力クロックとして出力する第２のセレク
タとを備え、前記第１のセレクタは、外部クロックが供
給されているとき、位相同期ループの出力クロックをシ
ステムクロックとして選択し、外部クロックが遮断され
ているとき、内部クロック分周器出力クロックをシステ
ムクロックとして選択し、前記第２のセレクタは、外部
クロックが供給されているとき、位相同期ループの入力
クロックとして、外部クロック分周器出力クロックを選
択し、外部クロックが遮断されているとき、内部クロッ
ク分周器出力クロックを選択することを特徴とする請求
項１記載のシステムクロックの位相制御方式。 - 【請求項３】 前記クロックの切り換えの抑止は、外部
クロックの遮断、回復に応じた信号を内部クロックに同
期化させた信号により、位相同期ループの出力クロック
との位相のずれの検出対象クロックを、内部クロック分
周器出力クロック、または、外部クロック分周器出力ク
ロックに切り替え、位相ずれが検出されている間、前記
第１及び第２のセレクタへのクロック切り替え指示を抑
止することにより行われることを特徴とする請求項２記
載のシステムクロックの位相制御方式。 - 【請求項４】 システムクロックとして位相同期ループ
の出力クロックを使用するとき、前記内部クロック分周
器のカウンタを前記位相同期ループの分周器のカウンタ
に合わせる制御を行い、システムクロックとして内部ク
ロック分周器の出力クロックを使用するとき、前記外部
クロック分周器のカウンタを位相同期ループの分周器の
カウンタに合わせる制御を行うことを特徴とする請求項
２記載のシステムクロックの位相制御方式。 - 【請求項５】 システムクロックとして内部クロック分
周器出力クロックを使用するとき、前記外部クロック分
周器のカウンタを内部クロック分周器のカウンタにあわ
せる制御を行うことを特徴とする請求項２記載のシステ
ムクロックの位相制御方式。
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|---|---|---|---|---|
| JP3071976B2 (ja) * | 1993-03-29 | 2000-07-31 | 株式会社日立製作所 | 通信システムのバス型クロック供給方式 |
| US5834980A (en) * | 1994-01-03 | 1998-11-10 | Lucent Technologies Inc. | Method and apparatus for supplying synchronization signals securing as clock signals with defined phase relationships |
| US5682112A (en) * | 1994-05-18 | 1997-10-28 | Nec Corporation | Phase locked loop control apparatus |
| US5517147A (en) * | 1994-11-17 | 1996-05-14 | Unisys Corporation | Multiple-phase clock signal generator for integrated circuits, comprising PLL, counter, and logic circuits |
| US5548250A (en) * | 1995-01-05 | 1996-08-20 | Cirrus Logic, Inc. | Low power phase lock loop clocking circuit for battery powered systems |
| US5604452A (en) * | 1995-04-03 | 1997-02-18 | Exar Corporation | Clock generator using a state machine to switch between two offset clocks |
| JPH0983396A (ja) * | 1995-09-07 | 1997-03-28 | Sony Corp | 受信機 |
| US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
| EP0821486B1 (en) * | 1996-07-24 | 2003-09-24 | STMicroelectronics S.r.l. | Clock circuit with master-slave synchronisation |
| US6396887B1 (en) * | 1997-10-10 | 2002-05-28 | Rambus Incorporated | Apparatus and method for generating a distributed clock signal using gear ratio techniques |
| FR2783986B1 (fr) * | 1998-09-30 | 2000-12-15 | St Microelectronics Sa | Procede et dispositif de generation d'un signal d'horloge |
| JP3578666B2 (ja) * | 1999-06-17 | 2004-10-20 | アルプス電気株式会社 | 基準周波数信号切替回路 |
| US6603361B1 (en) * | 1999-12-30 | 2003-08-05 | Stmicroelectronics, Inc. | Method and apparatus for maintaining clock accuracy at power down |
| KR100335499B1 (ko) * | 1999-12-30 | 2002-05-08 | 윤종용 | 지연시간차를 보상하는 폐루프 아날로그 동기화 지연 시간반영 기법 구조의 클락 발생회로 |
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US6721892B1 (en) | 2000-05-09 | 2004-04-13 | Palmone, Inc. | Dynamic performance adjustment of computation means |
| US6608528B2 (en) | 2001-10-22 | 2003-08-19 | Intel Corporation | Adaptive variable frequency clock system for high performance low power microprocessors |
| US6931559B2 (en) * | 2001-12-28 | 2005-08-16 | Intel Corporation | Multiple mode power throttle mechanism |
| US7281140B2 (en) * | 2001-12-28 | 2007-10-09 | Intel Corporation | Digital throttle for multiple operating points |
| US6762629B2 (en) * | 2002-07-26 | 2004-07-13 | Intel Corporation | VCC adaptive dynamically variable frequency clock system for high performance low power microprocessors |
| US6908227B2 (en) * | 2002-08-23 | 2005-06-21 | Intel Corporation | Apparatus for thermal management of multiple core microprocessors |
| CN1300972C (zh) * | 2003-07-14 | 2007-02-14 | 松下电器产业株式会社 | 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法 |
| US7778814B2 (en) * | 2004-03-30 | 2010-08-17 | Siemens Aktiengesellschaft | Method and device for simulating an automation system |
| US7609095B2 (en) * | 2004-05-18 | 2009-10-27 | Broadcom Corporation | System and method for maintaining device operation during clock signal adjustments |
| JP4651348B2 (ja) * | 2004-09-30 | 2011-03-16 | 株式会社タムラ製作所 | デジタル音声調整装置 |
| US7562272B2 (en) * | 2005-10-06 | 2009-07-14 | International Business Machines Corporation | Apparatus and method for using eFuses to store PLL configuration data |
| US7268600B2 (en) * | 2005-11-30 | 2007-09-11 | International Business Machines Corporation | Phase- or frequency-locked loop circuit having a glitch detector for detecting triggering-edge-type glitches in a noisy signal |
| JP5598161B2 (ja) * | 2010-08-26 | 2014-10-01 | ヤマハ株式会社 | クロック発生回路 |
| CN102868398B (zh) * | 2011-07-05 | 2014-12-17 | 联发科技（新加坡）私人有限公司 | 时钟信号产生装置以及使用于时钟信号产生装置的方法 |
| US8755480B1 (en) | 2011-12-30 | 2014-06-17 | Altera Corporation | Integrated circuit (IC) clocking techniques |
| US9077328B1 (en) * | 2014-01-17 | 2015-07-07 | Broadcom Corporation | Method and apparatus for reference-less repeater with digital control |
| JP5880603B2 (ja) * | 2014-03-19 | 2016-03-09 | 日本電気株式会社 | クロック発生装置、サーバシステムおよびクロック制御方法 |
| US10250375B2 (en) * | 2016-09-22 | 2019-04-02 | Qualcomm Incorporated | Clock synchronization |
| JP6958248B2 (ja) * | 2016-12-26 | 2021-11-02 | セイコーエプソン株式会社 | 生体情報測定装置及びウェアラブル機器 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587217U (ja) * | 1981-07-02 | 1983-01-18 | 三洋電機株式会社 | マスタ−クロツク発生回路 |
| JPS6112121A (ja) * | 1984-06-27 | 1986-01-20 | Mitsubishi Electric Corp | クロツク切替え装置 |
| JPS61255125A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 基準位相発生回路 |
| JPH01141419A (ja) * | 1987-11-27 | 1989-06-02 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
| JPH01180151A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 自走周波数安定度補償式ｐｌｌ回路 |
| US5089793A (en) * | 1989-10-16 | 1992-02-18 | Seiko Epson Corporation | Semiconductor device having an oscillatory circuit |
| JPH04113718A (ja) * | 1990-09-04 | 1992-04-15 | Fujitsu Ltd | ヒットレス・クロック切替装置 |
| JPH04357713A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | 切換機能を有する基準信号発生回路 |
| US5142247A (en) * | 1991-08-06 | 1992-08-25 | Compaq Computer Corporation | Multiple frequency phase-locked loop clock generator with stable transitions between frequencies |
-
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-
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