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JP2954070B2 - デジタルｐｌｌ回路 - Google Patents

デジタルｐｌｌ回路

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JP2954070B2
JP2954070B2 JP9073383A JP7338397A JP2954070B2 JP 2954070 B2 JP2954070 B2 JP 2954070B2 JP 9073383 A JP9073383 A JP 9073383A JP 7338397 A JP7338397 A JP 7338397A JP 2954070 B2 JP2954070 B2 JP 2954070B2
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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタルＰＬＬ回
路に関し、特に、半導体集積回路間のクロック信号同期
に用いられるデジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】従来から、２つのクロック信号の位相を
合わせるために、ＰＬＬ回路が用いられており、特に、
半導体集積回路の外部クロック信号に対する内部クロッ
ク信号の遅延によるスキュー調整のために、外部クロッ
ク信号の入力端子の近傍にデジタルＰＬＬ回路を配置
し、遅延が生じる内部クロック信号を帰還させて外部ク
ロック信号との位相の同期をとる技術が知られている。
半導体集積回路の内部クロック信号の位相が、基準クロ
ック信号とする外部クロック信号より半導体集積回路の
内部クロック信号の位相が遅れているときは、デジタル
ＰＬＬ回路おいて、内部クロック信号を進ませて同期を
とり、逆に進んでいるときは遅らせて同期をとるように
制御する。
【０００３】たとえば、図５は、この従来のデジタルＰ
ＬＬ回路の例１を示すブロック図である。このデジタル
ＰＬＬ回路は、可変遅延回路５３，位相比較回路５１，
遅延制御回路５２を備える。
【０００４】可変遅延回路５３は、基準クロック信号を
遅延して内部クロック信号として出力しその遅延時間が
遅延制御信号の値により可変制御される。位相比較回路
５１は、基準クロック信号の変化に同期して基準クロッ
ク信号および内部クロック信号の位相を比較しその位相
差の極性を比較結果として出力する。遅延制御回路５２
は、動作が活性化されるイネーブル信号および比較結果
に対応して遅延制御信号の値を変更制御し可変遅延回路
５３に出力する。
【０００５】このデジタルＰＬＬ回路は、基準クロック
信号の変化に同期して基準クロック信号および内部クロ
ック信号の位相を比較し、その位相差の極性に対応して
遅延制御信号の値を変更制御し、基準クロック信号に対
して内部クロック信号の位相を制御している。
【０００６】ところが、半導体集積回路内部の電源の揺
れ、あるいは、内部クロック信号の配線と隣接する配線
との間に生ずる寄生容量などにより、微少ではあるが、
内部クロック信号が常に変動するため、常に、デジタル
ＰＬＬ回路が内部クロック信号の位相を進ませたり遅ら
せたりする制御を行っている。また、基準クロック信号
となる外部クロック信号にもジッタが存在し、その基準
クロック信号で判断した位相比較結果に応じて進ませた
り遅らせる制御を行っている。
【０００７】しかし、このデジタルＰＬＬ回路では、内
部回路の動作上問題無い程度の微少な位相差の場合も、
ＰＬＬ回路が同期をとる動作を行うため、必要以上に電
力を消費する。また、例えば、ＰＬＬ回路が内部クロッ
ク信号を進ませる制御を行うと同時に、内部クロック信
号を遅らせていた要因が解消された場合などは、かえっ
て、同期ズレが大きくなっていまうといった不具合を抱
えている。そこで、同期ズレが連続して進んでいた場合
のみ、あるいは、連続して遅れていた場合のみ同期をと
る制御を行う技術が知られている。
【０００８】例えば、同様な考え方のデジタルＰＬＬ回
路が、図５に示す特開平１−９３２８０号公報に記載さ
れた同期回路のブロック図の中に記載されている。図５
を参照して説明する。この同期回路において、シフトレ
ジスタ回路５０３，ラッチ回路５０４，タイミング発生
回路５０７は、同期信号検出回路を構成し、ＢＳチュー
ナから出力されるビットストリーム信号などから、本来
のスーパーフレーム同期信号，モード切替同期信号を検
出する。また、９分周回路５１０，同期回路５０８は、
９分周回路５１０を可変遅延回路としたデジタルＰＬＬ
回路であり、本来のスーパーフレーム同期信号ｂと９分
周回路５１０の出力ｃの位相を比較し、予め設定した回
数だけ連続して不一致が発生すると位相比較回路５０８
からスーパーフレーム同期パルス信号を９分周回路１０
に出力し、９分周回路５１０の出力ｃの位相を一致さ
せ、スーパーフレーム同期信号として外部出力してい
る。同様に、１０分周回路５１２，同期回路５０９は、
モード切替同期信号を外部出力している。
【０００９】このデジタルＰＬＬ回路の技術は、衛星放
送等の通信に用いられビットストリーム信号が減衰し、
ビットストリーム信号のフレーム制御部に誤りが発生し
た場合にも、予め設定した回数までの誤りは、フレーム
同期信号からスーパーフレーム同期信号とモード切替同
期信号を発生させることで安定した信号供給をするもの
である。
【００１０】
【発明が解決しようとする課題】ところが、図５の同期
回路で説明したデジタルＰＬＬ回路も、問題点が残され
ている。すなわち、外部クロック信号と帰還させた内部
クロック信号との位相差が大きいとき、一刻も速く同期
をとる必要性があるにも拘わらず、位相差を検出してか
ら同期をとるまでの引き込み時間が長くなり、場合によ
っては、内部動作に支障をきたすこともあるという重大
な欠点を持っている。
【００１１】その理由は、微少な位相差の場合も、多大
な位相差の場合も、同極性の位相差の同期ズレが、予め
設定した回数だけ連続して不一致が発生したときに初め
て、たとえば、３回連続したときに初めて、位相の同期
をとることになる。このため、半導体集積回路の内部回
路は、２クロック信号期間も、多大な同期ズレが生じた
まま動作させざるを得ないからである。
【００１２】従って、本発明の目的は、半導体集積回路
内部の電源電圧ノイズ、あるいは、外部クロック信号の
ジッタに対する耐ノイズ性向上と位相同期の引き込み時
間の短縮とを両立することにある。
【００１３】
【００１４】
【課題を解決するための手段】 そのため 、本発明のデジ
タルＰＬＬ回路は、基準クロック信号を遅延して内部ク
ロック信号として出力しその遅延時間が遅延制御信号の
値により可変制御される可変遅延回路と、前記基準クロ
ック信号の変化に同期して前記基準クロック信号および
前記内部クロック信号の位相を比較しその位相差の極性
およびロック範囲内を示す極性信号およびロック信号を
出力する位相比較回路と、動作が活性化されるイネーブ
ル信号および前記極性信号に対応して前記遅延制御信号
の値を変更制御し前記可変遅延回路に出力する遅延制御
回路と、前記極性信号が連続して一致出力される回数を
前記基準クロック信号の変化に同期して計数しこの計数
が前記ロック信号に対応して予め設定された設定回数に
達するまで前記ロック信号に対応して不活性信号を生成
し前記イネーブル信号として出力するイネーブル信号生
成回路とを備えている。
【００１５】また、前記位相比較回路が前記位相差に対
して個々にロック範囲を設定した複数の前記ロック信号
を出力し、前記位相差が大きいほど前記設定回数が小さ
く設定されている。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のデジタルＰＬＬ回路の
実施形態を示すブロック図である。また、図２は、図１
の詳細構成例を示す部分ブロック図である。図１を参照
すると、この実施形態のデジタルＰＬＬ回路は、可変遅
延回路４００，位相比較回路１００，遅延制御回路３０
０，イネーブル信号生成回路２００とを備えている。
【００１７】可変遅延回路４００は、図５の従来のデジ
タルＰＬＬ回路と同じく、基準クロック信号ＣＬＫを遅
延して内部クロック信号ＩＣＫとして出力しその遅延時
間が遅延制御信号ＣＮＴの値により可変制御される。
【００１８】位相比較回路１００は、図５の従来のデジ
タルＰＬＬ回路と同じく、基準クロック信号ＣＬＫの変
化に同期して、基準クロック信号ＣＬＫおよび内部クロ
ック信号ＩＣＫの位相を比較し、その位相差の極性を示
す極性信号ＰＤを比較結果として出力する。同時に、位
相差がロック範囲内にあることを示すロック信号Ｌをも
比較結果として出力する。この位相比較回路１００は、
図２に示すように、フリップフロップ回路１０１〜１０
５，遅延ゲート１０６〜１０９，ＮＡＮＤ回路１２１〜
１２２から成る。遅延ゲート１０６〜１０９は、基準ク
ロック信号ＣＬＫの遅延回路であり、それぞれに遅延設
定された各遅延信号を出力する。フリップフロップ回路
１０１〜１０５は、遅延ゲート１０６〜１０９の各遅延
信号出力に同期して内部クロック信号ＩＣＫをそれぞれ
ラッチし、内部クロック信号ＩＣＫとの位相をそれぞれ
比較検出する。
【００１９】このとき、フリップフロップ回路１０３の
位相の比較検出信号ＰＤが、基準クロック信号ＣＬＫに
対する内部クロック信号ＩＣＫの位相の基準とされ、基
準からの位相差の極性を示す極性信号ＰＤとして出力さ
れる。また、ＮＡＮＤ回路１２１〜１２２が、所定のフ
リップフロップ回路の比較検出信号を入力し、基準から
の位相差がロック範囲内にあることを示すそれぞれロッ
ク信号Ｌ２，Ｌ１を出力する。
【００２０】遅延制御回路３００は、動作が活性化され
るイネーブル信号Ｄおよび極性信号ＰＤに対応して遅延
制御信号ＣＮＴの値を変更制御し、遅延制御信号ＣＮＴ
を可変遅延回路４００に出力する。この遅延制御回路３
００は、図２に示すように、アップダウンカウンタ回路
３０２，内部パルス信号発生回路３０３，ＡＮＤ回路３
０１から成る。アップダウンカウンタ回路３０２は、極
性信号ＰＤに対応した計数値を増数または減数し遅延制
御信号ＣＮＴを出力する。内部パルス信号発生回路３０
３はパルス信号を発生し、ＡＮＤ回路３０１を介して、
アップダウンカウンタ回路３０２に供給する。
【００２１】イネーブル信号生成回路２００は、極性信
号ＰＤが連続して一致出力される回数を基準クロック信
号ＣＬＫの変化に同期して計数し、この計数がロック信
号Ｌに対応して予め設定された設定回数に達するまでロ
ック信号Ｌに対応して不活性信号を生成し、イネーブル
信号Ｄとして出力する。このイネーブル信号生成回路２
００は、図２に示すように、シフトレジスタ２０１，Ａ
ＮＤ回路２０２〜２０３および２０８〜２０９，ＮＯＲ
回路２０４〜２０５，ＯＲ回路２０６〜２０７および２
１０から成る。シフトレジスタ２０１は、基準クロック
信号ＣＬＫに対応して極性信号ＰＤをシフトし並列出力
し、極性信号ＰＤが連続して一致出力される回数を基準
クロック信号ＣＬＫの変化に同期して計数する。ＡＮＤ
回路２０２〜２０３またはＮＯＲ回路２０４〜２０５は
所定のシフトレジスタ２０１出力を入力し、１または０
の極性信号ＰＤが連続して一致出力される回数が予め設
定された設定回数に達したことをそれぞれ検出する。ま
た、ＯＲ回路２１０は、イネーブル信号Ｄを出力する。
【００２２】図３は、本実施形態のデジタルＰＬＬ回路
の動作例を示す波形図である。図２，３を参照し、本実
施形態のデジタルＰＬＬ回路の動作について説明する。
図２の詳細構成例のデジタルＰＬＬ回路は、図３に示す
ように、基準クロック信号ＣＬＫと内部クロック信号Ｉ
ＣＫの位相差の範囲を３段階に分割し、位相差が大きく
範囲１，２内にない場合には位相比較毎に位相制御を行
い、位相差が範囲１内にある場合は、位相比較の結果が
３回連続して一致した場合に位相制御を行い、位相差が
範囲２内にある場合は、位相比較の結果が６回連続して
一致した場合に位相制御を行う。
【００２３】まず、位相比較回路１００において、基準
クロック信号ＣＬＫの変化に同期して、フリップフロッ
プ回路１０１〜１０５により、基準クロック信号ＣＬＫ
の各遅延信号と内部クロック信号ＩＣＫとの位相の比較
検出が行われ、位相差の極性信号ＰＤおよびロック信号
Ｌ２，Ｌ１が出力される。
【００２４】このとき、この位相差が大きく図３の範囲
１，２内にない場合には、ＮＡＮＤ回路１２１，１２２
のロック信号Ｌ２，Ｌ１がハイ・レベルになり、ＯＲ回
路２１０のイネーブル信号Ｄがハイ・レベルになる。こ
のため、遅延制御回路３００において、内部パルス信号
発生回路３０３のパルス信号により、遅延制御用のアッ
プダウンカウンタ回路４０２が動作し、遅延制御信号Ｃ
ＮＴの値が変更制御され、可変遅延回路４００におい
て、内部クロック信号ＩＣＫの遅延制御が行われる。す
なわち、基準クロック信号ＣＬＫに対する内部クロック
信号ＩＣＫの位相制御が行われる。
【００２５】また、位相差が図３の範囲１内にある場合
には、ＮＡＮＤ回路１２１，１２２ののロック信号Ｌ
２，Ｌ１がハイ・レベル，ロウ・レベルになり、ＯＲ回
路２０６，２０７の出力がハイ・レベルとなり、フリッ
プフロップ回路１０３による位相差の極性信号ＰＤを記
憶するシフトレジスタ２０１の下位３ビットが同じ値の
ときに、ＡＮＤ回路２０２またはＮＯＲ回路２０４の出
力がハイ・レベルになり、ＡＮＤ回路２０８またはＡＮ
Ｄ回路２０９の出力がハイ・レベルとなり、ＯＲ回路２
１０のイネーブル信号Ｄがハイ・レベルとなる。このた
め、アップダウンカウンタ回路４０２が動作し、内部ク
ロック信号ＩＣＫの位相制御が行われる。しかし、位相
差の極性信号ＰＤが３回連続して一致していない場合に
は、ＯＲ回路２１０のイネーブル信号Ｄがロウ・レベル
となり、アップダウンカウンタ回路４０２は動作せず、
基準クロック信号ＣＬＫに対する内部クロック信号ＩＣ
Ｋの位相制御は行われない。
【００２６】さらに、位相差が図３の範囲２内にある場
合には、ＮＡＮＤ回路１２１，１２２のロック信号Ｌ
２，Ｌ１がロウ・レベルになり、フリップフロップ回路
１０３による位相差の極性信号ＰＤを記憶するシフトレ
ジスタ２０１のの６ビットが同じ値のときに、ＡＮＤ回
路２０２，２０３またはＮＯＲ回路２０４，２０５の出
力がハイ・レベルになり、ＡＮＤ回路２０８またはＡＮ
Ｄ回路２０９の出力がハイ・レベルとなり、ＯＲ回路２
１０のイネーブル信号Ｄがハイ・レベルとなる。このた
め、アップダウンカウンタ回路４０２が動作し、内部ク
ロック信号ＩＣＫの位相制御が行われる。しかし、位相
差の極性信号ＰＤが６回連続して一致していない場合に
は、ＯＲ回路２１０のイネーブル信号Ｄがロウ・レベル
となり、アップダウンカウンタ回路４０２は動作せず、
基準クロック信号ＣＬＫに対する内部クロック信号ＩＣ
Ｋの位相制御は行われない。
【００２７】以上のように、本実施形態のデジタルＰＬ
Ｌ回路は、基準クロック信号ＣＬＫの変化に同期して基
準クロック信号ＣＬＫおよび内部クロック信号ＩＣＫの
位相を比較し、その位相差の極性に対応して遅延制御信
号ＣＮＴの値を変更制御し、基準クロック信号ＣＬＫに
対して内部クロック信号ＩＣＫの位相を制御する。この
とき、位相差の極性が連続して一致する回数を基準クロ
ック信号ＣＬＫの変化に同期して計数し、この計数が予
め設定された設定回数に達するまで、位相差がロック範
囲内にある間、遅延制御信号ＣＮＴの値の変更制御をロ
ックしている。
【００２８】
【発明の効果】以上説明したように、本発明によるデジ
タルＰＬＬ回路は、半導体集積回路内部の電源電圧ノイ
ズ、あるいは、外部クロック信号のジッタに対する耐ノ
イズ性向上と位相同期の引き込み時間の短縮とを両立で
きる効果がある。
【００２９】その理由は、基準クロック信号である外部
クロック信号および内部クロック信号の位相を比較し、
基準からの位相差に対して複数のロック範囲を設定し、
比較結果による位相制御ループのロックを各ロック範囲
に対応して解除しているためである。
【図面の簡単な説明】
【図１】本発明のデジタルＰＬＬ回路の実施形態を示す
ブッロク図である。
【図２】図１のデジタルＰＬＬ回路の詳細構成例を示す
部分ブッロク図である。
【図３】図２のデジタルＰＬＬ回路の動作例を示す波形
図である。
【図４】従来のデジタルＰＬＬ回路の回路例１を示すブ
ロック図である。
【図５】従来のデジタルＰＬＬ回路の回路例２を含む同
期回路を示すブロック図である。
【符号の説明】
１００ 位相比較回路 １０１〜１０５ フリップフロップ回路 １０６〜１０９ 遅延ゲート ２００ イネーブル信号生成回路 １２１，１２２ ＮＡＮＤ回路 ２０１，５０３ シフトレジスタ回路 ２０２，２０３，２０８，２０９ ＡＮＤ回路 ２０４，２０５ ＮＯＲ回路 ２０６，２０７，２１０ ＯＲ回路 ３００ 遅延制御回路部 ３０２ アップダウンカウンタ回路 ３０３ 内部パルス信号発生回路 ４００ 可変遅延回路 ５０４ ラッチ回路 ５０７ タイミング発生回路 ５０８，５０９ 位相同期回路 ５１０ ９分周回路 ５１２ １０分周回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−161426（ＪＰ，Ａ) 特開 昭63−54018（ＪＰ，Ａ) 特開 平２−1620（ＪＰ，Ａ) 特開 昭56−748（ＪＰ，Ａ) 特開 平９−319459（ＪＰ，Ａ) 特開 平８−97715（ＪＰ，Ａ) 特表 平４−505539（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 - 7/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準クロック信号を遅延して内部クロッ
    ク信号として出力しその遅延時間が遅延制御信号の値に
    より可変制御される可変遅延回路と、 前記基準クロック信号の変化に同期して前記基準クロッ
    ク信号および前記内部クロック信号の位相を比較しその
    位相差の極性およびロック範囲内を示す極性信号および
    ロック信号を比較結果として出力する位相比較回路と、 動作が活性化されるイネーブル信号および前記極性信号
    に対応して前記遅延制御信号の値を変更制御し前記可変
    遅延回路に出力する遅延制御回路と、 前記極性信号が連続して一致出力される回数を前記基準
    クロック信号の変化に同期して計数しこの計数が前記ロ
    ック信号に対応して予め設定された設定回数に達するま
    で前記ロック信号に対応して不活性信号を生成し前記イ
    ネーブル信号として出力するイネーブル信号生成回路と
    を備えるデジタルＰＬＬ回路。
  2. 【請求項２】 前記位相比較回路が前記位相差に対して
    個々にロック範囲を設定した複数の前記ロック信号を出
    力し、前記位相差が大きいほど前記設定回数が小さく設
    定される、請求項１記載のデジタルＰＬＬ回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100264077B1 (ko) * 1997-11-21 2000-08-16 김영환 반도체 소자의 클럭보상장치
JP2000065902A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置
JP2000306399A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 半導体装置
JP4335381B2 (ja) * 1999-10-18 2009-09-30 パナソニック株式会社 クロック生成装置、及びクロック生成方法
JP3671782B2 (ja) * 1999-12-10 2005-07-13 富士通株式会社 信号位相調整回路
KR100533984B1 (ko) * 1999-12-30 2005-12-07 주식회사 하이닉스반도체 잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프
JP2001195149A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 内部クロック信号発生回路
US6569109B2 (en) 2000-02-04 2003-05-27 Olympus Optical Co., Ltd. Ultrasonic operation apparatus for performing follow-up control of resonance frequency drive of ultrasonic oscillator by digital PLL system using DDS (direct digital synthesizer)
JP4443728B2 (ja) * 2000-06-09 2010-03-31 株式会社ルネサステクノロジ クロック発生回路
US6388482B1 (en) * 2000-06-21 2002-05-14 Infineon Technologies North America Corp. DLL lock scheme with multiple phase detection
US6725390B1 (en) * 2000-06-29 2004-04-20 Intel Corporation Method and an apparatus for adjusting clock signal to sample data
JP4573007B2 (ja) * 2000-07-13 2010-11-04 エルピーダメモリ株式会社 Ｄｌｌ回路、及び、ｄｌｌ制御方法
JP3404369B2 (ja) 2000-09-26 2003-05-06 エヌイーシーマイクロシステム株式会社 Ｄｌｌ回路
US6738922B1 (en) * 2000-10-06 2004-05-18 Vitesse Semiconductor Corporation Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal
KR20020035190A (ko) * 2000-11-04 2002-05-11 윤종용 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로
US6857080B1 (en) * 2001-01-08 2005-02-15 Pixelworks, Inc. Multi-link receiver mechanism for processing multiple data streams
DE10129783C1 (de) 2001-06-20 2003-01-02 Infineon Technologies Ag Verzögerungsregelkreis
US7167023B1 (en) 2001-08-29 2007-01-23 Altera Corporation Multiple data rate interface architecture
US7200769B1 (en) * 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
JP2003163592A (ja) * 2001-11-26 2003-06-06 Mitsubishi Electric Corp 位相比較器およびそれを用いたクロック発生回路
US7336752B2 (en) 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US7170963B2 (en) * 2003-01-15 2007-01-30 Nano Silicon Pte. Ltd. Clock recovery method by phase selection
EP1619819A4 (en) * 2003-05-01 2010-08-04 Mitsubishi Electric Corp CLOCK DATA RECOVERY CIRCUIT
US7234069B1 (en) 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
US7126399B1 (en) 2004-05-27 2006-10-24 Altera Corporation Memory interface phase-shift circuitry to support multiple frequency ranges
US7123051B1 (en) 2004-06-21 2006-10-17 Altera Corporation Soft core control of dedicated memory interface hardware in a programmable logic device
US8981996B2 (en) * 2005-09-27 2015-03-17 Qualcomm Incorporated Position location using transmitters with timing offset and phase adjustment
US20070072621A1 (en) * 2005-09-27 2007-03-29 Mukkavilli Krishna K Position location using transmitters with timing offset
US9354297B2 (en) * 2005-09-27 2016-05-31 Qualcomm Incorporated Position location using phase-adjusted transmitters
US7863931B1 (en) * 2007-11-14 2011-01-04 Lattice Semiconductor Corporation Flexible delay cell architecture
JP2009147829A (ja) * 2007-12-17 2009-07-02 Panasonic Corp Ｄｌｌ回路，撮像装置，メモリ装置
US9641113B2 (en) 2014-02-28 2017-05-02 General Electric Company System and method for controlling a power generation system based on PLL errors
US10291214B2 (en) 2017-03-01 2019-05-14 Analog Devices Global Unlimited Company Feedforward phase noise compensation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58161426A (ja) * 1982-03-17 1983-09-26 Fujitsu Ltd デイジタルｐｌｌ回路のル−プフイルタ
JPS6354018A (ja) * 1986-08-25 1988-03-08 Hitachi Ltd Ｐｌｌ回路
JPH0193280A (ja) * 1987-10-02 1989-04-12 Matsushita Electric Ind Co Ltd 同期回路
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
US5457718A (en) * 1992-03-02 1995-10-10 International Business Machines Corporation Compact phase recovery scheme using digital circuits
US5544203A (en) * 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US5790612A (en) * 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
US5910740A (en) * 1997-06-18 1999-06-08 Raytheon Company Phase locked loop having memory

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