JP2953906B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP2953906B2 JP2953906B2 JP5096372A JP9637293A JP2953906B2 JP 2953906 B2 JP2953906 B2 JP 2953906B2 JP 5096372 A JP5096372 A JP 5096372A JP 9637293 A JP9637293 A JP 9637293A JP 2953906 B2 JP2953906 B2 JP 2953906B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に入力データと記憶データとのＯＲ演算機能を備えた
半導体記憶回路に関する。
特に入力データと記憶データとのＯＲ演算機能を備えた
半導体記憶回路に関する。
【０００２】
【従来の技術】画像処理装置等に使用される半導体記憶
回路では、入力データと記憶データとのＯＲ演算処理が
よく行われる。
回路では、入力データと記憶データとのＯＲ演算処理が
よく行われる。
【０００３】従来のこの種のＯＲ演算処理機能を備えた
半導体記憶回路の一例を図４に示す。
半導体記憶回路の一例を図４に示す。
【０００４】この半導体記憶回路は、所定のアドレスの
記憶データを読出し（ＤＲ）、供給データＤＷを記憶す
るメモリセルアレイ１と、内部行アドレス制御信号ＲＡ
ＳＩに従って所定のタイミングで外部からのＯＲ演算実
行信号ＯＲＥｂのレベルを取込み内部ＯＲ演算実行信号
ＯＲＩとして出力するＯＲ演算判定回路２ａと、内部書
込み制御信号ＷＥＩに従って所定のタイミングで外部か
らの入力データＤＩを取込み出力するデータ入力回路３
ａと、内部ＯＲ演算実行信号ＯＲＩがインアクティブレ
ベルのときはデータ入力回路３ａの出力データをメモリ
セルアレイ１への供給データとして出力しアクティブレ
ベルのときは供給データの出力を停止する書込みバッフ
ァ回路４ａと、メモリセルアレイ１から読出されたデー
タ（ＤＲ）を増幅して出力するデータ増幅回路５と、こ
のデータ増幅回路５の出力データを外部へ出力する（Ｄ
Ｏ）データ出力回路６と、内部ＯＲ演算実行信号ＯＲＩ
がアクティブレベルのときはデータ入力回路３ａの出力
データとデータ増幅回路５の出力データとのＯＲ演算を
行い（ＤＯＲ）メモリセルアレイ１への供給データＤＷ
とするＯＲ演算回路７とを有する構成となっている。
記憶データを読出し（ＤＲ）、供給データＤＷを記憶す
るメモリセルアレイ１と、内部行アドレス制御信号ＲＡ
ＳＩに従って所定のタイミングで外部からのＯＲ演算実
行信号ＯＲＥｂのレベルを取込み内部ＯＲ演算実行信号
ＯＲＩとして出力するＯＲ演算判定回路２ａと、内部書
込み制御信号ＷＥＩに従って所定のタイミングで外部か
らの入力データＤＩを取込み出力するデータ入力回路３
ａと、内部ＯＲ演算実行信号ＯＲＩがインアクティブレ
ベルのときはデータ入力回路３ａの出力データをメモリ
セルアレイ１への供給データとして出力しアクティブレ
ベルのときは供給データの出力を停止する書込みバッフ
ァ回路４ａと、メモリセルアレイ１から読出されたデー
タ（ＤＲ）を増幅して出力するデータ増幅回路５と、こ
のデータ増幅回路５の出力データを外部へ出力する（Ｄ
Ｏ）データ出力回路６と、内部ＯＲ演算実行信号ＯＲＩ
がアクティブレベルのときはデータ入力回路３ａの出力
データとデータ増幅回路５の出力データとのＯＲ演算を
行い（ＤＯＲ）メモリセルアレイ１への供給データＤＷ
とするＯＲ演算回路７とを有する構成となっている。
【０００５】この半導体記憶回路では、内部ＯＲ演算実
行信号ＯＲＩがインアクティブレベルの通常の書込み動
作は、入力データＤＩがそのままデータ入力回路３ａ，
書込みバッファ回路４ａを通ってメモリセルアレイ１に
供給されるのに対し、内部ＯＲ演算実行信号ＯＲＩがア
クティブレベルのＯＲ演算データ書込み動作時には、Ｏ
Ｒ演算回路７において、データ入力回路３ａからの入力
データＤＩとデータ増幅回路５からの読出しデータＤＲ
とのＯＲ演算が実行され、その結果がメモリセルアレイ
１に供給される。
行信号ＯＲＩがインアクティブレベルの通常の書込み動
作は、入力データＤＩがそのままデータ入力回路３ａ，
書込みバッファ回路４ａを通ってメモリセルアレイ１に
供給されるのに対し、内部ＯＲ演算実行信号ＯＲＩがア
クティブレベルのＯＲ演算データ書込み動作時には、Ｏ
Ｒ演算回路７において、データ入力回路３ａからの入力
データＤＩとデータ増幅回路５からの読出しデータＤＲ
とのＯＲ演算が実行され、その結果がメモリセルアレイ
１に供給される。
【０００６】
【発明が解決しようとする課題】この従来の半導体記憶
回路では、通常のデータ書込みとＯＲ演算データ書込み
とでデータの径路が異なるため、特に多ビット入出力構
成の場合、回路素子数及び信号配線数が多くなりチップ
面積が増大するという欠点があり、また、その都度読出
しデータＤＲと入力データＤＩとのＯＲ演算が行われる
ため、その分動作時間が長くなるという欠点があった。
回路では、通常のデータ書込みとＯＲ演算データ書込み
とでデータの径路が異なるため、特に多ビット入出力構
成の場合、回路素子数及び信号配線数が多くなりチップ
面積が増大するという欠点があり、また、その都度読出
しデータＤＲと入力データＤＩとのＯＲ演算が行われる
ため、その分動作時間が長くなるという欠点があった。
【０００７】本発明の目的は、チップ面積を小さくし、
かつＯＲ演算データ書込み動作時の動作速度を早くする
ことができる半導体記憶回路を提供することにある。
かつＯＲ演算データ書込み動作時の動作速度を早くする
ことができる半導体記憶回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶回路
は、所定のアドレスの記憶データを読出し供給データを
書込むメモリセルアレイと、ＯＲ演算実行信号がアクテ
ィブレベルのときは外部からの入力データが“１”レベ
ルならば“１”レベル対応のデータを出力し“０”レベ
ルならばデータ出力を停止しインアクティブレベルのと
きは前記入力データのレベル対応のデータを出力するデ
ータ入力回路と、このデータ入力回路からのデータ出力
があるときはその出力データを前記メモリセルアレイへ
の供給データとしないときは前記メモリセルアレイから
読出されたデータを前記供給データとする書込みバッフ
ァ回路とを有している。
は、所定のアドレスの記憶データを読出し供給データを
書込むメモリセルアレイと、ＯＲ演算実行信号がアクテ
ィブレベルのときは外部からの入力データが“１”レベ
ルならば“１”レベル対応のデータを出力し“０”レベ
ルならばデータ出力を停止しインアクティブレベルのと
きは前記入力データのレベル対応のデータを出力するデ
ータ入力回路と、このデータ入力回路からのデータ出力
があるときはその出力データを前記メモリセルアレイへ
の供給データとしないときは前記メモリセルアレイから
読出されたデータを前記供給データとする書込みバッフ
ァ回路とを有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の一実施例を示すブロック図
である。
である。
【００１１】この実施例は、図４に示された従来例と同
様のメモリセルアレイ１，データ増幅回路５及びデータ
出力回路６と、内部行アドレス制御信号ＲＡＳＩ及び内
部書込み制御信号ＷＥＩに従って所定のタイミングで外
部からのＯＲ演算実行信号ＯＲＥｂのレベルを取込み保
持し内部ＯＲ演算実行信号ＯＲＩとして出力するＯＲ演
算判定回路２と、内部ＯＲ演算実行信号ＯＲＩがアクテ
ィブレベルのときは外部からの入力データＤＩが“１”
レベルならば“１”レベル対応のデータ（ＤＩｍ）を出
力し“０”レベルならばデータ出力を停止しインアクテ
ィブレベルのときは入力データＤＩのレベル対応のデー
タを出力するデータ入力回路３と、このデータ入力回路
３からのデータ出力があるときはその出力データＤＩｍ
をメモリセルアレイ１への供給データＤＷとしないとき
はメモリセルアレイ１から読出されたデータ増幅回路５
からのデータをメモリセルアレイ１への供給データＤＷ
とする書込みバッファ回路４とを有する構成となってい
る。
様のメモリセルアレイ１，データ増幅回路５及びデータ
出力回路６と、内部行アドレス制御信号ＲＡＳＩ及び内
部書込み制御信号ＷＥＩに従って所定のタイミングで外
部からのＯＲ演算実行信号ＯＲＥｂのレベルを取込み保
持し内部ＯＲ演算実行信号ＯＲＩとして出力するＯＲ演
算判定回路２と、内部ＯＲ演算実行信号ＯＲＩがアクテ
ィブレベルのときは外部からの入力データＤＩが“１”
レベルならば“１”レベル対応のデータ（ＤＩｍ）を出
力し“０”レベルならばデータ出力を停止しインアクテ
ィブレベルのときは入力データＤＩのレベル対応のデー
タを出力するデータ入力回路３と、このデータ入力回路
３からのデータ出力があるときはその出力データＤＩｍ
をメモリセルアレイ１への供給データＤＷとしないとき
はメモリセルアレイ１から読出されたデータ増幅回路５
からのデータをメモリセルアレイ１への供給データＤＷ
とする書込みバッファ回路４とを有する構成となってい
る。
【００１２】図２（Ａ），（Ｂ）にこの実施例のデータ
入力回路３及びＯＲ演算判定回路２の具体的な回路例を
示す。
入力回路３及びＯＲ演算判定回路２の具体的な回路例を
示す。
【００１３】この実施例のデータ入力回路３は、内部書
込み制御信号ＷＥ０（ＷＥＩの１つ、以下同じ）と入力
データＤＩとの論理積をとる論理ゲートＧ１と、内部書
込み制御信号ＷＥ１がインアクティブレベルのとき論理
ゲートＧ１の出力データを通過させるトランスファゲー
トＴＧ１と、インバータＩＶ３，ＩＶ４を備えトランス
ファゲートＴＧ１からのデータを保持するラッチ回路Ｌ
Ｃ１と、ソースを電源供給端にドレインをデータ出力端
（ＤＩｍ）にそれぞれ接続するＰチャネル型のトランジ
スタＱ１と、ソースを接地電位点にドレインをデータ出
力端（ＤＩｍ）にそれぞれ接続するＮチャネル型のトラ
ンジスタＱ２と、内部書込み制御信号ＷＥ２に従って所
定のタイミングで、内部ＯＲ演算実行信号ＯＲＩがイン
アクティブレベル（高レベル）のときはラッチ回路ＬＣ
１の出力データのレベルに応答してトランジスタＱ１，
Ｑ２のうちの一方をオン他方をオフとし、アクティブレ
ベルのときはラッチ回路ＬＣ１の出力データの入力デー
タ“０”対応レベルに応答してトランジスタＱ１，Ｑ２
をオフとし入力データ“１”対応レベルに応答してデー
タ出力端を“１”対応レベルとなるようにトランジスタ
Ｑ１，Ｑ２をオン，オフするインバータＩＶ１，ＯＲ型
の論理ゲートＧ２，Ｇ４及びＡＮＤ型の論理ゲートＧ３
から成る論理回路とを含んで構成される。
込み制御信号ＷＥ０（ＷＥＩの１つ、以下同じ）と入力
データＤＩとの論理積をとる論理ゲートＧ１と、内部書
込み制御信号ＷＥ１がインアクティブレベルのとき論理
ゲートＧ１の出力データを通過させるトランスファゲー
トＴＧ１と、インバータＩＶ３，ＩＶ４を備えトランス
ファゲートＴＧ１からのデータを保持するラッチ回路Ｌ
Ｃ１と、ソースを電源供給端にドレインをデータ出力端
（ＤＩｍ）にそれぞれ接続するＰチャネル型のトランジ
スタＱ１と、ソースを接地電位点にドレインをデータ出
力端（ＤＩｍ）にそれぞれ接続するＮチャネル型のトラ
ンジスタＱ２と、内部書込み制御信号ＷＥ２に従って所
定のタイミングで、内部ＯＲ演算実行信号ＯＲＩがイン
アクティブレベル（高レベル）のときはラッチ回路ＬＣ
１の出力データのレベルに応答してトランジスタＱ１，
Ｑ２のうちの一方をオン他方をオフとし、アクティブレ
ベルのときはラッチ回路ＬＣ１の出力データの入力デー
タ“０”対応レベルに応答してトランジスタＱ１，Ｑ２
をオフとし入力データ“１”対応レベルに応答してデー
タ出力端を“１”対応レベルとなるようにトランジスタ
Ｑ１，Ｑ２をオン，オフするインバータＩＶ１，ＯＲ型
の論理ゲートＧ２，Ｇ４及びＡＮＤ型の論理ゲートＧ３
から成る論理回路とを含んで構成される。
【００１４】また、ＯＲ演算判定回路２は、外部からの
ＯＲ演算実行信号ＯＲＥｂと内部行アドレス制御信号Ｒ
ＡＳＩとの論理和をとる論理ゲートＧ５と、内部書込み
制御信号ＷＥ１と制御信号ＹＥとの否定論理和をとる論
理ゲートＧ６と、この論理ゲートＧ６の出力信号に応答
して論理ゲートＧ５の出力信号の伝達を制御するトラン
スファゲートＴＧ２と、このトランスファゲートＴＧ２
からの信号を保持するラッチ回路ＬＣ２とを含んで構成
される。
ＯＲ演算実行信号ＯＲＥｂと内部行アドレス制御信号Ｒ
ＡＳＩとの論理和をとる論理ゲートＧ５と、内部書込み
制御信号ＷＥ１と制御信号ＹＥとの否定論理和をとる論
理ゲートＧ６と、この論理ゲートＧ６の出力信号に応答
して論理ゲートＧ５の出力信号の伝達を制御するトラン
スファゲートＴＧ２と、このトランスファゲートＴＧ２
からの信号を保持するラッチ回路ＬＣ２とを含んで構成
される。
【００１５】次にこの実施例の動作について説明する。
図３はこの実施例の動作を説明するための各部信号のタ
イミング図である。
図３はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００１６】図示してない制御回路によって、外部から
の行アドレス制御信号ＲＡＳｂから内部行アドレス制御
信号ＲＡＳＩ及び制御信号ＹＥが、外部からの書込み制
御信号ＷＥｂから内部書込み制御信号ＷＥＩ（ＷＥ０，
ＷＥ１，ＷＥ２）がそれぞれ生成される。
の行アドレス制御信号ＲＡＳｂから内部行アドレス制御
信号ＲＡＳＩ及び制御信号ＹＥが、外部からの書込み制
御信号ＷＥｂから内部書込み制御信号ＷＥＩ（ＷＥ０，
ＷＥ１，ＷＥ２）がそれぞれ生成される。
【００１７】行アドレス制御信号ＲＡＳｂがアクティブ
レベル（低レベル）になり、制御信号ＹＥがアクティブ
レベル（高レベル）になると、ラッチ回路ＬＣ２に取込
まれたＯＲ演算実行信号ＯＲＥｂ（低レベルアクティ
ブ）が保持されその反転信号が内部ＯＲ演算実行信号Ｏ
ＲＩ（高レベルアクティブ）としてＯＲ演算判定回路２
から出力される。
レベル（低レベル）になり、制御信号ＹＥがアクティブ
レベル（高レベル）になると、ラッチ回路ＬＣ２に取込
まれたＯＲ演算実行信号ＯＲＥｂ（低レベルアクティ
ブ）が保持されその反転信号が内部ＯＲ演算実行信号Ｏ
ＲＩ（高レベルアクティブ）としてＯＲ演算判定回路２
から出力される。
【００１８】列アドレス制御信号ＣＡＳｂがアクティブ
レベル（低レベル）になると、このとき書込み制御信号
ＷＥｂはインアクティブレベル（高レベル）であるの
で、アドレス信号（図示省略）により指定されたメモリ
セルアレイ１のアドレスから記憶データが読出され、デ
ータ増幅回路５及びデータ出力回路６を通して外部へ出
力される。
レベル（低レベル）になると、このとき書込み制御信号
ＷＥｂはインアクティブレベル（高レベル）であるの
で、アドレス信号（図示省略）により指定されたメモリ
セルアレイ１のアドレスから記憶データが読出され、デ
ータ増幅回路５及びデータ出力回路６を通して外部へ出
力される。
【００１９】書込み制御信号ＷＥｂがアクティブレベル
（低レベル）になると、内部書込み制御信号ＷＥＩ（Ｗ
Ｅ０，ＷＥ１，ＷＥ２）がそれぞれのタイミングでアク
ティブレベル（高レベル）となり、入力データＤＩがラ
ッチ回路ＬＣ１に取込まれ保持される。
（低レベル）になると、内部書込み制御信号ＷＥＩ（Ｗ
Ｅ０，ＷＥ１，ＷＥ２）がそれぞれのタイミングでアク
ティブレベル（高レベル）となり、入力データＤＩがラ
ッチ回路ＬＣ１に取込まれ保持される。
【００２０】内部ＯＲ演算実行信号ＯＲＩがアクティブ
レベルの場合には、論理ゲートＧ３の出力は常に高レベ
ルとなりトランジスタＱ１は常にオフ状態となってい
る。これに対し内部書込み制御信号ＷＥ２がアクティブ
レベルのときはラッチ回路ＬＣ１の出力データが論理ゲ
ートＧ４を通りトランジスタＱ２のゲートに供給され、
このトランジスタＱ２のオン，オフが制御される。トラ
ンジスタＱ２のゲートのレベルは入力信号ＤＩのレベル
と等しく、入力信号ＤＩが高レベル（“１”レベル）の
ときトランジスタＱ２はオン，低レベルのときオフとな
る。従って、入力信号ＤＩが高レベル（“１”レベル）
のときは出力データＤＩｍは低レベル（入力データＤＩ
に対しレベルは反転している）、低レベル（“０”レベ
ル）のときはトランジスタＱ１，Ｑ２ともオフとなり、
データ出力が停止される。
レベルの場合には、論理ゲートＧ３の出力は常に高レベ
ルとなりトランジスタＱ１は常にオフ状態となってい
る。これに対し内部書込み制御信号ＷＥ２がアクティブ
レベルのときはラッチ回路ＬＣ１の出力データが論理ゲ
ートＧ４を通りトランジスタＱ２のゲートに供給され、
このトランジスタＱ２のオン，オフが制御される。トラ
ンジスタＱ２のゲートのレベルは入力信号ＤＩのレベル
と等しく、入力信号ＤＩが高レベル（“１”レベル）の
ときトランジスタＱ２はオン，低レベルのときオフとな
る。従って、入力信号ＤＩが高レベル（“１”レベル）
のときは出力データＤＩｍは低レベル（入力データＤＩ
に対しレベルは反転している）、低レベル（“０”レベ
ル）のときはトランジスタＱ１，Ｑ２ともオフとなり、
データ出力が停止される。
【００２１】一方、内部ＯＲ演算実行信号ＯＲＩがイン
アクティブレベルの場合は、内部書込み制御信号ＷＥ２
がアクティブレベルの期間論理ゲートＧ２の出力（ｂ
点）は高レベル、インバータＩＶ１の出力は低レベルと
なるので、ラッチ回路ＬＣ１の出力データがトランジス
タＱ１，Ｑ２のゲートに供給され、そのレベルに応じて
これらトランジスタがオン，オフする。すなわち、入力
データＤＩが書込みバッファ回路４に供給される（ただ
しレベルが反転する）。
アクティブレベルの場合は、内部書込み制御信号ＷＥ２
がアクティブレベルの期間論理ゲートＧ２の出力（ｂ
点）は高レベル、インバータＩＶ１の出力は低レベルと
なるので、ラッチ回路ＬＣ１の出力データがトランジス
タＱ１，Ｑ２のゲートに供給され、そのレベルに応じて
これらトランジスタがオン，オフする。すなわち、入力
データＤＩが書込みバッファ回路４に供給される（ただ
しレベルが反転する）。
【００２２】このように、データ入力回路３の出力（Ｄ
Ｉｍ）は、ＯＲ演算実行の場合（ＯＲＥｂアクティ
ブ）、入力データＤＩが“１”レベルなら“１”レベ
ル、“０”レベルなら高インピーダンス状態、またＯＲ
演算の実行がない場合（ＯＲＥｂインアクティブ）、入
力データＤＩと対応するレベルとなり、書込みバッファ
回路４はこの伝達されたデータをメモリセルアレイ１に
書込み、データ入力回路３の出力が高インピーダンス状
態のときは、データ増幅回路５の出力データを書込む。
Ｉｍ）は、ＯＲ演算実行の場合（ＯＲＥｂアクティ
ブ）、入力データＤＩが“１”レベルなら“１”レベ
ル、“０”レベルなら高インピーダンス状態、またＯＲ
演算の実行がない場合（ＯＲＥｂインアクティブ）、入
力データＤＩと対応するレベルとなり、書込みバッファ
回路４はこの伝達されたデータをメモリセルアレイ１に
書込み、データ入力回路３の出力が高インピーダンス状
態のときは、データ増幅回路５の出力データを書込む。
【００２３】従って、ＯＲ演算実行の場合、従来例のよ
うに入力データＤＩと読出しデータＤＲとのＯＲ演算を
その都度しなくて済むので、その分、動作速度が早くな
り、また書込みバッファ回路と並列にＯＲ演算回路を設
けなくて済むので、その分回路素子数や回路間配線が少
なくなり、チップ面積を小さくすることができる。特に
多ビット並列入出力構成の場合にはその効果は大きい。
うに入力データＤＩと読出しデータＤＲとのＯＲ演算を
その都度しなくて済むので、その分、動作速度が早くな
り、また書込みバッファ回路と並列にＯＲ演算回路を設
けなくて済むので、その分回路素子数や回路間配線が少
なくなり、チップ面積を小さくすることができる。特に
多ビット並列入出力構成の場合にはその効果は大きい。
【００２４】
【発明の効果】以上説明したように本発明は、ＯＲ演算
処理を、入力データが“１”レベルには“１”レベルの
データを書込み、“０”レベルのときは読出しデータを
そのまま再書込みする構成としたので、従来例のように
入力データと読出しデータのとＯＲ演算を実行してその
結果を書込む場合に比べ、上記ＯＲ演算回路が不要とな
り、その分、回路素子数及び回路間配線数が少なくなっ
てチップ面積を小さくでき、かつ動作速度を早くするこ
とができる効果がある。
処理を、入力データが“１”レベルには“１”レベルの
データを書込み、“０”レベルのときは読出しデータを
そのまま再書込みする構成としたので、従来例のように
入力データと読出しデータのとＯＲ演算を実行してその
結果を書込む場合に比べ、上記ＯＲ演算回路が不要とな
り、その分、回路素子数及び回路間配線数が少なくなっ
てチップ面積を小さくでき、かつ動作速度を早くするこ
とができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例のデータ入力回路及びＯ
Ｒ演算判定回路の具体例を示す回路図である。
Ｒ演算判定回路の具体例を示す回路図である。
【図３】図１，図２に示された実施例の動作を説明する
ための各部信号のタイミング図である。
ための各部信号のタイミング図である。
【図４】従来の半導体記憶回路の一例を示すブロック図
である。
である。
１ メモリセルアレイ ２，２ａ ＯＲ演算判定回路 ３，３ａ データ入力回路 ４，４ａ 書込みバッファ回路 ５ データ増幅回路 ６ データ出力回路 ７ ＯＲ演算回路 Ｇ１〜Ｇ６ 論理ゲート ＩＶ１〜ＩＶ７ インバータ ＬＣ１，ＬＣ２ ラッチ回路 Ｑ１，Ｑ２ トランジスタ ＴＧ１，ＴＧ２ トランスファゲート
Claims (2)
- 【請求項１】 所定のアドレスの記憶データを読出し供
給データを書込むメモリセルアレイと、ＯＲ演算実行信
号がアクティブレベルのときは外部からの入力データが
“１”レベルならば“１”レベル対応のデータを出力し
“０”レベルならばデータ出力を停止しインアクティブ
レベルのときは前記入力データのレベル対応のデータを
出力するデータ入力回路と、このデータ入力回路からの
データ出力があるときはその出力データを前記メモリセ
ルアレイへの供給データとしないときは前記メモリセル
アレイから読出されたデータを前記供給データとする書
込みバッファ回路とを有することを特徴とする半導体記
憶回路。 - 【請求項２】 データ入力回路が、所定のタイミングで
入力データを取込み力するラッチ回路と、ソース，ドレ
インのうちの一方を電源供給端に他端をデータ出力端に
それぞれ接続する第１のトランジスタと、ソース，ドレ
インのうちの一方を基準電位点に他方を前記データ出力
端にそれぞれ接続する第２のトランジスタと、ＯＲ演算
実行信号がインアクティブレベルのときは前記ラッチ回
路の出力データのレベルに応答して前記第１及び第２の
トランジスタのうちの一方をオン他方をオフとし、アク
ティブレベルのときは前記ラッチ回路の出力データの入
力データ“０”対応レベルに応答して前記第１及び第２
のトランジスタをオフとし入力データ“１”対応レベル
に応答して前記データ出力端を“１”対応レベルとなる
ように前記第１及び第２のトランジスタをオン，オフす
る論理回路とを含んで構成された請求項１記載の半導体
記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096372A JP2953906B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096372A JP2953906B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309878A JPH06309878A (ja) | 1994-11-04 |
| JP2953906B2 true JP2953906B2 (ja) | 1999-09-27 |
Family
ID=14163143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096372A Expired - Lifetime JP2953906B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953906B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084230A1 (ja) * | 2003-03-20 | 2004-09-30 | Fujitsu Limited | 特殊書き込みモードを有する半導体記憶装置 |
| KR101496865B1 (ko) * | 2013-05-28 | 2015-03-23 | 중소기업은행 | 프로그램 로드 시 전력소모를 줄이기 위한 칼럼 디코더를 포함하는 메모리 |
-
1993
- 1993-04-23 JP JP5096372A patent/JP2953906B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06309878A (ja) | 1994-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990615 |